JP5637978B2 - Ａ／ｄ変換装置 - Google Patents

Description

本発明は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換装置に関し、特に、入力側の回路の異常を検出する技術に関する。

図７は、従来のＡ／Ｄ変換装置５０の一例を示している。複数の入力端子Ｔ１〜Ｔｎには、それぞれ、図示しないセンサ等から出力されるアナログ信号が入力される。入力抵抗Ｒ１〜ＲｎおよびコンデンサＣ１〜Ｃｎは、入力端子Ｔ１〜Ｔｎに入力されたアナログ信号からノイズ成分を除去するフィルタ回路を構成している。フィルタ回路の出力は、ＣＰＵ１１のポートＰ１〜Ｐｎに入力される。

マルチプレクサ１２は、ポートＰ１〜Ｐｎを順次切り替えることにより、入力端子Ｔ１〜Ｔｎに入力されるアナログ信号の１つを選択して、サンプルホールド回路１３へ出力する。サンプルホールド回路１３は、選択されたアナログ信号をサンプリングして電圧を保持し、当該電圧をＡ／Ｄ変換器１４へ出力する。Ａ／Ｄ変換器１４は、サンプルホールド回路１３から入力される電圧を基準電圧と比較し、その結果に基づいて、アナログ信号の電圧レベルに応じたデジタル信号を生成する。

Ｃｏはサンプルホールド回路１３の寄生容量（浮遊容量）を表している。このような寄生容量Ｃｏは、サンプルホールド回路１３の出力に影響し、Ａ／Ｄ変換器１４で算出されるＡ／Ｄ変換値に誤差が生じる原因となる。そこで、寄生容量Ｃｏの影響を極力小さくするため、コンデンサＣ１〜Ｃｎの容量は、寄生容量Ｃｏに比べて十分大きく選定されている。

ところで、図７のＡ／Ｄ変換装置５０において、半田付け不良などが原因で、入力抵抗Ｒ１〜Ｒｎが断線状態となるオープン故障が発生することがある。例えば、入力抵抗Ｒ２がオープン故障している場合は、ポートＰ２が選択されても、当該ポートＰ２へアナログ信号が入力されない。したがって、ＣＰＵ１１は、Ａ／Ｄ変換器１４の演算結果により、入力電圧が０〔Ｖ〕であると認識するはずである。

しかしながら、実際には上述した寄生容量Ｃｏが存在し、この寄生容量Ｃｏには、１つ前のアナログ信号（ポートＰ１に入力されたアナログ信号）の処理時に蓄電された電荷が残留している。すなわち、Ａ／Ｄ変換器１４の出力は、前回のアナログ信号の電圧に応じた電圧値となる。このため、ＣＰＵ１１は、入力電圧を０〔Ｖ〕とは認識しないので、入力抵抗Ｒ２がオープン故障したことをＣＰＵ１１で検出することが困難となる。

後掲の特許文献１〜３には、前回のアナログ信号により蓄電された電荷を、スイッチ等で構成された放電回路を通して放電してから、今回のアナログ信号に対するＡ／Ｄ変換を行うことで、蓄電電荷の影響を回避することが記載されている。特許文献１では、オープン故障の検出については言及されていないが、特許文献２、３には、オープン故障の検出方法が記載されている。

特許文献２では、放電を行った後のＡ／Ｄ変換値が、予め設定した閾値以下であれば、入力側にオープン故障が発生したと判定するようにしている。また、特許文献３では、放電を行った後のＡ／Ｄ変換値が、グランドの電位レベルである場合に、入力側にオープン故障が発生したと判定するようにしている。

特許文献２、３の方法で入力側のオープン故障を検出すると、正常時においても０〔Ｖ〕またはその付近のレベルのアナログ信号が入力される場合には、当該信号のＡ／Ｄ変換値が閾値以下やグランド電位となり、オープン故障が発生したと誤判定されるおそれがある。

特開２００１−７６８９号公報 実開平７−３３０３３号公報 特開平１１−２７８２３７号公報

本発明の課題は、入力側に異常が発生したか否かを正確に検出することができるＡ／Ｄ変換装置を提供することにある。

本発明に係るＡ／Ｄ変換装置は、アナログ信号が入力される複数の入力端子と、 各入力端子に入力されるアナログ信号の１つを選択して出力する信号選択回路と、 この信号選択回路から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器と、各入力端子がプルダウン抵抗を介して接地された状態と接地されない状態とを切り替える切替回路と、入力端子と信号選択回路との間に異常が発生したか否かを判定する判定手段とを備える。判定手段は、信号選択回路が選択したアナログ信号について、切替回路が当該アナログ信号の入力端子をプルダウン抵抗を介して接地しない状態で、Ａ／Ｄ変換器により算出された第１の変換値と、切替回路が当該アナログ信号の入力端子をプルダウン抵抗を介して接地した状態で、Ａ／Ｄ変換器により算出された第２の変換値とを比較し、第１の変換値と第２の変換値との乖離の程度に基づいて、異常が発生したか否かを判定する。

このような構成によると、入力端子と信号選択回路との間に異常が発生していなければ、入力端子がプルダウン抵抗を介して接地されている場合にも、接地されていない場合にも、入力されたアナログ信号に基づいて、Ａ／Ｄ変換器からは同程度のＡ／Ｄ変換値が出力される。すなわち、第１の変換値と第２の変換値との乖離の程度は小さい。一方、入力端子と信号選択回路との間に異常が発生していれば、入力端子がプルダウン抵抗を介して接地されている場合と接地されていない場合とで、寄生容量の残留電荷に起因して、Ａ／Ｄ変換器から出力されるＡ／Ｄ変換値に差が生じる。すなわち、第１の変換値と第２の変換値との乖離の程度が大きくなる。したがって、両変換値の乖離の程度の大小により、異常の有無を検出することができる。また、第１の変換値と第２の変換値との相対関係に基づいて異常を検出するので、正常時のレベルが０〔Ｖ〕またはその付近となるアナログ信号が入力される場合でも、異常と誤判定されるのを回避することができ、信頼性が向上する。

本発明において、判定手段は、第１の変換値と第２の変換値との差を演算し、当該差があらかじめ決められた閾値より小さいときは、異常が発生していないと判定するとともに、第１の変換値をＡ／Ｄ変換器の出力として採用し、当該差があらかじめ決められた閾値以上のときは、異常が発生したと判定するとともに、所定の異常処理を行うようにしてもよい。

本発明において、判定手段はＣＰＵにより構成され、信号選択回路、Ａ／Ｄ変換器、および切替回路はＣＰＵに内蔵されており、プルダウン抵抗はＣＰＵに外付けされている構成を採用してもよい。この場合、ＣＰＵは切替回路が接続されたポートを有し、プルダウン抵抗は入力端子と上記ポートとの間に接続される構成を採用してもよい。

本発明において、判定手段はＣＰＵにより構成され、信号選択回路、Ａ／Ｄ変換器、切替回路、およびプルダウン抵抗はＣＰＵに内蔵されている構成を採用してもよい。

本発明において、信号選択回路およびＡ／Ｄ変換器はＣＰＵに内蔵されており、 プルダウン抵抗および切替回路はＣＰＵに外付けされており、切替回路はＣＰＵからの信号に基づいて切替動作を行う構成を採用してもよい。

本発明によれば、入力側に異常が発生したか否かを正確に検出することが可能なＡ／Ｄ変換装置が得られる。

本発明の実施形態に係るＡ／Ｄ変換装置の回路図である。 図１のＡ／Ｄ変換装置の動作を示したフローチャートである。 本発明におけるＡ／Ｄ変換値と閾値との関係を示した図である。 比較例におけるＡ／Ｄ変換値と閾値との関係を示した図である。 本発明の他の実施形態に係るＡ／Ｄ変換装置の回路図である。 本発明の更に他の実施形態に係るＡ／Ｄ変換装置の回路図である。 従来のＡ／Ｄ変換装置の回路図である。

以下、本発明の実施形態につき、図面を参照しながら説明する。各図において、同一部分または対応部分には、同一符号を付してある。

最初に、図１を参照しながら、Ａ／Ｄ変換装置の構成について説明する。Ａ／Ｄ変換装置１００は、複数の入力端子Ｔ１〜Ｔｎ、入力抵抗Ｒ１〜Ｒｎ、コンデンサＣ１〜Ｃｎ、プルダウン抵抗ＲＤ１〜ＲＤｎ、およびＣＰＵ１を備えている。

入力端子Ｔ１〜Ｔｎには、それぞれ、図示しないセンサ等から出力されるアナログ信号ＳＧ１〜ＳＧｎが入力される。入力抵抗Ｒ１〜ＲｎおよびコンデンサＣ１〜Ｃｎは、入力端子Ｔ１〜Ｔｎに入力されたアナログ信号からノイズ成分を除去するフィルタ回路を構成している。フィルタ回路の出力は、ＣＰＵ１のポートＰ１〜Ｐｎに入力される。

プルダウン抵抗ＲＤ１〜ＲＤｎは、ＣＰＵ１に外付けされている。プルダウン抵抗ＲＤ１〜ＲＤｎの一端は、入力抵抗Ｒ１〜Ｒｎを介して入力端子Ｔ１〜Ｔｎにそれぞれ接続されており、他端はＣＰＵ１のポートＱ１〜Ｑｎにそれぞれ接続されている。ポートＰ１〜ＰｎはＡ／Ｄ変換用のポートであり、ポートＱ１〜Ｑｎは汎用ポートである。なお、プルダウン抵抗ＲＤ１〜ＲＤｎの抵抗値は、入力抵抗Ｒ１〜Ｒｎの抵抗値に比べて、十分大きな値となっている。

ＣＰＵ１には、マルチプレクサ２、サンプルホールド回路３、Ａ／Ｄ変換器４、およびスイッチ回路５が内蔵されている。ＣＰＵ１には、これら以外の回路も備わっているが、本発明では直接関係がないので、図示を省略してある。Ｃｏは、サンプルホールド回路３の寄生容量（浮遊容量）である。

マルチプレクサ２は、ポートＰ１〜Ｐｎを順次切り替えることにより、入力端子Ｔ１〜Ｔｎに入力されるアナログ信号ＳＧ１〜ＳＧｎの１つを選択して、サンプルホールド回路３へ出力する。サンプルホールド回路３は、選択されたアナログ信号をサンプリングして電圧を保持し、当該電圧をＡ／Ｄ変換器４へ出力する。Ａ／Ｄ変換器４は、サンプルホールド回路３から入力される電圧を基準電圧と比較し、その結果に基づいて、アナログ信号の電圧レベルに応じたデジタル信号を生成する。

スイッチ回路５は、複数のスイッチＳＷ１〜ＳＷｎからなり、入力端子Ｔ１〜Ｔｎがプルダウン抵抗ＲＤ１〜ＲＤｎを介して接地された状態と、接地されない状態とを切り替える。このため、スイッチＳＷ１〜ＳＷｎの一端は、ポートＱ１〜Ｑｎにそれぞれ接続されており、他端は、グランドＧＮＤに接地されている。スイッチＳＷ１〜ＳＷｎは、トランジスタやＦＥＴなどから構成される。初期状態においては、スイッチＳＷ１〜ＳＷｎはＯＦＦとなっている。

以上の構成において、ＣＰＵ１は、本発明における「判定手段」の一例である。マルチプレクサ２は、本発明における「信号選択回路」の一例である。スイッチ回路５は、本発明における「切替回路」の一例である。

次に、Ａ／Ｄ変換装置１００の動作について、図２のフローチャートを参照しながら説明する。フローチャートの各ステップは、ＣＰＵ１により実行される。

ステップＳ１では、マルチプレクサ２により、ＣＰＵ１のポートＰ１〜Ｐｎを切り替えて、入力端子Ｔ１〜Ｔｎに入力されるアナログ信号ＳＧ１〜ＳＧｎの１つを選択する。選択されたアナログ信号を、以下では「選択信号」という。そして、入力端子Ｔｉ（ｉ＝１，２，…ｎ）に入力されたアナログ信号が選択された場合、その選択信号をＳＧｉ（ｉ＝１，２，…ｎ）で表す。

ステップＳ２では、選択信号ＳＧｉに対して、Ａ／Ｄ変換器４により１回目のＡ／Ｄ変換を行う。このときのＡ／Ｄ変換値をＸｉ（ｉ＝１，２，…ｎ）とする。このＸｉは、図示しないバッファメモリに一時的に記憶される。

１回目のＡ／Ｄ変換の際には、入力端子Ｔｉに対応するスイッチＳＷｉ（ｉ＝１，２，…ｎ）はＯＦＦであるため、入力端子ＴｉとグランドＧＮＤとの間に、プルダウン抵抗ＲＤｉ（ｉ＝１，２，…ｎ）は接続されない。すなわち、入力端子Ｔｉは、プルダウン抵抗ＲＤｉを介して接地されていない。

ステップＳ３では、入力端子Ｔｉに対応するスイッチＳＷｉをＯＮにし、入力端子ＴｉとグランドＧＮＤとの間にプルダウン抵抗ＲＤｉを接続する。すなわち、入力端子Ｔｉがプルダウン抵抗Ｒｉを介して接地された状態とする。

ステップＳ４では、選択信号ＳＧｉに対して、Ａ／Ｄ変換器４により２回目のＡ／Ｄ変換を行う。このときのＡ／Ｄ変換値をＹｉ（ｉ＝１，２，…ｎ）とする。このＹｉは、図示しないバッファメモリに一時的に記憶される。

ステップＳ５では、ステップＳ２で算出したＡ／Ｄ変換値Ｘｉと、ステップＳ４で算出したＡ／Ｄ変換値Ｙｉとの差（絶対値）｜Ｘｉ−Ｙｉ｜を演算し、その値があらかじめ決められた閾値αより小さいか否かを判定する。

ここで、入力端子Ｔ１〜ＴｎからポートＰ１〜Ｐｎ（マルチプレクサ２）までの間で、回路に異常が発生していない場合は、入力端子Ｔｉに入力されたアナログ信号ＳＧｉが正常にＣＰＵ１へ取り込まれる。そして、１回目のＡ／Ｄ変換時には、入力端子Ｔｉがプルダウン抵抗ＲＤｉを介してグランドＧＮＤに接地されていないため、Ａ／Ｄ変換値Ｘｉは、アナログ信号ＳＧｉに対応した値となる。また、２回目のＡ／Ｄ変換時には、入力端子Ｔｉがプルダウン抵抗ＲＤｉを介して接地された状態となるが、前述のようにプルダウン抵抗ＲＤｉの抵抗値は十分大きいので、Ａ／Ｄ変換値Ｙｉは、若干の誤差はあるものの、Ａ／Ｄ変換値Ｘｉとほぼ同等の値となる。したがって、Ａ／Ｄ変換値ＸｉとＡ／Ｄ変換値Ｙｉとの差（絶対値）は、閾値αより小さくなる。

一方、入力端子Ｔ１〜ＴｎからポートＰ１〜Ｐｎ（マルチプレクサ２）までの間で、例えば入力抵抗Ｒｉ（ｉ＝１，２，…ｎ）がオープン故障（断線）した場合は、入力端子Ｔｉに入力されたアナログ信号ＳＧｉがＣＰＵ１へ取り込まれない。そして、１回目のＡ／Ｄ変換時には、入力端子Ｔｉがプルダウン抵抗ＲＤｉを介して接地されていないため、Ａ／Ｄ変換値Ｘｉは、前回のアナログ信号により寄生容量Ｃｏに残留している電荷に応じた値となる。また、２回目のＡ／Ｄ変換時には、入力端子Ｔｉがプルダウン抵抗ＲＤｉを介して接地されることで、寄生容量Ｃｏの残留電荷が放電されるため、Ａ／Ｄ変換値Ｙｉは、０〔Ｖ〕に近い値となる。したがって、Ａ／Ｄ変換値ＸｉとＡ／Ｄ変換値Ｙｉとの差（絶対値）は、閾値α以上となる。

このように、回路が正常な場合は、入力端子ＴｉとグランドＧＮＤ間のプルダウン抵抗ＲＤｉの接続有無にかかわらず、１回目のＡ／Ｄ変換値Ｘｉと２回目のＡ／Ｄ変換値Ｙｉとは、ほぼ同等の値となる。一方、入力抵抗Ｒｉがオープン故障した場合は、入力端子ＴｉとグランドＧＮＤ間にプルダウン抵抗ＲＤｉが接続された場合と接続されない場合とで、１回目のＡ／Ｄ変換値Ｘｉと２回目のＡ／Ｄ変換値Ｙｉとの間に乖離が生じる。したがって、両変換値Ｘｉ、Ｙｉの差と閾値αとの比較結果に基づいて、オープン故障の有無を判定することができる。

図３は、アナログ信号ＳＧｉのＡ／Ｄ変換値と閾値αとの関係を示している。回路が正常な場合は、プルダウン抵抗ＲＤｉの接続時と非接続時におけるＡ／Ｄ変換値の変化は、閾値αの範囲内に収まる。これに対して、入力抵抗Ｒｉがオープン故障した場合は、プルダウン抵抗ＲＤｉの接続時と非接続時におけるＡ／Ｄ変換値の変化は、閾値αの範囲内に収まらなくなる。

図２のステップＳ５において、Ａ／Ｄ変換値Ｘｉ、Ｙｉの差（絶対値）が閾値αより小さければ（ステップＳ５；ＹＥＳ）、オープン故障は発生していないと判定し、ステップＳ６に進む。ステップＳ６では、Ａ／Ｄ変換器４の出力（Ａ／Ｄ変換値）として、１回目のＡ／Ｄ変換値Ｘｉを採用する。２回目のＡ／Ｄ変換値Ｙｉは、上述したように誤差を含むため採用しない。

その後、ステップＳ７に進んで、スイッチＳＷｉをＯＦＦにする。これにより、入力端子ＴｉとグランドＧＮＤとの間にプルダウン抵抗ＲＤｉが接続されない状態（入力端子Ｔｉが接地されない状態）となる。

ステップＳ７の処理が終了すると、ステップＳ１へ戻り、マルチプレクサ２によりＣＰＵ１のポートＰ１〜Ｐｎを次のポートに切り替えて、次のアナログ信号に対し、ステップＳ２〜Ｓ７の処理を実行する。

一方、ステップＳ５において、Ａ／Ｄ変換値Ｘｉ、Ｙｉの差（絶対値）が閾値α以上であれば（ステップＳ５；ＮＯ）、オープン故障が発生したと判定し、ステップＳ８に進んで、異常処理を行う。この異常処理においては、ＣＰＵ１は、例えば警報信号や、制御対象の動作停止信号などを出力する。

ところで、オープン故障の検出にあたっては、プルダウン抵抗ＲＤｉが接続された状態でのＡ／Ｄ変換値が０〔Ｖ〕付近か否かにより、故障有無を判定する方法も考えられる。しかしながら、この方法では、正常時においても０〔Ｖ〕またはその付近のレベルのアナログ信号が入力される場合に、図４に示すように、Ａ／Ｄ変換値が閾値βより小さい領域で、オープン故障が発生したと誤判定される。

これに対して、上述した実施形態によれば、１回目のＡ／Ｄ変換値Ｘｉ（第１の変換値）と、２回目のＡ／Ｄ変換値Ｙｉ（第２の変換値）との相対関係に基づいて異常を検出するようにしている。このため、正常時のレベルが０〔Ｖ〕またはその付近となるアナログ信号ＳＧｉが入力される場合でも、異常と誤判定されるのを回避することができ、信頼性が向上する。

図５は、他の実施形態によるＡ／Ｄ変換装置２００を示している。図５において、図１と異なる点は、プルダウン抵抗ＲＤ１〜ＲＤｎがＣＰＵ１に内蔵されている点である。その他の構成については、図１と同じであるため、説明を省略する。また、Ａ／Ｄ変換装置２００の動作は図２と同じであるため、これについても説明を省略する。本実施形態によっても、図１のＡ／Ｄ変換装置１００と同様の効果を得ることができる。

図６は、他の実施形態によるＡ／Ｄ変換装置３００を示している。図６において、図１と異なる点は、プルダウン抵抗ＲＤ１〜ＲＤｎとスイッチＳＷ１〜ＳＷｎとが、ＣＰＵ１に外付けされているとともに、スイッチＳＷ１〜ＳＷｎが、ＣＰＵ１のポートＵ１〜Ｕｎから出力される信号に基づいて、ＯＮ・ＯＦＦ動作を行うように構成されている点である。その他の構成については、図１と同じであるため、説明を省略する。また、Ａ／Ｄ変換装置３００の動作は図２と同じであるため、これについても説明を省略する。本実施形態によっても、図１のＡ／Ｄ変換装置１００と同様の効果を得ることができる。

本発明では、上述した実施形態以外にも、種々の実施形態を採用することができる。例えば、上記実施形態では、１回目のＡ／Ｄ変換値Ｘｉと２回目のＡ／Ｄ変換値Ｙｉとの乖離の程度として、両変換値Ｘｉ、Ｙｉの差を用いたが、乖離の程度として、両変換値Ｘｉ、Ｙｉの比を用いてもよい。

また、上記実施形態では、入力端子Ｔ１〜ＴｎからポートＰ１〜Ｐｎまでの間で、入力抵抗Ｒ１〜Ｒｎにオープン故障が発生した場合を例に挙げたが、その他の異常の場合にも、本発明を適用することができる。例えば、入力抵抗Ｒ１〜Ｒｎ以外の箇所で断線が生じたり、入力端子Ｔ１〜Ｔｎで短絡が発生したりして、アナログ信号ＳＧ１〜ＳＧｎがＣＰＵ１に正常に入力できない事態が発生した場合にも、本発明は有効である。

１ ＣＰＵ
２ マルチプレクサ
３ サンプルホールド回路
４ Ａ／Ｄ変換器
５ スイッチ回路
１００、２００、３００ Ａ／Ｄ変換装置
Ｔ１〜Ｔｎ 入力端子
Ｒ１〜Ｒｎ 入力抵抗
Ｃ１〜Ｃｎ コンデンサ
ＲＤ１〜ＲＤｎ プルダウン抵抗
ＳＧ１〜ＳＧｎ アナログ信号
Ｐ１〜Ｐｎ、Ｑ１〜Ｑｎ、Ｕ１〜Ｕｎ ポート
ＳＷ１〜ＳＷｎ スイッチ

Claims (6)

1. アナログ信号が入力される複数の入力端子と、
   前記各入力端子に入力されるアナログ信号の１つを選択して出力する信号選択回路と、
   前記信号選択回路から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器と、
   前記各入力端子がプルダウン抵抗を介して接地された状態と接地されない状態とを切り替える切替回路と、
   前記入力端子と前記信号選択回路との間に異常が発生したか否かを判定する判定手段と、を備え、
   前記判定手段は、
   前記信号選択回路が選択したアナログ信号について、前記切替回路が当該アナログ信号の入力端子をプルダウン抵抗を介して接地しない状態で、前記Ａ／Ｄ変換器により算出された第１の変換値と、前記切替回路が当該アナログ信号の入力端子をプルダウン抵抗を介して接地した状態で、前記Ａ／Ｄ変換器により算出された第２の変換値とを比較し、
   前記第１の変換値と前記第２の変換値との乖離の程度に基づいて、前記異常が発生したか否かを判定することを特徴とするＡ／Ｄ変換装置。
2. 請求項１に記載のＡ／Ｄ変換装置において、
   前記判定手段は、
   前記第１の変換値と前記第２の変換値との差を演算し、
   前記差があらかじめ決められた閾値より小さいときは、前記異常が発生していないと判定するとともに、前記第１の変換値を前記Ａ／Ｄ変換器の出力として採用し、
   前記差があらかじめ決められた閾値以上のときは、前記異常が発生したと判定するとともに、所定の異常処理を行うことを特徴とするＡ／Ｄ変換装置。
3. 請求項１または請求項２に記載のＡ／Ｄ変換装置において、
   前記判定手段は、ＣＰＵにより構成され、
   前記信号選択回路、前記Ａ／Ｄ変換器、および前記切替回路は、前記ＣＰＵに内蔵されており、
   前記プルダウン抵抗は、前記ＣＰＵに外付けされていることを特徴とするＡ／Ｄ変換装置。
4. 請求項３に記載のＡ／Ｄ変換装置において、
   前記ＣＰＵは、前記切替回路が接続されたポートを有し、
   前記プルダウン抵抗は、前記入力端子と前記ポートとの間に接続されていることを特徴とするＡ／Ｄ変換装置。
5. 請求項１または請求項２に記載のＡ／Ｄ変換装置において、
   前記判定手段は、ＣＰＵにより構成され、
   前記信号選択回路、前記Ａ／Ｄ変換器、前記切替回路、および前記プルダウン抵抗は、前記ＣＰＵに内蔵されていることを特徴とするＡ／Ｄ変換装置。
6. 請求項１または請求項２に記載のＡ／Ｄ変換装置において、
   前記判定手段は、ＣＰＵにより構成され、
   前記信号選択回路、および前記Ａ／Ｄ変換器は、前記ＣＰＵに内蔵されており、
   前記プルダウン抵抗、および前記切替回路は、前記ＣＰＵに外付けされており、
   前記切替回路は前記ＣＰＵからの信号に基づいて切替動作を行うことを特徴とするＡ／Ｄ変換装置。

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