JP5639735B2

JP5639735B2 - 半導体装置、表示装置、電子機器及び表示モジュール

Info

Publication number: JP5639735B2
Application number: JP2001283998A
Authority: JP
Inventors: 棚田　好文; 好文棚田; 宗広浅見
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2001-09-18
Filing date: 2001-09-18
Publication date: 2014-12-10
Anticipated expiration: 2021-09-18
Also published as: JP2003091260A

Description

本発明は、発光装置の構成に関する。本発明は特に、ガラス・プラスチック等の絶縁体上に作製される薄膜トランジスタ(以後、ＴＦＴと表記する)を有するアクティブマトリクス型発光装置の構成に関する。また、発光装置を表示部に用いた電子機器に関する。

近年、エレクトロルミネッセンス素子(ＥＬ素子)等を始めとした発光素子を用いた表示装置の開発が活発化してきている。ここで、ＥＬ素子とは、一重項励起子からの発光(蛍光)を利用するものと、三重項励起子からの発光(燐光)を利用するものとの両方を含むものとする。本明細書においては、発光装置の一例として、ＥＬ表示装置を挙げているが、他の発光素子を用いた表示装置も含むものとする。

ＥＬ素子は、一対の電極(陽極と陰極)間に発光層が挟まれる形で構成され、通常、積層構造をとっている。代表的には、イーストマン・コダック・カンパニーのＴａｎｇらが提案した「正孔輸送層／発光層／電子輸送層」という積層構造が挙げられる。この構造は非常に発光効率が高く、現在研究が進められているＥＬ素子はほとんどこの構造が採用されている。

また、これ以外にも、陽極上に「正孔注入層／正孔輸送層／発光層／電子輸送層」または「正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層」の順に積層する構造がある。本明細書におけるＥＬ素子の構造としては、前記構造のいずれを採用していても良い。また、発光層に対して蛍光性色素等をドーピングしても良い。

本明細書においては、陽極と陰極との間に設けられる全ての層を総称してＥＬ層と呼ぶ。よって、前述の正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層は、全てＥＬ層に含まれ、陽極、ＥＬ層、および陰極で構成される素子をＥＬ素子と呼ぶ。

図３(Ａ)に、発光装置の概略図を示す。基板３００の中央部に、画素部３０１が配置されている。画素部３０１の周辺には、ソース信号線を制御するための、ソース信号線駆動回路３０２および、ゲート信号線を駆動するための、ゲート信号線駆動回路３０３が配置されている。図３(Ａ)においては、ゲート信号線駆動回路３０３は画素部３０１の両側に対称配置されているが、いずれか一方のみの片側配置であっても良い。ただし、回路動作の信頼性や効率等を考えると、両側配置とすることが望ましい。

クロック信号、スタートパルス、映像信号等は、フレキシブルプリント基板(Flexible Print Circuit:FPC)等を介してソース信号線駆動回路３０２、およびゲート信号線駆動回路３０３へと入力される。

駆動回路の動作について説明する。ゲート信号線駆動回路においては、クロック信号とスタートパルスとに従って、シフトレジスタ３２１によって順次ゲート信号線を選択するパルスが出力される。その後、レベルシフタ３２２によって信号の電圧振幅の変換を受ける等の動作の後、バッファ３２３を経由してゲート信号線へと出力され、ゲート信号線を順次選択状態とする。

ソース信号線駆動回路においては、クロック信号とスタートパルスとに従って、シフトレジスタ３１１によって順次サンプリングパルスが出力される。第１のラッチ回路３１２においては、サンプリングパルスのタイミングに従って、デジタル映像信号の保持を行う。１水平期間分の動作が完了すると、その後の帰線期間中にラッチパルスが入力され、第１のラッチ回路３１２にて保持されている１行分のデジタル映像信号は、一斉に第２のラッチ回路３１３へと転送され、ゲート信号線が選択されている行の画素に、１行分同時に画素への書き込みを行う。

続いて、画素部の動作について説明する。図３(Ｂ)は、図３(Ａ)において３１０で示される１画素を抜き出して示したものである。ソース信号線(Ｓ(ｎ))、ゲート信号線(Ｇ(ｍ))、電流供給線(Ｃｕｒｒｅｎｔ)、スイッチング用ＴＦＴ３５１、ＥＬ駆動用ＴＦＴ３５２、保持容量３５３、代表的な発光素子であるＥＬ素子３５４等を有する。

ゲート信号線が選択状態となると、スイッチング用ＴＦＴ３５１がＯＮする。その間に、第２のラッチ回路に保持されているデジタル映像信号が、ソース信号線へと出力される。出力されたデジタル映像信号は、スイッチング用ＴＦＴ３５１のソース・ドレイン間を通って、ＥＬ駆動用ＴＦＴ３５２のゲート電極に入力されてＯＮし、ＥＬ素子３５４に電流が流れる。一方で、保持容量３５３には電荷が保持される。ゲート信号線の選択期間が終了し、スイッチング用ＴＦＴ３５１がＯＦＦした後も、保持容量３５３で保持された電荷により、ＥＬ駆動用ＴＦＴ３５２のゲート電極の電位が保たれ、ＥＬ素子３５４には電流が流れ続ける。

本明細書において、回路動作の説明をする際に、ＴＦＴの動作について述べる場合があるが、ＴＦＴがＯＮするとは、ＴＦＴのゲート・ソース間電圧の絶対値が、ＴＦＴのしきい値電圧の絶対値を上回り、ＴＦＴのソース領域とドレイン領域とが、チャネル形成領域を通じて導通状態となることをいい、ＴＦＴがＯＦＦするとは、ＴＦＴのゲート・ソース間電圧の絶対値が、ＴＦＴのしきい値電圧の絶対値を下回り、ＴＦＴのソース領域とドレイン領域とが非導通状態となることをいうものとする。

また、本明細書においては、ＴＦＴの接続を説明するのに、「ゲート電極、入力電極、出力電極」と、「ゲート電極、ソース領域、ドレイン領域」との表記を使い分けている。これは、ＴＦＴの動作を説明する際に、ゲート・ソース間電圧を考える場合が多いが、ＴＦＴのソース領域とドレイン領域とは、ＴＦＴの構造上、明確に区別することが難しいため、信号の入出力を説明する際には、入力電極、出力電極と呼び、ＴＦＴの電極の電位の関係について説明する際は、入力電極と出力電極のうちいずれか一方をソース領域、他方をドレイン領域と呼ぶこととする。

発光装置を用いて多階調を表現する場合、アナログ階調方式とデジタル階調方式が挙げられる。前者のアナログ階調の場合は、ＥＬ素子を流れる電流をアナログ的に制御して輝度を制御し、階調を得る方式であるが、画素部を構成するＴＦＴの特性の微小なばらつきが、ＥＬの輝度のばらつきに大きく影響する。つまり、駆動用ＴＦＴ３５２の特性がばらつくと、異なる駆動用ＴＦＴのゲート電極に同じ電位を与えた場合にも、両者におけるソース・ドレイン間電流の値が異なる。すなわち、ＥＬ素子を流れる電流の値が異なるため、輝度にばらつきが生ずる。

このような、画素を構成する素子の特性ばらつきが画質に影響しにくい方式として、デジタル階調方式がある。デジタル階調方式においては、ＥＬ素子はＯＮ状態(その輝度がほぼ１００％である状態)と、ＯＦＦ状態(その輝度がほぼ０％である状態)の２つの状態のみによって駆動されている。つまり、駆動用ＴＦＴのソース・ドレイン間電流のばらつきがあっても、ＥＬ素子の輝度のばらつきを判別しにくい駆動方式といえる。

しかしながら、デジタル階調方式の場合、このままでは２階調しか表示できないため、別の方式と組み合わせて多階調化を実現する技術が複数提案されている。

多階調化を実現する方式の１つとして、デジタル階調方式と時間階調方式とを組み合わせる方式が挙げられる。時間階調方式とは、ＥＬ素子が発光している時間を制御することにより、階調表現を行う方式である。具体的には、１フレーム期間を、長さの異なる複数のサブフレーム期間に分割し、各期間でのＥＬ素子の発光、非発光を選択することで、１フレーム期間内で発光した時間の長さの差をもって階調を表現する。

デジタル階調方式と時間階調方式とを組み合わせる方式として、特開２００１−５４２６号にて公開されている方式について述べる。ここでは例として、３ビット階調表現の場合を挙げて説明する。

図９(Ａ)〜(Ｃ)を参照する。通常、液晶ディスプレイやＥＬディスプレイ等の表示装置においては、フレーム周波数は６０[Ｈｚ]程度である。つまり、図９(Ａ)に示すように、１秒間に６０回程度、画面の描画が行われる。これにより、人間の眼にフリッカ(画面のちらつき)を感じさせないようにすることが出来る。このとき、画面の描画を１回行う期間を１フレーム期間と呼ぶ。

特開２００１−５４２６号にて公開されている時間階調方式においては、１フレーム期間を複数のサブフレーム期間に分割する。このときの分割数は、通常は入力されるデジタル映像信号のビット数に等しい。ここでは３ビット階調であるから、３つのサブフレーム期間ＳＦ１〜ＳＦ３に分割している。

ただし、表示品質を向上させることを目的とした駆動方法の中には、デジタル映像信号のビット数よりも、フレーム期間の分割数を多くするものがある。このような駆動方法は例えば、特願２０００−２６７１６４に記載されたものがある。

さらに、各サブフレーム期間は、アドレス(書き込み)期間Ｔａと、サステイン(発光)期間Ｔｓとを有する。アドレス(書き込み)期間とは、画素にデジタル映像信号を書き込む期間であり、各サブフレーム期間での長さは等しい。サステイン(発光)期間とは、アドレス(書き込み)期間において画素に書き込まれたデジタル映像信号に基づいて、ＥＬ素子が発光する期間である。このとき、サステイン(発光)期間Ｔｓ１〜Ｔｓ３は、その長さの比をＴｓ１：Ｔｓ２：Ｔｓ３＝４：２：１としている。つまり、ｎビット階調を表現する際は、ｎ個のサステイン(発光)期間の長さの比は、２^n-1：２^n-2：・・・：２¹：２⁰としている。そして、どのサステイン(発光)期間でＥＬ素子が発光するかによって、１フレーム期間あたり、各画素が発光する期間の長さが決定し、これによって階調表現を行う。つまり、図９(Ｂ)においては、サステイン(発光)期間Ｔｓ１〜Ｔｓ３のそれぞれにおいて、発光、非発光のいずれかの状態をとることによって、その合計発光時間の長短を利用して、輝度０％、１４％、２８％、４３％、５７％、７１％、８６％、１００％の８階調を表現することが出来る。Ｔｓ１が発光し、Ｔｓ２、Ｔｓ３が発光しない場合、その輝度は５７％であり、Ｔｓ１とＴｓ３が発光し、Ｔｓ２が発光しない場合、その輝度は７１％となる。つまり、アナログ階調方式では、７１％の輝度を得たい場合は、それに則した電圧等によって制御し、１フレーム期間全体に渡って７１％の輝度を保持するのに対し、時間階調方式の場合は、１００％の輝度で、全体の発光期間のうち７１％の長さだけ発光することによって同様の階調を表現する。

具体的に動作について説明する。引き続き図９(Ａ)〜(Ｃ)と、図３(Ｂ)とを参照する。まず、ゲート信号線に選択パルスが入力されると、スイッチング用ＴＦＴ３５１がＯＮする。次に、ソース信号線より、デジタル映像信号が入力され、その電位によって駆動用ＴＦＴ３５２のＯＮ、ＯＦＦが制御され、さらに保持容量３５３において、その電荷が保持される。

このとき、駆動用ＴＦＴ３５２がＯＮしてもＥＬ素子３５４の陽極(陰極)３５５と陰極(陽極)３５６との間には電圧が加わらないようにするなどして、発光しないようにしている。方法としては、陰極(陽極)３５６の電位を、陽極(陰極)３５５の電位、すなわち電流供給線(Ｃｕｒｒｅｎｔ)の電位と等しくしておくなどがある。陰極(陽極)３５６は、通常は全画素で短絡されているため、この動作は全画素で同時に行われる。

１行目〜最終行まで、書き込み動作が完了した時点でアドレス(書き込み)期間が終了し、全画素が同時にサステイン(発光)期間に移る。ＥＬ素子３５４の陽極(陰極)３５５と陰極(陽極)３５６との間に電圧差を生じ、電流が流れることによって発光する。

以上の動作を全てのサブフレーム期間で行うことにより、１フレーム期間を構成する。この方法によると、表示階調数を増やしたい場合は、サブフレーム期間の分割数を増やせば良い。また、サブフレーム期間の順序は、図９(Ｂ)(Ｃ)に示すように、必ずしも上位ビット→下位ビットといった順序である必要はなく、１フレーム期間中、ランダムに並んでいても良い。さらに各フレーム期間内で、その順序が変化しても良い。

発明が解決しようとする課題

ところで、絶縁体上にＴＦＴを形成して作製される表示装置においては、その工程が複雑な点が、歩留まり低下とコスト上昇を招いている。従って、可能な限り工程を簡略化することが、コスト低減への主たる課題である。そこで、画素部および周辺の駆動回路(ソース信号線駆動回路およびゲート信号線駆動回路等)を、単極性のＴＦＴのみによって構成することを考える。

ここで、画素および駆動回路の動作電圧について再び考える。ここで図５を参照する。図５(Ａ)はＥＬ素子の画素部の構成を示しており、スイッチング用ＴＦＴ５０１、駆動用ＴＦＴ５０２、ＥＬ素子５０４の接続を模式的に表したものを図５(Ｂ)に示している。

まず、ＥＬ素子５０４において、５０５が陽極、５０６が陰極である場合を考える。今、電極５０５の電位をＶ₅₀₅、電極５０６の電位をＶ₅₀₆とすると、ＥＬ素子５０４が発光するためには、両電極間に電位差を与えてやる必要がある。従ってＶ₅₀₅＞Ｖ₅₀₆となる。駆動用ＴＦＴ５０２がＮチャネル型である場合に確実にＯＮし、ＥＬ素子５０４の電極間に正常に電圧を印加するには、駆動用ＴＦＴ５０２のゲート電極に印加する電位は、Ｖ₅₀₅よりもさらに高く(少なくともＴＦＴ５０２のしきい値分だけ)する必要がある。つまり、ソース信号線から書き込まれる信号の振幅を広げる必要がある。一方、駆動用ＴＦＴ５０２がＰチャネル型である場合に確実にＯＮし、ＥＬ素子５０４の電極間に正常に電圧を印加するには、駆動用ＴＦＴ５０２のゲート電極に印加する電位は、Ｖ₅₀₅よりも、少なくともＴＦＴ５０２のしきい値分だけ低くなっていれば良い。よって、ソース信号線から書き込まれる信号振幅をそれほど広くする必要がない。よって、ＥＬ素子５０４の電極５０５が陽極、５０６が陰極である場合には、駆動用ＴＦＴ５０２にはＰチャネル型を用いるのが望ましい。

続いて、ＥＬ素子５０４において、５０５が陰極、５０６が陽極である場合、ＥＬ素子５０４が発光するためには、両電極間に電位差を与えてやる必要がある。従ってこの場合はＶ₅₀₅＜Ｖ₅₀₆となる。駆動用ＴＦＴ５０２がＮチャネル型である場合に確実にＯＮし、ＥＬ素子５０４の電極間に正常に電圧を印加するには、駆動用ＴＦＴ５０２のゲート電極に印加する電位は、Ｖ₅₀₅よりも、少なくともＴＦＴ５０２のしきい値分だけ高くなっていれば良い。よって、ソース信号線から書き込まれる信号の振幅はそれほど広くする必要がない。一方、駆動用ＴＦＴ５０２がＰチャネル型である場合に確実にＯＮし、ＥＬ素子５０４の電極間に正常に電圧を印加するには、駆動用ＴＦＴ５０２のゲート電極に印加する電位は、Ｖ₅₀₅よりもさらに低く(少なくともＴＦＴ５０２のしきい値分だけ)する必要がある。つまり、ソース信号線から書き込まれる信号の振幅を広げる必要がある。よって、ＥＬ素子５０４の電極５０５が陰極、５０６が陽極である場合には、駆動用ＴＦＴ５０２にはＮチャネル型を用いるのが望ましい。

次に、駆動用ＴＦＴ５０２の極性およびＥＬ素子５０４の構成と、出射方向との関係について述べる。図８(Ａ)は、駆動用ＴＦＴ５０２がＮチャネル型である場合のＥＬ素子５０４の構成を、図８(Ｂ)は、駆動用ＴＦＴ５０２がＰチャネル型である場合のＥＬ素子５０４の構成を断面図で模式的に示したものである。

ＥＬ素子５０４の陰極においては、発光層に電子を注入する能力が求められることから、金属材料を用いることが望ましいため、通常、透明電極を用いる電極は陽極である。従って、図８(Ａ)において、駆動用ＴＦＴはＮチャネル型であり、駆動用ＴＦＴ５０２のソース領域には電流供給線が接続され、ドレイン領域にはＥＬ素子５０４の陰極が接続されている。よって、発光層にて発生した光は、透明電極である陽極側へと出射されるため、出射方向は図のように、ＴＦＴが形成されている基板(以後、ＴＦＴ基板と表記する)とは反対側となる。

一方、図８(Ｂ)において、駆動用ＴＦＴ５０２はＰチャネル型であり、駆動用ＴＦＴ５０２のソース領域には電流供給線が接続され、ドレイン領域にはＥＬ素子５０４の陽極が接続されている。よって、発光層にて発生した光は、透明電極である陽極側へと出射されるため、出射方向は図のように、ＴＦＴ基板側となる。

本明細書においては、図８(Ａ)に示した出射方向を上面出射、図８(Ｂ)に示した出射方向を下面出射と表記する。下面出射の場合、画素部を構成する素子の占める領域が発光面積に影響するのに対し、上面出射の場合は、画素部を構成する素子の占める領域に関係なく光を取り出すことが出来るため、高開口率化に有利である。しかし、図８(Ａ)に示したような上面出射の構成で発光装置を作製する場合、工程上、ＥＬ層の形成後、透明電極を用いて陽極を形成する必要があるが、この工程でＥＬ層にダメージを与えやすく、このような工程が現在では困難であるため、一般的には図８(Ｂ)に示したような下面出射の構成が採用されている。

ここで、駆動用ＴＦＴ５０２の極性に対するスイッチング用ＴＦＴ５０１の極性について考える。まず、駆動用ＴＦＴ５０２がＰチャネル型である場合、駆動用ＴＦＴ５０２がＯＮする条件は、駆動用ＴＦＴ５０２のゲート・ソース間電圧Ｖ_GS2の絶対値が、駆動用ＴＦＴ５０２のしきい値電圧の絶対値を上回ることである。すなわち、ソース信号線より入力されるデジタル映像信号のＬレベルの電位(ここでは、デジタル映像信号の電位がＬレベルのとき、ＥＬ素子が発光するとする)が、駆動用ＴＦＴ５０２のソース領域の電位に対して、しきい値分以上低いことである。

このとき、スイッチング用ＴＦＴ５０１が駆動用ＴＦＴ５０２と同極性、すなわちＰチャネル型である場合、スイッチング用ＴＦＴ５０１がＯＮする条件は、スイッチング用ＴＦＴ５０１のゲート・ソース間電圧Ｖ_GS1の絶対値が、スイッチング用ＴＦＴ５０１のしきい値電圧の絶対値を上回ることである。すなわち、ゲート信号線を選択状態とするパルスのＬレベルの電位(ここでは、スイッチング用ＴＦＴ５０１がＰチャネル型であることから、ゲート信号線にＬレベルが入力されたとき、選択状態となるものとする)が、スイッチング用ＴＦＴ５０１のソース領域の電位に対して、しきい値分以上低いことである。よって、ソース信号線の電圧振幅に対し、ゲート信号線側の電圧振幅をより広くする必要がある。これは、ゲート信号線駆動回路の動作電圧を高くすることを意味する。

これはスイッチング用ＴＦＴ５０１と駆動用ＴＦＴ５０２がＮチャネル型である場合にも同様のことが言える。従って、消費電力を考えた場合、画素部のＴＦＴはＮチャネル型とＰチャネル型の両方を用いて構成するのが望ましいことになる。

以上のことから、従来の方法で、単極性のＴＦＴによって画素部と駆動回路を構成しようとすると、工程削減が実現する反面、消費電力の増加を招く。

本発明は前述の課題を鑑見てなされたものであり、単一極性のＴＦＴによって画素部と駆動回路を構成することによって工程を削減し、かつ新規の回路構成をもって消費電力を低く抑えることを実現した発光装置を提供することを目的とする。

課題を解決するための手段

従来の構成の画素においては、スイッチング用ＴＦＴを確実にＯＮさせるために、スイッチング用ＴＦＴの入力電極に入力される信号、すなわちソース信号線に出力されてくる信号の電圧振幅よりも、スイッチング用ＴＦＴのゲート電極に入力される信号、すなわちゲート信号線を選択する信号の電圧振幅を大きくする必要があった。

ここで、ソース信号線に出力されてくる信号の電圧振幅と、ゲート信号線を選択する信号の電圧振幅とが等しい場合について考える。再び図５を参照する。なお、画素を構成するＴＦＴは全てＮチャネル型であるとする。

ゲート信号線が選択状態となり、スイッチング用ＴＦＴがＯＮする。このときのスイッチング用ＴＦＴのゲート電極の電位をＶ₁とする。スイッチング用ＴＦＴがＯＮし、ソース信号線に出力されている映像信号は、駆動用ＴＦＴのゲート電極へと入力される。このとき、映像信号はＨレベルで、スイッチング用ＴＦＴの入力電極とゲート電極の電位は等しく、Ｖ₁であるとすると、スイッチング用ＴＦＴの出力電極側に現れる信号の電位は、Ｖ₁からスイッチング用ＴＦＴのしきい値を引いた電位(Ｖ₁−ＶｔｈＮ)となる。映像信号がＬレベルのときは、スイッチング用ＴＦＴのしきい値は影響せず、駆動用ＴＦＴのゲート電極には等しくＬレベルが入力されることになる。

すなわち、スイッチング用ＴＦＴによって、そのしきい値分だけ、映像信号の電圧振幅が減衰する。これにより、駆動用ＴＦＴのゲート電極の電位が十分に上がらず、所望のドレイン電流を得られない場合がある。結果として、ＥＬ素子を流れる電流が不足する。

そこで本発明においては、スイッチング用ＴＦＴの出力電極と、駆動用ＴＦＴのゲート電極との間に、電圧補償回路を設ける。電圧補償回路は、ブートストラップ回路を応用したものであり、スイッチング用ＴＦＴのしきい値によって減衰した信号の電圧振幅を、本来の振幅に戻す役割を有している。

これにより、ソース信号線に出力されてくる映像信号の電圧振幅と、ゲート信号線を選択する信号の電圧振幅とが等しい場合にも、駆動用ＴＦＴのゲート電極には、正常な電位を与えることが出来る。従って、ゲート信号線駆動回路の駆動電圧を低くすることが可能となり、発光装置の低消費電力化に貢献する。

また、本発明の電圧補償回路を有する画素は、単一極性のＴＦＴによって構成されており、この画素を用いて発光装置の画素部を構成し、かつ周辺の駆動回路を、画素部を構成するＴＦＴと同一極性のＴＦＴによって構成することによって、製造工程の簡略化に貢献する。

本発明の構成を以下に記す。

本発明の発光装置は、
一導電型の複数のトランジスタを用いて構成された発光装置であって、
前記発光装置の有する画素はそれぞれ、ソース信号線と、ゲート信号線と、電流供給線と、スイッチング用トランジスタと、駆動用トランジスタと、発光素子と、電圧補償回路とを有することを特徴としている。

本発明の発光装置は、
一導電型の複数のトランジスタを用いて構成された発光装置であって、
前記発光装置の有する画素はそれぞれ、ソース信号線と、ゲート信号線と、電流供給線と、スイッチング用トランジスタと、駆動用トランジスタと、発光素子と、電圧補償回路とを有し、
前記スイッチング用トランジスタのゲート電極は、前記ゲート信号線と電気的に接続され、入力電極は、前記ソース信号線と電気的に接続され、出力電極は、前記駆動用トランジスタのゲート電極と電気的に接続され、
前記駆動用トランジスタの入力電極は、前記電流供給線と電気的に接続され、出力電極は、前記発光素子の一方の電極と電気的に接続され、
前記電圧補償回路は、前記スイッチング用トランジスタの出力電極と、前記駆動用トランジスタのゲート電極との間に配置されていることを特徴としている。

本発明の発光装置は、
一導電型の複数のトランジスタを用いて構成された発光装置であって、
前記発光装置の有する画素のうち、ｍ行目(ｍは自然数、１≦ｍ)に走査される画素はそれぞれ、ソース信号線と、ｍ行目に選択されるゲート信号線と、電流供給線と、スイッチング用トランジスタと、駆動用トランジスタと、発光素子と、電圧補償回路とを有し、
前記スイッチング用トランジスタのゲート電極は、前記ｍ行目に選択されるゲート信号線と電気的に接続され、入力電極は、前記ソース信号線と電気的に接続され、出力電極は、前記駆動用トランジスタのゲート電極と電気的に接続され、
前記駆動用トランジスタの入力電極は、前記電流供給線と電気的に接続され、出力電極は、前記発光素子の一方の電極と電気的に接続され、
前記電圧補償回路は、リフレッシュ用トランジスタと、補償用トランジスタと、第１の容量手段と、第２の容量手段とを有し、
前記第１の容量手段の第１の電極は、前記スイッチング用トランジスタの出力電極と電気的に接続され、第２の電極は、前記第２の容量手段の第１の電極と電気的に接続され、第２の電極は、前記電流供給線と電気的に接続され、
前記リフレッシュ用トランジスタのゲート電極は、(ｍ−１)行目に選択されるゲート信号線と電気的に接続され、入力電極は、第１の電源電位を供給する信号線もしくは電源線と電気的に接続され、出力電極は、前記スイッチング用トランジスタの出力電極および、前記駆動用トランジスタのゲート電極と電気的に接続され、
前記補償用トランジスタのゲート電極は、前記第１の容量手段の第１の電極、前記スイッチング用トランジスタの出力電極、および前記駆動用トランジスタのゲート電極と電気的に接続され、入力電極は、第２の電源電位を供給する信号線もしくは電源線と電気的に接続され、出力電極は、前記第１の容量手段の第２の電極および、前記第２の容量手段の第１の電極と電気的に接続されていることを特徴としている。

本発明の発光装置は、
一導電型の複数のトランジスタを用いて構成された発光装置であって、
前記発光装置の有する画素はそれぞれ、
前記画素に映像信号を入力するソース信号線と、
前記画素のうち、いずれか１行を選択するゲート信号線と、
前記映像信号の入力に従って発光する発光素子と、
前記発光素子への電流を供給する電流供給線と、
前記発光素子に供給される電流を制御する駆動用トランジスタと、
前記映像信号の、ソース信号線から前記駆動用トランジスタのゲート電極への入力を制御するスイッチング用トランジスタと、
前記映像信号に従って前記駆動用トランジスタのゲート電極に入力される信号の電圧振幅の補償もしくは変換を行う電圧補償回路とを有することを特徴としている。

本発明の発光装置は、
一導電型の複数のトランジスタを用いて構成された発光装置であって、
前記発光装置の有する画素はそれぞれ、
前記画素に映像信号を入力するソース信号線と、
前記画素のうち、いずれか１行を選択するゲート信号線と、
前記映像信号の入力に従って発光する発光素子と、
前記発光素子への電流を供給する電流供給線と、
前記発光素子に供給される電流を制御する駆動用トランジスタと、
前記映像信号の、ソース信号線から前記駆動用トランジスタのゲート電極への入力を制御するスイッチング用トランジスタと、
前記映像信号に従って前記駆動用トランジスタのゲート電極に入力される信号の電圧振幅の補償もしくは変換を行う電圧補償回路とを有し、
前記スイッチング用トランジスタのゲート電極は、前記ゲート信号線と電気的に接続され、入力電極は、前記ソース信号線と電気的に接続され、出力電極は、前記駆動用トランジスタのゲート電極と電気的に接続され、
前記駆動用トランジスタの入力電極は、前記電流供給線と電気的に接続され、出力電極は、前記発光素子の一方の電極と電気的に接続され、
前記電圧補償回路は、前記スイッチング用トランジスタの出力電極と、前記駆動用トランジスタのゲート電極との間に配置されていることを特徴としている。

本発明の発光装置は、
一導電型の複数のトランジスタを用いて構成された発光装置であって、
前記発光装置の有する画素のうち、ｍ行目(ｍは自然数、１≦ｍ)に走査される画素はそれぞれ、
前記画素に映像信号を入力するソース信号線と、
前記画素のうち、ｍ行目を選択するゲート信号線と、
前記映像信号の入力に従って発光する発光素子と、
前記発光素子への電流を供給する電流供給線と、
前記発光素子に供給される電流を制御する駆動用トランジスタと、
前記映像信号の、ソース信号線から前記駆動用トランジスタのゲート電極への入力を制御するスイッチング用トランジスタと、
前記映像信号に従って前記駆動用トランジスタのゲート電極に入力される信号の電圧振幅の補償もしくは変換を行う電圧補償回路とを有し、
前記スイッチング用トランジスタのゲート電極は、前記ｍ行目を選択するゲート信号線と電気的に接続され、入力電極は、前記ソース信号線と電気的に接続され、出力電極は、前記駆動用トランジスタのゲート電極と電気的に接続され、
前記駆動用トランジスタの入力電極は、前記電流供給線と電気的に接続され、出力電極は、前記発光素子の一方の電極と電気的に接続され、
前記電圧補償回路は、
前記駆動用トランジスダのゲート電極にある一定電位を与えるリフレッシュ用トランジスタと、
前記駆動用トランジスタのゲート電極に入力される映像信号の電圧振幅の補償を行う補償用トランジスタと、
前記補償用トランジスタのゲート電極と出力電極間に容量結合を形成する第１の容量手段と、
前記補償用トランジスタの出力電極と前記電流供給線間に容量結合を形成する第２の容量手段とを有し、
前記第１の容量手段の第１の電極は、前記スイッチング用トランジスタの出力電極と電気的に接続され、第２の電極は、前記第２の容量手段の第１の電極と電気的に接続され、第２の電極は、前記電流供給線と電気的に接続され、
前記リフレッシュ用トランジスタのゲート電極は、(ｍ−１)行目に選択されるゲート信号線と電気的に接続され、入力電極は、第１の電源電位を供給する信号線もしくは電源線と電気的に接続され、出力電極は、前記スイッチング用トランジスタの出力電極および、前記駆動用トランジスタのゲート電極と電気的に接続され、
前記補償用トランジスタのゲート電極は、前記第１の容量手段の第１の電極、前記スイッチング用トランジスタの出力電極、および前記駆動用トランジスタのゲート電極と電気的に接続され、入力電極は、第２の電源電位を供給する信号線もしくは電源線と電気的に接続され、出力電極は、前記第１の容量手段の第２の電極および、前記第２の容量手段の第１の電極と電気的に接続されていることを特徴としている。

本発明の発光装置において、
第１の電源電位を供給する信号線もしくは電源線とは、前記ｍ行目に選択されるゲート信号線もしくは前記電流供給線であることを特徴としている。

本発明の発光装置において、
第２の電源電位を供給する信号線もしくは電源線とは、前記ｍ行目に選択されるゲート信号線もしくは前記電流供給線であることを特徴としている。

本発明の発光装置において、
前記第１の容量手段は、前記補償用トランジスタのゲート電極と、前記補償用トランジスタの入力電極もしくは出力電極との問の容量でなる容量手段であることを特徴としている。

本発明の発光装置において、
前記第１および第２の容量手段は、活性層材料、ゲート電極材料、あるいは配線材料のうちいずれか２つの材料と、前記２つの材料間の絶縁層とでなる容量手段であることを特徴としている。

本発明の発光装置において、
前記一導電型とは、Ｎチャネル型であることを特徴としている。

本発明の発光装置において、
前記一導電型とは、Ｐチャネル型であることを特徴としている。

本発明の発光装置は、
図１９に示すＯＬＥＤディスプレイ、ビデオカメラ、ノート型のパーソナルコンピュータ、携帯情報端末、音響再生装置、デジタルカメラ、携帯電話等の電子機器に適用出来る。

図１に、本発明の電圧補償回路を有する画素の構成について示す。図１(Ａ)に示すとおり、スイッチング用ＴＦＴ１０１、駆動用ＴＦＴ１０２、ＥＬ素子１０４、ソース信号線(Ｓ(ｎ))、ゲート信号線(Ｇ(ｍ))、電流供給線(Ｃｕｒｒｅｎｔ)については従来と同様に有している。本発明の特徴は、スイッチング用ＴＦＴ１０１の出力電極と、駆動用ＴＦＴ１０２のゲート電極との間に、電圧補償回路１１０を有している点を特徴としている。

図１(Ｂ)は、電圧補償回路１１０の構成を含む回路図である。電圧補償回路１１０は、第１のＴＦＴ１５１、第２のＴＦＴ１５２、第１の容量手段１５３、第２の容量手段１５４を有する。また、図１(Ｂ)において、Ｇ(ｍ)はｍ行目に走査されるゲート信号線であり、Ｇ(ｍ−１)は、ｍ−１行目に走査されるゲート信号線である。

第１の容量手段１５３と、第２の容量手段１５４とは、直列に配置されている。第１の容量手段１５３の第１の電極は、スイッチング用ＴＦＴ１０１の出力電極と接続され、第１の容量手段１５３の第２の電極は、第２の容量手段１５４の第１の電極と接続され、第２の容量手段１５４の第２の電極は、電流供給線と接続されている。

第１のＴＦＴ１５１のゲート電極は、ゲート信号線Ｇ(ｍ−１)と接続され、入力電極は、第１の電源電位(Ｖ₁)を供給する信号線もしくは電源線と接続され、出力電極は、スイッチング用ＴＦＴ１０１の出力電極と接続されている

第２のＴＦＴ１５２のゲート電極は、スイッチング用ＴＦＴ１０１の出力電極、および第１の容量手段の第１の電極と接続され、入力電極は、第２の電源電位(Ｖ₂)を供給する信号線もしくは電源線と接続され、出力電極は、第１の容量手段の第２の電極、および第２の容量手段の第１の電極と接続されている。

今後、電圧補償回路が有する２つのＴＦＴについて、第１のＴＦＴ１５１をリフレッシュ用ＴＦＴ、第２のＴＦＴ１５２を、補償用ＴＦＴと表記する。

なお、画素を構成するＴＦＴ１０１、１０２、１５１、１５２は全て同一極性のＴＦＴを用いており、その極性はＮチャネル型でもＰチャネル型でも良い。

ただし、第１の電源電位(Ｖ₁)および第２の電源電位(Ｖ₂)はそれぞれ、画素を構成するＴＦＴの極性によって異なる。画素を構成するＴＦＴがＮチャネル型である場合、Ｖ₁＜Ｖ₂とし、画素を構成するＴＦＴがＰチャネル型である場合、Ｖ₁＞Ｖ₂とする。

Ｖ₁＜Ｖ₂のとき、Ｖ₁の電位は、Ｎチャネル型ＴＦＴのしきい値を十分に下回る電位、Ｖ₂の電位は、Ｎチャネル型ＴＦＴのしきい値を十分に上回る電位とする。例えば、Ｖ₁の電位は信号線のＬレベル程度、Ｖ₂の電位は信号線のＨレベル程度の電位とする。Ｖ₁＞Ｖ₂の場合は、その電位を逆転してやれば良い。

回路の動作について説明する。ここでは、画素を構成するＴＦＴは全てＮチャネル型である場合を例とする。入力される信号は、ソース信号線に出力されてくるデジタル映像信号、ゲート信号線を選択する信号とも、ＨレベルのときＶＤＤ、ＬレベルのときＶＳＳとする。またここでは、Ｖ₁＝ＶＳＳ、Ｖ₂＝ＶＤＤとする。さらに、電流供給線(Ｃｕｒｒｅｎｔ)の電位はＶ_Cとする。

図１１は、本発明の回路の動作を説明するためのタイミングチャートを示している。(Ａ)はｍ−１行目のゲート信号線(Ｇ(ｍ−１))の電位、(Ｂ)はｍ行目のゲート信号線(Ｇ(ｍ))の電位、(Ｃ)はソース信号線(Ｓ(ｎ))の電位、(Ｄ)は駆動用ＴＦＴ１０２のゲート電極の電位を示している。また、ｍ行目のゲート信号線が選択されてから、再びｍ行目のゲート信号線が選択されるまでの期間１１０１が、図９(Ｂ)に示したサブフレーム期間(ＳＦ＃)にあたり、１１０２で示される期間が１水平期間である。動作の説明には図１および図１１を用い、ｍ行目に選択されるゲート信号線によってスイッチング用ＴＦＴ１０１が制御される画素について説明する。

まず、ｍ−１行目のゲート信号線が選択されている期間、つまりｍ−１行目において映像信号の書き込みが行われている期間において、ｍ−１行目のゲート信号線はＨレベル、ｍ行目のゲート信号線はＬレベルとなっている。よって、スイッチング用ＴＦＴ１０１はＯＦＦし、リフレッシュ用ＴＦＴ１５１はＯＮする。このとき、駆動用ＴＦＴ１０２のゲート電極にはＶ₁＝ＶＳＳが入力され、ＯＦＦする。図１１においては、１１０３で示される期間に行われる動作である。

続いて、ｍ−１行目の水平期間が終了し、ゲート信号線(Ｇ(ｍ−１))がＬレベルとなる。これに伴い、リフレッシュ用ＴＦＴ１５１がＯＦＦする。ｍ行目の水平期間に入り、ゲート信号線(Ｇ(ｍ))がＨレベルとなる。これに伴い、スイッチング用ＴＦＴ１０１がＯＮする。このとき、ソース信号線に出力されてきているデジタル映像信号が画素に書き込まれる。デジタル映像信号がＨレベルのとき、スイッチング用ＴＦＴがＯＮしていることから、駆動用ＴＦＴ１０２のゲート電極の電位が上昇する。

ただし今、ゲート信号線(Ｇ(ｍ))はＨレベルであり、その電位はＶＤＤ、デジタル映像信号はＨレベルであり、その電位は同じくＶＤＤであるので、スイッチング用ＴＦＴの出力電極に現れる電位は、そのしきい値の影響を受けるため、(ＶＤＤ−ＶｔｈＮ)となったところでスイッチング用ＴＦＴがＯＦＦし、スイッチング用ＴＦＴの出力電極、すなわち駆動用ＴＦＴ１０２のゲート電極は浮遊状態となる。

一方、スイッチング用ＴＦＴ１０１の出力電極の電位が(ＶＤＤ−ＶｔｈＮ)まで上昇するため、補償用ＴＦＴ１５２がＯＮし、出力電極の電位が上昇してＶＤＤに近づく。このとき、補償用ＴＦＴ１５２の出力電極とゲート電極との間には、第１の容量手段１５３による容量結合が存在する。今、補償用ＴＦＴ１５２のゲート電極は、(ＶＤＤ−ＶｔｈＮ)の電位のまま浮遊状態となっているので、補償用ＴＦＴ１５２の出力電極の電位上昇に伴ってさらに上昇し、ＶＤＤよりも高い電位となる。

この結果、スイッチング用ＴＦＴ１０を通じて、一旦ＶｔｈＮだけ減衰したデジタル映像信号は、電圧補償回路１１０によってその振幅補償を受け、駆動用ＴＦＴ１０２のゲート電極へと入力される。よって、駆動用ＴＦＴ１０２は正常にＯＮすることが出来、所望のドレイン電流を流すことが出来る。

以後、第１、第２の容量手段１５３、１５４によって、ゲート信号線の選択が終了した後、さらにアドレス(書き込み)期間が終了した後も、駆動用ＴＦＴ１０２のゲート電極に印加される電位が保持され、これによってドレイン電流が流れ、ＥＬ素子１０４が発光する。次のサブフレーム期間において、ｍ−１行目のゲート信号線(Ｇ(ｍ−１))が選択されてＨレベルになると、リフレッシュ用ＴＦＴ１５１がＯＮして、駆動用ＴＦＴ１０２のゲート電極の電位はＬレベルになり、ＯＦＦする。以後、上記の動作を繰り返し、画面の描画を行う。

ここで、第１、第２の容量手段１５３、１５４について付記する。

第１の容量手段１５３は、補償用ＴＦＴ１５２のゲート電極と出力電極との間に配置され、出力電極の電位上昇を利用して、容量結合によりゲート電極の電位を持ち上げるための容量手段である。第２の容量手段１５４は、第１の容量手段１５３と直列配置され、一定電位である電流供給線と、駆動用ＴＦＴ１０２のゲート電極との間を容量結合して、駆動用ＴＦＴ１０２のゲート電極の電位を保持するための容量手段である。

ここで、第２の容量手段１５４のもう１つの役割として、電圧保障回路１１０のブートストラップ動作を確実に行うための負荷として用いている点を付記しておく。この負荷がない場合、補償用ＴＦＴ１５２のゲート電極の電位が、ソース信号線からのデジタル映像信号の入力によって上昇を始め、そのしきい値を上回ると直ちに補償用ＴＦＴ１５２の出力電極の電位が上昇する。出力電極の電位上昇が早すぎる場合、ブートストラップが正常に働きにくくなる場合がある。よって、第２の容量手段１５４を負荷とすることによって、補償用ＴＦＴ１５２の出力電極の電位上昇を敢えて遅らせ、出力電極の電位の上昇が停止する前に、ゲート電極を浮遊状態とする。これにより、ブートストラップ動作をより確実に行うことが出来る。

以上の方法により、通常ソース信号線に入力されるデジタル映像信号の電圧振幅よりも大きい電圧振幅を必要としたゲート信号線選択パルスの電圧振幅を、デジタル映像信号の電圧振幅と同等にすることが可能となる。よって、ゲート信号線駆動回路の消費電力を低減することが可能となる。

また、本発明によると、ブートストラップ動作によって、駆動用ＴＦＴ１０２のゲート電極の電位は、ソース信号線より入力されるデジタル映像信号のＨレベルよりも高くすることが出来る。駆動用ＴＦＴ１０２のゲート電極の電位は、通常はＨレベルでＶＤＤまで上昇すればよいので、容量結合に伴う電位上昇分の見積もりを詳細に行うことによって、さらにゲート信号線選択パルスの電圧振幅を小さくすることが出来る。

以下に、本発明の実施例について記載する。

[実施例１]
本発明において、第１の電源電位(Ｖ₁)および第２の電源電位(Ｖ₂)に関しては、画素を構成するＴＦＴの極性がＮチャネル型の場合はＶ₁＝ＶＳＳ、Ｖ₂＝ＶＤＤとし、画素を構成するＴＦＴの極性がＰチャネル型の場合はＶ₁＝ＶＤＤ、Ｖ₂＝ＶＳＳとして、それぞれ画素部に電源線を引き回しても良いが、出射方向によっては、配線の引き回しによって開口率が低下することになる。

本実施例では、ソース信号線、ゲート信号線、電流供給線等、既存の信号線を用いて、Ｖ₁、Ｖ₂に所望の電源電位を供給するための素子間の接続について示す。

図２(Ａ)〜(Ｃ)に、接続の例を示す。

図２(Ａ)の場合、リフレッシュ用ＴＦＴ１５１の入力電極を電流供給線(Ｃｕｒｒｅｎｔ)に、補償用ＴＦＴ１５２の入力電極をｍ行目のゲート信号線(Ｇ(ｍ))に接続している。図２(Ｂ)の場合、リフレッシュ用ＴＦＴ１５１の入力電極と、補償用ＴＦＴ１５２の入力電極とは、いずれもｍ行目のゲート信号線(Ｇ(ｍ))に接続している。図２(Ｃ)の場合、リフレッシュ用ＴＦＴ１５１の入力電極をｍ行目のゲート信号線(Ｇ(ｍ))に、補償用ＴＦＴ１５２の入力電極を電流供給線(Ｃｕｒｒｅｎｔ)に接続している。

このとき、それぞれの場合のＥＬ素子の極性と出射方向について説明する。

まず、ｍ行目に走査される画素において、リフレッシュ用ＴＦＴ１５１は、ｍ−１行目の選択期間にのみＯＮし、駆動用ＴＦＴ１０２のゲート電極の電位をＬレベルに落とす。図２(Ａ)の場合、電流供給線はほぼ固定電位であるので、その電位をＬレベル相当にしておけば良い。図２(Ｂ)(Ｃ)の場合、ｍ行目のゲート信号線は、ｍ行目の選択期間以外の期間ではＬレベルとなっている。

一方、同じくｍ行目に走査される画素において、補償用ＴＦＴ１５２は、ｍ行目の選択期間にＯＮし、出力電極の電位が上昇することによって、容量結合を利用して駆動用ＴＦＴ１０２のゲート電極の電位を上昇させる。よって、補償用ＴＦＴ１５２の入力電極が接続されている信号線は、ｍ行目の選択期間にはＨレベルとなっている必要がある。図２(Ａ)(Ｂ)の場合、補償用ＴＦＴ１５２の入力電極はｍ行目のゲート信号線(Ｇ(ｍ))に接続されており、ｍ行目の選択期間は、ゲート信号線選択パルスが入力されて、ｍ行目のゲート信号線(Ｇ(ｍ))はＨレベルとなっている。図２(Ｃ)の場合、補償用ＴＦＴ１５２の入力電極は電流供給線(Ｃｕｒｒｅｎｔ)に接続されている。電流供給線はほぼ固定電位であるので、その電位をＨレベル相当としておけば良い。

以上は、画素を構成するＴＦＴがＮチャネル型である場合の例である。ただし、画素を構成するＴＦＴがＰチャネル型である場合にも、各ノードのＨレベルとＬレベル、および各電源電位を逆転すれば良いので、図２(Ａ)〜(Ｃ)に示した接続がそのまま適用出来る。

以上のことから、画素を構成するＴＦＴがＮチャネル型である場合、図２(Ａ)(Ｂ)においては、電流供給線(Ｃｕｒｒｅｎｔ)の電位はＬレベル付近であれば良い。よって、回路の中では低電位とすることが出来るので、ＥＬ素子において駆動用ＴＦＴ１０２と接続されている側の電極を陰極、共通電極を陽極とすれば良い。この場合、出射方向は陽極側、つまり上方出射となる。一方、図２(Ｃ)においては、電流供給線(Ｃｕｒｒｅｎｔ)の電位はＨレベル付近であれば良い。よって、回路の中では高電位とすることが出来るので、ＥＬ素子において駆動用ＴＦＴ１０２と接続されている側の電極を陽極、共通電極を陰極とすれば良い。この場合、出射方向は陽極側、つまり下方出射となる。

一方、画素を構成するＴＦＴがＰチャネル型である場合は、上述とは電位が逆となる。つまり図２(Ａ)(Ｂ)の場合は、ＥＬ素子において駆動用ＴＦＴ１０２と接続されている側の電極を陽極、共通電極を陰極とすれば良く、下方出射となる。図２(Ｃ)の場合は、ＥＬ素子において駆動用ＴＦＴ１０２と接続されている側の電極を陰極、共通電極を陽極とすれば良く、下方出射となる。

[実施例２]
本実施例においては、同一基板上に、画素部および、画素部周辺に設ける駆動回路のＴＦＴを同時に作製する方法について説明する。

まず、図６(Ａ)に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラス等に代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラス等からなる基盤５００１上に酸化シリコン膜、窒化シリコン膜、または酸化窒化シリコン膜等の絶縁膜からなる下地膜５００２を形成する。特に図示していないが、下地膜５００２の形成については、例えば、プラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏから作製される酸化窒化シリコン膜を１０〜２００[nm](好ましくは５０〜１００[nm])の厚さに形成し、同様にＳｉＨ₄、Ｎ₂Ｏから作製される酸化窒化水素化シリコン膜を５０〜２００[nm](好ましくは１００〜１５０[nm])の厚さに積層形成する。

続いて、島状の半導体層５００３〜５００５は、非晶質構造を有する半導体膜を。レーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状の半導体層５００３〜５００５の厚さは２５〜８０[nm](好ましくは３０〜６０[nm])として形成する。結晶質半導体層の材料には特に限定は無いが、好ましくはシリコンまたはシリコンゲルマニウム(ＳｉＧｅ)合金等で形成すると良い。

レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ₄レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光して半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宜選択するものであるが、エキシマレーザーを用いる場合にはパルス発振周波数を３０[Hz]とし、レーザーエネルギー密度を１００〜４００[mJ/cm²](代表的には２００〜３００[mJ/cm²])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用い、パルス発振周波数１〜１０[kHz]とし、レーザーエネルギー密度を３００〜６００[mJ/cm²](代表的には３５０〜５００[mJ/cm²])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザー光を基板全面に渡って照射し、このときの線状レーザーの重ねあわせ率(オーバーラップ率)を８０〜９８[％]として行う。

続いて、島状の半導体層５００３〜５００５を覆うゲート絶縁膜５００６を形成する。ゲート絶縁膜５００６は、プラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[nm]の厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものではなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコンを用いる場合には、プラズマＣＶＤ法でＴＥＯＳ(Tetraethyl Orthosilicate)とＯ₂とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波(１３．５６[NHz])電力密度０．５〜０．８[W/cm²]で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱アニールにより、ゲート絶縁膜として良好な特性を得ることが出来る。

そして、ゲート絶縁膜５００６上にゲート電極を形成するための第１の導電膜５００７と第２の導電膜５００８とを積層形成する。本実施例では、第１の導電層５００７をタンタル(Ｔａ)で５０〜１００[nm]の厚さに形成し、第２の導電層５００９をタングステン(Ｗ)で１００〜３００[nm]の厚さに形成する(図６(Ａ))。

Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電極として使用することが出来るが、β相のＴａ膜の抵抗率は１８０[μΩcm]程度でありゲート電極には不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造を有する窒化タンタル(ＴａＮ)を１０〜５０[nm]程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることが出来る。

Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他にも６フッ化タングステン(ＷＦ₆)を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害されて高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９[％]のＷターゲットを用い、さらに製膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩcm]を実現することが出来る。

なお、本実施例においては、第１の導電膜５００７をＴａ、第２の導電膜５００８をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成しても良い。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いても良い。本実施例以外の他の組み合わせの一例としては、第１の導電膜をＴａＮ、第２の導電膜をＷとする組み合わせ、第１の導電膜をＴａＮ、第２の導電膜をＡｌとする組み合わせ、第１の導電膜をＴａＮ、第２の導電膜をＣｕとする組み合わせ等が望ましい。

次に、レジストによるマスク５００９を形成し、電極および配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ(Inductively coupled plasma：誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにＣＦ₄とＣｌ₂とを混合し、１[Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ(１３．５６[MHz])電力を投入してプラズマを生成して行う。基板側(試料ステージ)にも１００[Ｗ]のＲＦ電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ₄とＣｌ₂とを混合した場合にはＷ膜およびＴａ膜とも同程度にエッチングされる。

上記エッチング条件では、レジストによるマスクの形状を適したものとすることと、基板側に印加するバイアス電圧の効果とにより第１の導電膜および第２の導電膜の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングを行うためには、１０〜２０[％]の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４(代表的には３)であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０[nm]程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層５０１０ａ〜５０１３ａと第２の導電層５０１０ｂ〜５０１３ｂからなる第１の形状の導電層５０１０〜５０１３を形成する。このとき、ゲート絶縁膜５００６においては、第１の形状の導電層５０１０〜５０１３で覆われない領域は２０〜５０[nm]程度エッチングされて薄くなった領域が形成される(図６(Ｂ))。

そして、第１のドーピング処理を行い、Ｎ型を付与する不純物元素を添加する(図６(Ｂ))。ドーピング処理は、イオンドーピング法もしくはイオン注入法で行えば良い。イオンドープ法にあたっての条件は、ドーズ量を１×１０¹³〜５×１０¹⁴[atoms/cm²]とし、加速電圧を６０〜１００[keV]とする。Ｎ型を付与する不純物元素としては、１５族に属する元素、典型的にはリン(Ｐ)または砒素(Ａｓ)を用いるが、ここではＰを用いる。この場合、導電層５０１０〜５０１３がＮ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１４〜５０１６が形成される。この第１の不純物領域５０１４〜５０１６には、１×１０²⁰〜１×１０²¹[atoms/cm³]の濃度範囲でＮ型を付与する不純物元素を添加する。

次に、第２のエッチング処理を行う(図６(Ｃ))。同様にＩＣＰエッチング法を用い、エッチング用ガスにＣＦ₄とＣｌ₂とＯ₂とを混合して、１[Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ電力を供給し、プラズマを生成して行う。基板側(試料ステージ)にも５０[Ｗ]のＲＦ電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件により第２の導電層であるＷを異方性エッチングし、かつ、それより遅いエッチング速度で第１の導電層であるＴａを異方性エッチングして第２の形状の導電層５０１７〜５０２０(第１の導電層５０１７ａ〜５０２０ａおよび第２の導電層５０１７ｂ〜５０２０ｂ)を形成する。このとき、ゲート絶縁膜５００６においては、第２の形状の導電層５０１７〜５０２０で覆われない領域はさらに２０〜５０[nm]程度エッチングされて薄くなった領域が形成される。

Ｗ膜やＴａ膜のＣＦ₄とＣｌ₂の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ₆の蒸気圧が極端に高く、その他のＷＣｌ₅、ＴａＦ₅、ＴａＣｌ₅については同程度である。従って、ＣＦ₄とＣｌ₂の混合ガスでは、Ｗ膜およびＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ₂を添加するとＣＦ₄とＯ₂が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても、相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ₂を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないため、さらにＴａ膜のエッチング速度は低下することとなる。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となる。

そして、第２のドーピング処理を行う(図６(Ｄ))。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてＮ型を付与する不純物元素ドーピングする。例えば、加速電圧を７０〜１２０[keV]とし、１×１０¹³[atoms/cm²]のドーズ量で行い、図６(Ｂ)で島状の半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の導電層５０１７ｂ〜５０２０ｂを不純物元素に対するマスクとして用い、第１の導電層５０１７ａ〜５０２０ａの下側の領域にも不純物元素が添加されるようにしてドーピングする。
こうして、第１の導電層と重なる第２の不純物領域５０２１〜５０２３が形成される。

続いて、第３のエッチング処理を行う(図７(Ａ))。ここでは、エッチング用ガスにＣｌ₂を用い、ＩＣＰエッチング装置を用いて行う。本実施例では、Ｃｌ₂のガス流量比を６０[sccm]とし、１[Pa]の圧力でコイル型の電極に３５０[Ｗ]のＲＦ電力を投入してプラズマを生成してエッチングを７０秒行った。基板側(試料ステージ)にもＲＦ電力を投入し、実質的に負の自己バイアス電圧を印加する。第３のエッチングにより、第１の導電層が後退して第３の形状の導電層５０２４〜５０２７(第１の導電層５０２４ａ〜５０２７ａおよび第２の導電層５０２４ｂ〜５０２７ｂ)が形成され、第２の不純物領域５０２１〜５０２３は、第１の導電層と重なる第２の不純物領域５０２８ａ〜５０３０ａと、第１の導電層と重ならない第３の不純物領域５０２８ｂ〜５０３０ｂとなる。

以上までの工程でそれぞれの島状の半導体層に不純物領域が形成される。島状の半導体層と重なる第３の形状の導電層５０２４〜５０２６が、ＴＦＴのゲート電極として機能する。また、第３の形状の導電層５０２７は、ソース信号線として機能する。

続いて、導電型の制御を目的として、それぞれの島状の半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、ラピッドサーマルアニール法(ＲＴＡ法)を適用することが出来る。熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、本実施例では５００[℃]で４時間の熱処理を行う。ただし、５０２４〜５０２７に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜(シリコンを主成分とする)を形成した後で熱活性化を行うことが望ましい。

さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間の熱処理を行い、島状の半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化するための、熱水素化の他の方法として、プラズマ水素化(プラズマにより励起された水素を用いる)によって行っても良い。

次いで、図７(Ｂ)に示すように、第１の層間絶縁膜５０３１を、酸化窒化シリコン膜で１００〜２００[nm]の厚さで形成する。その上に有機絶縁物材料からなる第２の層間絶縁膜５０３２を形成した後、第１の層間絶縁膜５０３１、第２の層間絶縁膜５０３２、およびゲート絶縁膜５００６に対してコンタクトホールを開口し、配線材料による膜を形成して各配線５０３３〜５０３７および接続電極５０３８をパターニングした後、接続電極５０３８に接するように画素電極５０３９をパターニング形成する。

本明細書においては、配線５０３３〜５０３７および接続電極５０３８までが形成された状態での基板を、アクティブマトリクス基板よ表記する。

第２の層間絶縁膜５０３２としては、ポリイミド、ポリアミド、アクリル、ＢＣＢ(ベンゾシクロブテン)等の有機樹脂を材料とする膜を用いる。特に、第２の層間絶縁膜５０３２は平坦化の意味合いが強いので、平坦性に優れたアクリルが望ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５[μm](さらに好ましくは２〜４[μm])とすれば良い。

コンタクトホールの形成は、ドライエッチングまたはウェットエッチング法を用い、Ｎ型の不純物領域５０１４〜５０１６、およびソース信号線５０２７、ゲート信号線(図示せず)、電流供給線(図示せず)およびゲート電極５０２４〜５０２６に達する(図示せず)コンタクトホールをそれぞれ形成する。

また、配線５０３３〜５０３８として、Ｔｉ膜を１００[nm]、Ｔｉを含むＡｌ膜を３００[nm]、Ｔｉ膜を１５０[nm]、スパッタ法で連続形成した３層積層の膜を所望の形状にパターニングして形成する。勿論、他の導電性材料を用いても良い。

また、本実施例では、画素電極(反射電極)５０３９として、ＭｇＡｇ等を用いて２００[nm]の厚さで形成、パターニングを行う。画素電極５０３９を接続電極５０３８と重なるように配置することでコンタクトを取っている。

次に、図７(Ｃ)に示すように、アクリル等の有機材料を用いて、絶縁膜を１〜３[μm]程度の厚さに形成し、画素電極５０３９に対応する位置に開口部を形成して第３の層間絶縁膜５０４０を形成する。開口部を形成する際、側壁の形状がテーパー状となるようにエッチングを行うのが望ましい。側壁が十分になだらかな形状でないと、段差に起因するＥＬ層の劣化や段切れ等が顕著な問題となる。

続いて、ＥＬ層５０４１を、真空蒸着法を用いて形成した後、対向電極(透明電極)５０４２を形成する。ＥＬ層の膜厚は８０〜２００[um](典型的には１００〜１２０[nm])、画素電極(透明電極)５０４２の膜厚は１１０[nm]とすれば良い。

この工程では、赤色に対応する画素、緑色に対応する画素、青色に対応する画素に対して、順次ＥＬ層および画素電極(透明電極)を形成する。ただし、ＥＬ層は溶液に対する耐性に乏しいため、フォトリソグラフィ技術を用いることなく各色個別に形成しなくてはならない。そこでメタルマスク等で所望の画素以外を隠し、必要箇所だけ選択的にＥＬ層および画素電極(透明電極)を形成するのが望ましい。

ここでは、ＲＧＢに対応した３種類のＥＬ素子を形成する方式を用いているが、白色発光のＥＬ素子とカラーフィルタを組み合わせた方式、青色または青緑発光のＥＬ素子と蛍光体(蛍光性の色変換層：ＣＣＭ)とを組み合わせた方式等を用いても良い。

なお、ＥＬ層５０４１としては公知の材料を用いることが出来る。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが望ましい。

ここまでの工程で、ＭｇＡｇでなる陰極、ＥＬ層、透明導電膜でなる陽極とが形成される。次いで、窒化珪素膜でなるパッシベーション膜を保護膜５０４３として５０〜３００[nm]の厚さに形成する。この保護膜５０４３によって、ＥＬ層を水分等から保護する。

なお、実際には図７(Ｃ)の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム(ラミネートフィルム、紫外線硬化樹脂フィルム等)や透光性のシーリング材でパッケージング(封入)することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料(例えば酸化バリウム)を配置したりするとＥＬ素子の信頼性が向上する。

また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ(フレキシブルプリントサーキット：ＦＰＣ)を取り付けて製品として完成する。このような出荷出来る状態にまでした状態を本明細書中では発光装置という。

また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を４枚(島状半導体層パターン、第１配線パターン(ゲート配線、島状のソース配線、容量配線)、コンタクトホールパターン、第２配線パターン(接続電極含む))とすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。

[実施例３]
実施例２に示した工程において、駆動回路および画素を構成するＴＦＴは、通常のシングルゲート構造を有するＴＦＴであるが、本発明は、図１０(Ｃ)に示すように、活性層を挟んで複数のゲート電極を有する構造のＴＦＴを用いて実施しても良い。以下に、作製工程について説明する。

コーニング社の＃７０５９ガラスや＃１７３７ガラス等に代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラス等からなる基盤７００１上に、導電性材料でなる導電膜を形成し、パターニングによって、図１０(Ａ)に示すように下部ゲート電極７００２を形成する。下部ゲート電極を構成する材質として、導電性材料であれば特に限定はしないが、代表的にはＴａ、Ｗ等を用いると良い。

次いで、第１の絶縁膜７００３を形成する。第１の絶縁膜７００３としては、酸化窒化シリコンを用いて１０〜５０[nm]の厚さで形成する。

第１の絶縁膜７００３を形成した時点での表面は、図１０(Ａ)に示すように、下部ゲート電極７００２に起因した凹凸を有している。以後の作製工程を考えると、この凹凸を平坦化することが望ましい。ここで、平坦化の手法としては、ＣＭＰ(Chemical Mechanical Polishing)を用いる。ＣＭＰとは、研磨対象物の表面に化学的な処理を施すことによって研磨しやすい状態とし、その後機械的な研磨を施すことで、精密な平滑面を得るための研磨方法の１つである。

第１の絶縁膜７００３の上に、平坦化膜７００４として酸化シリコン膜もしくは酸化窒化シリコン膜を０．５〜１[μm]の厚さに成膜する。平坦化膜７００４に対するＣＭＰの研磨剤(スラリー)には、例えば塩化シリコンガスを熱分解して得られるフュームドシリカ粒子をＫＯＨ添加水溶液に分散したものを用いると良い。ＣＭＰにより、平坦化膜７００４を０．５〜１[μm]程度研磨除去して、表面を平坦化する。

こうして、図１０(Ｂ)に示すように、表面が平坦化された状態が得られる。以後、実施例４に従ってＴＦＴを形成し、周辺回路および画素を形成すれば良い。

ここで作製されたＴＦＴは、活性層を挟むようにして重なり合う、ゲート電極と下部ゲート電極とを有する。ここで、スイッチング回路等のように、応答の迅速性が要求される場合には、下部ゲート電極７００２と、ゲート電極７００６との両方に信号を入力するようにして用いる。両ゲート電極に同じ信号が入力されることによって、活性層におけるチャネル領域の空乏化が早く進み、電界効果移動度が上昇して電流能力を高くすることが出来るため、迅速な応答性が期待出来る。

一方、画素部における駆動用ＴＦＴのように、特性の均一化、またオフリーク電流の低減が要求される場合には、ゲート電極には信号を入力し、下部ゲート電極は、ある一定電位に固定するようにして用いる。このときのある一定電位とは、その電位をＴＦＴのゲート電極に印加したとき、確実にＯＦＦするような電位とする。代表的には、ＴＦＴがＮチャネル型である場合はＶＳＳ等の低電位側電源に、ＴＦＴがＰチャネル型である場合は、ＶＤＤ等の高電位電源に接続すると良い。このようにした場合、下部ゲート電極を持たない構造のＴＦＴに比べ、しきい値電圧のばらつきを低減することが出来る。さらにオフリーク電流の低減も期待出来るため、有効である。

[実施例４]
本実施例においては、実施形態にて示した画素を有する発光装置を作製した例について述べる。

図４に、発光装置の概略図を示す。基板４００の中央部に、画素部４０１が配置されている。図４には特に図示していないが、１画素の構成は図１に示した通りである。画素部４０１の周辺には、ソース信号線を制御するための、ソース信号線駆動回路４０２および、ゲート信号線を制御するための、ゲート信号線駆動回路４０７が配置されている。ゲート信号線駆動回路４０７は、図４においては画素部４０１の両側に対称配置しているが、片側のみの配置であっても良い。ただし、回路動作の効率や信頼性等の面から、両側に対称配置とするのが望ましい。

ソース信号線駆動回路４０２、ゲート信号線駆動回路４０７を駆動するために外部より入力される信号は、ＦＰＣ４１０を介して入力される。本実施例においては、ＦＰＣ４１０より入力される信号は、一般的に用いられているＩＣの駆動電圧に沿ったものであり、その電圧振幅が小さいため、レベルシフタ４０６によって電圧振幅の変換を受けた上で、ソース信号線駆動回路４０２、およびゲート信号線駆動回路４０７へと入力される。

図１３は、ソース信号線駆動回路の構成を示したものである。シフトレジスタ１３０３、バッファ１３０４、第１のラッチ回路１３０５、第２のラッチ回路１３０６を有する。図２０においては、バッファは図示していないが、シフトレジスタ以下の負荷が大きい場合などには、図１３に示すようにバッファを設けてもよい。

ソース信号線駆動回路には、ソース側クロック信号(ＳＣＬＫ)、ソース側クロック反転信号(ＳＣＬＫｂ)、ソース側スタートパルス(ＳＳＰ)、走査方向切替信号(ＬＲ)、走査方向切替反転信号(ＬＲｂ)、デジタル映像信号(Ｄａｔａ１〜３)が入力される。このうち、クロック信号、スタートパルスは、レベルシフタ１３０１、１３０２によって振幅変換を受けた後に入力される。

図１４に、シフトレジスタの構成を示す。図１４(Ａ)に示したブロック図において、１４００で示したブロックが１段分のサンプリングパルスを出力するパルス出力回路であり、図１４(Ａ)のシフトレジスタは、ｎ段(ｎは自然数、１＜ｎ)のパルス出力回路によって構成されている。

図１４(Ｂ)は、パルス出力回路の構成を詳細に示したものである。ここで、ＴＦＴ１４０７、１４０８、１４０９、１４１０は、走査方向切替のために設けられたスイッチ用ＴＦＴであり、走査方向切替信号(ＬＲ)、走査方向切替反転信号(ＬＲｂ)によって、左右走査方向の切替を行う。

順方向走査の場合、サンプリングパルスの出力は、１段目、２段目、・・・、ｎ−１段目、ｎ段目の順であり、逆方向走査の場合、サンプリングパルスの出力は、ｎ段目、ｎ−１段目、・・・、２段目、１段目の順である。

パルス出力回路本体は、ＴＦＴ１４０１〜１４０６および、容量１４１１からなる。あるｋ段目(ｋは自然数、１＜ｋ＜ｎ)のパルス出力回路において、ＴＦＴ１４０１、１４０４のゲート電極と、ＴＦＴ１４０２、１４０３のゲート電極にはそれぞれ、ｋ−１段目のパルス出力回路からの出力パルスもしくは、ｋ＋１段目のパルス出力回路からの出力パルスのいずれかが入力される。なお、ｋ＝１、すなわち初段のパルス出力回路におけるＴＦＴ１４０１、１４０４のゲート電極および、ｋ＝ｎ、すなわち最終段のパルス出力回路におけるＴＦＴ１４０２、１４０３のゲート電極には、スタートパルス(ＳＰ)が入力される。

順走査方向のときは、走査方向切替信号(ＬＲ)はＨｉ電位、走査方向切替反転信号(ＬＲｂ)はＬｏ電位が入力される。よってＴＦＴ１４０７、１４１０がＯＮし、ＴＦＴ１４０１、１４０４のゲート電極には、ｋ−１段目のパルス出力回路からの出力パルスが入力される。一方、ＴＦＴ１４０２、１４０３のゲート電極には、ｋ＋１段目のパルス出力回路からの出力パルスが入力される。

ここで、順方向走査の場合を例として、詳細な回路動作について説明する。図１５に示したタイミングチャートを参照する。

あるｋ段目のパルス出力回路において、ＴＦＴ１４０１、１４０４のゲート電極にｋ−１段目のパルス出力回路からの出力パルスが入力されて
(ｋ＝１、すなわち初段の場合はスタートパルスが入力される)Ｈｉ電位となり、ＴＦＴ１４０１、１４０４がＯＮする(図１５１５０１参照)。これにより、ＴＦＴ１４０５のゲート電極の電位はＶＤＤ側に引き上げられ(図１５１５０２参照)、その電位がＶＤＤ−ＶｔｈＮとなったところでＴＦＴ１４０１がＯＦＦし、浮遊状態となる。この時点で、ＴＦＴ１４０５のゲート・ソース間電圧は、そのしきい値を上回っており、ＴＦＴ１４０５がＯＮする。一方、ＴＦＴ１４０２、１４０３のゲート電極には、まだパルス入力はなく、Ｌｏ電位のままであるので、ＯＦＦしている。よってＴＦＴ１４０６のゲート電極の電位はＬｏ電位であり、ＯＦＦしているので、出力端子(ＳＲＯｕｔ)は、ＴＦＴ１４０５の入力電極に入力されるロック信号(ＳＣＬＫ、ＳＣＬＫｂのいずれか一方)がＨｉ電位になるのに伴い、パルス出力回路の出力端子(ＳＲＯｕｔ)の電位がＶＤＤ側に引き上げられる(図１５１５０３参照)。ただし、ここまでの状態では、パルス出力回路の出力端子(ＳＲＯｕｔ)の電位は、ＴＦＴ１４０５のゲート電極の電位ＶＤＤ−ＶｔｈＮに対し、さらにしきい値分だけ降下した、ＶＤＤ−２(ＶｔｈＮ)までしか上昇し得ない。

ここで、ＴＦＴ１４０５のゲート電極と出力電極との間には、容量１４１１が設けられており、さらに今、ＴＦＴ１４０５のゲート電極は浮遊状態にあるため、パルス出力回路の出力端子(ＳＲＯｕｔ)の電位が上昇、すなわちＴＦＴ１４０５の出力電極の電位が上昇するのに伴い、ＴＦＴ１４０５のゲート電極の電位は、容量１４１１の働きによって、ＶＤＤ−ＶｔｈＮからさらに引き上げられる。この動作によって、ＴＦＴ１４０５のゲート電極の電位は、最終的にはＶＤＤ＋ＶｔｈＮよりも高い電位となる(図１５１５０２参照)。パルス出力回路の出力端子(ＳＲＯｕｔ)の電位は、ＴＦＴ１４０５のしきい値に影響されることなく、ＶＤＤまで正常に上昇する(図１５１５０３参照)。

同様にして、ｋ＋１段目のパルス出力回路より、パルスが出力される(図１５１５０４参照)。ｋ＋１段目の出力パルスは、ｋ段目に帰還してＴＦＴ１４０２、１４０３のゲート電極に入力される。ＴＦＴ１４０２、１４０３のゲート電極の電位がＨｉとなってＯＮし、ＴＦＴ１４０５のゲート電極の電位はＶＳＳ側に引き下げられでＴＦＴ１４０５がＯＦＦする。同時にＴＦＴ１４０６のゲート電極の電位がＨｉ電位となってＯＮし、ｋ段目のパルス出力回路の出力端子(ＳＲＯｕｔ)の電位はＬｏ電位となる。

以後、最終段まで同様の動作により、順次ＶＤＤ−ＶＳＳ間の振幅を有するパルスが出力される。逆方向走査においても、回路の動作は同様である。

最終段においては、次段より帰還入力されるパルスがないため、クロック信号がそのままＴＦＴ１４０５を通過して出力され続ける(図１５１５０７参照)。よって、最終段のパルス出力回路の出力パルスは、サンプリングパルスとして用いることが出来ない。同様に、逆方向走査の場合、初段の出力パルスがすなわち最終出力となるため、同様にサンプリングパルスとして用いることが出来ない。よって本実施例にて示した回路においては、必要な段数＋２段のパルス出力回路を用いてシフトレジスタを構成し、両端をダミー段として扱っている(図１３において、バッファ１３０４が接続されていない両端のパルス出力回路がダミー段に該当する)。それでも、最終出力は、次の水平期間が開始される前に何らかの方法で停止させる必要があるため、スタートパルスを初段の入力および最終段の期間入力として用い、次の水平期間でスタートパルスが入力された時点で最終段の出力が停止するようにしている。

図１６は、本実施例の発光装置に用いているバッファ１３０４の構成を示している。図１６(Ａ)に示すように、１６０１〜１６０４の４段構成となっており、初段のみ１入力１出力型、２段目以降は２入力２出力型としている。

初段のユニット１６０１の回路構成を図１６(Ｂ)示す。信号は、ＴＦＴ１６５２、１６５４のゲート電極とに入力される。ＴＦＴ１６５１のゲート電極は、入力電極と接続されている。ＴＦＴ１６５２、１６５４のゲート電極にＨｉ電位が入力されてＯＮすると、ＴＦＴ１６５３のゲート電極の電位はＬｏ電位となり、その結果、出力端子(Ｏｕｔ)はＬｏ電位となる。ＴＦＴ１６５２、１６５４のゲート電極にＬｏ電位が入力されてＯＦＦしているとき、ＴＦＴ１６５１はゲート電極と入力電極が接続されて常にＯＮしているので、ＴＦＴ１６５３のゲート電極の電位が上昇し、前述のシフトレジスタの場合と同様、容量１６５５による結合によって、出力はＨｉ電位となる。

なお、ＴＦＴ１６５１、ＴＦＴ１６５２の関係として、ＴＦＴ１６５１は、ゲート電極と入力電極とが接続されているため、ＴＦＴ１６５２がＯＮしたとき、ＴＦＴ１６５１、ＴＦＴ１６５２がともにＯＮしていることになる。この状態でＴＦＴ１６５３のゲート電極の電位がＬｏ電位となる必要があるため、ＴＦＴ１６５１のチャネル幅を、ＴＦＴ１６５２に対して小さく設計する必要がある。ＴＦＴ１６５３のゲート電極１つを充電できるだけの能力があれば十分なので、ＴＦＴ１６５１のチャネル幅は最小限で良い。また、ＴＦＴ１６５１を小さくすることで、ＴＦＴ１６５２がＯＮしている期間のＶＤＤ−ＴＦＴ１６５１−ＴＦＴ１６５２−ＶＳＳ間の貫通パスによる消費電流の増加を最小限とすることが出来る。

図１６(Ｃ)は、２段目以降に用いているユニットの回路構成を示している。ＴＦＴ１６５２のゲート電極への入力は初段のものと同様であり、加えてＴＦＴ１６５１のゲート電極に、前段の入力を反転入力として用いている。このようにすることで、ＴＦＴ１６５１、１６５２は排他的にＯＮ、ＯＦＦし、図１６(Ｂ)の構成における、ＶＤＤ−ＴＦＴ１６５１−ＴＦＴ１６５２−ＶＳＳ間の貫通パスをなくすことが出来る。

図１７は、本実施例の発光装置に用いているクロック信号用レベルシフタ(Ａ)、スタートパルス用レベルシフタ(Ｂ)の構成を示している。基本構成は、初段をレベルシフタ、２段目以降をバッファとした４段構成としており、前述のバッファ回路と同様である。ＶＤＤ_LO−ＶＳＳ間の振幅を有する信号を入力し、ＶＤＤ−ＶＳＳ間の振幅を有する出力信号を得る(ここで、|ＶＤＤ_LO|＜|ＶＤＤ|)。

クロック信号用レベルシフタの場合、初段は１入力１出力型であり、２段目以降は２入力１出力型としている。それぞれの入力に対し、互いの入力を反転入力として用いている。

スタートパルス用レベルシフタの場合は、前述のバッファと同様の構成である。

レベルシフタの初段に用いているユニットの回路構成を図１７(Ｃ)に、２段目以降に用いているユニットの回路構成を図１７(Ｄ)に示す。
それぞれの回路構成および動作は、図１６(Ｂ)(Ｃ)に示したものと同様であり、初段に入力される信号の振幅がＶＤＤ_LO−ＶＳＳ間である点のみが異なる。

ＴＦＴ１７５２のゲート電極に入力される信号がＨｉ電位のとき、ＴＦＴ１７５２がＯＮし(ただし、入力信号の振幅の絶対値|ＶＤＤ_LO−ＶＳＳ|が、ＴＦＴ１７５２のしきい値の絶対値|ＶｔｈＮ|よりも確実に大きい場合)、ＴＦＴ１７５３のゲート電極の電位はＶＳＳ側に引き下げられる。よって出力端子(Ｏｕｔ)にはＬｏ電位が現れる。一方、ＴＦＴ１７５２のゲート電極に入力される信号がＬｏ電位のととき、ＴＦＴ１７５２がＯＦＦし、ＴＦＴ１７５１を通じて、ＴＦＴ１７５３のゲート電極の電位はＶＤＤ側に引き上げられる。以後の動作は前述のバッファと同様である。

この構成のレベルシフタの特徴として、高電位側(ＶＤＤ側)に接続されたＴＦＴ１７５１の制御に、入力信号を直接ゲート電極に入力しない点がある。故に、入力信号の振幅が小さい場合においても、ＴＦＴ１７５１のしきい値に関係なく、ＴＦＴ１７５３のゲート電極の電位を引き上げることが出来るため、高い振幅変換利得を得られる。

図１８は、本実施例の発光装置に用いている第１および第２のラッチ回路の構成を示している。従来ＣＭＯＳ構成のラッチ回路の構成例としては、図２１(Ａ)に示すように、２個のインバータをループ状に接続した保持部と、保持タイミングを制御するスイッチとから構成されるものが一般的であり、さらにＤ−ＦＦ(フリップフロップ)回路を用いた図２１(Ｂ)の構成も挙げられる。図２１(Ｃ)は、最も簡単なＤＲＡＭ構成によるものであり、保持部はインバータと容量によって構成され、第１のラッチ回路(ＬＡＴ１)、第２のラッチ回路(ＬＡＴ２)のインバータに入力する信号の電位を容量が保持する構成である。本実施例においては、最も構成の簡単な図２１(Ｃ)の構成のものを用いた。

図１８に示すラッチ回路は、図２１(Ｃ)のアナログスイッチを１個のＮチャネル型ＴＦＴに置き換え、ＣＭＯＳインバータを、４つのＮチャネル型ＴＦＴと容量からなるＮＭＯＳインバータに置き換えた構成となっている。

ＴＦＴ１８５０の入力電極より、デジタル映像信号が入力され(ＤａｔａＩｎ)、ゲート電極にサンプリングパルスが入力されて(ＰｕｌｓｅＩｎ)ＴＦＴ１８５０がＯＮすると、デジタル映像信号がＴＦＴ１８５１〜１８５４および容量１８５５でなるインバータに入力され、その極性が反転して出力される。また、デジタル映像信号は、容量１８５６を用いて保持される。

第２のラッチ回路においても同様の動作によって、ラッチパルス(ＬＡＴ)の入力タイミングに従ってデジタル映像信号の書き込み、保持がなされる。

図１２は、ゲート信号線駆動回路の回路構成を示したものである。シフトレジスタ１２０３、バッファ１２０４を有する。

ゲート信号線駆動回路には、ゲート側クロック信号(ＧＣＬＫ)、ゲート側クロック反転信号(ＧＬＫｂ)、ゲート側スタートパルス(ＧＳＰ)が入力される。これらの入力信号は、レベルシフタ１２０１、１２０２によって振幅変換を受けた後に入力される。

なお、シフトレジスタ１２０３、バッファ１２０４、スタートパルス用レベルシフタ１２０１、クロック信号用レベルシフタ１２０２の構成および動作に関しては、ソース信号線駆動回路に用いたものと同様であるので、ここでは説明を省略する。

図１９中、αで示される行のゲート信号線は、１行目の画素においては、前の行のゲート信号線選択パルス入力を得られないため、ダミー段(１行目の画素におけるリフレッシュ動作専用)として設けたものである。

ここで紹介した駆動回路と、発明の実施形態にて示した画素とを用いて作製された表示装置は、単一極性のＴＦＴのみを用いて構成することで工程中のドーピング工程の一部を削減し、さらにフォトマスクの枚数を減らすことが可能となった。さらに、前述の課題の項で述べた、信号振幅を広げることによる消費電流の増加といった課題も、ブートストラップ法を応用した回路を用いることによって解決することが可能となった。

[実施例５]
本発明の発光装置は、様々な電子機器に用いられている表示装置の作製に適用が可能である。このような電子機器には、携帯情報端末(電子手帳、モバイルコンピュータ、携帯電話等)、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ、携帯電話等が挙げられる。それらの一例を図１９に示す。

図１９(Ａ)はＯＬＥＤディスプレイであり、筺体３００１、支持台３００２、表示蔀３００３等により構成されている。本発明は、表示部３００３に適用が可能である。

図１９(Ｂ)はビデオカメラであり、本体３０１１、表示部３０１２、音声入力部３０１３、操作スイッチ３０１４、バッテリー３０１５、受像部３０１６等により構成されている。本発明は、表示部３０１２に適用が可能である。

図１９(Ｃ)はノート型のパーソナルコンピュータであり、本体３０２１、筐体３０２２、表示部３０２３、キーボード３０２４等により構成されている。本発明は、表示部３０２３に適用が可能である。

図１９(Ｄ)は携帯情報端末であり、本体３０３１、スタイラス３０３２、表示部３０３３、操作ボタン３０３４、外部インターフェイス３０３５等により構成されている。本発明は、表示部３０３３に適用が可能である。

図１９(Ｅ)は音響再生装置、具体的には車載用のオーディオ装置であり、本体３０４１、表示部３０４２、操作スイッチ３０４３、３０４４等により構成されている。本発明は表示部３０４２に適用が可能である。また、本実施例では車載用オーディオ装置を例に挙げたが、携帯型もしくは家庭用のオーディオ装置に用いても良い。

図１９(Ｆ)はデジタルカメラであり、本体３０５１、表示部(Ａ)３０５２、接眼部３０５３、操作スイッチ３０５４、表示部(Ｂ)３０５５、バッテリー３０５６等により構成されている。本発明は、表示部(Ａ)３０５２および表示部(Ｂ)３０５５に適用が可能である。

図１９(Ｇ)は携帯電話であり、本体３０６１、音声出力部３０６２、音声入力部３０６３、表示部３０６４、操作スイッチ３０６５、アンテナ３０６６等により構成されている。本発明は、表示部３０６４に適用が可能である。

なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。

発明の効果

本発明の発光装置は、単一極性のＴＦＴを用いて画素部および周辺駆動回路を一体形成する。これによって、ドーピング工程の一部を削減し、さらにはマスク枚数も減少することで、歩留まり向上やコスト削減に貢献する。

さらに、本発明の発光装置は、ブートストラップ法を応用した構造の画素をもって、画素を駆動するための信号の電圧振幅を小さくすることが出来る。これによって、発光装置の低消費電力化に貢献する。

本発明の実施形態を示す図。本発明の一実施例を示す図。従来用いられている発光装置の一構成例を示す図。本発明の発光装置の一構成例を示す図。画素部のＴＦＴおよび発光素子の動作を説明する図。本発明の発光装置の作製工程を示す図。本発明の発光装置の作製工程を示す図。上方出射および下方出射の場合の発光装置の画素部断面を示す図。発光装置の駆動に関するタイミングチャートを示す図。デュアルゲート型ＴＦＴの断面および作製工程例を示す図。本発明の発光装置の画素駆動時の、各ノードにおける電位を示す図。本発明の発光装置を構成するゲート信号線駆動回路の構成図。本発明の発光装置を構成するソース信号線駆動回路の構成図。シフトレジスタの回路構成図。シフトレジスタの駆動に関するタイミングチャートを示す図。バッファの回路構成図。レベルシフタの回路構成図。ラッチ回路の回路構成図。本発明が適用可能な電子機器の例を示す図。

Claims

第１のトランジスタと、第２のトランジスタと、第１のスイッチと、第２のスイッチと、容量素子と、を有し、
前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、発光素子の一部として機能することができる電極と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、第２の配線と電気的に接続され、
前記第２のトランジスタのゲートは、前記第１のトランジスタのゲートと電気的に接続され、
前記第１のスイッチの第１の端子は、前記第２の配線と電気的に接続され、
前記第１のスイッチの第２の端子は、前記第１のトランジスタのゲートと電気的に接続され、
前記第２のスイッチの第１の端子は、第３の配線と電気的に接続され、
前記第２のスイッチの第２の端子は、前記第１のトランジスタのゲートと電気的に接続され、
前記容量素子の一方の電極は、前記第２のトランジスタのゲートと電気的に接続され、
前記容量素子の他方の電極は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第１のトランジスタと前記第２のトランジスタは、Ｎチャネル型であり、
前記第１のスイッチが導通状態であり、前記第２のスイッチが非導通状態であり、前記第１のトランジスタのゲートの電位がＬｏｗレベルである第１の期間と、
前記第１の期間の後の、前記第１のスイッチが非導通状態であり、前記第２のスイッチが導通状態であり、前記第２の配線の電位がＨｉｇｈレベルであり、前記第３の配線の電位がＨｉｇｈレベルである第２の期間と、
前記第２の期間の後の、前記第１のスイッチが非導通状態であり、前記第２のスイッチが非導通状態であり、前記第１のトランジスタのゲートの電位がＨｉｇｈレベルであり、前記第２の配線の電位がＨｉｇｈレベルである第３の期間と、
前記第３の期間の後の、前記第１のスイッチが非導通状態であり、前記第２のスイッチが非導通状態であり、前記第２のトランジスタが導通状態であり、前記第２の配線の電位がＨｉｇｈレベルであり、前記容量素子の他方の電極の電位がＨｉｇｈレベルであり、前記第１のトランジスタのゲートの電位が前記容量素子の他方の電極の電位よりも高い電位である第４の期間と、を有することを特徴とする半導体装置。