JP5640670B2 - Wiring board manufacturing method and wiring board - Google Patents
Wiring board manufacturing method and wiring board Download PDFInfo
- Publication number
- JP5640670B2 JP5640670B2 JP2010251721A JP2010251721A JP5640670B2 JP 5640670 B2 JP5640670 B2 JP 5640670B2 JP 2010251721 A JP2010251721 A JP 2010251721A JP 2010251721 A JP2010251721 A JP 2010251721A JP 5640670 B2 JP5640670 B2 JP 5640670B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- barrier film
- film
- interlayer insulating
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Parts Printed On Printed Circuit Boards (AREA)
- Manufacturing Of Printed Wiring (AREA)
Description
本発明は、配線をバリア膜で被覆した配線基板の製造方法、及び配線基板に関する。 The present invention relates to a method for manufacturing a wiring board in which wiring is covered with a barrier film, and a wiring board.
近年、電子機器に対する小型化、高性能化等の要求に伴い、半導体チップの微細化や多端子化とともに、半導体チップを搭載する配線基板においても、配線の微細化、多層化が進められている。 In recent years, along with demands for downsizing and high performance of electronic devices, along with miniaturization of semiconductor chips and multi-terminals, miniaturization of wiring and multilayering have been promoted in wiring boards on which semiconductor chips are mounted. .
半導体チップを搭載する配線基板に、プリント基板、シリコンインターポーザ等が用いられる。また、より小型化を図るために、ウエハレベルパッケージ（ＷＬＰ）と呼ばれる実装形態が提案されている。これらの配線基板の多層配線の形成には、サブトラクティブ法よりも微細な配線の形成に適したセミアディティブ法が適用される。 A printed circuit board, a silicon interposer, or the like is used as a wiring board on which a semiconductor chip is mounted. In order to further reduce the size, a mounting form called a wafer level package (WLP) has been proposed. A semi-additive method suitable for forming finer wiring than the subtractive method is applied to the formation of multilayer wiring on these wiring boards.
銅の合金からなる配線に含まれる溶質、例えばＳｎ、Ｉｎ、Ｃ等を、配線内の粒界及び配線の界面に濃縮させることにより、エレクトロマイグレーション耐性を高めた配線構造が知られている。 A wiring structure in which electromigration resistance is improved by concentrating solutes, for example, Sn, In, C, etc., contained in a copper alloy wiring at grain boundaries and wiring interfaces in the wiring is known.
セミアディティブ法で配線を形成する場合、電解めっき時に電極として用いたシード層のうち余分な部分をドライエッチングで除去する必要がある。このとき、導電性の微細なパーティクルが基板上に残留する。配線間隔が広い場合には、残留したパーティクルは問題にならないが、配線間隔が狭くなると、パーティクルがリーク電流の原因になる。 When wiring is formed by a semi-additive method, it is necessary to remove an excess portion of the seed layer used as an electrode during electrolytic plating by dry etching. At this time, conductive fine particles remain on the substrate. When the wiring interval is wide, the remaining particles are not a problem, but when the wiring interval is narrow, the particles cause a leakage current.
さらに、配線間隔が狭くなると、配線を構成する銅の、絶縁膜中への拡散も、リーク電流の原因になる。 Further, when the wiring interval is narrowed, diffusion of copper constituting the wiring into the insulating film also causes a leakage current.
配線間隔が狭くなっても、リーク電流の増加を抑制することができる配線基板及びその製造方法が要望されている。 There is a demand for a wiring board and a method for manufacturing the same that can suppress an increase in leakage current even when the wiring interval is narrowed.
本発明の一観点によると、
基板の上に配線を形成する工程と、
前記基板の表層部をウェット処理で除去することにより、前記配線の長さ方向の一部において、前記配線と前記基板との間に空洞を形成する工程と、
前記配線の少なくとも側面、及び上面に、バリア膜を形成する工程と、
前記バリア膜を形成した後、前記空洞に充填されるように、前記基板及び前記配線の上に、第２の層間絶縁膜を形成する工程と、
を有する配線基板の製造方法が提供される。
According to one aspect of the invention,
Forming wiring on the substrate;
Forming a cavity between the wiring and the substrate in a part in the length direction of the wiring by removing a surface layer portion of the substrate by wet processing;
Forming a barrier film on at least a side surface and an upper surface of the wiring ;
Forming a second interlayer insulating film on the substrate and the wiring so as to fill the cavity after forming the barrier film;
A method of manufacturing a wiring board having the above is provided.
本発明の他の観点によると、
支持基板の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜内に埋め込まれた導電性の支柱と、
前記支柱及び前記第１の層間絶縁膜の上に形成され、前記支柱に接続された配線と、
前記配線の上面、側面、及び底面を覆い、前記配線の長さ方向に直交する断面において膜と膜との境界を持つこと無く前記配線を取り囲むバリア膜と
を有する配線基板が提供される。
According to another aspect of the invention,
A first interlayer insulating film formed on the support substrate;
Conductive columns embedded in the first interlayer insulating film;
A wiring formed on the pillar and the first interlayer insulating film and connected to the pillar;
There is provided a wiring board that covers a top surface, a side surface, and a bottom surface of the wiring, and has a barrier film that surrounds the wiring without having a boundary between the film and a cross section perpendicular to the length direction of the wiring.
配線と基板との間に空洞を形成する際に、基板上に残っている導電性の異物が除去される。これにより、異物に起因するリーク電流を抑制することができる。 When the cavity is formed between the wiring and the substrate, the conductive foreign matter remaining on the substrate is removed. Thereby, the leakage current resulting from a foreign material can be suppressed.
配線の長さ方向に直交する断面において膜と膜との境界を持つこと無く配線を取り囲むバリア膜は、配線内の金属元素の拡散を防止する効果が高い。 A barrier film surrounding a wiring without having a boundary between the films in a cross section perpendicular to the length direction of the wiring has a high effect of preventing diffusion of a metal element in the wiring.
以下に説明する実施例１〜３では、プリント基板、インターポーザ、ウエハレベルパッケージ（ＷＬＰ）等に形成される多層配線内の１つの配線について説明する。着目する１つの配線以外の他の配線も、同様の方法で形成される。 In Examples 1 to 3 described below, one wiring in a multilayer wiring formed on a printed circuit board, an interposer, a wafer level package (WLP) or the like will be described. Other wirings other than the one wiring of interest are also formed by the same method.
［実施例１］
図１Ａに、実施例１による配線基板の配線の平面図を示す。２本の下層配線１１と１２とが、上層の配線１０で相互に接続されている。下層配線１１と上層の配線１０との交差箇所、及び下層配線１２と上層の配線１０との交差箇所に、それぞれ導電性の支柱（ビアポスト）１３が配置されている。上層の配線１０は、ビアポスト１３を介して下層配線１１、１２に接続される。図１Ｂ及び図１Ｃに、それぞれ図１Ａの一点鎖線１Ｂ−１Ｂ、１Ｃ−１Ｃにおける断面図を示す。
[Example 1]
FIG. 1A shows a plan view of the wiring of the wiring board according to the first embodiment. Two
図１Ｂに示すように、支持基板７の上に下層配線１１、１２が形成されている。下層配線１１、１２の上に導電性の支柱（ビアポスト）１３が形成されている。支持基板７及び下層配線１１、１２の上に、第１の層間絶縁膜２０が形成されている。支柱１３の側面が第１の層間絶縁膜２０に接しており、第１の層間絶縁膜２０の上面のうち、支柱１３の周囲の円環状の領域が、支柱１３の上面と同一の高さにされている。この円環状の領域以外の領域では、第１の層間絶縁膜２０の上面は、支柱１３の上面よりも低い。
As shown in FIG. 1B,
第１の層間絶縁膜２０の上に、一方の支柱１３の上面から他方の支柱１３の上面まで至る配線１０が形成されている。配線１０は、第１の層間絶縁膜２０の上面から、ある間隔を隔てて配置されている。配線１０は、シード層１５と、その上に形成された配線主部１６とを有する。配線１０の底面が、第１のバリア膜２２で覆われており、上面及び側面が、第２のバリア膜２３で覆われている。第１のバリア膜２２と第２のバリア膜２３とがバリア膜２５を構成する。すなわち、バリア膜２５は、配線１０の上面、側面、及び底面を覆う。
A
第１の層間絶縁膜２０及び配線１０の上に、第２の層間絶縁膜３０が形成されている。第２の絶縁膜３０は、配線１０と第１の層間絶縁膜２０との間の空間にも充填されている。配線１０は、第１のバリア膜２２を介して支柱１３に電気的に接続される。支柱１３の近傍においては、第１のバリア膜１３が第１の層間絶縁膜２０に接触している。
A second
図１Ｃに示すように、配線１０の長手方向と直交する断面において、配線１０はバリア膜２５で取り囲まれている。第２の層間絶縁膜３０は、配線１０及びバリア膜２５を、その上方、側方、及び下方から取り囲む。
As shown in FIG. 1C, the
シード層１５及び配線主部１６は、例えば銅、または銅合金で形成される。第１のバリア膜２２及び第２のバリア膜２３は、配線１０を構成する銅が、第１の層間絶縁膜２０及び第２の層間絶縁膜３０内に拡散することを防止する機能を有する。第１のバリア膜２２及び第２のバリア膜２３には、銅の拡散を防止することができる材料が用いられる。一例として、第１のバリア膜２２にはＴｉが用いられ、第２のバリア膜２３には、銅の表面に無電解めっきすることができる合金が用いられる。無電解めっき可能な材料として、ＰまたはＢを含む合金、例えばＣｏＷＰ、ＣｏＰ、ＣｏＮｉＰ、ＮｉＰ、ＣｏＷＢ、ＣｏＢ、ＣｏＮｉＢ、ＮｉＢ等が挙げられる。
The
次に、実施例１による配線基板の製造方法について説明する。製造方法の説明で参照する図２Ａａ、図２Ｂａ、図２Ｃａ、図２Ｄａ、図２Ｅａ、及び図２Ｆａは、図１Ａの一点鎖線１Ｂ−１Ｂにおける断面に相当し、図２Ａｂ、図２Ｂｂ、図２Ｃｂ、図２Ｄｂ、図２Ｅｂ、及び図２Ｆｂは、図１Ａの一点鎖線１Ｃ−１Ｃにおける断面に相当する。
Next, a method for manufacturing a wiring board according to the first embodiment will be described. 2Aa, FIG. 2Ba, FIG. 2Ca, FIG. 2Da, FIG. 2Ea, and FIG. 2F referred to in the description of the manufacturing method correspond to the cross section taken along the alternate long and
図２Ａａ及び図２Ａｂに示すように、支持基板７の上に下層配線１１、１２を形成する。さらに、下層配線１１、１２の上に、導電性の支柱（ビアポスト）１３を形成する。下層配線１１、１２、及びビアポスト１３の形成には、例えばセミアディティブ法が適用される。支持基板７の上面から支柱１３の上面までの高さは、例えば５μｍとする。
As shown in FIGS. 2Aa and 2Ab,
支持基板７、下層配線１１、１２、及び支柱１３の上に、第１の層間絶縁膜２０を形成する。第１の層間絶縁膜２０には、例えば絶縁性樹脂が用いられる。第１の層間絶縁膜２０は、スピンコート法により成膜した後、キュアを行うことにより形成される。第１の層間絶縁膜２０に用いる樹脂の一例として、ＪＳＲ株式会社の感光型絶縁性樹脂ＷＰＲ−５１００が挙げられる。なお、第１の層間絶縁膜２０に用いる樹脂は、感光型でなくてもよい。その他に、第１の層間絶縁膜２０として、無機絶縁材料を用いることも可能である。無機絶縁材料の成膜には、例えば化学気相成長（ＣＶＤ）が適用される。
A first
第１の層間絶縁膜２０の上面は、下層配線１１、１２、及び支柱１３が配置された領域において、その他の領域よりも高くなる。平坦部における第１の層間絶縁膜２０の厚さは、例えば４．５μｍであり、その上面は、支柱１３の上面よりも低い。
The upper surface of the first
第１の層間絶縁膜２０の上に、暫定膜２１を形成する。暫定膜２１には、ウェットエッチングで容易に除去することが可能な材料が用いられる。一例として、現像液やアセトンに容易に溶解するフォトレジストを用いることができる。平坦部における暫定膜２１の上面の高さは、支柱１３上面の高さと等しいか、またはそれよりも高い。一例として、平坦部における暫定膜２１の厚さを、０．５μｍとする。暫定膜２１を形成した後、プリベーキングを行う。
A
図２Ｂａ及び図２Ｂｂに示すように、支柱１３の上面が露出するまで、暫定膜２１及び第１の層間絶縁膜２０を研磨する。支柱１３を取り囲む円環状の領域に、第１の層間絶縁膜２０が露出し、それよりも外側の領域には、暫定膜２１が残る。
As shown in FIGS. 2Ba and 2Bb, the
図２Ｃａ及び図２Ｃｂに示すように、暫定膜２１、第１の層間絶縁膜２０、及び支柱１３の上に、第１のバリア膜２２を、例えばスパッタリングにより形成する。第１のバリア膜２２には、銅の拡散を防止する機能を持つ導電材料、例えばＴｉが用いられる。第１のバリア膜２２の厚さは、例えば５ｎｍ〜２０ｎｍの範囲内とする。
As shown in FIGS. 2Ca and 2Cb, a
第１のバリア膜２２の上に、例えばスパッタリングにより、銅からなるシード層１５を形成する。シード層１５の厚さは、例えば１０ｎｍ〜２００ｎｍの範囲内とする。第１のバリア膜２２は、銅の拡散防止機能の他に、シード層１５の密着性を高める機能を有する。
A
シード層１５の上に、配線主部１６を形成する。以下、配線主部１６の形成方法について説明する。まず、シード層１５の上に、フォトレジスト膜を形成し、このフォトレジスト膜に、配線主部１６に対応する開口を形成する。シード層１５を電極として、開口内に露出したシード層１５の上に銅または銅合金を電解めっきすることにより、配線主部１６を形成する。配線主部１６の厚さは、例えば２μｍとする。電解めっき後、フォトレジスト膜を除去する。
A wiring
図２Ｄａ及び図２Ｄｂに示すように、配線主部１６で覆われていない領域のシード層１５及び第１のバリア膜２２を、エッチングにより除去する。このエッチングには、例えばＣＦ４を用いたドライエッチングを適用することができる。配線主部１６、及びその下に残ったシード層１５が、配線１０を構成する。第１のバリア膜２２が除去された領域に、暫定膜２１が露出する。露出した暫定膜２１の表面に、導電性のパーティクル２７が付着している。
As shown in FIGS. 2Da and 2Db, the
図２Ｅａ及び図２Ｅｂに示すように、暫定膜２１（図２Ｄａ、図２Ｄｂ）を、現像液またはアセトンを用いたウェット処理により除去する。その表面に付着していたパーティクル２７（図２Ｄａ、図２Ｄｂ）も、暫定膜２１とともに除去される。第１のバリア膜２２と第１の層間絶縁膜２０との間に充填されていた暫定膜２１が除去されるため、その部分に空洞が形成される。空洞の高さは、約０．５μｍになる。第１のバリア膜２２及び配線１０は、支柱１３及びその周囲の第１の層間絶縁膜２０により支持される。
As shown in FIGS. 2Ea and 2Eb, the temporary film 21 (FIGS. 2Da and 2Db) is removed by a wet process using a developer or acetone. The particles 27 (FIGS. 2Da and 2Db) adhering to the surface are also removed together with the
図２Ｆａ及び図２Ｆｂに示すように、配線１０の上面及び側面に、第２のバリア膜２３を形成する。第２のバリア膜２３には、例えばＣｏＷＰが用いられ、その成膜には、無電解めっきが適用される。Ｔｉからなる第１のバリア膜２２の底面には、無電解めっきによるＣｏＷＰは成膜されない。第２のバリア膜２３の厚さは、例えば１００ｎｍとする。第１のバリア膜２２及び第２のバリア膜２３が、バリア膜２５を構成する。バリア膜２５は、配線１０の全表面を覆う。
As shown in FIGS. 2Fa and 2Fb, a
第２のバリア膜２３として、銅または銅合金の配線１０に無電解めっきすることができ、かつ銅の拡散防止機能を有する合金を用いることができる。このような合金として、ＣｏＷＰの他に、ＰまたはＢを含む合金、例えばＣｏＰ、ＣｏＷＢ、ＣｏＢ、ＣｏＮｉＰ、ＣｏＮｉＢ、ＮｉＰ、ＮｉＢ等が挙げられる。ＰまたはＢの含有量は、例えば１ｗｔ％〜２ｗｔ％である。
As the
第２のバリア膜２５を形成した後、図１Ｂ及び図１Ｃに示したように、絶縁性樹脂からなる第２の層間絶縁膜３０を、例えばスピンコートにより形成する。第１のバリア膜２２と第１の層間絶縁膜２０との間の空洞が、第２の層間絶縁膜３０で埋め込まれる。
After forming the
上記実施例１では、図２Ｄａ及び図２Ｄｂに示した暫定膜２１をウェットエッチングで除去する際に、導電性のパーティクル２７も除去される。このため、パーティクル２７が残留することに起因するリーク電流の発生を防止することができる。
In the first embodiment, when the
［実施例２］
図３Ａａ〜図３Ｅｂを参照して、実施例２による配線基板の製造方法について説明する。実施例２の配線の平面図は、図１Ａに示した実施例１のものと同一である。図３Ａａ、図３Ｂａ、図３Ｃａ、図３Ｄａ、図３Ｅａは、図１Ａの一点鎖線１Ｂ−１Ｂにおける断面に相当し、図３Ａｂ、図３Ｂｂ、図３Ｃｂ、図３Ｄｂ、図３Ｅｂは、図１Ａの一点鎖線１Ｃ−１Ｃにおける断面に相当する。
[Example 2]
With reference to FIGS. 3Aa to 3Eb, a method of manufacturing a wiring board according to the second embodiment will be described. The plan view of the wiring of Example 2 is the same as that of Example 1 shown in FIG. 1A. 3Aa, FIG. 3Ba, FIG. 3Ca, FIG. 3Da, and FIG. 3Ea correspond to the cross section taken along the alternate long and
図３Ａａ及び図３Ａｂに示すように、支持基板７の上に、下層配線１１、１２、支柱１３、第１の層間絶縁膜２０、及び暫定膜２１を形成する。ここまでの工程は、実施例１の図２Ｂａ及び図２Ｂｂに示した暫定膜２１を形成するまでの工程と共通である。暫定膜２１、第１の層間絶縁膜２０、及び支柱１３の上に、シード層１５を形成する。さらに、シード層１５の上に配線主部１６を形成する。シード層１５及び配線主部１６の形成方法は、図２Ｃａ及び図２Ｃｂに示した実施例１のシード層１５及び配線主部１６の形成方法と同一である。実施例２においては、実施例１の第１のバリア膜２２は形成されない。
As shown in FIGS. 3Aa and 3Ab, the
図３Ｂａ及び図３Ｂｂに示すように、配線主部１６が形成されていない領域のシード層１５を除去する。露出した暫定膜２１の上に、導電性のパーティクル２７が残存する。配線主部１６、及びその下に残ったシード層１５が、配線１０を構成する。
As shown in FIGS. 3Ba and 3Bb, the
図３Ｃａ及び図３Ｃｂに示すように、暫定膜２１（図３Ｂａ、図３Ｂｂ）を除去する。このとき、導電性のパーティクル２７も除去される。配線１０と第１の層間絶縁膜２０との間に空洞が形成される。空洞の高さは、約０．５μｍになる。
As shown in FIGS. 3Ca and 3Cb, the temporary film 21 (FIGS. 3Ba and 3Bb) is removed. At this time, the
図３Ｄａ及び図３Ｄｂに示すように、配線１０の上面、側面、及び底面に、バリア膜２５を形成する。バリア膜２５の形成方法は、図２Ｆａ及び図２Ｆｂに示した実施例１の第２のバリア膜２３の形成方法と同一である。実施例１では、Ｔｉからなる第１のバリア膜２２の底面には第２のバリア膜２３が形成されなかったが、実施例２では、第１のバリア膜２２が形成されていないため、配線１０の底面にもバリア膜２５が形成される。
As shown in FIGS. 3Da and 3Db, a
バリア膜２５の厚さは、例えば１００ｎｍであり、配線１０と第１の層間絶縁膜２０と間に形成されていた空洞の高さは約０．５μｍであるため、配線１０の底面に形成されたバリア膜２５と第１の層間絶縁膜２０との間に、高さ約０．４μｍの空洞が残る。
The thickness of the
図３Ｅａ及び図３Ｅｂに示すように、絶縁性樹脂からなる第２の層間絶縁膜３０を、例えばスピンコートにより形成する。バリア膜２５と第１の層間絶縁膜２０との間の空洞は、第２の層間絶縁膜３０で埋め込まれる。
As shown in FIGS. 3Ea and 3Eb, a second
実施例２においては、配線１０を取り囲むバリア膜２５が、同一の成膜工程で同時に成膜される。このため、異なる成膜工程で２つの膜を成膜する場合に現れる膜と膜との界面が存在しない。具体的には、バリア膜２５は、配線１０の長手方向に延在する結晶構造的な境界を持たない。バリア膜２５は、単結晶ではなく多結晶であるため、バリア膜２５内に結晶粒界は存在するが、この粒界は、配線１０の長手方向に延在する界面とは明確に区別される。このようにバリア膜２５は、配線１０の長手方向に直交する断面に関して、シームレスである。
In Example 2, the
バリア膜２５に膜と膜との界面が存在すると、この界面を通して銅が拡散し易くなる。例えば、実施例１では、図１Ｃに示した第１のバリア膜２２と第２のバリア膜２３との接合界面を通して、銅が拡散し易い。実施例２では、バリア膜２５に、このような界面が存在しないため、銅の拡散防止機能を高めることができる。
When the
実施例では、支柱１３の近傍において、配線１０と第１の層間絶縁膜２０とが直接接触している領域には、バリア膜２５が形成されない。ただし、基板面内において支柱１３が占める領域は、配線１０が占める領域に比べて十分狭く、支柱１３同士の間隔は、配線１０の間隔に比べて十分大きい。このため、支柱１３の近傍における銅の拡散は、リーク電流の原因にはなり難い。
In the embodiment, the
実施例２では、バリア膜２５に、無電解めっき可能な合金を用いたが、銅の拡散防止機能を有する無機絶縁材料を用いてもよい。無機絶縁材料を用いる場合には、バリア膜２５の形成に、例えばＣＶＤを適用することができる。銅の拡散を防止する無機絶縁材料として、Ｎ、Ｏ、またはＣを含む絶縁性のシリコン化合物、例えばＳｉＮ、ＳｉＯ、ＳｉＣ、ＳｉＯＣ、ＳｉＮＣ、ＳｉＮＯ等が挙げられる。
In Example 2, an alloy capable of electroless plating is used for the
図４Ａ及び図４Ｂを参照して、実施例１及び実施例２の効果の検証結果について説明する。 With reference to FIG. 4A and FIG. 4B, the verification result of the effect of Example 1 and Example 2 is demonstrated.
図４Ａに、効果を検証するために作製した試料の配線パターンの平面図を示す。この配線パターンは、相互に噛み合った一対の櫛歯型配線５０、５５を含む。一方の櫛歯型配線５０は、共通接続配線５１を介してランド５２に連続しており、他方の櫛歯型配線５５は、共通接続配線５６を介してランド５７に連続している。櫛歯型配線５０、５５の各櫛歯の幅は２μｍであり、一方の櫛歯型配線５０の櫛歯と、他方の櫛歯型配線５５の櫛歯との間隔も２μｍである。櫛歯が噛み合った部分の櫛歯の長さは約１．５ｍｍである。
FIG. 4A shows a plan view of a wiring pattern of a sample prepared for verifying the effect. This wiring pattern includes a pair of comb-shaped
ランド５２、５７の部分に、図１Ｂ、図３Ｅａに示した支柱１３が配置されている。すなわち、配線と基板との間に空洞が形成される製造途中段階において、一方の櫛歯型配線５０及び共通接続配線５１は、１つの支柱で支持され、他方の櫛歯型配線５５及び共通接続配線５６も、１つの支柱で支持される。
The
図４Ａに示した配線パターンを持つ試料を、実施例１及び実施例２の方法で作製した。さらに、比較のために、実施例１の暫定膜２１を形成せず、第１の層間絶縁膜２０の上に第１のバリア膜２２を直接形成した試料を作製した。これらの試料について、相対湿度８５％の加湿雰囲気中で、温度を１２０℃〜１４０℃とした加速試験を行った。
A sample having the wiring pattern shown in FIG. 4A was produced by the method of Example 1 and Example 2. Further, for comparison, a sample in which the
図４Ｂに加速試験の結果を示す。横軸は経過時間を表し、縦軸は櫛歯型配線間の抵抗値を表す。太い実線ａは、実施例２の方法においてバリア膜２５をＳｉＮで形成した試料の測定結果を示す。細い実線ｂは、実施例２の方法においてバリア膜２５をＣｏＷＰで形成した試料の測定結果を示す。破線ｃは、実施例１の方法において、第１のバリア膜２２をＴｉで形成し、第２のバリア膜２３をＣｏＷＰで形成した試料の測定結果を示す。点線ｄは、比較例の試料の測定結果を示す。
FIG. 4B shows the result of the acceleration test. The horizontal axis represents the elapsed time, and the vertical axis represents the resistance value between the comb-shaped wirings. A thick solid line a indicates a measurement result of a sample in which the
比較例の試料ｄにおいては、他の試料に比べて早い時期に抵抗値が低下（リーク電流が増加）している。これは、図２Ｄａ及び図２Ｄｂに示したパーティクル２７が残留したままの状態であるためと考えられる。実施例１による方法で作製した試料ｃは、実施例２の方法で作製した試料ａ、ｂに比べて、早い時期に抵抗値が低下している。これは、図１Ｃに示した第１のバリア膜２２と第２のバリア膜２３との界面を通って、第１の層間絶縁膜及び第２の層間絶縁膜３０内に銅が拡散したためと考えられる。
In the sample d of the comparative example, the resistance value decreased (leakage current increased) earlier than the other samples. This is considered to be because the
実施例２による方法で作製した試料ａ、ｂは、抵抗値の低下がほとんど見られない。これは、図３Ｅｂに示したように、シームレスのバリア膜２５により、銅の拡散を防止する高い効果が得られているためであると考えられる。
In the samples a and b produced by the method according to Example 2, the resistance value hardly decreases. This is considered to be because the high effect of preventing copper diffusion is obtained by the
［実施例３］
次に、図５Ａａ〜図５Ｈｂを参照して、実施例３による配線基板の製造方法について説明する。実施例３の配線の平面図は、図１Ａに示した実施例１のものと同一である。図５Ａａ、図５Ｂａ、図５Ｃａ、図５Ｄａ、図５Ｅａ、図５Ｆａ、図５Ｇａ、及び図５Ｈａは、図１Ａの一点鎖線１Ｂ−１Ｂにおける断面に相当し、図５Ａｂ、図５Ｂｂ、図５Ｃｂ、図５Ｄｂ、図５Ｅｂ、図５Ｆｂ、図５Ｇｂ、及び図５Ｈｂは、図１Ａの一点鎖線１Ｂ−１Ｂにおける断面に相当する。
[Example 3]
Next, with reference to FIGS. 5Aa to 5Hb, a method of manufacturing a wiring board according to Example 3 will be described. The plan view of the wiring of Example 3 is the same as that of Example 1 shown in FIG. 1A. 5Aa, FIG. 5Ba, FIG. 5Ca, FIG. 5Da, FIG. 5Ea, FIG. 5Fa, FIG. 5Ga, and FIG. 5Ha correspond to the cross section taken along the dashed-dotted
図５Ａａ及び図５Ａｂに示すように、下地基板７の上に、下層配線１１、１２が形成されている。下地基板７及び下層配線１１、１２の上に、第１の層間絶縁膜２０を形成し、その上に暫定膜２１を形成する。第１の層間絶縁膜２０及び暫定膜２１の形成方法は、図２Ａａ及び図２Ａｂに示した実施例１の第１の層間絶縁膜２０及び暫定膜２１の形成方法と同一である。
As shown in FIGS. 5Aa and 5Ab,
暫定膜２１及び第１の層間絶縁膜２０の、下層配線１１、１２と重なる位置に、それぞれビアホール２４を形成する。ビアホール２４は、暫定膜２１の露光及び現像の後、暫定膜２１をエッチングマスクとして第１の層間絶縁膜２０をエッチングすることにより形成することができる。第１の層間絶縁膜２０をエッチングするときに、暫定膜２１の表層部もエッチングされる。暫定膜２１は、第１の層間絶縁膜２０の底面まで達するビアホール２４が形成された時点で、第１の層間絶縁膜２０の上に残存する厚さに設定されている。
Via
図５Ｂａ及び図５Ｂｂに示すように、暫定膜２１の上、及びビアホール２４の底面及び側面に、銅からなるシード層１５を、例えばスパッタリグにより形成する。シード層１５の上に、フォトレジスト膜２６を形成する。フォトレジスト膜２６に、開口２６Ａを形成する。開口２６Ａは、形成すべき配線に対応する平面形状を有する。
As shown in FIGS. 5Ba and 5Bb, a
図５Ｃａ及び図５Ｃｂに示すように、シード層１５を電極として、開口２６Ａ内のシード層１５の上に、電解めっきにより、銅または銅合金からなる配線主部１６を形成する。
As shown in FIGS. 5Ca and 5Cb, a wiring
図５Ｄａ及び図５Ｄｂに示すように、レジスト膜２６（図５Ｃａ、図５Ｃｂ）を除去する。配線主部１６が形成されていない領域に、シード層１５が露出する。
As shown in FIGS. 5Da and 5Db, the resist film 26 (FIGS. 5Ca and 5Cb) is removed. The
図５Ｅａ及び図５Ｅｂに示すように、露出しているシード層１５を除去する。シード層１５の除去には、例えばＣＦ４を用いたドライエッチングが適用される。配線主部１６、及びその下に残ったシード層１５が、配線１０を構成する。ビアホール２４内に充填されたシード層１５及び配線主部１６が、上層の配線１０と下層配線１１、１２とを接続する導電性ビアとして機能する。露出した暫定膜２１の表面に、導電性のパーティクル２７が残留している。
As shown in FIGS. 5Ea and 5Eb, the exposed
図５Ｆａ及び図５Ｆｂに示すように、暫定膜２１（図５Ｅａ、図５Ｅｂ）を、ウェットエッチングにより除去する。このとき、パーティクル２７も除去される。
As shown in FIGS. 5Fa and 5Fb, the temporary film 21 (FIGS. 5Ea and 5Eb) is removed by wet etching. At this time, the
配線１０と第１の層間絶縁膜２０との間に空洞が形成される。配線１０は、ビアホール２４内に充填されていた部分導電性ビアとして機能する部分により支持される。
A cavity is formed between the
図５Ｇａ及び図５Ｇｂに示すように、配線１０の上面、側面、及び底面に、バリア膜２５を形成する。バリア膜２５の形成方法は、図３Ｄａ及び図３Ｄｂに示したバリア膜２５の形成方法を同一である。実施例２では、配線１０の底面のうち第１の層間絶縁膜２０に接触している領域にはバリア膜２５が形成されなかったが、実施例３では、配線１０の底面の全域にバリア膜２５が形成される。さらに、配線１０と下層配線１１、１２とを接続する導電性ビアとして機能する部分の露出している側面にもバリア膜２５が形成される。
As shown in FIGS. 5Ga and 5Gb, a
図５Ｈａ及び図５Ｈｂに示すように、第１の層間絶縁膜２０及び配線１０の上に、第２の層間絶縁膜３０を形成する。第２の層間絶縁膜３０は、配線１０と第１の層間絶縁膜２０との間の空洞にも埋め込まれる。
As shown in FIGS. 5Ha and 5Hb, a second
実施例３においても、実施例２と同様に、シームレスなバリア膜２５を形成することができる。このため、配線１０内の銅の拡散を防止し、リーク電流の増加を抑制することができる。
In Example 3, as in Example 2, a
［実施例４］
図６Ａに、実施例４によるインターポーザの断面図を示す。支持基板６０内に、複数の貫通電極６１が配置されている。貫通電極６１の底面にバンプ６２が形成されている。支持基板６０の上に、多層配線層６３が形成されている。多層配線層６３の各配線は、上記実施例１〜実施例３のいずれかの方法で形成される。多層配線層６３の上に、電極パッド６４が形成されている。電極パッド６４は、多層配線層６３内の配線及び導電性ビアを介して、貫通電極６１に接続される。
[Example 4]
FIG. 6A shows a cross-sectional view of an interposer according to the fourth embodiment. A plurality of through
多層配線層６３が、上記実施例１〜実施例３のいずれかの方法で形成されるため、リーク電流の増大を抑制することができる。
Since the
［実施例５］
図６Ｂに、実施例５によるウエハレベルパッケージの断面図を示す。半導体チップ７０が、樹脂基板７１の開口内に配置され、固定用樹脂７２で樹脂基板７１に固定されている。半導体チップ７０の回路形成面の上、及び樹脂基板７１の上に、多層配線層７３が形成されている。多層配線層７３内の各配線は、上記実施例１〜実施例３のいずれかの方法で形成される。多層配線層７３の上に、バンプ７４が形成されている。バンプ７４は、多層配線層７３内の配線及び導電性ビアを介して、半導体チップ７０の電極パッド７０Ａに接続されている。
[Example 5]
FIG. 6B shows a cross-sectional view of the wafer level package according to the fifth embodiment. The
多層配線層７３が、上記実施例１〜実施例３のいずれかの方法で形成されるため、リーク電流の増大を抑制することができる。
Since the
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。 Although the present invention has been described with reference to the embodiments, the present invention is not limited thereto. It will be apparent to those skilled in the art that various modifications, improvements, combinations, and the like can be made.
以上の実施例１〜実施例５を含む実施形態に関し、更に以下の付記を開示する。 The following additional notes are further disclosed with respect to the embodiments including Examples 1 to 5 described above.
（付記１）
基板の上に配線を形成する工程と、
前記基板の表層部をウェット処理で除去することにより、前記配線の長さ方向の一部において、前記配線と前記基板との間に空洞を形成する工程と、
前記配線の側面、上面、及び底面に、バリア膜を形成する工程と
を有する配線基板の製造方法。
(Appendix 1)
Forming wiring on the substrate;
Forming a cavity between the wiring and the substrate in a part in the length direction of the wiring by removing a surface layer portion of the substrate by wet processing;
Forming a barrier film on the side, top and bottom surfaces of the wiring.
（付記２）
前記基板は、支持基板、該支持基板の上に形成された第１の層間絶縁膜、該第１の層間絶縁膜の上に形成された暫定膜、及び該第１の層間絶縁膜に埋め込まれ、上面が露出している導電性の支柱を含み、
前記配線を形成する工程において、前記配線の一部が前記支柱と重なるように前記配線を形成し、
前記空洞を形成する工程において、前記暫定膜を除去することにより、前記空洞を形成する付記１に記載の配線基板の製造方法。
(Appendix 2)
The substrate is embedded in a supporting substrate, a first interlayer insulating film formed on the supporting substrate, a temporary film formed on the first interlayer insulating film, and the first interlayer insulating film. , Including conductive posts with exposed top surfaces,
In the step of forming the wiring, the wiring is formed so that a part of the wiring overlaps the support column,
The method for manufacturing a wiring board according to appendix 1, wherein in the step of forming the cavity, the temporary film is removed to form the cavity.
（付記３）
前記バリア膜を形成する工程は、前記空洞を形成した後、前記配線の長手方向と直交する断面において、該配線を取り囲むように前記バリア膜を形成する付記１または２に記載の配線基板の製造方法。
(Appendix 3)
The step of forming the barrier film includes the step of: forming the barrier film, and forming the barrier film so as to surround the wiring in a cross section perpendicular to the longitudinal direction of the wiring. Method.
（付記４）
前記バリア膜は、無電解めっきにより形成される付記３に記載の配線基板の製造方法。
(Appendix 4)
The method for manufacturing a wiring board according to appendix 3, wherein the barrier film is formed by electroless plating.
（付記５）
前記バリア膜は、ＰまたはＢを含む合金である付記４に記載の配線基板の製造方法。
(Appendix 5)
The wiring board manufacturing method according to appendix 4, wherein the barrier film is an alloy containing P or B.
（付記６）
前記バリア膜は、化学気相成長により形成される付記３に記載の配線基板の製造方法。
(Appendix 6)
4. The method for manufacturing a wiring board according to appendix 3, wherein the barrier film is formed by chemical vapor deposition.
（付記７）
前記バリア膜は、Ｎ、Ｏ、またはＣを含む絶縁性のシリコン化合物である付記６に記載の配線基板の製造方法。
(Appendix 7)
The method for manufacturing a wiring board according to appendix 6, wherein the barrier film is an insulating silicon compound containing N, O, or C.
（付記８）
前記配線を形成する前に、前記基板の上に、前記バリア膜の一部となる第１のバリア膜を形成し、
前記配線を形成する工程において、前記第１のバリア膜の上に前記配線を形成し、
前記空洞を形成する前に、前記配線が形成されていない領域の前記第１のバリア膜を除去し、
前記空洞を形成した後、前記配線の表面のうち、前記第１のバリア膜が形成されていない領域に、前記バリア膜の一部となる第２のバリア膜を形成する付記１または２に記載の配線基板の製造方法。
(Appendix 8)
Before forming the wiring, a first barrier film that becomes a part of the barrier film is formed on the substrate,
In the step of forming the wiring, the wiring is formed on the first barrier film,
Before forming the cavity, removing the first barrier film in the region where the wiring is not formed,
3. The
（付記９）
前記バリア膜を形成した後、前記空洞に充填されるように、前記基板及び前記配線の上に、第２の層間絶縁膜を形成する付記１乃至８のいずれか１項に記載の配線基板の製造方法。
(Appendix 9)
9. The wiring board according to any one of appendices 1 to 8, wherein a second interlayer insulating film is formed on the substrate and the wiring so as to fill the cavity after forming the barrier film. Production method.
（付記１０）
支持基板の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜内に埋め込まれた導電性の支柱と、
前記支柱及び前記第１の層間絶縁膜の上に形成され、前記支柱に接続された配線と、
前記配線の上面、側面、及び底面を覆い、前記配線の長さ方向に直交する断面において膜と膜との境界を持つこと無く前記配線を取り囲むバリア膜と
を有する配線基板。
(Appendix 10)
A first interlayer insulating film formed on the support substrate;
Conductive columns embedded in the first interlayer insulating film;
A wiring formed on the pillar and the first interlayer insulating film and connected to the pillar;
A wiring board that covers a top surface, a side surface, and a bottom surface of the wiring, and has a barrier film that surrounds the wiring without having a boundary between the film in a cross section orthogonal to the length direction of the wiring.
（付記１１）
前記配線と前記第１の層間絶縁膜との間、及び前記第１の層間絶縁膜の上に、前記配線を埋め込むように配置された第２の層間絶縁膜を、さらに有する付記１０に記載の配線基板。
(Appendix 11)
（付記１２）
前記バリア膜は、ＰまたはＢを含む合金である付記１０または１１に記載の配線基板。
(Appendix 12)
12. The wiring board according to
（付記１３）
前記バリア膜は、Ｎ、Ｏ、またはＣを含む絶縁性のシリコン化合物である付記１０または１１に記載の配線基板。
(Appendix 13)
The wiring board according to
７ 支持基板
１０ 配線
１１、１２ 下層配線
１３ 支柱（ビアポスト）
１５ シード層
１６ 配線主部
２０ 第１の層間絶縁膜
２１ 暫定膜
２２ 第１のバリア膜
２３ 第２のバリア膜
２４ ビアホール
２５ バリア膜
２６ レジスト膜
２７ パーティクル
３０ 第２の層間絶縁膜
５０、５５ 櫛歯型配線
５１、５６ 共通接続配線
５２、５７ ランド
６０ 支持基板
６１ 貫通電極
６２ バンプ
６３ 多層配線層
６４ 電極パッド
７０ 半導体チップ
７１ 樹脂基板
７１Ａ 電極パッド
７２ 固定用樹脂
７３ 多層配線層
７４ バンプ
7
15
Claims (9)
前記基板の表層部をウェット処理で除去することにより、前記配線の長さ方向の一部において、前記配線と前記基板との間に空洞を形成する工程と、
前記配線の少なくとも側面、及び上面に、バリア膜を形成する工程と、
前記バリア膜を形成した後、前記空洞に充填されるように、前記基板及び前記配線の上に、第２の層間絶縁膜を形成する工程と、
を有する配線基板の製造方法。 Forming wiring on the substrate;
Forming a cavity between the wiring and the substrate in a part in the length direction of the wiring by removing a surface layer portion of the substrate by wet processing;
Forming a barrier film on at least a side surface and an upper surface of the wiring ;
Forming a second interlayer insulating film on the substrate and the wiring so as to fill the cavity after forming the barrier film;
A method of manufacturing a wiring board having
前記配線を形成する工程において、前記配線の一部が前記支柱と重なるように前記配線を形成し、
前記空洞を形成する工程において、前記暫定膜を除去することにより、前記空洞を形成する請求項１に記載の配線基板の製造方法。 The substrate is embedded in a supporting substrate, a first interlayer insulating film formed on the supporting substrate, a temporary film formed on the first interlayer insulating film, and the first interlayer insulating film. , Including conductive posts with exposed top surfaces,
In the step of forming the wiring, the wiring is formed so that a part of the wiring overlaps the support column,
The method for manufacturing a wiring board according to claim 1, wherein in the step of forming the cavity, the cavity is formed by removing the temporary film.
前記配線を形成する工程において、前記下地バリア膜の上に前記配線を形成し、
前記空洞を形成する前に、前記配線が形成されていない領域の前記下地バリア膜を除去し、
前記空洞を形成した後、前記配線の表面のうち、前記下地バリア膜が形成されていない領域に、前記バリア膜を形成する請求項１または２に記載の配線基板の製造方法。 Before forming the wiring, having a step of forming a base barrier film on the substrate;
In the step of forming the wiring, the wiring is formed on the base barrier film,
Before forming the cavity, removing the base barrier film in the region where the wiring is not formed,
After forming the cavity, of the surface of the wiring, the underlying barrier film is not formed region, method of manufacturing a wiring board according to claim 1 or 2 to form the barrier layer.
前記第１の層間絶縁膜内に埋め込まれた導電性の支柱と、
前記支柱及び前記第１の層間絶縁膜の上に形成され、前記支柱に接続された配線と、
前記配線の上面、側面、及び底面を覆い、前記配線の長さ方向に直交する断面において膜と膜との境界を持つこと無く前記配線を取り囲むバリア膜と
を有する配線基板。 A first interlayer insulating film formed on the support substrate;
Conductive columns embedded in the first interlayer insulating film;
A wiring formed on the pillar and the first interlayer insulating film and connected to the pillar;
A wiring board that covers a top surface, a side surface, and a bottom surface of the wiring, and has a barrier film that surrounds the wiring without having a boundary between the film in a cross section orthogonal to the length direction of the wiring.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010251721A JP5640670B2 (en) | 2010-11-10 | 2010-11-10 | Wiring board manufacturing method and wiring board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010251721A JP5640670B2 (en) | 2010-11-10 | 2010-11-10 | Wiring board manufacturing method and wiring board |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012104647A JP2012104647A (en) | 2012-05-31 |
| JP5640670B2 true JP5640670B2 (en) | 2014-12-17 |
Family
ID=46394709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010251721A Expired - Fee Related JP5640670B2 (en) | 2010-11-10 | 2010-11-10 | Wiring board manufacturing method and wiring board |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5640670B2 (en) |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60161675A (en) * | 1984-02-02 | 1985-08-23 | Mitsubishi Electric Corp | Manufacture of field-effect transistor |
| JPH0834245B2 (en) * | 1988-04-14 | 1996-03-29 | 日本電気株式会社 | Method for manufacturing semiconductor device |
| JPH02142132A (en) * | 1988-11-24 | 1990-05-31 | Hitachi Ltd | Manufacturing method of semiconductor device |
| JPH02177550A (en) * | 1988-12-28 | 1990-07-10 | Toshiba Corp | Semiconductor device and its manufacture |
| JPH02307247A (en) * | 1989-05-23 | 1990-12-20 | Seiko Epson Corp | Multilayer wiring method |
| JP2514744B2 (en) * | 1990-09-12 | 1996-07-10 | ローム株式会社 | Method for manufacturing semiconductor device |
| JPH04320049A (en) * | 1991-04-18 | 1992-11-10 | Fujitsu Ltd | Multilayered wiring structure, and manufacture thereof |
| JPH0529318A (en) * | 1991-07-23 | 1993-02-05 | Toshiba Corp | Method of manufacturing semiconductor device having multilayer wiring structure |
| JPH10289950A (en) * | 1997-04-15 | 1998-10-27 | Oki Electric Ind Co Ltd | Semiconductor device manufacturing method and semiconductor device |
| JP2004200273A (en) * | 2002-12-17 | 2004-07-15 | Sony Corp | Method for manufacturing semiconductor device |
| JP2006120664A (en) * | 2004-10-19 | 2006-05-11 | Nec Electronics Corp | Method for manufacturing semiconductor device |
| JP2006156592A (en) * | 2004-11-26 | 2006-06-15 | Oki Electric Ind Co Ltd | Method for manufacturing semiconductor device |
| JP2006351732A (en) * | 2005-06-14 | 2006-12-28 | Sumitomo Heavy Ind Ltd | Process for fabricating semiconductor device |
| JP2007035996A (en) * | 2005-07-28 | 2007-02-08 | Toshiba Corp | Semiconductor device and manufacturing method thereof |
-
2010
- 2010-11-10 JP JP2010251721A patent/JP5640670B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2012104647A (en) | 2012-05-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20240332268A1 (en) | Semiconductor package and method of fabricating the same | |
| TWI464849B (en) | Semiconductor structure and method of forming the same | |
| US20040094841A1 (en) | Wiring structure on semiconductor substrate and method of fabricating the same | |
| KR100956229B1 (en) | Semiconductor device for forming protruding electrode by electroplating and manufacturing method thereof | |
| TWI387064B (en) | Semiconductor package substrate and its preparation method | |
| EP0145862B1 (en) | Metallization of a ceramic substrate | |
| JP3651346B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR20140012689A (en) | Semiconductor chip with supportive terminal pad | |
| US20130256871A1 (en) | Semiconductor chip device with fragmented solder structure pads | |
| US7919408B2 (en) | Methods for fabricating fine line/space (FLS) routing in high density interconnect (HDI) substrates | |
| CN102194780A (en) | Electronic device and its manufacture method | |
| JP2001156203A (en) | Printed wiring board for semiconductor chip mounting | |
| JP3945380B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH0730012A (en) | Semiconductor device | |
| CN101523594A (en) | Semiconductor package and method for manufacturing semiconductor package | |
| JP5640670B2 (en) | Wiring board manufacturing method and wiring board | |
| JP3800298B2 (en) | Bump forming method and semiconductor device manufacturing method | |
| JP2010062170A (en) | Semiconductor device and manufacturing method thereof | |
| JP2017085046A (en) | Interposer manufacturing method, electronic device, and electronic device manufacturing method | |
| TWI890413B (en) | Circuit board structure and manufacturing method thereof | |
| JP2004172163A (en) | Semiconductor device and manufacturing method thereof | |
| US20260047508A1 (en) | Semiconductor package | |
| CN223181138U (en) | Passive devices on semiconductor substrates and semiconductor devices | |
| JP5906812B2 (en) | Wiring structure, semiconductor device, and manufacturing method of wiring structure | |
| KR101920434B1 (en) | Printed circuit board and manufacturing method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130805 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140207 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140225 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140422 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140930 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20141013 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5640670 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |