JP5641879B2

JP5641879B2 - 半導体装置

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Publication number: JP5641879B2
Application number: JP2010245828A
Authority: JP
Inventors: 宏基藤井
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2010-11-02
Filing date: 2010-11-02
Publication date: 2014-12-17
Anticipated expiration: 2030-11-02
Also published as: US20130249005A1; US9000565B2; JP2012099626A; US8482102B2; US20120104553A1

Description

本発明は、静電気などの異常電圧から内部回路を保護する保護素子を有する半導体装置に関する。

半導体装置には、静電気などの異常電流から内部回路を保護するために、保護素子が設けられている。保護素子としては、例えば非特許文献１に記載の構造がある。この構造は、縦型のバイポーラトランジスタと横型のバイポーラトランジスタからなるサイリスタを利用するものである。

保護素子の重要なパラメータとして、トリガー電圧がある。トリガー電圧は、電源電圧超でなければならないが、同時に被保護素子の耐圧を下回っている必要がある。このため、被保護素子の耐圧に応じて、保護素子のトリガー電圧を自由に下げることができることが望ましい。

例えば特許文献１には、縦型のバイポーラトランジスタと横型のバイポーラトランジスタからなるサイリスタを利用した保護素子において、横型のバイポーラトランジスタのベース部を、相対的に不純物濃度が低い層と高い層の２段構造とすることが記載されている。この技術によれば、これら２つの層の間隔によりトリガー電圧を調整できる、とされている。

なお特許文献２には、縦型のバイポーラトランジスタを有する保護素子において、ベース領域の周囲に低濃度ベース領域を設けることが記載されている。

特開２００８−１７２２０１号公報米国特許第７６６７２９５号明細書

Coupled Bipolar Transistors as Very Robust ESD Protection Devices for Automotive Applications (2003 EOS/ESD Symposium)

保護素子の重要なパラメータには、トリガー電圧の他に、ホールド電圧がある。特許文献１に記載の方法では、トリガー電圧を下げていくと、横型のバイポーラトランジスタのベース幅が短くなるため、横型のバイポーラトランジスタの電流増幅率が増加して、ホールド電圧が低下してしまう。

本発明によれば、第１導電型の基板と、
前記基板の上に形成された第２導電型の低濃度コレクタ層と、
前記低濃度コレクタ層の中に設けられ、前記低濃度コレクタ層より不純物濃度が高い第２導電型のシンカー層と、
前記シンカー層の表層に形成され、前記シンカー層より不純物濃度が高い第２導電型の高濃度コレクタ層と、
前記低濃度コレクタ層に形成され、前記高濃度コレクタ層と離間して配置され、前記低濃度コレクタ層より不純物濃度が高い第２導電型のエミッタ層と、
前記低濃度コレクタ層に形成され、前記エミッタ層と電気的にショートしている第１導電型の高濃度ベース層と、
前記エミッタ層と前記高濃度ベース層を内側に含むように配置された第１導電型のベース層と、
前記低濃度コレクタ層に形成され、前記シンカー層と前記ベース層との間に前記ベース層と離間して配置され、前記高濃度コレクタ層と電気的にショートしている第１導電型層と、
前記低濃度コレクタ層に形成され、前記ベース層と前記第１導電型層との間に前記第１導電型層と離間して配置され、前記低濃度コレクタ層よりも不純物濃度が高い第２導電型層と、
を備える半導体装置が提供される。

本発明によれば、第２導電型層とベース層の間隔を調節することにより、トリガー電圧を調節することができる。また第２導電型層とベース層の間隔を変更しても、ホールド電圧はほとんど変化しない。従って、ホールド電圧が変化することを抑制しつつ、トリガー電圧のみを調節することができる。

本発明によれば、ホールド電圧を変化させずに、トリガー電圧のみを調節することができる。

（ａ）は第１の実施形態に係る保護素子の構成を示す断面図であり、（ｂ）は、被保護素子の構成を示す断面図である。、図１（ａ）に示した保護素子の平面図である。保護素子及び被保護素子の製造方法を説明するための断面図である。アバランシェブレークダウン前の図１のＸ方向における電界強度の変化（水平方向電界強度（Ｅｍ）の水平位置(Ｘ)依存性）を示すグラフである。デバイスシミュレーションで用いた第２導電型層の不純物濃度の深さ方向の分布を示すグラフである。シミュレーションに用いた不純物濃度の２次元プロファイルを示す図である。図６の構造におけるインパクトイオン化の発生頻度を示す図である。図６の構造における電流経路を示す図である。第２導電型層における不純物が図５（１）に示した濃度プロファイルを有している場合の、Ｖｃｅとコレクタ電流密度の関係を示すグラフである。第２導電型層における不純物が図５（２）に示した濃度プロファイルを有している場合の、Ｖｃｅとコレクタ電流密度の関係を示すグラフである。図５（２）の条件における、Ｌｘとトリガー電圧の関係を示すグラフである。デバイスシミュレーションから求められた、横型のバイポーラトランジスタのｈＦＥ（電流増幅率）の最大値のＬｙ依存性を示すグラフである。第２の実施形態に係る半導体装置の保護素子の構成を示す平面図である。第３の実施形態に係る半導体装置の保護素子の構成を示す断面図である。第４の実施形態に係る半導体装置の保護素子の構成を示す断面図である。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、図１（ａ）に示す保護素子１０を有している。第１導電型の保護素子１０は、低濃度コレクタ層１０２、シンカー層１１０、高濃度コレクタ層１１２、エミッタ層１３０、高濃度ベース層１２２、ベース層１２０、第１導電型層１４０、及び第２導電型層１５０を有している。低濃度コレクタ層１０２は、基板１００の上に形成されており、第２導電型（例えばｎ型）を有している。シンカー層１１０は第２導電型を有しており、低濃度コレクタ層１０２の中に設けられ、低濃度コレクタ層１０２より不純物濃度が高い。高濃度コレクタ層１１２は第２導電型を有しており、シンカー層１１０の表層に形成されている。高濃度コレクタ層１１２は、シンカー層１１０より不純物濃度が高い。エミッタ層１３０は、低濃度コレクタ層１０２に形成されており、高濃度コレクタ層１１２と離間して配置されている。エミッタ層１３０は、低濃度コレクタ層１０２より不純物濃度が高い。高濃度ベース層１２２は低濃度コレクタ層１０２に形成され、エミッタ層１３０と電気的にショートしている。ベース層１２０は第１導電型を有しており、エミッタ層１３０と高濃度ベース層１２２を内側に含むように配置されている。ベース層１２０は高濃度ベース層１２２より不純物濃度が低い。第１導電型層１４０は低濃度コレクタ層１０２に形成されており、シンカー層１１０とベース層１２０の間に位置し、かつベース層１２０に含まれていない。詳細には、第１導電型層１４０はベース層ゲート電極１２０と離間して配置されている。第１導電型層１４０は高濃度コレクタ層１１２と電気的にショートしている。第２導電型層１５０は低濃度コレクタ層１０２に形成されており、ベース層１２０と第１導電型層１４０の間に位置している。詳細には、第２導電型層１５０は、第１導電型層１４０と離間して配置されている。第２導電型層１５０は低濃度コレクタ層１０２よりも不純物濃度が高い。以下、詳細に説明する。

基板１００は例えばｐ型のシリコン基板である。低濃度コレクタ層１０２は基板１００上に形成されたｎ型のエピタキシャル層である。このため低濃度コレクタ層１０２内において不純物濃度はほぼ均一である。

図１（ａ）に示すように、保護素子１０が形成されている領域において、基板１００と低濃度コレクタ層１０２の境界には、第２導電型の埋込層２００が形成されている。埋込層２００は、平面視でエミッタ層１３０、高濃度コレクタ層１１２、ベース層１２０、第１導電型層１４０、及び第２導電型層１５０と重なる位置に形成されており、シンカー層１１０の底部に接続している。なお、シンカー層１１０は後述するようにエミッタ層１３０、高濃度コレクタ層１１２、ベース層１２０、第１導電型層１４０、及び第２導電型層１５０を囲むように形成されているが、埋込層２００は、平面視でシンカー層１１０に囲まれた領域の全面及びシンカー層１１０の下方に形成されている。埋込層２００は低濃度コレクタ層１０２より不純物濃度が高い。

低濃度コレクタ層１０２の表層には素子分離膜１０４が形成されている。素子分離膜１０４は例えばＬＯＣＯＳ酸化法により形成されており、シンカー層１１０と重なる領域、第１導電型層１４０と重なる領域、及びベース層１２０と重なる領域に開口を有している。低濃度コレクタ層１０２の表層のうち各開口内に位置する領域には、シリサイド層が形成されている。

詳細には、高濃度ベース層１２２及びエミッタ層１３０は互いに隣接しており、素子分離膜１０４に形成された同一の開口内に位置している。高濃度ベース層１２２及びエミッタ層１３０は、シリサイド層１３４を介して電気的に接続している。高濃度コレクタ層１１２及びエミッタ層１３０は、素子分離膜１０４によって第１導電型層１４０及びシンカー層１１０から分離されている。

また第１導電型層１４０は、素子分離膜１０４によってシンカー層１１０から分離されており、配線層に形成された配線を介してシンカー層１１０と電気的に接続している。第１導電型層１４０の表層には高濃度第１導電型層１４２が形成されているが、高濃度第１導電型層１４２の表面には、シリサイド層１４４が形成されている。また高濃度コレクタ層１１２の表層にはシリサイド層１１４が形成されている。

第２導電型層１５０は、上記したように、ベース層１２０と第１導電型層１４０の間に位置しており、低濃度コレクタ層１０２よりも不純物濃度が高い。本実施形態において、第２導電型層１５０は、素子分離膜１０４の下に位置している。第２導電型層１５０の不純物濃度は、シンカー層１１０よりも低い。詳細には、第２導電型層１５０及びシンカー層１１０はいずれも不純物濃度に分布を持っているが、最も濃い部分で比較して、第２導電型層１５０の不純物濃度は、シンカー層１１０よりも低い。第２導電型層１５０の不純物濃度は、例えばシンカー層１１０の１０％以下である。また、第２導電型層１５０は、ベース層１２０と低濃度コレクタ層１０２の境界がブレークダウンしたときに完全に空乏化するように、その不純物濃度及び幅Ｌｙが定まっているのが好ましい。第２導電型層１５０の不純物濃度のピーク値は、例えば５Ｅ１６^−１ｃｍ^−３以上１Ｅ１７ｃｍ^−３以下であり、第２導電型層１５０の幅Ｌｙは、例えばベース層１２０と第１導電型層１４０の間隔の半分以下である。

図１（ｂ）は、被保護素子３０の構成を示す断面図である。被保護素子３０は保護素子１０と同一の基板１００上に形成されており、保護素子１０によって静電気等の異常電流から保護されている。本図に示す被保護素子３０は、高耐圧のＭＯＳトランジスタであり、ゲート絶縁膜３１０、ゲート電極３２０、ドレイン領域３３０、及びソース領域３４０を有している。ドレイン領域３３０は、素子分離膜１０４によってチャネル領域及びソース領域３４０から分離されている。ドレイン領域３３０の表層にはシリサイド層３３４が形成されており、ソース領域３４０の表層にはシリサイド層３４４が形成されている。

被保護素子３０が形成されている領域には、埋込層２００、シンカー層１１０、及び第１導電型の高濃度不純物層１１３が形成されている。高濃度不純物層１１３は高濃度コレクタ層１１２と同様の構成を有しており、また表面にシリサイド層１１４を有している。埋込層２００は被保護素子３０が形成されている領域の全面に設けられている。シンカー層１１０は、平面視で被保護素子３０を囲むように形成されている。そして被保護素子３０が有する第１導電型ウェル３０２は、埋込層２００及びシンカー層１１０によって低濃度コレクタ層１０２の他の領域から分離されている。またシンカー層１１０、高濃度コレクタ層１１２、及び埋込層２００には、ドレイン領域３３０と同一の電圧が印加される。

ドレイン領域３３０の周囲にはエクステンション領域３３５が形成されている。エクステンション領域３３５は、ドレイン領域３３０とソース領域３４０の間に位置する素子分離膜１０４の下を経由してチャネル領域のそばまで延伸している。

ソース領域３４０の近傍には高濃度第１導電型層３５０および第１導電型層３５５が形成されている。高濃度第１導電型層３５０はソース領域３４０に隣接しており、シリサイド層３４４を介してソース領域３４０と電気的に接続している。第１導電型層３５５は、ソース領域３４０及び高濃度第１導電型層３５０より深く形成されており、これらを内側に含んでいる。

図２は、図１（ａ）に示した保護素子１０の平面図である。図１（ａ）は図２のＡ−Ａ断面図に相当している。ただし図２では、説明のためシリサイド層などを省略している。

本実施形態において、シンカー層１１０および高濃度コレクタ層１１２は、ベース層１２０、高濃度ベース層１２２、エミッタ層１３０、第１導電型層１４０、高濃度第１導電型層１４２、及び第２導電型層１５０を囲んでいる。そして第２導電型層１５０は、シンカー層１１０につながっていない。ただし必要に応じて、第２導電型層１５０をシンカー層１１０につなげてもよい。

詳細には、高濃度ベース層１２２、エミッタ層１３０、第２導電型層１５０、第１導電型層１４０、及び高濃度第１導電型層１４２は、平面形状が略長方形であり、第１の方向（図中上下方向）に長辺が延伸している。高濃度ベース層１２２、エミッタ層１３０、及び高濃度第１導電型層１４２の長辺の長さは略同一であり、第１の方向で見た場合に互いの端部が揃っている。

また第２導電型層１５０も、平面形状が略長方形であり、第１の方向に長辺が延伸している。すなわちエミッタ層１３０の長辺と第１導電型層１４０の長辺は互いに対向しているが、第２導電型層１５０はこれら２つの長辺の間で、これら２つの長辺と同一方向に延伸している。本図に示す例では、第２導電型層１５０は高濃度ベース層１２２等と長辺の長さが同一であり、第１の方向で見た場合に互いの端部が揃っている。ただし第２導電型層１５０の平面形状はこれに限定されず、高濃度ベース層１２２等より長辺が短くてもよいし、長くてもよい。

次に、図３及び図１を用いて、保護素子１０及び被保護素子３０の製造方法について説明する。まず図３（ａ）に示すように、基板１００に第２導電型の不純物を導入することにより、埋込層２００を形成する。次いで、基板１００上に、第２導電型のエピタキシャル層を形成することにより、低濃度コレクタ層１０２を、例えば数μｍ〜１０数μｍの厚さで形成する。次いで、第１導電型の不純物を部分的に注入して１１００℃〜１２００℃の熱処理を行うことにより、被保護素子３０の第１導電型ウェル３０２（本図では図示せず）を形成する。この熱処理において、埋込層２００は低濃度コレクタ層１０２に広がる。

なお、基板１００上に第１導電型のエピタキシャル層を形成し、その後に第２導電型の不純物を選択的に注入して１１００℃〜１２００℃の熱処理を行うことにより、低濃度コレクタ層１０２を形成しても良い。この場合、第１導電型ウェル３０２には第１導電型のエピタキシャル層をそのまま用いる。

次いで素子分離膜１０４を形成する。次いで、低濃度コレクタ層１０２に第２導電型の不純物を選択的に注入することにより、シンカー層１１０を形成する。このとき、必要に応じて１１００℃〜１２００℃の熱処理を行ってもよい。

次いで図３（ｂ）に示すように、低濃度コレクタ層１０２に第１導電型の不純物を選択的に注入することにより、ベース層１２０及び第１導電型層１４０を形成する。このとき、被保護素子３０の第１導電型層３５５（本図では図示せず）も形成される。

次いで、低濃度コレクタ層１０２に第２導電型の不純物を選択的に注入することにより、第２導電型層１５０を形成する。このとき、被保護素子３０のエクステンション領域３３５も形成される。

その後、図１に示すように、低濃度コレクタ層１０２に第１導電型の不純物を選択的に注入することにより、高濃度ベース層１２２、高濃度第１導電型層１４２、及び高濃度第１導電型層３５０を形成する。また低濃度コレクタ層１０２に第２導電型の不純物を選択的に注入することにより、高濃度コレクタ層１１２、エミッタ層１３０、ドレイン領域３３０、及びソース領域３４０を形成する。その後、各シリサイド層を形成する。

次に、本実施形態の作用及び効果について説明する。本実施形態によれば、第２導電型層１５０とベース層１２０の間隔Ｌｘ（図１及び図２参照）を調節することにより、トリガー電圧を調節することができる。また間隔Ｌｘを変更しても、ホールド電圧はほとんど変化しない。従って、間隔Ｌｘを調節することにより、ホールド電圧を変化させずに、トリガー電圧のみを調節することができる。以下、詳細に説明する。

本実施形態において高濃度ベース層１２２及びエミッタ層１３０には、グランド電位が印加されている。ここで高濃度第１導電型層１４２及び高濃度コレクタ層１１２に異常電圧が印加されると、まず、ベース層１２０と低濃度コレクタ層１０２の界面でブレークダウンが生じる。これにより、ベース層１２０と低濃度コレクタ層１０２で構成されるＰＮダイオードがオンする。

次いで、ベース層１２０内でアバランシェブレークダウンが生じ、これによってベース層１２０とエミッタ層１３０で構成されるＰＮダイオードがオンする。この状態で、エミッタ層１３０、ベース層１２０、及び低濃度コレクタ層１０２で構成される縦型のバイポーラトランジスタ（例えばＮＰＮバイポーラトランジスタ）がオンする。なお、コレクタ電流は埋込層２００を経由して流れる。

その後、ベース層１２０、低濃度コレクタ層１０２、及び第１導電型層１４０で構成される横型のバイポーラトランジスタ（例えばＰＮＰバイポーラトランジスタ）がオンする。これにより、縦型のバイポーラトランジスタと横型のバイポーラトランジスタによるサイリスタが動作する。

一方、本実施形態では第２導電型層１５０を設けているため、第２導電型層１５０とベース層１２０の間に位置する低濃度コレクタ層１０２において等電位線が密集する。このため、ベース層１２０と低濃度コレクタ層１０２の間のＰＮ接合界面の電界のうち最も高い部分（すなわちブレークダウンする部分の電界）も上昇する。ここで間隔Ｌｘを調整すると、第２導電型層１５０とベース層１２０の間に位置する低濃度コレクタ層１０２において等電位線の密集度も変化し、これに伴ってベース層１２０と低濃度コレクタ層１０２の間のＰＮ接合界面の電界も変化する。一方、ブレークダウンに必要な電界は変化しない。従って、間隔Ｌｘを調整することにより、トリガー電圧が変化する。

一方、第２導電型層１５０は低濃度コレクタ層１０２と同一導電型であるため、縦型のバイポーラトランジスタと横型のバイポーラトランジスタによるサイリスタの動作が定常状態になったとき、その特性には影響を与えにくい。従って、ホールド電圧が変化することは抑制される。特に本実施形態では、ベース層１２０と低濃度コレクタ層１０２の境界がブレークダウンしたときに完全に空乏化するように、その不純物濃度及び幅Ｌｙが定まっている。このため、ホールド電圧は間隔Ｌｘによってほとんど影響を受けない。

なお、第２導電型層１５０を設けることにより第２導電型層１５０とベース層１２０の間に位置する低濃度コレクタ層１０２において等電位線が密集することは、図４に示すシミュレーション結果からも明らかである。図４（ａ）は、エミッタ層１３０とベース層１２０の間の電圧Ｖｃｅが２０Ｖのときの、アバランシェブレークダウン前の図１のＸ方向における電界強度の変化（水平方向電界強度（Ｅｍ）の水平位置(Ｘ)依存性）を示している。図４（ｂ）は電圧Ｖｃｅが４０Ｖのときの、図１のＸ方向における電界強度の変化を示している。各グラフにおいて、（ｉ）は（ｉｉ）よりもＬｘが短い（具体的には半分）場合を示しており、（ｉｉｉ）は第２導電型層１５０が設けられていない場合を示している。

そして、上述した第２導電型層１５０による効果は、デバイスシミュレーションによっても確認することができる。

図５は、デバイスシミュレーションで用いた第２導電型層１５０の不純物濃度の深さ方向の分布を示している。図５（１）に示す例では、表面の不純物濃度を８Ｅ１６ｃｍ^−３とし、１．２μｍの深さで１Ｅ１５ｃｍ^−３となるようなプロファイルとした。また図５（２）に示す例では、表面の不純物濃度を２．５Ｅ１７ｃｍ^−３とし、１．７μｍの深さで不純物濃度１Ｅ１５ｃｍ^−３となるようなプロファイルとした。

なお、各不純物層のレイアウトとしては、以下の２つを準備した。第１のレイアウトでは、ベース層１２０と第１導電型層１４０の幅Ｌｔ＝８μｍ、第２導電型層１５０の幅Ｌｙ=１μｍとして、ベース層１２０と第２導電型層１５０の間隔Ｌｘを１．５μｍ、３、４μｍ、又は７μｍにした。また第２のレイアウトでは、Ｌｔ＝８μｍ、Ｌｘ＝１．５μｍとして、Ｌｙを１μｍ、３μｍ、又は７μｍにした。

なお、図６〜図８は、第２のレイアウトにおいてＬｙ＝１μｍとしたときのシミュレーション結果を示している。図６はシミュレーションに用いた不純物濃度の２次元プロファイルを示している。図７は、図６の構造におけるインパクトイオン化の発生頻度を示しており、図８は、図６の構造における電流経路を示している。

図９は、第２導電型層１５０における不純物が図５（１）に示した濃度プロファイルを有している場合の、Ｖｃｅとコレクタ電流密度の関係を示している。また図１０は、第２導電型層１５０における不純物が図５（２）に示した濃度プロファイルを有している場合の、Ｖｃｅとコレクタ電流密度の関係を示している。

まず、Ｌｘを変化させた場合について考える。図９及び図１０から、どちらの濃度プロファイルについても、Ｌｘを１．５μｍから４μｍまでの間で変化させることにより、トリガー電圧の調整が可能であることが分かる。

しかしながら、図１０に示すように、図５（２）に示したプロファイル、すなわち不純物濃度が濃い方のプロファイルでは、ホールド電圧が、第２導電型層１５０を導入する前の値である４０Ｖ強から２０Ｖ弱にまで大きく減少した。これは、スナップバック後に起こるカーク効果が十分現れた後でも、第２導電型層１５０の一部がベース領域とならずにコレクタ領域として残り、その近傍がインパクトイオンの最大発生源となるためであると考えられる（図７（ｃ））。つまり、第２導電型層１５０と低濃度コレクタ層１０２の境界は、濃度プロファイルが急峻に変化するために電界が集中しやすいため、同一のコレクタ電流を提供するベース電流（即ちアバランシェ電流）を発生させるために、相対的に少ないコレクタ電圧（即ちホールド電圧）で済んでしまうということである。また、電流経路もこれを反映して基板表面に近づくため（図８（ｃ））、自己発熱による破壊が起きやすくなり、保護素子の耐量の低下を招く可能性もある。

一方、図９に示すように、図５（１）に示したプロファイル、すなわち相対的に薄い方のプロファイル（図５（１））では、Ｌｘが１．５μｍ、３μｍ、及び４μｍの何れの場合にも、ホールド電圧は第２導電型層１５０を導入する前の値である４０Ｖ強を維持している。これは、スナップバック後に起こるカーク効果により、第２導電型層１５０が全てベース領域となり、インパクトイオンの最大発生源が、第２導電型層１５０を導入する前（図７（ａ））と同様、埋込層２００と低濃度コレクタ層１０２の境界に維持されるためである（図７（ｂ））。つまり、この境界部ではプロファイルが比較的なだらかであるために電界が集中しにくく、同一のコレクタ電流を維持するために、大きなコレクタ電圧（即ちホールド電圧）が必要ということである。また、電流経路もこれを反映して、第２導電型層１５０を導入する前（図８（ａ））と同様に低濃度コレクタ層１０２の深くを流れるため（図８(ｂ）)、保護素子の耐量も維持される。

図１１は、図５（２）の条件における、Ｌｘとトリガー電圧の関係を示している。Ｌｘが４μｍを超えた場合は、第２導電型層１５０がベース層１２０から遠ざかるために、Ｌｘをこの範囲で変動させてもトリガー電圧をほとんど調整することができない。また、横型のバイポーラトランジスタのエミッタ（第１導電型層１４０）と第２導電型層１５０の間隔（Ｌｔ−(Ｌｘ＋Ｌｙ)）が短すぎると、高濃度コレクタ層１１２及び第１導電型層１４０に瞬間的に負のサージ電圧が入った場合、第２導電型層１５０と第１導電型層１４０の間に発生した電位差により、ここで容易にブレークダウンする危険性がある。従って、少なくとも、第２導電型層１５０は第１導電型層１４０から離しておくことが必要になる。

図１２は、デバイスシミュレーションから求められた、横型のバイポーラトランジスタのｈＦＥ（電流増幅率）の最大値のＬｙ依存性を示すグラフである。相対的に薄い方の濃度プロファイルの場合（図５（１））、Ｌｙを１μｍから６．５μｍまで大きくすると、横型のバイポーラトランジスタのｈＦＥが低下していく。従って、保護素子１０の耐量の向上効果が弱まることが容易に類推される。もちろん、このｈＦＥの低下は、Ｌｔを小さくすることによって補償することが可能であるが、あまりＬｔを小さくすると、トリガー電圧の制御範囲が狭くなるため、望ましくない。従って、第２導電型層１５０の幅Ｌｙは小さいほうが良く、横型のバイポーラトランジスタのエミッタ部となる第１導電型層１４０とベース層１２０の間隔Ｌｔの少なくとも半分以下であることが望ましい。

（第２の実施形態）
図１３は、第２の実施形態に係る半導体装置の保護素子１０の構成を示す平面図であり、第１の実施形態における図２に相当している。本実施形態に係る半導体装置は、複数の第２導電型層１５０が、第１の方向（図中上下方向）に沿って、島状に互いに離間して配置されている点を除いて、第１の実施形態に係る半導体装置と同様の構成である。

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、第２導電型層１５０が島状に形成されているため、第２導電型層１５０の濃度が第１の実施形態と同様の場合であっても、第１の実施形態において第２導電型層１５０の濃度を薄くしたときと同様の効果を得ることができる。従って、エクステンション領域３３５に要求される濃度が第２導電型層１５０に要求される濃度よりも高い場合であっても、第２導電型層１５０の大きさ及び配置間隔を調節することにより、エクステンション領域３３５と第２導電型層１５０を同一工程で形成することができる。

（第３の実施形態）
図１４は、第３の実施形態に係る半導体装置の保護素子１０の構成を示す断面図であり、第１の実施形態における図１（ａ）に相当している。本実施形態に係る半導体装置は、保護素子１０に低濃度ベース層１２６が設けられている点を除いて、第１の実施形態又は第２の実施形態に係る半導体装置と同様の構成である。

低濃度ベース層１２６は低濃度コレクタ層１０２に形成されており、平面視でベース層１２０を介して第２導電型層１５０とは逆側でベース層１２０に接続している。低濃度ベース層１２６の不純物濃度はベース層１２０よりも低い。本実施形態において、低濃度ベース層１２６はシンカー層１１０にも接続しているが、シンカー層１１０には接続していなくてもよい。

本実施形態によっても、第１又は第２の実施形態と同様の効果を得ることができる。また低濃度ベース層１２６を設けることにより、ベース層１２０と低濃度コレクタ層１０２の界面におけるブレークダウンが、第２導電型層１５０を設けていない側で生じることを抑制できる。

（第４の実施形態）
図１５は、第４の実施形態に係る半導体装置の保護素子１０の構成を示す断面図であり、第１の実施形態における図１（ａ）に相当している。本実施形態に係る半導体装置は、以下の点を除いて第１〜第３の実施形態に係る半導体装置と同様の構成である。なお図１５は、第１の実施形態と同様の場合を示している。

まず、保護素子１０はＳＯＩ基板を用いて形成されている。すなわち基板１００上には埋込絶縁層１０３が形成され、さらに埋込絶縁層１０３上に低濃度コレクタ層１０２が形成されている。また、埋込層２００は形成されておらず、シンカー層１１０の底面は埋込絶縁層１０３に接している。

本実施形態によっても、第１〜第３の実施形態と同様の効果を得ることができる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

１０保護素子
３０被保護素子
１００基板
１０２低濃度コレクタ層
１０３埋込絶縁層
１０４素子分離膜
１１０シンカー層
１１２高濃度コレクタ層
１１３高濃度不純物層
１１４シリサイド層
１２０ベース層
１２２高濃度ベース層
１２６低濃度ベース層
１３０エミッタ層
１３４シリサイド層
１４０第１導電型層
１４２高濃度第１導電型層
１４４シリサイド層
１５０第２導電型層
２００埋込層
３０２第１導電型ウェル
３１０ゲート絶縁膜
３２０ゲート電極
３３０ドレイン領域
３３４シリサイド層
３３５エクステンション領域
３４０ソース領域
３４４シリサイド層
３５０高濃度第１導電型層
３５５第１導電型層

Claims

第１導電型の基板と、
前記基板の上に形成された第２導電型の低濃度コレクタ層と、
前記低濃度コレクタ層の中に設けられ、前記低濃度コレクタ層より不純物濃度が高い第２導電型のシンカー層と、
前記シンカー層の表層に形成され、前記シンカー層より不純物濃度が高い第２導電型の高濃度コレクタ層と、
前記低濃度コレクタ層に形成され、前記高濃度コレクタ層と離間して配置され、前記低濃度コレクタ層より不純物濃度が高い第２導電型のエミッタ層と、
前記低濃度コレクタ層に形成され、前記エミッタ層と電気的にショートしている第１導電型の高濃度ベース層と、
前記エミッタ層と前記高濃度ベース層を内側に含むように配置された第１導電型のベース層と、
前記低濃度コレクタ層に形成され、前記シンカー層と前記ベース層との間に前記ベース層と離間して配置され、前記高濃度コレクタ層と電気的にショートしている第１導電型層と、
前記低濃度コレクタ層に形成され、前記ベース層と前記第１導電型層との間に前記第１導電型層と離間して配置され、前記低濃度コレクタ層よりも不純物濃度が高い第２導電型層と、
を備える半導体装置。
請求項１に記載の半導体装置において、
前記第２導電型層は、前記シンカー層より不純物濃度が低い半導体装置。
請求項２に記載の半導体装置において、
前記第２導電型層の不純物濃度は、前記シンカー層の不純物濃度の１０％以下である半導体装置。
請求項１〜３のいずれか一項に記載の半導体装置において、
前記エミッタ層及び前記第１導電型層は、平面視において、第１の方向に延伸する辺が互いに対向しており、
前記第２導電型層は、前記第１の方向に延伸している半導体装置。
請求項１〜３のいずれか一項に記載の半導体装置において、
前記エミッタ層及び前記第１導電型層は、平面視において、第１の方向に延伸する辺が互いに対向しており、
複数の前記第２導電型層が、前記第１の方向に沿って島状に配置されている半導体装置。
請求項１〜５のいずれか一項に記載の半導体装置において、
前記第２導電型層は、前記第１の方向と直交する方向の幅が、前記ベース層と前記第１導電型層の間隔の半分以下である半導体装置。
請求項１〜６のいずれか一項に記載の半導体装置において、
前記エミッタ層と前記第１導電型層を分離する素子分離膜をさらに備え、
前記第２導電型層は、前記素子分離膜の下に位置している半導体装置。
請求項１〜７のいずれか一項に記載の半導体装置において、
前記シンカー層は、前記エミッタ層、前記高濃度ベース層、前記第１導電型層、及び前記第２導電型層を囲んでいる半導体装置。
請求項１〜８のいずれか一項に記載の半導体装置において、
前記低濃度コレクタ層に形成され、平面視で前記ベース層を介して前記第２導電型層とは逆側で前記ベース層に接続しており、前記ベース層よりも不純物濃度が低い低濃度ベース層をさらに備える半導体装置。
請求項１〜９のいずれか一項に記載の半導体装置において、
前記基板と前記低濃度コレクタ層の境界に位置し、平面視で前記エミッタ層、前記高濃度コレクタ層、前記ベース層、前記第１導電型層、及び前記第２導電型層と重なる位置に形成され、前記シンカー層に接続し、前記低濃度コレクタ層より不純物濃度が高い第２導電型の埋込層を備える半導体装置。
請求項１〜１０のいずれか一項に記載の半導体装置において、
前記基板上に形成された埋込絶縁層を備え、
前記低濃度コレクタ層は、前記埋込絶縁層上に形成されている半導体装置。