JP5644433B2 - 固体撮像素子、および、固体撮像素子の製造方法 - Google Patents

Description

本発明は、固体撮像素子に関し、特に、電荷変調素子を画素に用いる固体撮像素子、および、このような固体撮像素子の製造方法に関する。

固体撮像素子としてＣＣＤ（Charge Coupled Device）やＣＭＯＳ（Complementary Metal Oxide Semiconductor）センサなどが実用化されている。このような固体撮像素子では、多数の画素をマトリクス状に配列した構造を有する。

半導体基板層における１つの画素に対応する部分は、不純物拡散層による所定数の部位がしかるべき位置に配置された構造を有する。ＣＣＤとして、転送電極の下に垂直転送部を形成する不純物拡散層を配置し、転送電極の間の位置に光電変換部を形成する不純物拡散層を配置した構造が知られている（例えば、特許文献１参照）。この従来技術では、セルフアラインによって上記転送電極に対する垂直転送部および光電変換部の相対位置が正確に設定されるようになっている。

セルフアラインとは、半導体基板上に電極層やカバー層などのイオンを通過させない層を予め形成したうえでイオン注入を行うことで、半導体基板上に形成された層を基準にして不純物拡散層を形成する工程である。このセルフアラインによって、半導体基板上に形成された層の縁部を基準として不純物拡散層の間の相対位置を正確に決めることができる。

特開２００６−２２８７６２号公報（図１）

固体撮像素子として、上記ＣＣＤやＣＭＯＳの他に、ＣＭＤ（Charge Modulation Device：電荷変調素子）も知られている。ＣＭＤは、半導体層の表面に対して平行にソースとドレインの間に電流が流れるようにソースとドレインが形成される。そのうえで、これらのソースとドレインとの間の半導体層の表面に対して、絶縁層を介してゲート電極が形成された構造となっている。

例えば上記の構造を有するＣＭＤでは、光電変換機能と信号増幅機能を各画素に与えることができる。また、ＣＭＤでは、受光により発生した電荷はリセットされない限り保持され、電荷を信号として読み出すときにもその電荷が消滅せずに蓄積されたままの状態で保持される。これにより、いわゆる非破壊読み出しが可能とされている。

また、ＣＭＤにおけるドレインは、光電変換部に蓄積された電荷が放出されるオーバーフロードレインとしても機能する。このドレインと光電変換部との間にはオーバーフローバリアが形成され、ＣＭＤの光電変換部に蓄積された電荷をリセットする際には、ドレインに対してリセット電圧を印加してオーバーフローバリアを消滅させる。これにより、光電変換部からオーバーフロードレインに電荷を放出させることとしている。

このようなＣＭＤについてもセルフアラインによって半導体基板内部の各部の相対位置が正確に決まるように製造することが好ましい。そこで、上記の従来技術による画素の構造に対応した製造工程をＣＭＤの製造にそのまま適用することとした場合、ゲート電極、オーバーフローバリア、ドレインなどの間での相対位置を正確に形成することはできる。しかし、上記の従来技術に対応する製造工程はＣＣＤを前提としているため、ゲート電極、オーバーフローバリア、ドレインなどの位置関係など、ＣＭＤに適合した構造とはならない。このため、ドレインからオーバーフローバリアへの変調度について十分に高くすることができず、リセット電圧を高く設定しなければならないという不具合を生じることが本願発明者によって確認されている。

本発明はこのような状況に鑑みてなされたものであり、セルフアラインにより不純物拡散層の相対位置が正確に設定されるべきことを前提として、リセット電圧を低下させることのできるＣＭＤの固体撮像素子を提供することを目的とする。

本発明は、上記課題を解決するためになされたものであり、その第１の側面は、半導体基板の上面部に配置されるゲート電極と、上記ゲート電極の下部に位置するように上記半導体基板に形成される光電変換部と、平面方向において上記ゲート電極と対向する位置以外に配置されるとともに上記光電変換部の側面と隣接するように上記半導体基板に形成されるオーバーフローバリアと、上記光電変換部と隣接している側面とは反対側の上記オーバーフローバリアの側面と隣接するように上記半導体基板に形成されるドレインとを具備する固体撮像素子である。これにより、平面方向において上記ゲート電極と対向する位置にオーバーフローバリアを配置する場合と比較して、ドレインからオーバーフローバリアへの変調度の決定要素であるゲート電極とオーバーフローバリアとの結合容量を小さくするという作用をもたらす。

また、この第１の側面において、上記光電変換部と上記オーバーフローバリアとが隣接する境界部分の位置は、上記ゲート電極の端部の位置と一致するようにしてもよい。これにより、ゲート電極の端部を基準として光電変換部とオーバーフローバリアの境界位置を規定するという作用をもたらす。

また、この第１の側面において、上記ドレインが位置する側の上記ゲート電極の端部に対して隣接して配置される側壁部をさらに具備し、上記オーバーフローバリアと上記ドレインとが隣接する境界部分の位置は、上記側壁部の端部の位置と一致するようにしてもよい。これにより、側壁部の端部を基準としてオーバーフローバリアとドレインとの境界位置を規定するという作用をもたらす。

また、この第１の側面において、上記側壁部は、上記ゲート電極が配置された上記半導体基板上の前面に対して形成した側壁材料層を除去する処理の際に除去されることなく残された当該側壁材料層の一部分であることとしてもよい。これにより、側壁材料層を除去する処理によって側壁部を形成するという作用をもたらす。

また、この第１の側面において、上記ゲート電極と隣接する端部からその反対側の端部までの上記側壁部の幅は、上記側壁材料層を除去する処理に際して設定されるようにしてもよい。これにより、側壁材料層を除去する処理によって側壁部の幅を調整するという作用をもたらす。

また、本発明の第２の側面は、半導体基板に対してイオン注入を行って光電変換部に対応する第１の不純物拡散層を形成する第１の不純物拡散層形成工程と、上記第１の不純物拡散層が形成された上記半導体基板の上面部に対してゲート電極を形成するゲート電極形成工程と、上記ゲート電極が形成された上記半導体基板に対してイオン注入を行うことによってオーバーフローバリアに対応する第２の不純物拡散層を形成する第２の不純物拡散層形成工程と、上記第２の不純物拡散層が形成された上記半導体基板の上面全体に対して側壁材料層を形成する側壁材料層形成工程と、上記半導体基板から上記側壁材料層を除去する処理を行うことによって上記ゲート電極の端部において除去されることなく残された上記側壁材料層の一部分である側壁部を形成する側壁部形成工程と、上記側壁部が形成された上記半導体基板に対してイオン注入を行うことによってドレインに対応する第３の不純物拡散層を形成する第３の不純物拡散層形成工程とを具備する固体撮像素子の製造方法である。これにより、ゲート電極と側壁部のそれぞれを基準とするセルフアライメントによって、ゲート電極と平面方向において対向する位置以外にオーバーフローバリアを形成するという作用をもたらす。

本発明によれば、セルフアラインにより不純物拡散層の相対位置が正確に設定されたうえで、リセット電圧を低く設定することのできるＣＭＤの固体撮像素子を提供することができる。

本発明の実施の形態におけるＣＭＤの画素３００の等価回路を示す図である。 本発明の実施の形態におけるイメージセンサ１００の回路構成例を示す図である。 本発明の実施の形態の画素アレイから１列分に対応した構成を抜き出して示す図である。 本発明の実施の形態における画素３００の構造例を示す図である。 画素３００における障壁部分のポテンシャルを示す図である。 本発明の実施の形態における画素３００の製造工程の手順例を示す図である。 本発明の実施の形態における画素３００の製造工程の手順例を示す図である。 本発明の実施の形態における画素３００の製造工程の手順例を示す図である。 オーバーフローバリア３１７と、ゲート電極３２１、光電変換部３１６およびドレイン３１２との間に発生する結合容量を模式的に示す図である。

以下、本発明を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（ゲート電極と対向していない位置にオーバーフローバリアを形成したＣＭＤ画素の例）
２．変形例

＜１．第１の実施の形態＞
［画素の構成例］
本発明の実施の形態におけるイメージセンサは、画素にＣＭＤ（Charge Modulation Device：電荷変調素子）を採用する。ＣＭＤは、半導体層の表面に対して平行に電流が流れるようにソース領域とドレイン領域を形成する。そのうえで、これらのソース領域とドレイン領域との間の半導体層の表面に対して、絶縁層を介してゲートを設ける。これにより、ＳＩＴ（Static Induction Transistor ：静電誘導トランジスタ）として、ゲート、ドレイン、ソースの各領域を横方向に設けた、いわゆる横型構造を採るものとなる。

図１は、本発明の実施の形態のイメージセンサを形成する画素であり、上記ＣＭＤとしての構造を有する画素３００の等価回路を示している。この図に示すように、画素３００は、１つのトランジスタＴＲに対して同じく１つのフォトダイオードＰＤが接続されているものとしてみることができる。フォトダイオードＰＤは光電変換が行われる部位であって、受光光量に応じた電流が流れる。ＣＭＤの光電変換の動作によれば、フォトダイオードＰＤは、トランジスタＴＲの裏面側に形成されているものとしてみることができる。また、アノード側はグランドに接地されるものとしているが、実際にはウェル領域に接続されていることでグランド接地と等価の状態となる。

トランジスタＴＲは、後述するように、対応する列信号線の負荷電流源とともにソースフォロアを形成し、フォトダイオードＰＤに得られた電荷を増幅して、対応する列信号線に出力する。

上記図１に示す回路は、ＣＭＤによる画素３００自体が光電変換機能および信号増幅機能を有していることを示している。また、図１に示す構成の画素３００では、フローティングディフュージョンを有さないことになる。なお、フローティングディフュージョンとは、画素回路において、フォトダイオードＰＤに蓄積されていた電荷が転送される部位である。そして、ＣＭＤによる画素３００は、受光に応じてフォトダイオードＰＤに発生した電荷がリセットされない限り保持されるように蓄積され、電荷を信号として読み出すときにもその電荷は消滅しない。これにより、いわゆる非破壊読み出しが可能となる。

［イメージセンサの構成］
次に、図２および図３を参照して、本発明の実施の形態におけるイメージセンサ１００の一構成例について説明する。図２は、イメージセンサ１００の全体構成を示し、図３は、イメージセンサ１００の画素アレイ１１０の第１列における第１行乃至第６行までの画素３００を抜き出すとともに、第１列に対応するＣＤＳ処理部２００の構成部分を示している。

まず、図２に示すように、イメージセンサ１００は、全体として、画素アレイ１１０、タイミング制御回路１２０、行走査回路１３０、列走査回路１４０、参照信号生成回路１５０、およびＣＤＳ処理部２００を備える。

画素アレイ１１０は、例えば数百万またはそれ以上の所定数の画素３００がｎ行×ｍ列のマトリクス状（行列状）に配列されて形成される。画素３００の各々は、図３においても示されているように、図１の等価回路図と同様のＣＭＤによる構成である。

なお、画素アレイ１１０は、例えば１つの半導体基板（チップ）上に形成されるが、図２において示される画素アレイ１１０以外の上記各部位、回路等も、画素アレイ１１０と同じ半導体基板上に集積されるように形成される。

タイミング制御回路１２０は、イメージセンサ１００の外部から入力するマスタークロックＭＣＫを基にして、所要のクロック、タイミング信号等を生成する。このように生成されたクロック、タイミング信号は、イメージセンサ１００内のしかるべき部位に出力され、各部位の動作タイミングを決定する。

行走査回路１３０は、シフトレジスタまたはデコーダなどにより形成され、画素アレイ１１０を行単位で順次走査するものである。この行走査回路１３０は、例えば１水平走査期間ごとに対応して、所定タイミングにより、行選択信号ＶＧ１乃至ｎおよびリセット信号ＶＤ１乃至ｉを出力する。これにより、１フレーム期間に対応して第１行から最終行までの各行が所定順序によって順次走査される。行走査回路１３０からの上記の信号出力タイミングは、タイミング制御回路１２０から出力されるタイミング信号により設定される。

また、列走査回路１４０は、行走査回路１３０と同様にシフトレジスタまたはデコーダなどにより形成され、列ごとに対応した走査を行うものである。この列走査回路１４０は、タイミング制御回路１２０の制御に応じた所定のタイミングで、列制御信号ＨＳＥＬ−１Ａ、Ｂ乃至ＨＳＥＬｍ−Ａ、Ｂを出力する。これらの列制御信号ＨＳＥＬ−１Ａ、Ｂ乃至ＨＳＥＬｍ−Ａ、Ｂの各々は、例えば、画素信号ＶＳＬ−１Ａ、Ｂ乃至ＶＳＬ−ｍＡ、Ｂに対応する。

参照信号生成回路１５０は、タイミング制御回路１２０のタイミング制御に応じて、所定の傾きによるランプ波形となる参照信号ＶＲＥＦを生成し、ＣＤＳ処理部２００に対して出力する。

次に、画素アレイ１１０と行および列方向の信号線との接続態様について説明する。図２に示すように、画素アレイ１１０における第１行の画素３００に対しては、行走査回路１３０から出力される行選択信号ＶＧ１のための行信号線が共通に接続される。以降、同様にして、第２行乃至第ｎ行までの各行の画素３００に対しては、それぞれ、行走査回路１３０から出力される行選択信号ＶＧ２乃至ｎの行信号線が共通に接続される。また、これらの行選択信号ＶＧ１乃至ｎの行信号線は、例えば図３の第１列における第１行乃至第６行の画素３００において示されるように、対応する行の画素３００内のトランジスタＴＲのゲートに対して接続される。

また、同じ列における第１行と第２行の画素３００の各トランジスタＴＲは、共通の接続点を有する。この接続点は、図３に示されるように、第１行と第２行の画素３００のトランジスタＴＲのドレイン同士を共通に接続したドレイン接続点ＤＣＮＴ１となる。このドレイン接続点ＤＣＮＴ１に対して、行走査回路１３０から出力されるリセット信号ＶＤ１の行信号線が接続される。以降、同様にして、第３行と第４行の組から、第（ｎ−１）と第ｎ行の組までごとに、それぞれ、画素３００のトランジスタＴＲのドレイン同士を共通に接続したドレイン接続点ＤＣＮＴ２〜乃至ｎ／２が設けられる。そして、これらのドレイン接続点ＤＣＮＴ２〜乃至ｎ／２に対して、それぞれ、行走査回路１３０から出力されるリセット信号ＶＤ２乃至ＶＤ（ｎ／２）の行信号線が接続される。

また、本発明の実施の形態のイメージセンサ１００では、１つの列に対応して、２本の列信号線が対応する。すなわち図２に示すように、第１列には、画素信号ＶＳＬ−１Ａ、Ｂの２本の列信号線が対応して設けられる。以降、同様にして、第２列乃至第ｍ列ごとに対応して、画素信号ＶＳＬ−２Ａ、Ｂ乃至画素信号ＶＳＬ−ｍＡ、Ｂとういうように、各２本の列信号線が設けられる。また、列信号線の各々に対しては、図３に示すように、定電流源である負荷電流源（ＩＳ）１１２が接続される。

そして、これらの列信号線と画素３００は、より具体的には次のように接続される。すなわち、図３に示すように、まず、第１行の画素３００のトランジスタＴＲについては、そのソースのみが画素信号ＶＳＬ−１Ａの列信号線と接続される。次に、第２行と第３行の画素３００のトランジスタＴＲのソース同士を共通に接続することによりソース接続点ＳＣＮＴ１を設け、このソース接続点ＳＣＮＴ１に対して画素信号ＶＳＬ−１Ｂの列信号線を接続する。同様に、第４行と第５行の画素３００のトランジスタＴＲのソース同士を共通に接続することによりソース接続点ＳＣＮＴ２を設け、このソース接続点ＳＣＮＴ２に対しては、画素信号ＶＳＬ−１Ａの列信号線を接続する。さらに、第６行の画素３００と第７行の画素３００（図示せず）のソース同士を接続することによりソース接続点ＳＣＮＴ３を設け、このソース接続点ＳＣＮＴ３に対しては、画素信号ＶＳＬ−１Ｂの列信号線を接続する。以降、同様にして、隣接する２つの行の画素３００のトランジスタＴＲのソース同士を接続してソース接続点ＳＣＮＴ４、５、６・・・を設ける。そして、これらのソース接続点ＳＣＮＴ４、５、６のうち、ソース接続点ＳＣＮＴ４、６、８・・・に対しては、画素信号ＶＳＬ−１Ａの列信号線を接続し、ソース接続点ＳＣＮＴ５、７、９・・・に対しては、画素信号ＶＳＬ−１Ｂの列信号線を接続する。すなわち、画素信号ＶＳＬ−１Ａと画素信号ＶＳＬ−１Ｂの各列信号線に対して、ソース接続点ＳＣＮＴをその列方向に対応した配列順に従って交互に接続していく。そして、上記図３により説明した第１列に対応する画素３００と列信号線との接続を、第２列乃至第ｍ列ごとに同様にして行う。

上記のように各画素３００と列信号線との接続は、内部のトランジスタＴＲのソースと列信号線との接続であることになる。１つの画素３００のトランジスタＴＲと、このトランジスタＴＲのソースが接続される列信号線の負荷電流源１１２とによっては、ソースフォロアを形成する。すなわち、列信号線に得られる画素信号ＶＳＬは、その列信号線に接続される画素３００のうち、行方向において選択された１つの画素３００におけるソースフォロアの出力となる。この構成は、電荷の転送、増幅、リセットの機能を１つのトランジスタＴＲで兼用しているものとしてみることができる。

列信号線ごとに得られる画素信号ＶＳＬ−１Ａ、Ｂ乃至ＶＳＬ−ｍＡ、Ｂは、それぞれ、ＣＤＳ処理部２００に対して入力される。ＣＤＳ処理部２００は、画素信号ＶＳＬを入力してＣＤＳ（Correlated Double Sampling：相関２重サンプリング）処理を行うことで、受光量に応じた信号成分（受光信号成分）のレベルによる画素信号を出力する。このＣＤＳ処理部２００は、ＣＤＳ処理によってデジタル信号としての画素信号を出力する。このデジタル信号の画素信号は、撮像信号データＶｄａｔａとしてＣＤＳ処理部２００から出力される。この撮像信号データＶｄａｔａは、例えば図示しない画像信号処理系が取り込んで撮像画像データ生成などの所要の処理に用いる。

そして、本発明の実施の形態のＣＤＳ処理部２００においては、図３に示すように、対となる画素信号ＶＳＬ−１Ａ、Ｂの２本の列信号線のそれぞれに対応させて、ＣＤＳ回路２１０−Ａ、Ｂが設けられる。ＣＤＳ回路２１０−Ａは、画素信号ＶＳＬ−１Ａを入力してＣＤＳ処理によるＡ／Ｄ変換を実行し、列制御信号ＨＳＥＬ−１Ａに従ったタイミングで画素信号データＤＶＳＬ−１Ａを出力する。同様に、ＣＤＳ回路２１０−Ｂは、画素信号ＶＳＬ−１Ｂを入力してＡ／Ｄ変換を行って、列制御信号ＨＳＥＬ−１Ｂに従ったタイミングで画素信号データＤＶＳＬ−１Ｂを出力する。

本発明の実施の形態では、残る列信号線の組ごとにも対応して、同様にＣＤＳ回路２１０−Ａ、Ｂが設けられる構成を採る。これらのＣＤＳ回路２１０−Ａ、Ｂも、列制御信号ＨＳＥＬ２−Ａ，Ｂ乃至ＨＳＥＬｍ−Ａ，Ｂの出力に応じたタイミングで、順次、対応する画素信号ＶＳＬ−２Ａ、Ｂ乃至ＶＳＬ−ｍＡ、Ｂを出力する。ＣＤＳ処理部２００から出力される画像信号データＶｄａｔａは、このように各列信号線に対応して出力される画素信号ＶＳＬ−１Ａ、Ｂ乃至ＶＳＬ−ｍＡ、Ｂから成る。

ＣＤＳ処理によるＡ／Ｄ変換動作では、Ｄ相期間と、これに続くＰ相期間から成るＡ／Ｄ変換期間が設定され、このＡ／Ｄ変換期間が繰り返される。Ｄ相期間は、フォトダイオードに電荷が蓄積されている期間であり、Ｐ相期間は、フォトダイオードに電荷が蓄積されていない期間である。

まず、Ｄ相期間において画素信号ＶＳＬは受光量に応じたレベルが現れる。Ｄ相期間においてＣＤＳ回路２１０は、この画素信号ＶＳＬと参照信号ＶＲＥＦとを同電位に設定したうえでカウントを開始し、画素信号ＶＳＬとランプ波形による参照信号ＶＲＥＦとのレベルの大小関係が逆になったタイミングでカウントを停止する。このように得られるカウント値は、Ｄ相期間において得られた画素信号ＶＳＬのレベルを示している。

上記Ｄ相期間が終了してＰ相期間が開始されるタイミングで、処理対象の画素３００はリセットされる。このリセットに際しては、行走査回路１３０から、処理対象の画素３００の行に対応するドレイン接続点ＤＣＮＴ、すなわちドレインに対してリセット信号ＶＤとしてのパルスが出力される。これに応じて、処理対象の画素３００においては、フォトダイオードＰＤに蓄積されていた電荷がトランジスタＴＲのドレインに引き込まれるように放出され、リセットレベルを列信号線に出力する。ＣＤＳ回路２１０は、Ｐ相期間における所定タイミングからカウントを開始し、画素信号ＶＳＬとランプ波形による参照信号ＶＲＥＦの大小関係が反転したタイミングでカウントを停止する。これにより得られるカウント値は、リセットレベルに対応している。

ＣＤＳ回路２１０はＤ相期間において得られたカウント値からＰ相期間において得られたカウント値を減算する。Ｄ相期間における画素信号ＶＳＬは、受光に応じたレベルではあるが、リセットレベルとしてのオフセット成分を含んでおり、リセットレベルには画素ごとのばらつきに応じた変動成分等が含まれる。従って上記の減算によって求められる値はオフセット成分が除去された正確な受光量に応じた画素信号レベルを示していることになる。このように得られた値が画素信号データＤＶＳＬとして出力される。このように本発明の実施の形態のイメージセンサ１００は、受光に応じて画素３００にて蓄積された電荷をデジタル画像信号に変換して出力するように構成される。

［画素の構造例］
図４は、画素３００の具体的構造例を示している。図４（ａ）は画素３００の平面図である。図４（ｂ）は、図４（ａ）において示されるａ１−ａ２矢視による断面図であり、画素３００において形成される不純物拡散層の構造例を模式的に示している。図４に示す画素３００は、図２に示したイメージセンサ１００としての固体撮像素子の構造から、１つの画素３００に相当する構造部分を抜き出して示している。また、図４（ａ）の平面図ではゲート電極３２１と半導体基板３１０側の形成部分との位置関係を明確にするため、ゲート絶縁膜３１１を透過させて、その下部が示されるようにしている。また、ａ１−ａ２矢視に応じた方向は、以降の説明から理解されるように、チャネル３１４を介してソース３１３とドレイン３１２との間で電流が流れる方向に対応する。そこで、ａ１−ａ２矢視に応じた方向については、ソースドレイン方向とも称する。

この図４に示す画素３００は、シリコンによる半導体基板３１０とその上に配置されるゲート電極３２１から成る。半導体基板３１０は、後述するように画素３００を構成するための所定の不純物拡散層等がしかるべき位置に形成される。また、ドレイン３１２とソース３１３が配置される側のゲート電極３２１の縁部に対しては側壁部３２２が配置される。側壁部３２２は、後述する画素３００の製造工程においてオーバーフローバリア３１７とドレイン３１２の側面同士の境界をセルフアラインにより設定するために設けられる。

ゲート絶縁膜３１１の下部においてはチャネル３１４の層が形成される。さらにその下にはチャネルセンサ間障壁３１５が形成される。チャネルセンサ間障壁３１５は、チャネル３１４と光電変換部３１６との間で電荷が漏れるのを防ぐ障壁である。また、ソースドレイン方向におけるゲート電極３２１の両側の位置には、それぞれソース３１３とドレイン３１２が形成される。また、ドレイン３１２の内側の側壁部３２２と同じ平面位置においてオーバーフローバリア３１７が形成される。また、画素３００における外縁部においては図示するように素子分離障壁３１８が形成される。素子分離障壁３１８はウェルともいわれる部位であり、隣接する画素３００との間での電子の漏れを防ぐための障壁となる。

光電変換部３１６は、入射光に応じた電荷を蓄積する部位であって、素子分離障壁３１８、オーバーフローバリア３１７およびチャネルセンサ間障壁３１５に周囲を囲まれた部位として形成される。

このように、図４の画素３００は、図１に示したＣＭＤとしての等価回路に相当する構造を有している。すなわち、ソース３１３、チャネル３１４、ドレイン３１２、ゲート絶縁膜３１１およびゲート電極３２１によって、図１に示したトランジスタＴＲに相当する部位が形成される。このトランジスタＴＲの構造では、ドレイン３１２とソース３１３との間の電流は、チャネル３１４を介して半導体基板３１０の面に対して平行に流れる。また、光電変換部３１６が図１のフォトダイオードＰＤに相当する。

また、図４の構造において、ドレイン３１２はオーバーフロードレインとしても機能する。すなわち、光電変換部３１６において蓄積される電荷の過剰分がオーバーフローバリア３１７を通り越してドレイン３１２に放出されるようになっている。図５は、図４（ｂ）においてｂ１−ｂ２の波線で示される各障壁部分に対応するポテンシャル図である。この図に示すように、素子分離障壁３１８、チャネルセンサ間障壁３１５およびオーバーフローバリア３１７のうちでは、オーバーフローバリア３１７が最もポテンシャルが深くなっており、したがって、オーバーフローバリア３１７において電荷が蓄積される。そして、その蓄積量が一定以上になるとドレイン３１２側に対して余剰分の電荷が排出される。また、図４の構造において、オーバーフロードレインとしてのドレイン３１２は、ソースドレイン方向に沿って、光電変換部３１６およびオーバーフローバリア３１７に対して横方向に並ぶようにして位置している。このような構造におけるオーバーフロードレインを、ラテラルオーバーフロードレインともいう。

また、ＣＭＤとしての画素３００は、前述のように、Ｐ相期間の開始タイミングで蓄積電荷がリセットされ、このリセットの際には、ドレイン３１２に対して所定電圧値のパルスによるリセット信号ＶＤが印加される。このリセット信号ＶＤの印加により、オーバーフローバリア３１７が消滅して光電変換部３１６に蓄積されていた電荷がドレイン３１２に対して放出される。オーバーフローバリア３１７は、リセット信号ＶＤとしての電圧値が高くなるのに応じて、その減少の度合いも大きくなる。したがって、リセット信号ＶＤとしては、オーバーフローバリア３１７を消滅させるのに必要な電圧値を設定する必要がある。このような理由から、従来においては、リセット信号ＶＤについてゲート電圧（行選択信号ＶＧ）などの他のトランジスタ駆動電圧よりも高い電圧値を設定する必要があった。しかし、消費電力などを考慮すればリセット信号ＶＤとしてはできるだけ低く設定されることが好ましい。

そこで、本発明の実施の形態では、図４に示されるように、平面方向においてゲート電極３２１と対向する位置以外にオーバーフローバリア３１７を形成することとした。具体的には、オーバーフローバリア３１７を、ゲート電極３２１の端部に形成された側壁部３２２の下に配置させることとしている。その理由については後述するが、このようなゲート電極３２１とオーバーフローバリア３１７の位置関係とすることにより、リセット信号ＶＤの電圧値を低くすることが可能になる。これにより、消費電力が低減されることになる。なお、ここで平面方向とは、ゲート電極３２１の表面に対して並行となる平面上の２次元位置を意味する。したがって、ゲート電極３２１の表面に対して垂直な方向から見ると、オーバーフローバリア３１７とゲート電極３２１は互いに異なる領域に配置される。

また、従来において、リセット信号ＶＤに例えばゲート電圧などより高い電圧値を設定する場合には、リセット信号ＶＤのための電源回路を別途設ける必要がある。これに対して本発明の実施の形態の場合には、リセット信号ＶＤの電圧値を低くできることにより、リセット信号ＶＤの電圧値をゲート電圧などと同じに設定することも可能になる。これにより、ゲート電圧などのための電源回路とリセット信号ＶＤとの電源回路を共通化して回路規模の縮小を図ることも可能になる。

［画素の製造工程例］
次に、図６乃至図８を参照して、図４に示した画素３００の製造工程について説明する。図６乃至図８に示される画素３００は、図４（ｂ）において波線により囲んで示す部位に相当する。ここでは、画素３００を製造する工程のうち、図４（ｂ）において波線により囲んで示す部位に関する工程について説明する。すなわち、上記のゲート電極３２１とオーバーフローバリア３１７の位置関係の設定に関する工程である。また、セルフアラインによってゲート電極３２１、オーバーフローバリア３１７およびドレイン３１２の間の相対位置が正確に定めるための工程である。

まず、図６（ａ）に示すように、半導体基板３１０の表面にゲート絶縁膜３１１を形成する。このためには、熱酸化法によって酸化シリコン膜からなる表面酸化膜を形成し、次に、ＣＶＤ法（化学的気相成長法）などのデポジションによって窒化シリコン膜と酸化シリコン膜を順次積層する。

次に、ゲート絶縁膜３１１を介して半導体基板３１０に対してホウ素イオン（Ｂ^＋）のイオン注入を行うことでｐ型層３３１を形成し、さらに、ヒ素イオン（Ａｓ^＋）のイオン注入を行うことでｎ型層３３２を形成する。なお、ｎ型層３３２は、特許請求の範囲に記載の第１の不純物拡散層の一例である。

次に、図６（ｂ）に示すように、ゲート絶縁膜３１１の上面に対してデポジションによって、例えばポリシリコンによる電極材料層３３３を形成する。そして、電極材料層３３３に対してフォトリソグラフィを行うことによって、図６（ｃ）に示すようにゲート電極３２１を形成する。

次に、図７（ａ）に示すように、イオン注入によってｐ型層３３５を形成する。このとき注入されるイオンはゲート電極３２１を透過しない。このため、ゲート電極３２１の下部のｎ型層３３２は残し、ゲート電極３２１の下部に位置していない部分のｎ型層３３２は消滅させるようにｐ型層３３５が形成される。ゲート電極３２１の下の配置範囲内に位置して消滅せずに残ったｎ型層３３２の部分は光電変換部３１６となる。また、この光電変換部３１６の上層に位置するｐ型層３３１は、図４（ｂ）に示したチャネルセンサ間障壁３１５として機能する。また、ｐ型層３３５は、特許請求の範囲に記載の第２の不純物拡散層の一例である。

上記のｐ型層３３５はゲート電極３２１の縁部を基準とするセルフアラインによって形成されるものとなる。これにより、図７（ａ）の波線Ｌとして示すように、ｐ型層３３５と、ｐ型層３３１と光電変換部３１６の各側面が隣接する境界位置は、ゲート電極３２１の端部の位置と一致する。すなわち、上記の境界位置は、ゲート電極３２１の位置を基準として高い精度で設定される。

次に、図７（ｂ）に示すように、ゲート電極３２１が形成された半導体基板３１０の表面全体に対してデポジションにより側壁材料層３３４を形成する。次に、図８（ａ）に示すようにエッチバック処理によって側壁材料層３３４を除去する。このエッチバック処理の結果、ゲート電極３２１の側面と接触していた側壁材料層３３４の部分が除去されることなく残るが、この除去されずに残された側壁材料層３３４の部分が側壁部３２２となる。

なお、図８に示される側壁部３２２のソースドレイン方向における幅Ｗはエッチバック処理の工程の際に比較的高い精度で調節が可能である。側壁部３２２の幅Ｗは、次に説明するオーバーフローバリア３１７のソースドレイン方向における幅を規定するものとなる。このため、本発明の実施の形態において、上記側壁部３２２の幅Ｗは、ｐ型層がオーバーフローバリア３１７として最も有効に機能するように設定されるべきものとなる。

次に、図８（ｂ）に示すように、高濃度のイオン注入を行う。側壁材料層３３４は注入されるイオンを透過させずに遮断する。これにより、側壁部３２２の端部の位置よりも外側のｐ型層３３５を消滅させるようにｎ^＋型層が形成される。このように形成されたｎ^＋型層がドレイン３１２となる。また、側壁部３２２の下側においてｐ型層３３５が消滅せずに残された部分が形成されるが、この部分がオーバーフローバリア３１７となる。なお、ドレイン３１２の側面と、これに対向するオーバーフローバリア３１７の側面とが隣接する境界位置は、波線Ｌ１として示すように、側壁部３２２の端部を基準とするセルフアラインによって設定されるものとなる。また、ドレイン３１２としてのｎ^＋型層は、特許請求の範囲に記載の第３の不純物拡散層の一例である。

なお、図４（ｂ）に示したチャネル３１４は、図８（ｂ）との対応では、ｐ型層３３１におけるゲート絶縁膜３１１との境界面にて形成されるものとなる。

また、図４（ｂ）に示したソース３１３は、ドレイン３１２と同様に、イオン注入によってソース側の側壁部３２２の端部を基準とするセルフアラインによって形成される。このソース３１３は、ドレインと同様にｎ^＋層から成る。

これまでの説明から理解されるように、オーバーフローバリア３１７は、ゲート電極３２１と側壁部３２２をそれぞれ基準とするセルフアラインによってその位置が規定されるように形成される。また、ドレイン３１２も上記のようにオーバーフローバリア３１７との境界がセルフアラインによって規定されるように形成される。すなわち、本発明の実施の形態においては、オーバーフローバリア３１７およびドレイン３１２をセルフアラインによって形成することで、その形成位置についてばらつきのない高い精度が得られるようにされている。これによって、例えばイメージセンサ１００を形成する画素３００ごとにおける飽和電荷量やリセット電圧などのばらつきを低減することができる。

また、上記の工程によれば、ゲート電極３２１を基準としたセルフアラインによってオーバーフローバリア３１７の元となるｐ型層３３５を形成している。さらに、ゲート電極３２１の端部に形成した側壁部３２２を基準としたセルフアラインによってオーバーフローバリア３１７およびドレイン３１２を形成している。これにより、オーバーフローバリア３１７は、平面方向において側壁部３２２の下の位置に形成されることとなる。すなわち、図６乃至図８に示した本発明の実施の形態の工程によっては、平面方向においてゲート電極３２１と対向していない位置に対して、セルフアラインによってオーバーフローバリア３１７を形成することが可能となっている。

なお、側壁部３２２は、図８（ｂ）に示したようにドレイン３１２およびオーバーフローバリア３１７をセルフアラインにより形成するための基準として機能し、特にそれ以外の機能は有さない。このため、図８（ｂ）の工程の後において側壁部３２２を除去する工程を追加してもよい。ただし、側壁部３２２をそのまま残したとしても特にイメージセンサのサイズや動作に不具合をもたらすことはない。そこで、本発明の実施の形態においては工程の削減を図るために、側壁部３２２を除去する工程は行わないこととしている。

［リセット電圧に関する説明］
上記のようにゲート電極３２１とオーバーフローバリア３１７は互いに対向しない位置関係により配置される。これにより、以下に説明するようにリセット信号ＶＤとして出力すべきパルス電圧の値を低く設定することが可能になる。なお、ここでの説明に際して、リセット信号ＶＤとしてのパルス電圧については、リセット電圧とも称することにする。

ここで、本発明の実施の形態の比較として、特許文献１に記載される従来の製造工程に準じて製造した画素をＣＭＤに適用する場合を想定する。このように製造されたＣＭＤの画素は、特許文献１に記載されるＣＣＤに準じた不純物拡散層の配置構造を有する。そのうえで、本発明の実施の形態のゲート電極３２１、ゲート絶縁膜３１１、光電変換部３１６、オーバーフローバリア３１７およびドレイン３１２は、それぞれ、特許文献１のＣＣＤにおける部位と次のように対応する。すなわち、ゲート電極３２１は、転送電極の位置に形成される。ゲート絶縁膜３１１は、転送電極の下の絶縁膜として形成される。光電変換部３１６は、転送電極の下部において形成される転送ＣＣＤｎ型層の位置に形成される。ドレイン３１２は、転送ＣＣＤｎ型層の横側に配置されるフォトセンサｎ型層の位置に形成される。そして、オーバーフローバリア３１７は、上記転送ＣＣＤｎ型層とフォトセンサｎ型層との間の電荷読出し部の位置に形成される。この従来の製造工程によるＣＭＤの画素の構造の場合、オーバーフローバリア３１７はゲート電極３２１と平面方向において対向する位置に配置されることになる。

リセット電圧は、前述もしたようにドレイン３１２に対して印加されるもので、この電圧印加によってオーバーフローバリア３１７を消滅させる。ドレイン３１２に印加される電圧に応じたオーバーフローバリア３１７の消滅の度合いは変調度として示すことができる。ここでの変調度とは、特定部位にかかる固定電位に応じた対象点の変化の度合いを示すものとなる。本発明の実施の形態との対応では、特定部位にかかる固定電位がドレイン３１２に印加されるリセット電圧であり、対象点がオーバーフローバリア３１７となる。

そして、変調度は、対象点とその周辺において固定電位が印加される部位との結合容量（カップリング容量）によって求めることができる。具体的に、ドレイン３１２からオーバーフローバリア３１７への変調度は、以下のように求めることができる。

図９は、図８（ｂ）と同様の画素３００の構造を示している。この図において、対象点となるオーバーフローバリア３１７の周囲において固定電位が印加される部位は、ゲート電極３２１、光電変換部３１６およびドレイン３１２となる。ここでは、ゲート電極３２１とオーバーフローバリア３１７との間の結合容量をＣ１と表す。また、光電変換部３１６とオーバーフローバリア３１７との間の結合容量をＣ２と表す。また、ドレイン３１２とオーバーフローバリア３１７との間の結合容量をＣ３と表す。そして、ドレイン３１２からオーバーフローバリア３１７への変調度Ｇは、次式により求められる。

Ｇ＝Ｃ３／（Ｃ１＋Ｃ２＋Ｃ３）
すなわち、変調度Ｇは、ドレイン３１２とオーバーフローバリア３１７間の結合容量と、オーバーフローバリア３１７を対象点として得られる全ての結合容量を並列接続して得られる容量の比として求められる。

ドレイン３１２に対して印加されるリセット電圧が同じ条件のもとでは、変調度Ｇが高いほどオーバーフローバリア３１７は変化しやすくなる。すなわち、消滅しやすくなる。このことは、変調度Ｇが高いほど、低いリセット電圧でオーバーフローバリア３１７を消滅させることができることを意味する。

上式によれば、変調度Ｇは、分母を形成する結合容量Ｃ１、Ｃ２の少なくとも何れか一方が小さくなるのに応じて大きくなる。そこで、本発明の実施の形態は、ゲート電極３２１とオーバーフローバリア３１７との間の結合容量Ｃ１に着目し、この結合容量Ｃ１を従来よりも小さくして変調度Ｇを大きくすることとしたものである。

すなわち、従来の製造工程によるＣＭＤの画素では、オーバーフローバリア３１７は、ゲート電極３２１と対向する位置に配置される。これは、従来の製造工程が本来はＣＣＤを製造するためのものであり、ゲート電極３２１の位置に形成される転送電極によって、オーバーフローバリア３１７の位置に形成される電荷読み出し部に対して電圧を印加する必要があったことによる。この場合には、転送電極の下に電荷読み出し部を配置して両者の対向面積をできるだけ大きくすることが有利になる。しかし、この構造によるＣＭＤの場合、ゲート電極３２１とオーバーフローバリア３１７との対向面積を大きくしていることになり、ゲート電極３２１とオーバーフローバリア３１７との間の結合容量Ｃ１も大きくなる。このため、変調度Ｇが小さくなってしまう。

しかし、ＣＭＤの画素の場合、電荷読み出し部の部位はオーバーフローバリア３１７となるため、ゲート電極３２１からオーバーフローバリア３１７に対して電圧を印加する必要性はない。そこで、本発明の実施の形態では、平面方向においてゲート電極３２１が配置されていない位置にオーバーフローバリア３１７を形成することとした。この位置関係であれば、ゲート電極３２１とオーバーフローバリア３１７との対向面積はほぼ０にまで小さくなり、結合容量Ｃ１も大幅に小さいものとすることができる。これにより、変調度Ｇは、従来の製造工程によるＣＭＤの画素よりも本発明の実施の形態の画素３００の方が大きくなり、従来よりも低い値のリセット電圧を設定することが可能になる。

具体例として、従来の製造工程によるＣＭＤの画素における結合容量Ｃ１、Ｃ２およびＣ３が下記の値であるとする。
Ｃ１＝４．０ｆＦ
Ｃ２＝０．５ｆＦ
Ｃ３＝０．５ｆＦ
この場合の変調度Ｇは０．１となる。

これに対して、本発明の実施の形態の画素３００における結合容量Ｃ１、Ｃ２およびＣ３が下記の値であるとする。
Ｃ１＝１．０ｆＦ
Ｃ２＝０．５ｆＦ
Ｃ３＝０．５ｆＦ
すなわち、従来の製造工程によるＣＭＤの画素との比較では、結合容量Ｃ２およびＣ３については同じであるが、結合容量Ｃ１については、ゲート電極３２１とオーバーフローバリア３１７の位置関係の相違により１．０ｆＦと小さくなっている。この場合の変調度Ｇは０．２となり、従来の製造工程によるＣＭＤの画素と比較して２倍となっている。一例として、従来の製造工程によるＣＭＤの画素では３Ｖのリセット電圧が必要であるとすると、本発明の実施の形態では、その１／２の１．５Ｖでよいことになる。

このように本発明の実施の形態においては、オーバーフローバリア３１７をゲート電極３２１の下側に対向して配置されない位置に形成することで、リセット電圧を低く設定することができる。また、オーバーフローバリア３１７とオーバーフロードレインとして機能するドレイン３１２はセルフアラインによって形成されるため、例えばイメージセンサにおける画素３００ごとの特性のばらつきは低減され、微細化も妨げない。

また、従来の製造工程では、平面方向において転送電極が配置される範囲内の位置に電荷読み出し部を形成する必要がある。このため、本発明の実施の形態の製造工程に準じて、転送電極を基準とするセルフアラインにより電荷読み出し部を形成することはできない。このような事情から、従来の製造工程では、転送電極を形成する前の段階でカバー層を形成し、このカバー層を基準とするセルフアラインにより、転送ＣＣＤｎ型層と荷読み出し部の境界を設定する必要があった。これに対し、本発明の実施の形態のオーバーフローバリア３１７は平面方向においてゲート電極３２１から外れた位置に配置される。このため、カバー層を形成することなく、ゲート電極３２１を基準としたセルフアラインによってオーバーフローバリア３１７を形成することができ、工程数も削減されることになる。

＜２．変形例＞
［ＣＭＤ以外への適用例］
これまでの説明において、画素３００はＣＭＤによるものであることを前提とした。しかし、ＣＭＤ以外の方式であっても、横方向においてオーバーフローバリアとドレイン（オーバーフロードレイン）が形成される構造の画素であれば、本発明の実施の形態を適用できる。すなわち、本発明の実施の形態の固体撮像素子の変形例として、オーバーフローバリアを平面方向においてゲート電極と対向しない位置に形成したＣＭＤ以外の画素の構造を考えることができる。また、画素３００における構造の細部は適宜変更されてかまわない。

また、本発明の実施の形態は本発明を具現化するための一例を示したものであり、本発明の実施の形態において明示したように、本発明の実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本発明の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本発明は実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。

１００ イメージセンサ
１１０ 画素アレイ
３１０ 半導体基板
３１１ ゲート絶縁膜
３１２ ドレイン
３１３ ソース
３１４ チャネル
３１５ チャネルセンサ間障壁
３１６ 光電変換部
３１７ オーバーフローバリア
３２１ ゲート電極
３２２ 側壁部

Claims (3)

1. 行選択信号が入力されるゲート電極と、
   光を電荷に変換する光電変換部と、
   前記電荷を蓄積するオーバーフローバリアと、
   リセット信号が入力された場合には前記蓄積された電荷を放出するドレインと、
   前記行選択信号が前記ゲート電極に入力された場合には前記蓄積された電荷の量に応じた画素信号を出力するソースと
   を具備し、
   前記ゲート電極および前記光電変換部が、前記ソースから前記ドレインへの方向に平行な軸上において前記ソースと前記ドレインとの間に配置され、
   前記オーバーフローバリアが、前記軸上において前記光電変換部と前記ドレインとの間に配置され、
   前記軸上において前記光電変換部および前記オーバーフローバリアの境界部分の位置は、前記ゲート電極の端部の位置と一致する
   固体撮像素子。
2. 前記軸上において前記光電変換部と前記ドレインとの間に配置された側壁部をさらに具備し、
   前記軸上において前記オーバーフローバリアおよび前記ドレインの境界部分の位置は、前記側壁部の端部の位置と一致する
   請求項１記載の固体撮像素子。
3. 半導体基板に対してイオン注入を行って光電変換部に対応する第１の不純物拡散層を形成する第１の不純物拡散層形成工程と、
   前記第１の不純物拡散層が形成された前記半導体基板の上面部に対してゲート電極を形成するゲート電極形成工程と、
   前記ゲート電極が形成された前記半導体基板に対してイオン注入を行うことによってオーバーフローバリアに対応する第２の不純物拡散層を形成する第２の不純物拡散層形成工
   程と、
   前記第２の不純物拡散層が形成された前記半導体基板の上面全体に対して側壁材料層を形成する側壁材料層形成工程と、
   前記半導体基板から前記側壁材料層をエッチバック処理により除去することによって前記ゲート電極の端部において除去されることなく残された前記側壁材料層の一部分である側壁部を形成する側壁部形成工程と、
   前記側壁部が形成された前記半導体基板に対してイオン注入を行うことによってドレインに対応する第３の不純物拡散層を形成する第３の不純物拡散層形成工程と
   を具備する固体撮像素子の製造方法。
   

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