JP5650576B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の半導体集積回路に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、キャリア移動度を増加させた低コストの歪みＳＯＩ基板を形成し、この歪みＳＯＩ基板に、高速、低電力、高性能、高信頼且つ高集積なショートチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路を形成することに関する。 The present invention relates to a semiconductor integrated circuit of SOI (S ilicon O n I nsulator ) structure, particularly by easy manufacturing process in a semiconductor substrate (bulk wafer) to form a low-cost strained SOI substrate having increased carrier mobility The present invention relates to forming a semiconductor integrated circuit including a high-speed, low-power, high-performance, high-reliability, and highly-integrated short channel MIS field effect transistor on the strained SOI substrate.
図３６は従来の半導体装置の模式側断面図で、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法を使用して形成したＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、６１はp型のシリコン基板、６２は埋め込み酸化膜（ＳＩＭＯＸ形成したＳｉＯ２）、６３は素子分離領域の酸化膜、６４はｐ型のエピタキシャルシリコンゲルマニウム（ＳｉＧｅ）層、６５はｐ型のエピタキシャル歪みシリコン（Ｓｉ）層、６６はｎ＋型ソース領域、６７はｎ型ソース領域、６８はｎ型ドレイン領域、６９はｎ＋型ドレイン領域、７０はゲート酸化膜、７１はゲート電極、７２はサイドウォール、７３はＰＳＧ膜、７４は絶縁膜、７５はバリアメタル、７６は導電プラグ、７７は層間絶縁膜、７８はバリアメタル、７９はＣｕ配線、８０はバリア絶縁膜を示している。
同図においては、p型のシリコン基板６１上にp型のエピタキシャルＳｉＧｅ層６４が積層され、このＳｉＧｅ層６４に酸素イオンを注入し、高温の熱処理によりＳｉＧｅ層６４内部に埋め込み酸化膜６２を形成した後、残されたＳｉＧｅ層６４上にp型のエピタキシャル歪みＳｉ層６５が積層され、素子分離領域形成用トレンチ及び埋め込み絶縁膜６３により島状に絶縁分離された薄膜のＳＯＩ構造の歪みＳｉ層６５が設けられている。この歪みＳｉ層６５上にはゲート酸化膜７０を介してゲート電極７１が設けられ、ゲート電極７１の側壁に形成されたサイドウォール７２が設けられ、歪みＳｉ層６５には、ゲート電極７１に自己整合してｎ型ソースドレイン領域（６７、６８）及びサイドウォール７２に自己整合してｎ＋型ソースドレイン領域（６６、６９）が設けられ、ｎ＋型ソースドレイン領域（６６、６９）にはそれぞれバリアメタル７５を有する導電プラグ７６を介してバリアメタル７８を有するＣｕ配線７９が接続されている慣例的なＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
したがつて、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、サブスレッショルド特性を改善できることによる閾値電圧の低減、ＳＯＩ基板へのコンタクト領域の除去による微細化、歪みシリコン基板を形成できることによるキャリア移動度の増大・・・等により通常のバルクウエハーに形成するＭＩＳ電界効果トランジスタからなる半導体集積回路に比較し、高速化、低電力化及び高集積化が可能となる。
しかしＳＩＭＯＸ法によるＳＯＩ基板の形成を行うため、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために、極めて長い製造時間を要することによるコスト高の問題、酸素イオンの注入により形成するシリコン酸化膜厚の制御が難しく、完全空乏型の薄膜のＳＯＩ基板の形成が難しいことによる速度特性の不安定性、あるいは１０インチ〜１２インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥のダメージ修復による特性の不安定性等の欠点があった。
またＳＯＩ基板下の導電体(半導体基板又は下層配線)に、ゲート電極に印加される電圧と異なる電圧が印加された場合（特にオン電圧が印加された場合）、ＳＯＩ基板底部に生ずる微小なバックチャネルリークを防止できなかったことによる高信頼性が達成されていないという欠点もあった。
またＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇により、高温での速度特性が劣化し、保障温度範囲における速度特性を保障できなくなりつつあるという問題には何らの対策も講じられていなかった。
Figure 36 is a schematic side sectional view of a conventional semiconductor device, a portion of a semiconductor integrated circuit including a SIMOX (S eparation by Im planted Ox ygen) method MIS field effect transistor of N-channel SOI structure formed using the In the figure, 61 is a p-type silicon substrate, 62 is a buried oxide film (SiO 2 formed by SIMOX), 63 is an oxide film in an element isolation region, 64 is a p-type epitaxial silicon germanium (SiGe) layer, and 65 is a p-type silicon substrate. Type epitaxial strained silicon (Si) layer, 66 is an n + type source region, 67 is an n type source region, 68 is an n type drain region, 69 is an n + type drain region, 70 is a gate oxide film, and 71 is a gate electrode , 72 are sidewalls, 73 is a PSG film, 74 is an insulating film, 75 is a barrier metal, and 76 is a conductive plug. 77 denotes an interlayer insulating film, 78 is a barrier metal, 79
In the figure, a p-type
Therefore, the junction drain can be reduced by forming a source / drain region surrounded by an insulating film, the threshold voltage can be reduced by improving the subthreshold characteristics, the size can be reduced by removing the contact region from the SOI substrate, and the strained silicon. By increasing the carrier mobility due to the formation of the substrate, etc., higher speed, lower power, and higher integration are possible compared to a semiconductor integrated circuit formed of MIS field effect transistors formed on a normal bulk wafer.
However, since the SOI substrate is formed by the SIMOX method, it is necessary to purchase an extremely expensive high-dose ion implantation machine, and the cost due to extremely long manufacturing time for ion implantation of a high dose of oxygen. High problem, difficulty in controlling the thickness of silicon oxide film formed by oxygen ion implantation, unstable speed characteristics due to difficulty in forming a fully depleted thin film SOI substrate, or large-diameter wafers of 10 to 12 inches However, there are drawbacks such as instability of characteristics due to damage repair of crystal defects caused by oxygen ion implantation.
In addition, when a voltage different from the voltage applied to the gate electrode is applied to the conductor (semiconductor substrate or lower layer wiring) under the SOI substrate (particularly when an on-voltage is applied), a minute back generated at the bottom of the SOI substrate. There was also a drawback that high reliability was not achieved because channel leak could not be prevented.
Also, no measures have been taken against the problem that the speed characteristics at high temperatures deteriorate due to the temperature rise caused by the heat generated by the speedup of the MIS field effect transistor, and the speed characteristics in the guaranteed temperature range cannot be guaranteed. It was.
本発明が解決しょうとする課題は、従来例に示されるように、
（１）ＳＩＭＯＸ法によりＳＯＩ構造を形成するため、かなりのコスト高になり、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったこと。
（２）大口径ウエハーにおけるＳＯＩ基板の薄膜化の制御性が難しいため、完全空乏化させたＳＯＩ基板の形成が難しく、内蔵する多数のＭＩＳ電界効果トランジスタの特性の安定性が得られにくかったこと。
（３）ＳＯＩ構造に形成したＭＩＳ電界効果トランジスタのＳＯＩ基板下に導電体(半導体基板又は下層配線)が存在した場合、ゲート電極に印加される電圧と異なる電圧が印加された場合（特にオン電圧が印加された場合でＣＭＯＳを形成する場合は一方のチャネルのＭＩＳ電界効果トランジスタは必ず該当）、ＳＯＩ基板底部に生ずる微小なバックチャネルリークを防止できなかったこと。
（４）ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇により、キャリアの散乱等により移動度が低下し、高温での速度特性が劣化するため、保障温度範囲における速度保障が難しかったこと。
等の問題が顕著になりつつあり、現状技術により微細な歪みＳＯＩ構造のＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高速化、高性能化及び高信頼性が困難になってきたことである。
The problem to be solved by the present invention, as shown in the conventional example,
(1) Since the SOI structure is formed by the SIMOX method, the cost is considerably high, and it can be used only for special purpose products with high added value, and the technology applicable to inexpensive general-purpose products is scarce.
(2) Since it is difficult to control the thinning of the SOI substrate in a large-diameter wafer, it is difficult to form a fully depleted SOI substrate, and it is difficult to obtain stability of characteristics of a large number of built-in MIS field effect transistors. .
(3) When a conductor (semiconductor substrate or lower layer wiring) is present under the SOI substrate of the MIS field effect transistor formed in the SOI structure, when a voltage different from the voltage applied to the gate electrode is applied (particularly the on-voltage) In the case of forming a CMOS in the case of applying a MIS, an MIS field effect transistor of one channel is always applicable), and a minute back channel leak generated at the bottom of the SOI substrate could not be prevented.
(4) Due to the temperature rise due to heat generated by increasing the speed of the MIS field-effect transistor, the mobility is lowered due to carrier scattering and the like, and the speed characteristics at high temperatures are deteriorated, so it is difficult to guarantee speed in the guaranteed temperature range. .
Such problems are becoming more prominent, and it is difficult to achieve higher speed, higher performance, and higher reliability simply by forming a MIS field effect transistor having a fine strained SOI structure with the current technology. is there.
上記課題は、半導体基板と、前記半導体基板上に積層されて設けられた第１の絶縁膜と、前記第１の絶縁膜上に選択的に積層されて設けられた第２の絶縁膜と、前記第２の絶縁膜が設けられていない箇所の前記第１の絶縁膜直上に選択的に設けられた対向する一対の空孔と、前記空孔直上にそれぞれ設けられた対向する一対の第２の半導体層と、前記一対の第２の半導体層間に、対向する２側面をそれぞれ接して設けられた、前記第２の半導体層と異なる半導体からなる歪み構造を有する第３の半導体層と、前記第３の半導体層の残りの周囲にゲート絶縁膜を介して、前記第１の絶縁膜の一部直上に設けられた、全周囲が等しいゲート電極長を有し、側面が垂直方向に一致し、下部側面が前記空孔に接する包囲型ゲート電極と、前記第３の半導体層と接する前記第２の半導体層の反対側の側面にそれぞれ接し、前記第２の絶縁膜直上に選択的に設けられた対向する一対の第１の半導体層と、前記第１及び第２の半導体層に設けられたソースドレイン領域と、前記第３の半導体層に設けられたチャネル領域と、前記ソース領域、前記ドレイン領域及び前記包囲型ゲート電極にそれぞれ接続された配線体と、を備え、前記第１、第２及び第３の半導体層が等しい膜厚を有し、且つ前記第３の半導体層の長さと、前記包囲型ゲート電極のゲート電極長あるいは両側壁に設けられたゲート絶縁膜を含む前記包囲型ゲート電極のゲート電極長、とが等しい長さに設けられている本発明の半導体装置によって解決される。 The above-described problems include a semiconductor substrate, a first insulating film provided by being stacked on the semiconductor substrate, a second insulating film provided by being selectively stacked on the first insulating film, a pair of holes which faces the second insulating film is selectively provided on the first insulating Makujika places not provided, the pair of opposing provided to each of the holes directly above A third semiconductor layer having a strained structure made of a semiconductor different from the second semiconductor layer, the two semiconductor layers being provided in contact with two opposing side surfaces between the pair of second semiconductor layers, A gate electrode is provided around the remaining portion of the third semiconductor layer directly above a part of the first insulating film, and the entire periphery has the same gate electrode length and the side surface is vertically aligned. A surrounding gate electrode whose lower side surface is in contact with the hole, and the third half electrode Contact each opposite side of said second semiconductor layer in contact with the body layer, and the pair first semiconductor layer opposite selectively provided immediately above the second insulating film, said first and second A source / drain region provided in the semiconductor layer, a channel region provided in the third semiconductor layer, and wiring bodies respectively connected to the source region, the drain region, and the surrounding gate electrode. The first, second and third semiconductor layers have the same film thickness, and the length of the third semiconductor layer and the gate electrode length of the surrounding gate electrode or gate insulation provided on both side walls This is solved by the semiconductor device of the present invention in which the gate electrode length of the surrounding gate electrode including the film is set to be equal .
以上説明のように本発明によれば、コスト高になるＳＩＭＯＸ法によりＳＯＩ基板を形成することなく、通常の安価な半導体基板を使用して、半導体基板上に絶縁膜を介して歪みＳｉ層を左右から挟んだ２段階のＳｉＧｅ層を有する構造からなる完全空乏型の半導体層を設け、歪みＳｉ層の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、概略ＳｉＧｅ層にソースドレイン領域を設け、概略歪みＳｉ層にチャネル領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、歪みＳｉ層及び２段階のＳｉＧｅ層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型（薄膜）のＳＯＩ構造の半導体層を容易に形成することが可能である。
また下地の絶縁膜の影響のない結晶性が良好な歪みＳｉ層にのみチャネル領域を形成できるため、安定した特性を持つＳＯＩ構造のＭＩＳ電界効果トランジスタを形成することが可能である。
またＳＯＩ基板を横（水平）方向のエピタキシャル成長により形成できるため、ＳＩＭＯＸ法によるＳＯＩ基板の形成では不可能であるＳＯＩ基板の下層に配線層を形成することも可能で、より自由度が高く且つ高集積な配線層を形成することが可能である。
またゲート酸化膜を介して設けられたゲート電極により歪みＳｉ層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
またＳＯＩ構造の半導体層に形成したソースドレイン領域下に放熱用の空孔を設けることにより、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
またＭＩＳ電界効果トランジスタのソースドレイン領域と半導体基板間の容量を、空孔を設けることにより、通常のシリコン酸化膜のＳＯＩ構造に比較し、大幅に低減することが可能である。
また微細な歪みＳｉ層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極）及び放熱用の空孔を微細に形成することも可能である。
また格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。
またゲート電極に多結晶シリコン層（半導体）を形成せずに低抵抗金属層を形成することも可能で、ゲート電極配線の低抵抗化及びゲート電極における空乏層容量を除去できることによる高速化が可能である。
また半導体層と金属層の化合物である、いわゆるメタルソースドレイン領域（サリサイド層）に形成することも可能で、ソースドレイン領域の抵抗を低減することにより高速化を可能にすることもできる。
即ち、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つＭＩＳ電界効果トランジスタを得ることができる。
本発明者は当該技術を、３段階横（水平）方向エピタキシャル成長を利用した、絶縁膜上の包囲型ゲート電極及び空孔付き半導体層（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｗｉｔｈ Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ ａｎｄ Ｃａｖｉｔｙ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造と命名し、ＳＳＵＧＣＯＩＮ（サッグコイン）と略称する。
As described above, according to the present invention, a strained Si layer is formed on a semiconductor substrate via an insulating film using a normal inexpensive semiconductor substrate without forming an SOI substrate by the SIMOX method, which increases costs. A fully depleted semiconductor layer having a structure having two stages of SiGe layers sandwiched from the left and right sides is provided, a surrounding gate electrode is provided around the strained Si layer via a gate oxide film, and a source / drain region is roughly provided in the SiGe layer. Since a MIS field effect transistor having an SOI structure in which a channel region is provided in a substantially strained Si layer can be formed, the junction capacitance of the source / drain region is reduced (substantially zero), the depletion layer capacitance is reduced, the breakdown voltage of the source / drain region is improved, The threshold voltage can be reduced by improving the subthreshold characteristic.
Also, since the thickness of the strained Si layer and the two-stage SiGe layer can be determined by the thickness of the growing silicon nitride film (Si 3 N 4 ), it is fully depleted (thin film) that can be used for manufacturing with large-diameter wafers. It is possible to easily form a semiconductor layer having an SOI structure.
In addition, since the channel region can be formed only in the strained Si layer having good crystallinity without being affected by the underlying insulating film, it is possible to form an MIS field effect transistor having an SOI structure having stable characteristics.
In addition, since the SOI substrate can be formed by epitaxial growth in the horizontal (horizontal) direction, it is possible to form a wiring layer below the SOI substrate, which is impossible with the formation of the SOI substrate by the SIMOX method, and has a higher degree of freedom and a higher degree of freedom. An integrated wiring layer can be formed.
In addition, since the strained Si layer can be surrounded by the gate electrode provided through the gate oxide film, the current path other than the channel can be cut off, and complete channel control is possible. In addition, since the channel can be formed on the two side surfaces in the channel width direction), the channel width can be increased without increasing the area occupied by the surface (upper surface), so that the drive current can be increased.
In addition, by providing holes for heat dissipation under the source / drain regions formed in the semiconductor layer of the SOI structure, the temperature rise due to heat generated by the speedup of the MIS field effect transistor is suppressed, and the speed characteristics at high temperatures are deteriorated. It is also possible to improve.
Further, by providing a hole, the capacitance between the source / drain region of the MIS field effect transistor and the semiconductor substrate can be significantly reduced as compared with the SOI structure of a normal silicon oxide film.
In addition, the MIS field effect transistor components (low and high concentration source / drain regions, gate oxide film and surrounding gate electrode) and heat dissipation holes are finely formed in self-alignment with the fine strained Si layer. It is also possible.
In addition, since a semiconductor layer having a structure in which a Si layer with a small lattice constant is sandwiched between SiGe layers with a large lattice constant from the left and right can be formed, the lattice constant of the strained Si layer can be expanded from the left and right SiGe layers, and the movement of carriers The speed can be increased by increasing the degree.
It is also possible to form a low-resistance metal layer without forming a polycrystalline silicon layer (semiconductor) on the gate electrode, and it is possible to increase the speed by reducing the resistance of the gate electrode wiring and removing the depletion layer capacitance in the gate electrode. It is.
Further, it can be formed in a so-called metal source / drain region (salicide layer) which is a compound of a semiconductor layer and a metal layer, and the speed can be increased by reducing the resistance of the source / drain region.
In other words, MIS field-effect transistors that combine high-speed, high-reliability, high-performance, and high-integration that enable the manufacture of semiconductor integrated circuits that can handle high-speed, large-capacity communications, portable information terminals, various electronic mechanical devices, space-related devices, etc. Can be obtained.
The present inventor has the art, 3 step horizontal (horizontal) using direction epitaxial growth, encircling the gate electrode and the holes with the semiconductor layer on the insulating film (S emiconductor with Su rrounding G ate and C avity O n In sulator) It is named structure and abbreviated as SSUGCOIN.
本願発明は、
（１）Ｓｉ基板上に選択的にＳｉＧｅ層を縦（垂直）方向にエピタキシャル成長させる。
（２）縦（垂直）方向エピタキシャルＳｉＧｅ層の側面の一部から絶縁膜上に横（水平）方向エピタキシャルＳｉＧｅ層を成長させる。（第１段階の横（水平）方向エピタキシャル成長、第１の半導体層）
（３）チャネル部に相当する箇所のＳｉＧｅ層及びその周囲の絶縁膜を除去する開孔部を形成する。
（４）露出したＳｉＧｅ層の側面間に歪みＳｉ層を成長する。（第２段階の横（水平）方向エピタキシャル成長、第３の半導体層）
（５）歪みＳｉ層の周囲にゲート絶縁膜を介して包囲型ゲート電極を平坦に埋め込む。
（６）包囲型ゲート電極に自己整合してＳｉＧｅ層の一部及び直下の絶縁膜を除去する開孔部を形成する。
（７）露出したＳｉＧｅ層及び歪みＳｉ層の側面間に再度ＳｉＧｅ層を成長し、直下部に空孔を形成する。（第３段階の横（水平）方向エピタキシャル成長、第２の半導体層）
（８）包囲型ゲート電極に自己整合してソースドレイン領域を形成する。
等の技術を使用して、
Ｓｉ基板上にシリコン窒化膜が設けられ、シリコン窒化膜上にシリコン酸化膜が選択的に設けられ、シリコン酸化膜上に選択的に、対向する一対の第１の半導体層（ＳｉＧｅ層）が設けられ、第１の半導体層（ＳｉＧｅ層）にそれぞれ１側面を接し、対向する一対の第２の半導体層（ＳｉＧｅ層）が空孔上に設けられ、第２の半導体層（ＳｉＧｅ層）間に２側面を接し、残りの周囲にゲート絶縁膜（ＳｉＯ２）を介してゲート電極（ＷＳｉ）に包囲された、歪み構造の第３の半導体層（歪みＳｉ層）が設けられ、第１及び第２の半導体層（ＳｉＧｅ層）には概略ｎ＋型及びｎ型ソースドレイン領域が設けられ、第３の半導体層（歪みＳｉ層）には概略チャネル領域が設けられ、ｎ＋型ソースドレイン領域及び包囲型ゲート電極（ＷＳｉ）にはＣｕ配線が接続されているＭＩＳ電界効果トランジスタを形成したものである。
The present invention is
(1) An SiGe layer is selectively epitaxially grown in the vertical (vertical) direction on the Si substrate.
(2) A lateral (horizontal) direction epitaxial SiGe layer is grown on a part of the side surface of the longitudinal (vertical) direction epitaxial SiGe layer on the insulating film. (First-stage lateral (horizontal) direction epitaxial growth, first semiconductor layer)
(3) An opening is formed to remove the SiGe layer at the portion corresponding to the channel portion and the surrounding insulating film.
(4) A strained Si layer is grown between the side surfaces of the exposed SiGe layer. (Second-stage lateral (horizontal) direction epitaxial growth, third semiconductor layer)
(5) A surrounding gate electrode is embedded flatly around the strained Si layer via a gate insulating film.
(6) An opening is formed to remove a part of the SiGe layer and the insulating film immediately below the self-aligned gate electrode.
(7) A SiGe layer is grown again between the exposed side surfaces of the SiGe layer and the strained Si layer, and a hole is formed immediately below. (Third stage lateral (horizontal) epitaxial growth, second semiconductor layer)
(8) A source / drain region is formed in self-alignment with the surrounding gate electrode.
Using technology such as
A silicon nitride film is provided on the Si substrate, a silicon oxide film is selectively provided on the silicon nitride film, and a pair of opposing first semiconductor layers (SiGe layers) are selectively provided on the silicon oxide film. A pair of second semiconductor layers (SiGe layers) facing each side of the first semiconductor layer (SiGe layer) and facing each other are provided on the holes, and between the second semiconductor layers (SiGe layers). A third semiconductor layer (strained Si layer) having a strained structure, which is in contact with the two side surfaces and surrounded by the gate electrode (WSi) via a gate insulating film (SiO 2 ), is provided around the remaining side surfaces. The second semiconductor layer (SiGe layer) is provided with approximately n + -type and n-type source / drain regions, the third semiconductor layer (strained Si layer) is provided with approximately channel regions, the n + -type source / drain regions and For enclosed gate electrode (WSi) Is a MIS field effect transistor to which Cu wiring is connected.
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.
Throughout the drawings, the same object is denoted by the same reference numeral. However, the diagonal lines in the side sectional view are shown only on the main insulating film, and the wiring is drawn with a slight back-and-forth displacement, and the horizontal and vertical sizes are accurate to show the main part of the invention. The dimensions are not shown.
図１〜図２０は本発明の半導体装置における第１の実施例で、図１は模式平面図（ただし図面を見やすくするため、配線体は省略している）、図２はチャネル長方向の模式側断面図（ｐ−ｐ矢視断面図）、図３はチャネル幅方向の模式側断面図（ｑ−ｑ矢視断面図）、図４はチャネル幅方向の模式側断面図（ｒ−ｒ矢視断面図）、図５〜図２０は製造方法の工程断面図である。 1 to 20 show a first embodiment of the semiconductor device of the present invention. FIG. 1 is a schematic plan view (however, the wiring body is omitted for easy understanding of the drawing), and FIG. FIG. 3 is a schematic side sectional view in the channel width direction (qq arrow sectional view), and FIG. 4 is a schematic side sectional view in the channel width direction (rr arrow). FIG. 5 to FIG. 20 are process cross-sectional views of the manufacturing method.
図１〜図４はシリコン（Ｓｉ）基板を使用し、３段階横（水平）方向エピタキシャル成長によるＳＳＵＧＣＯＩＮ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、３は１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、４は５０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、５は空孔、６は１０１７ｃｍ−３程度のｐ型の第１段階の横（水平）方向エピタキシャルＳｉＧｅ層（第１の半導体層）、７は１０１７ｃｍ−３程度のｐ型の第２段階の横（水平）方向エピタキシャル歪みＳｉ層（第３の半導体層）、８は１０１７ｃｍ−３程度のｐ型の第３段階の横（水平）方向エピタキシャルＳｉＧｅ層（第２の半導体層）、９は埋め込みシリコン窒化膜（Ｓｉ３Ｎ４）（素子分離領域の一部）、１０は１０２０ｃｍ−３程度のｎ＋型ソース領域、１１は５×１０１７ｃｍ−３程度のｎ型ソース領域、１２は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、１３は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、１４は５ｎｍ程度のゲート酸化膜（ＳｉＯ２）、１５は長さ３５ｎｍ程度、厚さ１００ｎｍ程度の包囲型ゲート電極（ＷＳｉ）、１６は２５ｎｍ程度のサイドウォール（ＳｉＯ２）、１７は４００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１８は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１９は１０ｎｍ程度のバリアメタル（ＴｉＮ）、２０は導電プラグ（Ｗ）、２１は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、２２は１０ｎｍ程度のバリアメタル（ＴａＮ）、２３は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、２４は２０ｎｍ程度のバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、選択的にシリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上には素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）４及びｐ型のＳｉＧｅ層６が設けられ、一対のＳｉＧｅ層６にそれぞれ１側面を接して一対のｐ型のＳｉＧｅ層８が設けられ、一対のＳｉＧｅ層８間にｐ型の歪みＳｉ層７が挟まれている構造からなる半導体層が島状に絶縁分離されて設けられている。一対のＳｉＧｅ層８直下には空孔が設けられ、歪みＳｉ層７の残りの周囲にはゲート酸化膜（ＳｉＯ２）１４を介して包囲型ゲート電極（ＷＳｉ）１５が設けられ、包囲型ゲート電極１５の上面部の側壁にはサイドウォール１６が設けられ、ＳｉＧｅ層８には、概略ｎ型ソースドレイン領域（１１、１２）及びｎ＋型ソースドレイン領域（１０、１３）が設けられ（ＳｉＧｅ層６にもｎ＋型ソースドレイン領域（１０、１３）が設けられている）、ｐ型の歪みＳｉ層７には、概略チャネル領域が設けられており（実際にはｎ型ソースドレイン領域（１１、１２）が若干横方向拡散されている）、ｎ＋型ソースドレイン領域（１０、１３）及び包囲型ゲート電極１５には、それぞれバリアメタル（ＴｉＮ）１９を有する導電プラグ（Ｗ）２０を介してバリアメタル（ＴａＮ）２２を有するＣｕ配線２３が接続されているＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
1 to 4 show a part of a semiconductor integrated circuit including a short-channel N-channel MIS field effect transistor formed in an SSUGCOIN structure using a silicon (Si) substrate by three-step lateral (horizontal) epitaxial growth. 1 is a p-type silicon (Si) substrate of about 10 15 cm −3 , 2 is a silicon nitride film (Si 3 N 4 ) of about 100 nm, 3 is a silicon oxide film (SiO 2 ) of about 100 nm, and 4 is 50 nm Silicon nitride film (Si 3 N 4 ) in the element isolation region of about 5 is a hole, 6 is a p-type first-stage lateral (horizontal) epitaxial SiGe layer (first semiconductor) of about 10 17 cm −3 layer), 7 10 17 cm -3 of about p-type second stage of lateral (horizontal) direction epitaxial strained Si layer (third semiconductor layer), 8 10 17 cm - 3 about the p-type third phase of lateral (horizontal) direction the epitaxial SiGe layer (second semiconductor layer), 9 buried silicon nitride film (Si 3 N 4) (part of the element isolation region) 10 10 N + type source region of about 20 cm −3 , 11 is an n type source region of about 5 × 10 17 cm −3 , 12 is an n type drain region of about 5 × 10 17 cm −3 , and 13 is 10 20 cm −. N + type drain region of about 3 , 14 is a gate oxide film (SiO 2 ) of about 5 nm, 15 is a surrounding gate electrode (WSi) of about 35 nm in length and about 100 nm in thickness, 16 is a sidewall (about 25 nm) SiO 2), 17 is 400nm approximately phosphosilicate glass (PSG) film, 18 20 nm about the silicon nitride film (Si 3 N 4), 19 is 10nm approximately barrier metal (TiN), 20 is Electrical plug (W), 21 is about 500 nm interlayer insulating film (SiOC), 22 is about 10 nm barrier metal (TaN), 23 is about 500 nm Cu wiring (including Cu seed layer), 24 is about 20 nm barrier insulation The membrane is shown.
In the figure, a silicon nitride film (Si 3 N 4 ) 2 is provided on a p-
したがって、コスト高になるＳＩＭＯＸ法によりＳＯＩ基板を形成することなく、通常の安価な半導体基板を使用して、半導体基板上に絶縁膜を介して歪みＳｉ層を左右から挟んだ２段階のＳｉＧｅ層を有する構造からなる完全空乏型の半導体層を設け、歪みＳｉ層の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、概略ＳｉＧｅ層にソースドレイン領域を設け、概略歪みＳｉ層にチャネル領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、歪みＳｉ層及び２段階のＳｉＧｅ層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型（薄膜）のＳＯＩ構造の半導体層を容易に形成することが可能である。
また下地の絶縁膜の影響のない結晶性が良好な歪みＳｉ層にのみチャネル領域を形成できるため、安定した特性を持つＳＯＩ構造のＭＩＳ電界効果トランジスタを形成することが可能である。
また図示してはいないが、ＳＯＩ基板を横（水平）方向のエピタキシャル成長により形成できるため、ＳＩＭＯＸ法によるＳＯＩ基板の形成では不可能であるＳＯＩ基板の下層に配線層を形成することも可能で、より自由度が高く且つ高集積な配線層を形成することが可能である。
またゲート酸化膜を介して設けられたゲート電極により歪みＳｉ層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
またＳＯＩ構造の半導体層に形成したソースドレイン領域下に放熱用の空孔を設けることにより、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
またＭＩＳ電界効果トランジスタのソースドレイン領域と半導体基板間の容量を、空孔を設けることにより、通常のシリコン酸化膜のＳＯＩ構造に比較し、大幅に低減することが可能である。
また微細な歪みＳｉ層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極）及び放熱用の空孔を微細に形成することも可能である。
また格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。
即ち、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つＭＩＳ電界効果トランジスタを得ることができる。
Therefore, a two-step SiGe layer in which a strained Si layer is sandwiched from the left and right sides of an insulating film on a semiconductor substrate by using a normal inexpensive semiconductor substrate without forming an SOI substrate by the SIMOX method, which increases costs A fully-depleted semiconductor layer having a structure including: a surrounding gate electrode through a gate oxide film around a strained Si layer; a source / drain region in a roughly SiGe layer; and a channel region in a roughly strained Si layer The MIS field effect transistor having the SOI structure can be formed, so that the threshold voltage can be reduced by reducing the junction capacitance of the source / drain region (substantially zero), reducing the depletion layer capacitance, improving the breakdown voltage of the source / drain region, and improving the subthreshold characteristics. Can be reduced.
Also, since the thickness of the strained Si layer and the two-stage SiGe layer can be determined by the thickness of the growing silicon nitride film (Si 3 N 4 ), it is fully depleted (thin film) that can be used for manufacturing with large-diameter wafers. It is possible to easily form a semiconductor layer having an SOI structure.
In addition, since the channel region can be formed only in the strained Si layer having good crystallinity without being affected by the underlying insulating film, it is possible to form an MIS field effect transistor having an SOI structure having stable characteristics.
Although not shown, since the SOI substrate can be formed by epitaxial growth in the horizontal (horizontal) direction, it is possible to form a wiring layer under the SOI substrate, which is impossible with the formation of the SOI substrate by the SIMOX method. It is possible to form a highly integrated wiring layer with a higher degree of freedom.
In addition, since the strained Si layer can be surrounded by the gate electrode provided through the gate oxide film, the current path other than the channel can be cut off, and complete channel control is possible. In addition, since the channel can be formed on the two side surfaces in the channel width direction), the channel width can be increased without increasing the area occupied by the surface (upper surface), so that the drive current can be increased.
In addition, by providing holes for heat dissipation under the source / drain regions formed in the semiconductor layer of the SOI structure, the temperature rise due to heat generated by the speedup of the MIS field effect transistor is suppressed, and the speed characteristics at high temperatures are deteriorated. It is also possible to improve.
Further, by providing a hole, the capacitance between the source / drain region of the MIS field effect transistor and the semiconductor substrate can be significantly reduced as compared with the SOI structure of a normal silicon oxide film.
In addition, the MIS field effect transistor components (low and high concentration source / drain regions, gate oxide film and surrounding gate electrode) and heat dissipation holes are finely formed in self-alignment with the fine strained Si layer. It is also possible.
In addition, since a semiconductor layer having a structure in which a Si layer with a small lattice constant is sandwiched between SiGe layers with a large lattice constant from the left and right can be formed, the lattice constant of the strained Si layer can be expanded from the left and right SiGe layers, and the movement of carriers The speed can be increased by increasing the degree.
In other words, MIS field-effect transistors that combine high-speed, high-reliability, high-performance, and high-integration that enable the manufacture of semiconductor integrated circuits that can handle high-speed, large-capacity communications, portable information terminals, various electronic mechanical devices, space-related devices, etc. Can be obtained.
次いで本発明に係る半導体装置における第１の実施例の製造方法について図２〜図２０を参照して説明する。チャネル長方向を示す図面（ｐ−ｐ矢視断面図）を用いて説明するが、主要な工程においてはチャネル幅方向を示す図面（ｑ−ｑ矢視断面図又はｒ−ｒ矢視断面図）も適宜追加して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。 Next, the manufacturing method of the first embodiment of the semiconductor device according to the present invention will be described with reference to FIGS. The drawing will be described with reference to the drawing showing the channel length direction (pp arrow sectional view), but in the main process, the channel width direction drawing (qq arrow sectional view or rr arrow sectional view). Are also described as appropriate. However, only the manufacturing method related to the formation of the semiconductor device of the present invention is described here, and the description of the manufacturing method related to the formation of various elements (other transistors, resistors, capacitors, etc.) mounted on general semiconductor integrated circuits is omitted. To do.
図５（チャネル長方向（ｐ−ｐ矢視断面図））
化学気相成長により、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２を１００ｎｍ程度成長する。次いで化学気相成長により、１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３を成長する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）４を５０ｎｍ程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４、シリコン酸化膜（ＳｉＯ２）３及びシリコン窒化膜（Ｓｉ３Ｎ４）２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
Fig. 5 (Channel length direction (pp arrow cross-sectional view))
A silicon nitride film (Si 3 N 4 ) 2 is grown on the p-
図６（チャネル長方向（ｐ−ｐ矢視断面図））
次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２３（Ｇｅ濃度３０％程度）を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ 以後ＣＭＰと略称）し、シリコン窒化膜（Ｓｉ３Ｎ４）４の平坦面より突出したｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２５を平坦化する。次いで選択化学気相成長法により５０ｎｍ程度のタングステン膜２６を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
FIG. 6 (channel length direction (pp arrow cross-sectional view))
Next, a p-type longitudinal (vertical) epitaxial SiGe layer 23 (Ge concentration of about 30%) is grown on the exposed p-
図７（チャネル長方向（ｐ−ｐ矢視断面図））
次いで露出したｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２５の側面にｐ型の横（水平）方向エピタキシャルＳｉＧｅ層６（Ｇｅ濃度３０％程度、第１段階の横（水平）方向エピタキシャル成長、第１の半導体層）を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）４の開孔部を埋め込む。ここで残されたシリコン窒化膜（Ｓｉ３Ｎ４）４は素子分離領域となる。
Fig. 7 (channel length direction (pp cross-sectional view))
Next, on the side surface of the exposed p-type longitudinal (vertical)
図８（チャネル長方向（ｐ−ｐ矢視断面図））
次いでｐ型の横（水平）方向エピタキシャルＳｉＧｅ層６の表面を９００℃程度で酸化し、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）（図示せず）を成長する。次いで熱酸化したシリコン酸化膜（ＳｉＯ２）（図示せず）及びシリコン窒化膜（Ｓｉ３Ｎ４）４をマスク層として、タングステン膜２６及びｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２５を順次異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、６０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）９を成長する。次いでシリコン窒化膜（Ｓｉ３Ｎ４）４及びＳｉＧｅ層６の平坦面上のシリコン酸化膜（ＳｉＯ２）９及び熱酸化したシリコン酸化膜（ＳｉＯ２）（図示せず）を化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）９を開孔部に平坦に埋め込む。（この領域も素子分離領域の一部となる。）
FIG. 8 (channel length direction (pp cross-sectional view))
Next, the surface of the p-type lateral (horizontal)
図９（チャネル長方向（ｐ−ｐ矢視断面図））及び図１０（チャネル幅方向（ｑ−ｑ矢視断面図））
次いで化学気相成長により、１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２７を成長する。
9 (channel length direction (pp arrow sectional view)) and FIG. 10 (channel width direction (qq arrow sectional view))
Next, a silicon oxide film (SiO 2 ) 27 of about 100 nm is grown by chemical vapor deposition.
図１１（チャネル長方向（ｐ−ｐ矢視断面図））及び図１２（チャネル幅方向（ｑ−ｑ矢視断面図））
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）２７、ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層６、シリコン窒化膜（Ｓｉ３Ｎ４）４及びシリコン酸化膜（ＳｉＯ２）３を選択的に順次異方性ドライエッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）２の一部を露出する開孔部を形成する。この際シリコン窒化膜（Ｓｉ３Ｎ４）２がエッチングのストッパー膜となる。次いでレジスト（図示せず）を除去する。（図１２における破線は、紙面の奥のＳｉＧｅ層６を示している。）
FIG. 11 (channel length direction (pp arrow sectional view)) and FIG. 12 (channel width direction (qq arrow sectional view))
Next, using a normal lithography technique by an exposure drawing apparatus, using a resist (not shown) as a mask layer, a silicon oxide film (SiO 2 ) 27, a p-type lateral (horizontal)
図１３（チャネル長方向（ｐ−ｐ矢視断面図））及び図１４（チャネル幅方向（ｑ−ｑ矢視断面図））
次いで露出したｐ型の横（水平）方向エピタキシャルＳｉＧｅ層６の側面間にｐ型の横（水平）方向エピタキシャル歪みＳｉ層７を成長し、下部に空孔を有する歪みＳｉ層７（第２段階の横（水平）方向エピタキシャル成長、第３の半導体層）を形成する。（この際、空孔直上は下地の影響が全くない単結晶シリコン層となる。）次いで露出している歪みＳｉ層７の全周囲を酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１４を成長する。次いで歪みＳｉ層７に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、ゲート酸化膜（ＳｉＯ２）１４の全周囲を含む全面に、開孔部を完全に埋め込むように１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）２７上に成長したタングステンシリサイド膜（ＷＳｉ）を除去し、平坦化する。こうして開孔部に平坦に埋め込まれた包囲型ゲート電極（ＷＳｉ）１５が形成される。
13 (channel length direction (pp arrow sectional view)) and FIG. 14 (channel width direction (qq arrow sectional view))
Subsequently, a p-type lateral (horizontal) epitaxial
図１５（チャネル長方向（ｐ−ｐ矢視断面図））及び図１６（チャネル幅方向（ｒ−ｒ矢視断面図））
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）２７、ＳｉＧｅ層６及びシリコン酸化膜（ＳｉＯ２）３を選択的に順次異方性ドライエッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）２の一部を露出する開孔部を形成する。この際シリコン窒化膜（Ｓｉ３Ｎ４）２がエッチングのストッパー膜となる。次いでレジスト（図示せず）を除去する。（図１６における破線は、紙面の奥のＳｉＧｅ層６を示している。）
15 (channel length direction (pp arrow cross-sectional view)) and FIG. 16 (channel width direction (rr arrow cross-sectional view))
Next, using a normal lithography technique by an exposure drawing apparatus, the silicon oxide film (SiO 2 ) 27, the
図１７（チャネル長方向（ｐ−ｐ矢視断面図））及び図１８（チャネル幅方向（ｒ−ｒ矢視断面図））
次いで露出したＳｉＧｅ層６及び歪みＳｉ層７の側面間にｐ型の横（水平）方向エピタキシャルＳｉＧｅ層８を成長し、下部に空孔５を有するＳｉＧｅ層８（第３段階の横（水平）方向エピタキシャル成長、第２の半導体層）を形成する。
FIG. 17 (channel length direction (pp arrow sectional view)) and FIG. 18 (channel width direction (rr arrow sectional view))
Next, a p-type lateral (horizontal)
図１９（チャネル長方向（ｐ−ｐ矢視断面図））
次いでシリコン酸化膜（ＳｉＯ２）２７をエッチング除去する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで包囲型ゲート電極（ＷＳｉ）１５をマスク層として、ｎ型ソースドレイン領域（１１、１２）形成用の燐のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで化学気相成長により、２５ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、包囲型ゲート電極（ＷＳｉ）１５の上面部の側壁にのみサイドウォール（ＳｉＯ２）１６を形成する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）１６及び包囲型ゲート電極（ＷＳｉ）１５をマスク層として、ｎ＋型ソースドレイン領域（１０、１３）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、ｎ型ソースドレイン領域（１１、１２）及びｎ＋型ソースドレイン領域（１０、１３）を形成する。
FIG. 19 (channel length direction (pp cross-sectional view))
Next, the silicon oxide film (SiO 2 ) 27 is removed by etching. Next, a silicon oxide film (SiO 2 , not shown) for ion implantation of about 5 nm is grown by chemical vapor deposition. Next, phosphorus ions for forming the n-type source / drain regions (11, 12) are implanted using the surrounding gate electrode (WSi) 15 as a mask layer. Next, the silicon oxide film (SiO 2 , not shown) for ion implantation is removed by etching. Next, a silicon oxide film (SiO 2 ) of about 25 nm is grown by chemical vapor deposition. Next, the whole surface is subjected to anisotropic dry etching to form a side wall (SiO 2 ) 16 only on the side wall of the upper surface of the surrounding gate electrode (WSi) 15. Next, a silicon oxide film (SiO 2 , not shown) for ion implantation of about 5 nm is grown by chemical vapor deposition. Next, arsenic ions are implanted to form n + -type source / drain regions (10, 13) using the sidewall (SiO 2 ) 16 and the surrounding gate electrode (WSi) 15 as mask layers. Next, the silicon oxide film (SiO 2 , not shown) for ion implantation is removed by etching. Then annealing is performed by RTP (R apid T hermal P rocessing ) method to form n-type source drain region (11, 12) and n + -type source and drain regions (10, 13).
図２０（チャネル長方向（ｐ−ｐ矢視断面図））
次いで化学気相成長により、４００ｎｍ程度のＰＳＧ膜１７を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１８を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１８及びＰＳＧ膜１７を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ１９を成長する。次いで化学気相成長により、タングステン（Ｗ）２０を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１９を有する導電プラグ（Ｗ）２０を形成する。
FIG. 20 (channel length direction (pp arrow sectional view))
Next, a
図２（チャネル長方向（ｐ−ｐ矢視断面図））、図３（チャネル幅方向（ｑ−ｑ矢視断面図））及び図４（チャネル幅方向（ｒ−ｒ矢視断面図））
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）２１を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）２１を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１８がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２２を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２２を有するＣｕ配線２３を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２４を成長し、本願発明の３段階横（水平）方向エピタキシャル成長によるＳＳＵＧＣＯＩＮ構造のＮチャネルのＭＩＳ電界効果トランジスタを完成する。
2 (channel length direction (pp arrow sectional view)), FIG. 3 (channel width direction (qq arrow sectional view)) and FIG. 4 (channel width direction (rr arrow sectional view))
Next, an interlayer insulating film (SiOC) 21 of about 500 nm is grown by chemical vapor deposition. Next, using an ordinary lithography technique using an exposure drawing apparatus, the interlayer insulating film (SiOC) 21 is anisotropically dry etched using a resist (not shown) as a mask layer to form an opening. (At this time, the silicon nitride film (Si 3 N 4 ) 18 becomes an etching stopper film.) Next, the resist (not shown) is removed. Next, a barrier metal (TaN) 22 of about 10 nm is grown by chemical vapor deposition. Next, a Cu seed layer is grown by sputtering. Next, Cu of about 500 nm is grown by electrolytic plating. Next, chemical mechanical polishing (CMP) is performed, Cu is embedded in the opening portion flatly, and a
図２１は本発明の半導体装置における第２の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、３段階横（水平）方向エピタキシャル成長によるＳＳＵＧＣＯＩＮ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜５、７〜２４は図２と同じ物を示している。
同図においては、ＳｉＧｅ層６がすべてＳｉＧｅ層８で置き換わり、ソースドレイン領域の直下すべてに空孔が形成されていること以外は図２とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、より広い空孔を形成できるため、放熱性に優れ、またソースドレイン領域と半導体基板間の容量をさらに低減できるため、より高速化が可能である。
FIG. 21 is a schematic cross-sectional side view of a second embodiment of the semiconductor device of the present invention. A short-channel N-channel MIS formed in an SSUGCOIN structure by using a silicon (Si) substrate and performing three-step lateral (horizontal) epitaxial growth. 2 shows a part of a semiconductor integrated circuit including a field effect transistor, and
In the figure, an N-channel MIS field effect transistor having substantially the same structure as that of FIG. 2 is formed except that the
In this embodiment, the same effect as in the first embodiment can be obtained, and a wider hole can be formed. Therefore, heat dissipation is excellent, and the capacitance between the source / drain region and the semiconductor substrate can be further reduced. Higher speed is possible.
図２２は本発明の半導体装置における第３の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、３段階横（水平）方向エピタキシャル成長によるＳＳＵＧＣＯＩＮ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜５、９〜２４は図２と同じ物を、２８はｐ型の横（水平）方向エピタキシャルＳｉ層（第１段階の横（水平）方向エピタキシャル成長、第１の半導体層）、２９はｐ型の横（水平）方向エピタキシャルＳｉ層（第２段階の横（水平）方向エピタキシャル成長、第３の半導体層）、３０はｐ型の横（水平）方向エピタキシャルＳｉ層（第３段階の横（水平）方向エピタキシャル成長、第２の半導体層）を示している。
同図においては、ＳｉＧｅ層６、歪みＳｉ層７及びＳｉＧｅ層８の替りにすべてＳｉ層で形成されていること以外は図２とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においては歪み構造の半導体層を形成していないため、キャリアの移動度を増加させることはできないが、それ以外は第１の実施例と同様の効果を得ることができる。
FIG. 22 is a schematic cross-sectional side view of a third embodiment of the semiconductor device of the present invention. A short-channel N-channel MIS formed in an SSUGCOIN structure by using a silicon (Si) substrate and performing three-step lateral (horizontal) epitaxial growth. 2 shows a part of a semiconductor integrated circuit including a field effect transistor, in which 1 to 5 and 9 to 24 are the same as those in FIG. 2, and 28 is a p-type lateral (horizontal) direction epitaxial Si layer (first stage lateral). (Horizontal) direction epitaxial growth, first semiconductor layer), 29 is p-type lateral (horizontal) direction epitaxial Si layer (second-stage lateral (horizontal) direction epitaxial growth, third semiconductor layer), 30 is p-type A lateral (horizontal) direction epitaxial Si layer (third-stage lateral (horizontal) direction epitaxial growth, second semiconductor layer) is shown.
In the figure, an N-channel MIS field effect transistor having substantially the same structure as that of FIG. 2 is formed except that the
In this embodiment, since a semiconductor layer having a strained structure is not formed, the mobility of carriers cannot be increased, but other than that, the same effects as in the first embodiment can be obtained.
図２３は本発明の半導体装置における第４の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、３段階横（水平）方向エピタキシャル成長によるＳＳＵＧＣＯＩＮ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜２４は図２と同じ物を、３１はゲート電極（ＣｏＳｉ２／ＷＳｉ）、３２はサリサイド層（ＣｏＳｉ２）を示している。
同図においては、包囲型ゲート電極の上面部が（ＣｏＳｉ２／ＷＳｉ）ゲート電極、それ以外の側面部及び下面部がＷＳｉゲート電極に形成されていること及びメタルソースドレインとなるサリサイド層（ＣｏＳｉ２）が形成されていること以外は図２とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、ソースドレイン領域の抵抗を低減できるため、より高速化が可能である。
FIG. 23 is a schematic sectional side view of the fourth embodiment of the semiconductor device of the present invention. A short-channel N-channel MIS formed in a SSUGCOIN structure by using a silicon (Si) substrate and performing three-stage lateral (horizontal) epitaxial growth. 1 shows a part of a semiconductor integrated circuit including a field effect transistor, wherein 1 to 24 are the same as those in FIG. 2, 31 is a gate electrode (CoSi 2 / WSi), and 32 is a salicide layer (CoSi 2 ). .
In the figure, the upper surface portion of the surrounding gate electrode is formed as a (CoSi 2 / WSi) gate electrode, the other side surface portion and the lower surface portion are formed as a WSi gate electrode, and a salicide layer (CoSi) serving as a metal source drain. 2 ), an N-channel MIS field effect transistor having substantially the same structure as that of FIG. 2 is formed.
In this embodiment, the same effect as in the first embodiment can be obtained, and the manufacturing method is somewhat complicated. However, since the resistance of the source / drain region can be reduced, higher speed can be achieved.
図２４は本発明の半導体装置における第５の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、３段階横（水平）方向エピタキシャル成長によるＳＳＵＧＣＯＩＮ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜１４、１６〜２４は図２と同じ物を、３３はバリアメタル（ＴｉＮ）、３４はゲート電極（Ａｌ）、３５は燐珪酸ガラス（ＰＳＧ）膜を示している。
同図においては、燐珪酸ガラス（ＰＳＧ）膜が２層に形成されていること、ゲート電極がバリアメタル（ＴｉＮ）を有する低抵抗のＡｌにより形成されていること（いわゆるダマシンプロセスにより形成）以外は図２とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、低抵抗のＡｌによりゲート電極の抵抗を低減できるため、より高速化が可能である。
FIG. 24 is a schematic cross-sectional side view of a fifth embodiment of the semiconductor device of the present invention. A short-channel N-channel MIS formed in an SSUGCOIN structure by using a silicon (Si) substrate and performing three-stage lateral (horizontal) epitaxial growth. 2 shows a part of a semiconductor integrated circuit including a field effect transistor, wherein 1 to 14 and 16 to 24 are the same as those in FIG. 2, 33 is a barrier metal (TiN), 34 is a gate electrode (Al), and 35 is phosphorus. A silicate glass (PSG) film is shown.
In the figure, except that the phosphosilicate glass (PSG) film is formed in two layers and the gate electrode is formed of low resistance Al having a barrier metal (TiN) (formed by a so-called damascene process). Is formed with an N-channel MIS field effect transistor having substantially the same structure as in FIG.
In this embodiment, the same effect as in the first embodiment can be obtained, and the manufacturing method is somewhat complicated. However, the resistance of the gate electrode can be reduced by low resistance Al, so that the speed can be further increased. .
図２５〜図３５は本発明の半導体装置における第６の実施例で、図２５はチャネル長方向の模式側断面図（ｐ−ｐ矢視断面図）、図２６〜図３５は製造方法の工程断面図である。 25 to 35 show a sixth embodiment of the semiconductor device of the present invention. FIG. 25 is a schematic side sectional view (pp sectional view) in the channel length direction, and FIGS. 26 to 35 are steps of the manufacturing method. It is sectional drawing.
図２５はシリコン（Ｓｉ）基板を使用し、３段階横（水平）方向エピタキシャル成長によるＳＳＵＧＣＯＩＮ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜１３、１５〜２４は図２と同じ物を、３６はゲート酸化膜（ＨｆＯ２）、３７はｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層（第４の半導体層）を示している。
同図においては、ＳＯＩ構造の半導体層（歪みＳｉ層７を挟んだＳｉＧｅ層８及びＳｉＧｅ６）がより薄膜に形成されていること、ＳｉＧｅ層８及びＳｉＧｅ６の上面上に縦（垂直）方向エピタキシャルＳｉＧｅ層３７（第４の半導体層）が形成されていること及び包囲型ゲート電極の上面の頭部を除き、包囲型ゲート電極を包囲するようにゲート酸化膜（ＨｆＯ２）が形成されていること以外は図２とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においては第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、チャネル領域をより薄膜化させた歪みＳｉ層で形成できるため、電子の散乱を抑制することが可能で、キャリアの移動度を向上させることにより、さらなる高速化が可能である。
FIG. 25 shows a part of a semiconductor integrated circuit including a short-channel N-channel MIS field effect transistor formed in a SSUGCOIN structure using a silicon (Si) substrate by three-stage lateral (horizontal) epitaxial growth. 13 and 15 to 24 are the same as in FIG. 2, 36 is a gate oxide film (HfO 2 ), and 37 is a p-type longitudinal (vertical) direction epitaxial SiGe layer (fourth semiconductor layer).
In the figure, the SOI structure semiconductor layers (
In this embodiment, the same effects as in the first embodiment can be obtained, and the manufacturing method is somewhat complicated. However, since the channel region can be formed of a strained Si layer with a thinner film, the scattering of electrons is suppressed. It is possible to increase the speed of the carrier by improving the carrier mobility.
次いで本発明に係る半導体装置における第６の実施例の製造方法について図２６〜図３５及び図２５を参照して説明する。チャネル長方向を示す図面（ｐ−ｐ矢視断面図）を用いて説明するが、主要な工程においてはチャネル幅方向を示す図面（ｑ−ｑ矢視断面図又はｒ−ｒ矢視断面図）も適宜追加して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
第１の実施例に示される図５〜図１２の工程（ただしシリコン窒化膜（Ｓｉ３Ｎ４）４及びＳｉＧｅ層６の膜厚は３０ｎｍ程度）をおこなった後、図２６及び図２７の工程をおこなう。
Next, a manufacturing method of the sixth embodiment in the semiconductor device according to the present invention will be described with reference to FIGS. The drawing will be described with reference to the drawing showing the channel length direction (pp arrow sectional view), but in the main process, the channel width direction drawing (qq arrow sectional view or rr arrow sectional view). Are also described as appropriate. However, here, only the manufacturing method related to the formation of the semiconductor device of the present invention is described, and the description of the manufacturing method related to the formation of various elements (other transistors, resistors, capacitors, etc.) mounted on a general semiconductor integrated circuit is omitted. To do.
5 to 12 shown in the first embodiment (however, the thickness of the silicon nitride film (Si 3 N 4 ) 4 and the
図２６（チャネル長方向（ｐ−ｐ矢視断面図））及び図２７（チャネル幅方向（ｑ−ｑ矢視断面図））
次いで露出したｐ型の横（水平）方向エピタキシャルＳｉＧｅ層６（第１段階の横（水平）方向エピタキシャル成長、第１の半導体層）の側面間にｐ型の横（水平）方向エピタキシャル歪みＳｉ層７を成長し、下部に空孔を有する歪みＳｉ層７（第２段階の横（水平）方向エピタキシャル成長、第３の半導体層）を形成する。（この際、空孔直上は下地の影響が全くない単結晶シリコン層となる。）次いで露出している歪みＳｉ層７の全周囲を含む全面に５ｎｍ程度のゲート酸化膜（ＨｆＯ２）３６を成長する。次いで歪みＳｉ層７に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、ゲート酸化膜（ＨｆＯ２）３６の全周囲を含む全面に、開孔部を完全に埋め込むように１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）２７上に成長したタングステンシリサイド膜（ＷＳｉ）及びゲート酸化膜（ＨｆＯ２）３６を除去し、平坦化する。こうして開孔部に平坦に埋め込まれた包囲型ゲート電極（ＷＳｉ）１５が形成される。
FIG. 26 (channel length direction (pp arrow sectional view)) and FIG. 27 (channel width direction (qq arrow sectional view))
Next, between the side surfaces of the exposed p-type lateral (horizontal) epitaxial SiGe layer 6 (first-stage lateral (horizontal) epitaxial growth, first semiconductor layer), a p-type lateral (horizontal) epitaxial
図２８（チャネル長方向（ｐ−ｐ矢視断面図））及び図２９（チャネル幅方向（ｒ−ｒ矢視断面図））
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）２７、ＳｉＧｅ層６及びシリコン酸化膜（ＳｉＯ２）３を選択的に順次異方性ドライエッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）２の一部を露出する開孔部を形成する。この際シリコン窒化膜（Ｓｉ３Ｎ４）２がエッチングのストッパー膜となる。次いでレジスト（図示せず）を除去する。（図２９における破線は、紙面の奥のＳｉＧｅ層６を示している。）
28 (channel length direction (pp arrow sectional view)) and FIG. 29 (channel width direction (rr arrow sectional view))
Next, using a normal lithography technique by an exposure drawing apparatus, the silicon oxide film (SiO 2 ) 27, the
図３０（チャネル長方向（ｐ−ｐ矢視断面図））及び図３１（チャネル幅方向（ｒ−ｒ矢視断面図））
次いで露出したＳｉＧｅ層６及び歪みＳｉ層７の側面間にｐ型の横（水平）方向エピタキシャルＳｉＧｅ層８を成長し、下部に空孔５を有するＳｉＧｅ層８（第３段階の横（水平）方向エピタキシャル成長、第２の半導体層）を形成する。
30 (channel length direction (pp cross-sectional view)) and FIG. 31 (channel width direction (rr cross-sectional view))
Next, a p-type lateral (horizontal)
図３２（チャネル長方向（ｐ−ｐ矢視断面図））及び図３３（チャネル幅方向（ｒ−ｒ矢視断面図））
次いでシリコン酸化膜（ＳｉＯ２）２７をエッチング除去する。次いで露出したＳｉＧｅ層６及びＳｉＧｅ層８上に２０ｎｍ程度のｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層３７（Ｇｅ濃度３０％程度、第４の半導体層）を成長する。
FIG. 32 (channel length direction (pp arrow sectional view)) and FIG. 33 (channel width direction (rr arrow sectional view))
Next, the silicon oxide film (SiO 2 ) 27 is removed by etching. Next, a p-type vertical (vertical) direction epitaxial SiGe layer 37 (Ge concentration: about 30%, fourth semiconductor layer) of about 20 nm is grown on the exposed
図３４（チャネル長方向（ｐ−ｐ矢視断面図））
次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで包囲型ゲート電極（ＷＳｉ）１５をマスク層として、ｎ型ソースドレイン領域（１１、１２）形成用の燐のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで化学気相成長により、２５ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、包囲型ゲート電極（ＷＳｉ）１５の上面部の側壁にのみサイドウォール（ＳｉＯ２）１６を形成する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）１６及び包囲型ゲート電極（ＷＳｉ）１５をマスク層として、ｎ＋型ソースドレイン領域（１０、１３）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ法によりアニールをおこない、ｎ型ソースドレイン領域（１１、１２）及びｎ＋型ソースドレイン領域（１０、１３）を形成する。
FIG. 34 (channel length direction (pp arrow sectional view))
Next, a silicon oxide film (SiO 2 , not shown) for ion implantation of about 5 nm is grown by chemical vapor deposition. Next, phosphorus ions for forming the n-type source / drain regions (11, 12) are implanted using the surrounding gate electrode (WSi) 15 as a mask layer. Next, the silicon oxide film (SiO 2 , not shown) for ion implantation is removed by etching. Next, a silicon oxide film (SiO 2 ) of about 25 nm is grown by chemical vapor deposition. Next, the whole surface is subjected to anisotropic dry etching to form a side wall (SiO 2 ) 16 only on the side wall of the upper surface of the surrounding gate electrode (WSi) 15. Next, a silicon oxide film (SiO 2 , not shown) for ion implantation of about 5 nm is grown by chemical vapor deposition. Next, arsenic ions are implanted to form n + -type source / drain regions (10, 13) using the sidewall (SiO 2 ) 16 and the surrounding gate electrode (WSi) 15 as mask layers. Next, the silicon oxide film (SiO 2 , not shown) for ion implantation is removed by etching. Next, annealing is performed by the RTP method to form n-type source / drain regions (11, 12) and n + -type source / drain regions (10, 13).
図３５（チャネル長方向（ｐ−ｐ矢視断面図））
次いで化学気相成長により、４００ｎｍ程度のＰＳＧ膜１７を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１８を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１８及びＰＳＧ膜１７を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ１９を成長する。次いで化学気相成長により、タングステン（Ｗ）２０を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１９を有する導電プラグ（Ｗ）２０を形成する。
FIG. 35 (channel length direction (pp cross-sectional view))
Next, a
図２５（チャネル長方向（ｐ−ｐ矢視断面図））
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）２１を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）２１を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１８がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２２を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２２を有するＣｕ配線２３を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２４を成長し、本願発明の３段階横（水平）方向エピタキシャル成長によるＳＳＵＧＣＯＩＮ構造のＮチャネルのＭＩＳ電界効果トランジスタを完成する。
FIG. 25 (channel length direction (pp cross-sectional view))
Next, an interlayer insulating film (SiOC) 21 of about 500 nm is grown by chemical vapor deposition. Next, using an ordinary lithography technique using an exposure drawing apparatus, the interlayer insulating film (SiOC) 21 is anisotropically dry etched using a resist (not shown) as a mask layer to form an opening. (At this time, the silicon nitride film (Si 3 N 4 ) 18 becomes an etching stopper film.) Next, the resist (not shown) is removed. Next, a barrier metal (TaN) 22 of about 10 nm is grown by chemical vapor deposition. Next, a Cu seed layer is grown by sputtering. Next, Cu of about 500 nm is grown by electrolytic plating. Next, chemical mechanical polishing (CMP) is performed, Cu is embedded in the opening portion flatly, and a
上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
上記実施例のすべては、ＮチャネルのＭＩＳ電界効果トランジスタを形成する場合について記載しているが、ＰチャネルのＭＩＳ電界効果トランジスタを形成してもよいし、Ｎチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが共存するＣＭＯＳを形成しても本願発明は成立する。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
In the above embodiment, chemical vapor deposition is used when growing the semiconductor layer. However, the present invention is not limited to this, and molecular beam epitaxy (MBE) or metal organic chemical vapor deposition (MOCVD) is also used. Alternatively, atomic layer crystal growth (ALE) or any other crystal growth method may be used.
All of the above embodiments describe the case of forming an N-channel MIS field effect transistor. However, a P-channel MIS field effect transistor may be formed, or an N-channel and a P-channel MIS field effect transistor may be formed. Even if a CMOS coexisting with each other is formed, the present invention is established.
The gate electrode, the gate oxide film, the barrier metal, the conductive plug, the wiring, the insulating film, and the like are not limited to the above embodiments, and any material may be used as long as it has the same characteristics.
In addition, although all of the above embodiments describe the case where an enhancement type MIS field effect transistor is formed, a depletion type MIS field effect transistor may be formed. In this case, an epitaxial semiconductor layer having the opposite conductivity type is grown, or an epitaxial semiconductor layer having a similar structure is formed by growing an epitaxial semiconductor layer and then ion-implanting an impurity of the opposite conductivity type to convert the conductivity type. A MIS field effect transistor may be formed.
本願発明は、特に極めて高速で、高信頼且つ高集積なＭＩＳ電界効果トランジスタを目指したものではあるが、高速に限らず、ＭＩＳ電界効果トランジスタを搭載するすべての半導体集積回路に利用することは可能である。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ、液晶用のＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）等に利用できる可能性がある。
The present invention is aimed at a MIS field effect transistor that is extremely fast, highly reliable, and highly integrated. However, the present invention is not limited to a high speed and can be used for all semiconductor integrated circuits equipped with a MIS field effect transistor. It is.
Moreover, it can be used not only as a semiconductor integrated circuit but also as a single individual semiconductor element.
The MIS field-effect transistor as well, may be available other field effect transistors, such as a liquid crystal for a TFT (T hin F ilm T ransistor ).
１ ｐ型のシリコン（Ｓｉ）基板
２ シリコン窒化膜（Ｓｉ３Ｎ４）
３ シリコン酸化膜（ＳｉＯ２）
４ 素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
５ 空孔
６ ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（第１の半導体層）
７ ｐ型の横（水平）方向エピタキシャル歪みＳｉ層（第３の半導体層）
８ ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（第２の半導体層）
９ 埋め込みシリコン窒化膜（Ｓｉ３Ｎ４）
１０ ｎ＋型ソース領域
１１ ｎ型ソース領域
１２ ｎ型ドレイン領域
１３ ｎ＋型ドレイン領域
１４ ゲート酸化膜（ＳｉＯ２）
１５ ゲート電極（ＷＳｉ）
１６ サイドウォール（ＳｉＯ２）
１７ 燐珪酸ガラス（ＰＳＧ）膜
１８ シリコン窒化膜（Ｓｉ３Ｎ４）
１９ バリアメタル（ＴｉＮ）
２０ 導電プラグ（Ｗ）
２１ 層間絶縁膜（ＳｉＯＣ）
２２ バリアメタル（ＴａＮ）
２３ Ｃｕ配線（Ｃｕシード層含む）
２４ バリア絶縁膜（Ｓｉ３Ｎ４）
２５ ｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層
２６ 選択化学気相成長導電膜（Ｗ）
２７ シリコン酸化膜（ＳｉＯ２）
２８ ｐ型の横（水平）方向エピタキシャルＳｉ層（第１の半導体層）
２９ ｐ型の横（水平）方向エピタキシャルＳｉ層（第３の半導体層）
３０ ｐ型の横（水平）方向エピタキシャルＳｉ層（第２の半導体層）
３１ ゲート電極（ＣｏＳｉ２／ＷＳｉ）
３２ サリサイド層（ＣｏＳｉ２）
３３ バリアメタル（ＴｉＮ）
３４ ゲート電極（Ａｌ）
３５ 燐珪酸ガラス（ＰＳＧ）膜
３６ ゲート酸化膜（ＨｆＯ２）
３７ ｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層（第４の半導体層）
1 p-type silicon (Si)
3 Silicon oxide film (SiO 2 )
4 Silicon nitride film in element isolation region (Si 3 N 4 )
5 hole 6 p-type lateral (horizontal) direction epitaxial SiGe layer (first semiconductor layer)
7 p-type lateral (horizontal) direction epitaxial strained Si layer (third semiconductor layer)
8 p-type lateral (horizontal) direction epitaxial SiGe layer (second semiconductor layer)
9 Embedded silicon nitride film (Si 3 N 4 )
10 n + type source region 11 n type source region 12 n type drain region 13 n +
15 Gate electrode (WSi)
16 Side wall (SiO 2 )
17 Phosphorsilicate glass (PSG)
19 Barrier metal (TiN)
20 Conductive plug (W)
21 Interlayer insulation film (SiOC)
22 Barrier metal (TaN)
23 Cu wiring (including Cu seed layer)
24 Barrier insulating film (Si 3 N 4 )
25 p-type longitudinal (vertical)
27 Silicon oxide film (SiO 2 )
28 p-type lateral (horizontal) epitaxial Si layer (first semiconductor layer)
29 p-type lateral (horizontal) direction epitaxial Si layer (third semiconductor layer)
30 p-type lateral (horizontal) direction epitaxial Si layer (second semiconductor layer)
31 Gate electrode (CoSi 2 / WSi)
32 Salicide layer (CoSi 2 )
33 Barrier metal (TiN)
34 Gate electrode (Al)
35 Phosphorsilicate glass (PSG)
37 p-type longitudinal (vertical) epitaxial SiGe layer (fourth semiconductor layer)
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