JP5653453B2 - 一体化された過渡過電圧保護を有するボンドパッド - Google Patents

Description

（関連出願の参照）
本出願は、２００９年６月２９日に出願された米国特許出願第１２／４９３，６９２号の一部継続出願であり、上記米国特許出願の開示は、その全体が、本明細書により参考として本明細書に援用される。

（発明の分野）
本発明の実施形態は、概して、過電圧保護のための半導体構造およびその半導体構造を製造する方法に関する。より詳細には、様々な実施形態は、過電圧保護回路を有する集積回路（ＩＣ）ボンドパッドに関する。

（背景）
新生の高電圧ＩＣは、電気的オーバーストレス（ＥＯＳ）および静電放電（ＥＳＤ）から生じる損傷（すなわち、ＩＣの組立ておよびシステムハンドリングまたはシステム操作中の電荷変位に起因する突然の望まれない電圧の増大および電流）をますます受けやすい。これは、特に、様々な内部インターフェースおよび外部インターフェースの電圧レベルで動作するデバイスを組み合わせるような技術（例えば、進歩した画像化および産業システム技術）の信頼性に対する設計上の限界要因である。

クランプ回路は、ＩＣの電力供給レール間のＥＳＤ電流を分流することと、電圧スパイクを制限することとのためにしばしば用いられ、それによって内部要素を損傷から保護する。ＩＣの入力または出力において過剰な電圧がない場合、クランプ回路は、全ＩＣシステムの動作に影響しない。したがって、クランプデバイスを通る電流の流れは、０電圧近傍から、電流伝導が発生するトリガ電圧レベルまでであり、トリガ電圧レベルは、ＩＣの動作電圧より有意に高いが、比較的小さい内部回路デバイスが過電圧条件に起因する損傷を被り得る所定の電圧より低くあるべきである。一旦トリガ電圧に達すると、クランプは伝導性となる。いくつかのクランプデバイスにおいて、クランプ構造の端子間の電圧は、次いでトリガ電圧より低い保持電圧まで降下し、この条件において、デバイスは、より大量の電流を放電し、単位面積当り比較的低い電力を消散することが可能である。この電流−電圧「スナップバック」に続いて、クランプデバイスは、典型的にはその端子間に高い過渡電流を伝導し、電流伝導条件が破壊的でない場合、より低い動作電圧における漏れ電流は、過電圧ストレス条件が過ぎた後、ナノアンペアの管理形態（ｒｅｇｉｍｅ）にとどまる。

金属酸化物半導体（ＭＯＳ）構造として実装される多くのクランプ回路は、標準の低電圧または高電圧のＭＯＳＦＥＴ構造の変形である。特に、高電圧用途のために、高電圧二重拡散（垂直）金属酸化物半導体（ＤＤＭＯＳ）またはプレーナー拡張ドレインＭＯＳデバイスが用いられ得る。比較的大きな電圧で動作することが可能であるこれらのＭＯＳ構造は、それ自体が、ＥＳＤにより誘発される損傷を非常に受けやすい。なぜなら、ＭＯＳ構造は、電流の大部分を表面近くに伝導し、バルク伝導（すなわち、基板のより深い領域における電流伝導）の限定を示すからである。故障したデバイスは、典型的には、高電圧ＭＯＳ接合降伏電圧（すなわち、トリガ電圧）の近くで大電界を発達させ、その後、第１のスナップバック後のソフトな故障（ｓｏｆｔ ｆａｉｌｕｒｅ）、および第２のスナップバック後の最終的な永続的損傷が続く。ソフトな故障は、典型的には、デバイスの漏れ電流の初期の増加を特徴とし、このことは、継時的な信頼性の問題を引き起こし、システムの電力効率を落とす。ソフトな故障後、デバイスはなおも作動可能であるが、その後のストレス条件の下で上昇した漏れ電流が得られることがより起りそうであり、このことは、結果として、永続的なデバイス損傷をもたらし得る。ＥＳＤストレスに対するこの固有の感受性により、従来の高電圧ＭＯＳ技術を用いてＩＣ用途における消費者および業界標準の信頼性要求を満たすこと、および同じチップ上でより広範囲にわたりかつ先進の回路機能性を可能にすることが困難になる。

これらの技術課題は、より高い電圧ＥＳＤスイッチを実装するために複数の低電圧デバイスをスタックすることによって対処され得る。しかしながら、このアプローチの実行可能性は、低電圧デバイスを基板から絶縁し、高電圧の入力−出力（ＩＯ）端子およびクランプ実装のための大面積を割り当てる能力に依存する。コストおよび製造を考慮すると、高電圧クランピングを実現するためにデバイスを絶縁することは、いくらかの高電圧混合信号開発において実行可能ではない。クランプの実装において埋込層または深い井戸絶縁が用いられ得ない高電圧技術において、デバイスを重ねることは実行可能ではない。なぜなら、高電圧および低電圧のデバイスは、共通の基板を共有し、低電圧デバイスは、高電圧の入力または出力の端子に直接に接続され得ないからである。さらに層を絶縁することは、通常の回路動作中、半導体基板との逆バイアス接合を形成し、−大面積の接合により−結果として、有意な漏れの増大をもたらし得る。漏れ電流注入は、次いでＩＣシステムのエネルギー効率を落とす。

代替の解決策は、高ＥＳＤ過渡過電圧中、自己保護するように設計される大高電圧プレーナーＭＯＳを伴う。この大きなフットプリントのアプローチは、高電流レベルをハンドリングし、所定のオン状態抵抗およびスイッチング速度の要求を満たす必要のある出力ドライバに対して実行可能であり得る。しかしながら、多くの新生の出力ドライバ回路は、比較的小さいＨＶ−ＭＯＳデバイスを含み、したがって自己保護ではない。デバイスを特大にすることは、回路機能性、エネルギー効率、パッケージング、コスト、およびシリコンエリアの制約によりしばしば不可能である。さらに、大高電圧プレーナーＭＯＳを含む高電圧電源クランプはまた、大静電容量を提供し、急速な電圧変化による誤起動を受けやすい場合がある。

電圧クランプは、典型的にはボンドパッドに隣接しボンドパッドに接続されるＩＣの周囲に位置を定められ、ボンドパッドは、ワイヤを介してＩＣをＩＣパッケージのピンに接続し、ピンは、次いでＩＣが利用されるシステムの他の構成要素に接続する。ＩＣは機能サイズの有意の減少を受けているが、ＩＣが耐える必要のあるＥＳＤパルスは同じままである。その結果、他の回路の密度は増加するが、ＥＳＤパルスを消散させる必要のあるチップ面積はほとんど一定のままである。さらに、チップ上のボンドパッドの数は、回路の複雑性の増加と共に増加する。これらの傾向は、多くのＩＣにおける全チップ面積の有意の割合（例えば、１０〜１５％）を占めるボンドパッドおよびＥＳＤ保護回路という結果になる。必要とするチップ面積を減少させるために、一体化されたＥＳＤ保護回路を有するボンドパッドは、低電圧用途用に提案された。しかしながら、これらの一体化設計は、高電圧状態に容易に適用可能ではない。なぜなら、基本的な回路アーキテクチャおよび関連する信号処理用途、ならびに電力レールの特性およびチップ周囲辺りのパッドの分布は、概して低電圧回路と高電圧回路との間、さらに単一電圧（例えば、デジタル）高電圧回路と混合信号高電圧回路との間で異なる。例えば、ＩＣの電力端子とＩＣの入力／出力端子との間で共有される共通の低電圧バスおよびプルアップ／プルダウンＥＳＤロバストＭＯＳ保護パッドドライバなどの標準の低電圧構造の特定の特徴は、高電圧設計に用いられ得ないかまたは高電圧設計に接続され得ない。

新しいアプローチは、様々な先進の自動車、医療、産業、および消費者の用途において、高電圧ＩＣ（特に、大規模集積Ｓｙｓｔｅｍｓ−ｏｎ−Ｃｈｉｐ（ＳｏＣ））に関連するＥＳＤに関係するレイアウト、製造、および信頼性の問題に対処することに対して望ましい。一体化した過電圧保護を有する高電圧パッドは、好ましくは、パッドリングの最小限の面積を消費するが、混合信号インターフェイスと、複数の電圧レベルと、可変の電力低および電力高の基準電圧とを組み合わせる。異なる基準電圧は、しばしば電力レールのレイアウトに対する制約を引き起こし、このことは、製品の信頼性全体に対し影響を有する。集積回路の周りの電力レールの抵抗を最小限にすることは、電力レールが高電圧信号に接続されるパッドを一体化するために接続することを妨げられる場合、問題となる。ＩＣの機能性およびモジュラリティの増加と共に、混合信号高電圧用途において過電圧クランピングへの現在のアプローチの制限を克服することが、ますます重要になっている。

したがって、高電圧ＭＯＳ用途のための効果的な小さなフットプリントの過電圧クランプ構造に対するニーズがあり、小さなフットプリントの過電圧クランプ構造は、好ましくは高電圧ボンドパッドにシームレスに一体化され、混合信号集積回路パッドリングの基本部分を形成する。

（概要）
本発明は、さまざまな実施形態において、小さなフットプリントと迅速なトリガリングとを組み合わせ、高電圧用途およびボンドパッドとの一体化に適している過電圧クランプ構造を提供する。いくつかの実施形態において、そのような過電圧クランプ構造は、修正されたプレーナー高電圧ＭＯＳデバイスを含み、修正されたプレーナー高電圧ＭＯＳデバイスは、（寄生）ラテラルバイポーラ接合全体に増加した伝導性変調を提供する追加のドープされた領域を特徴とする。増加した伝導性変調は、表面接合過熱を減少させ、ドレイン−ボディ接合における臨界電界のより良い制御を提供する。好ましい実施形態において、クランプ構造は、第１のスナップバック後、ソフトな故障の漏れを示さず、デバイス面積を有意に減少させながら、ＥＳＤロバストネスを大幅に延ばす。本明細書において用いられる場合、用語ＭＯＳは構造を含み、ここで、ゲートは金属に対してポリシリコンから作られ、かつ／または絶縁層は酸化物以外の材料である。

特定の実施形態において、本発明は、一体化した過電圧クランプ構造を有するボンドパッド構造を提供する。ボンドパッドは、電力バスおよび／または信号バスにＩＣを接続し得る。過電圧条件中に、過電圧クランプ構造は、電力リターンバスに電流を分流し得、電力リターンバスは、接地にボンドパッドを接続し得る。クランプ構造は、典型的には複数のトランジスタを含み（以下に「クランプデバイス」または単に「デバイス」とも呼ばれる）、複数のトランジスタはその幅に沿って平行に配列される。トランジスタの「長さ」は、慣例的に、ソースからドレインまでのトランジスタ接合の全体の寸法を示し、本明細書において用語「幅」は、接合に平行な寸法（すなわち、異なってドープされた領域間の境界）をいい、接合に平行な寸法は、概して長さに対して垂直である。そのように定義された幅は、長さより長くなり得る。実際に、一体化構造の電流分流能力を最大にするために、クランプデバイスは、好ましくは、クランプの幅に沿って伸長され、クランプの幅が電力リターンバスに対して垂直に配向される。さらにクランプデバイスは、ボンドパッド構造に対称な態様で配列され得、ボンドパッド構造は、均一な電流分配、従って最適化された電流伝達能力に役立つ。

第１の局面において、本発明は、様々な実施形態において、ボンドパッド構造を提供し、ポンドパッド構造は、複数のプレーナー過電圧クランプデバイスを有する基板と、基板の上に配置されたパターン化金属層と、バスとを含む。過電圧クランプデバイスは、特定の方向に過電圧クランプデバイスの幅に沿って伸長され、高側面領域（すなわち、動作時、電力供給バス、またはより一般的にはより正の端子に接続され得る領域）と、低側面領域（すなわち、動作時、電力供給バス、またはより一般的にはより負の端子に接続され得る領域）とを含む。パターン化金属層は、クランプデバイスの方向と同じ方向に伸長され、高側面領域に整列させられ、高側面領域に電気的に接続された１つ以上の伝導性の島を含む。さらに、パターン化金属層は、低側面領域に電気的に接続された（単数または複数の）伝導性の島を囲むエリアを含む。電力リターンバスであり得るバスは、クランプデバイスおよび（単数または複数の）伝導性の島を伸長する方向に対して実質的に垂直に（例えば、８５°〜９５°、好ましくは８９°〜９１°の角度で）配向され、（単数または複数の）伝導性の島を囲む伝導性のエリアの少なくとも一部分を含む。プレーナー過電圧クランプデバイスは、過電圧条件の下で（単数または複数の）伝導性の島からバスに電流を分流するように構成される。

第２の金属層（または、複数の層）は、第１のパターン化金属層の上に配置され得、（単数または複数の）伝導性の島に電気的に接続され得る。いくつかの実施形態において、ボンドパッド構造は、（単数または複数の）第２の金属層の少なくとも一部分を含む第２のバス（例えば、電源バスまたは信号バス）を含む。第２のバスは、（単数または複数の）伝導性の島を伸長する方向に対して実質的に平行に（例えば、−５°〜５°、好ましくは−１°〜１°の角度で）配向され得る。特定の実施形態において、２つの金属層−下部パターン化金属層および上部連続金属層−は、第１のパターン化金属層の上に配置される。構造は、第２のバスと第３のバスとを有し得、第２のバスは、下部パターン化金属層の少なくとも一部分を含み、第３のバスは、上部連続金属層の少なくとも一部分を含む。ボンドパッド構造はまた、（単数または複数の）第２の金属層の上に配置され、ワイヤに接着する接着エリアを有する上部金属層を含み得る。

いくつかの実施形態において、プレーナー過電圧クランプデバイスは、伝導性の島を伸長する方向に軸の周りに鏡面対称である。さらに特定の実施形態において、基板は、偶数のプレーナー過電圧クランプデバイスを含む。クランプデバイスは、バイポーラ整合トランジスタであり得るか、またはバイポーラ整合トランジスタを含み得る。あるいはまたはさらに、クランプデバイスは、ＭＯＳ構造を含み得る。特定の実施形態において、クランプデバイスは、ＭＯＳ構造を含み、ＭＯＳ構造の各々は、（ｉ）高側面領域において、第１の伝導率タイプの低くドープされた第１の深い領域と、（ｉｉ）低側面領域において、第１の深い領域の反対側で第１の深い領域に隣接した、第２の伝導率タイプの低くドープされた第２の深い領域と、（ｉｉｉ）第１の深い領域に形成される、第１の伝導率タイプの高くドープされた第１の浅いドレイン領域、および第１の浅い領域の反対側における第２の伝導率タイプの高くドープされた第２の浅い領域と、（ｉｖ）第２の深い領域の各々に形成される、第１の伝導率タイプの高くドープされた第３の浅いソース領域とを有する。第１、第２、第３の浅い領域は、伝導性の島の方向と同じ方向に伸長される。第２の浅い領域および任意選択で第１の浅い領域は、（単数または複数の）伝導性の島に電気的に接続され得る。さらに、第３の浅い領域は、伝導性の島を囲む伝導性のエリアに電気的に接続され得る。集合的に、第２の浅い領域、第１および第２の深い領域、および第３の浅い領域は、サイリスタタイプ応答を有し得る。

プレーナーＭＯＳクランプデバイスは、第２の深い領域に形成される高くドープされた第４の浅い領域と、第２の浅い領域と第４の浅い領域との間に位置を定められる第３の浅いソース領域とをさらに含み得る。第４の浅い領域はまた、（単数または複数の）伝導性の島を囲む伝導性のエリアに電気的に接続され得る。ＭＯＳ構造はまた、ゲート構造を含み得、ゲート構造の各々は、絶縁層と、絶縁層に配置されるゲート電極とを含み得る。ゲート構造の少なくとも部分は、第２の深い領域と一部重なり合う。いくつかの実施形態において、ＭＯＳ構造は、絶縁バリヤーをさらに含む。

第２の局面において、様々な実施形態に従うボンドパッドは、（ａ）基板に一体化される電圧クランプとして動作可能な複数のプレーナーＭＯＳ構造を有する基板と、（ｂ）基板の上に配置される１つ以上の伝導性の島を有する第１の金属層とを含む。各ＭＯＳ電圧クランプは、（ｉ）ゲート構造と、（ｉｉ）ゲート構造の１つの側面に、第１の伝導率タイプの第１の高くドープされた領域と、（ｉｉｉ）ゲート構造の第２の側面に、第１の伝導率タイプの第２の高くドープされた領域とを含む。第２の高くドープされた領域は、第２の伝導率タイプの第３の高くドープされた領域、およびスペーシングおよび／または安定化によってゲート構造から分離される。（単数または複数の）伝導性の島は、第２（および任意選択で第３）の高くドープされた領域に電気的に接続され、（単数または複数の）伝導性の島を囲む伝導性のエリアは、第１の高くドープされた領域に電気的に接続される。

ボンドパッド構造は、第１の金属層の上に配置され、（単数または複数の）伝導性の島に電気的に接続される１つ以上の第２の金属層を含み得、（単数または複数の）第２の金属層の上に配置され、（単数または複数の）第２の金属層に電気的に接続される上部金属層をさらに有し得る。プレーナーのＭＯＳ構造の（単数または複数の）伝導性の島およびドープされた領域は、第１の方向に伸長され得、ボンドパッド構造は、第１の方向に対して実質的に垂直に配向される電力リターンバスを含み得る。電力リターンバスは、（単数または複数の）伝導性の島を囲む伝導性のエリアの少なくとも一部分を含み得る。プレーナーＭＯＳ構造は、過電圧状態の下で、（単数または複数の）伝導性の島から電力リターンバスに電流を分流するように構成され得る。

本発明は、例えば、以下の項目も提供する。
（項目１）
ボンドパッド構造を備えている装置であって、該ポンドパッド構造は、
基板であって、高側面領域と低側面領域とを含む複数のプレーナー過電圧クランプデバイスを備え、各デバイスは、第１の方向に、該デバイスの幅に沿って伸長される、基板と、
該基板の上に配置された第１のパターン化金属層であって、該第１のパターン化金属層は、（ｉ）該第１の方向に伸長され、該高側面領域と整列させられ、該高側面領域に電気的に接続された少なくとも１つの伝導性の島と、（ｉｉ）該少なくとも１つの伝導性の島を囲み、該低側面領域に電気的に接続された伝導性のエリア面積とを備えている、第１のパターン化金属層と、
第１のバスであって、該第１のバスは、該第１の方向に対して実質的に垂直に配向され、該少なくとも１つの伝導性の島を囲む該伝導性のエリア面積の少なくとも一部分を含む、第１のバスと
を備え、
該プレーナー過電圧クランプデバイスは、過電圧条件の下で該少なくとも１つの伝導性の島から該第１のバスに電流を分流するように構成される、装置。
（項目２）
前記第１のバスが電力リターンバスである、項目１に記載の装置。
（項目３）
少なくとも１つの第２の金属層をさらに備え、該少なくとも１つの第２の金属層は、前記第１の金属層の上に配置され、前記少なくとも１つの伝導性の島に電気的に接続される、項目１に記載の装置。
（項目４）
第２のバスをさらに備え、該第２のバスは、前記少なくとも１つの第２の金属層の少なくとも一部分を含む、項目３に記載の装置。
（項目５）
前記第２のバスが、電力供給バスまたは信号バスのうちの１つである、項目４に記載の装置。
（項目６）
前記第２のバスが前記第１の方向に実質的に平行に配向される、項目４に記載の装置。
（項目７）
上部金属層をさらに備え、該上部金属層は、前記少なくとも１つの第２の金属層の上に配置され、ワイヤに接着する接着エリア面積を含む、項目３に記載の装置。
（項目８）
前記少なくとも１つの第２の金属層が、下部パターン化金属層と、上部連続金属層とを含む、項目３に記載の装置。
（項目９）
前記下部パターン化金属層の少なくとも一部分を含む第２のバスと、前記上部連続金属層の少なくとも一部分を含む第３のバスとをさらに含む、項目８に記載の装置。
（項目１０）
前記プレーナー過電圧クランプデバイスは、前記第１の方向において軸の周りに鏡面対称である、項目１に記載の装置。
（項目１１）
前記基板が偶数のプレーナー過電圧クランプデバイスを含む、項目１に記載の装置。
（項目１２）
前記プレーナー過電圧クランプデバイスがバイポーラ接合トランジスタを含む、項目１に記載の装置。
（項目１３）
前記プレーナー過電圧クランプデバイスがＭＯＳ構造を含む、項目１に記載の装置。
（項目１４）
前記ＭＯＳ構造は、それぞれ、
前記高側面領域における、第１の伝導率タイプの低くドープされた第１の深い領域と、
前記低側面領域における、該第１の深い領域とは反対側の該第１の深い領域に隣接した、第２の伝導率タイプの低くドープされた第２の深い領域と、
該第１の深い領域内に形成される、該第１の伝導率タイプの高くドープされた第１の浅いドレイン領域、および第１の浅い領域の反対側における該第２の伝導率タイプの高くドープされた第２の浅い領域と、
該第２の深い領域の各々において形成される、該第１の伝導率タイプの高くドープされた第３の浅いソース領域と
を備え、該第１、第２、第３の浅い領域は、該第１の方向に伸長される、項目１３に記載の装置。
（項目１５）
前記第２の浅い領域が前記少なくとも１つの伝導性の島に電気的に接続される、項目１４に記載の装置。
（項目１６）
前記第１の浅い領域が前記少なくとも１つの伝導性の島に電気的に接続される、項目１５に記載の装置。
（項目１７）
前記第３の浅い領域が前記少なくとも１つの伝導性の島を囲む前記伝導性のエリアに電気的に接続される、項目１４に記載の装置。
（項目１８）
プレーナーＭＯＳクランプデバイスは、前記第２の深い領域内に形成される高くドープされた第４の浅い領域をさらに備え、前記第３の浅いソース領域は、前記第２の浅い領域と該第４の浅い領域との間に位置を定められる、項目１７に記載の装置。
（項目１９）
前記第４の浅い領域は、前記少なくとも１つの伝導性の島を囲む前記伝導性のエリアに電気的に接続される、項目１８に記載の装置。
（項目２０）
前記ＭＯＳ構造がゲート構造をさらに備え、各ゲート構造は、絶縁層と、該絶縁層上に配置されたゲート電極とを備え、該ゲート構造の少なくとも複数の部分が前記第２の深い領域と重なり合う、項目１４に記載の装置。
（項目２１）
前記ＭＯＳ構造が絶縁バリヤーをさらに備える、項目１４に記載の装置。
（項目２２）
前記第２の浅い領域、前記第１および第２の深い領域、ならびに前記第３の浅い領域は、集合的にサイリスタタイプの応答を有する、項目１４に記載の装置。
（項目２３）
ボンドパッド構造を備えている装置であって、該ボンドパッド構造は、
（ａ）基板であって、該基板に一体化された電圧クランプとして動作する複数のプレーナーＭＯＳ構造を有し、各電圧クランプは、
（ｉ）ゲート構造と、
（ｉｉ）該ゲート構造の第１の側面上にある、第１の伝導率タイプの第１の高くドープされた領域と、
（ｉｉｉ）該ゲート構造の第２の側面上にある、該第１の伝導率タイプの第２の高くドープされた領域であって、該第２の高くドープされた領域は、（Ａ）第２の伝導率タイプの第３の高くドープされた領域と、および（Ｂ）スペーシングまたはバラスティングのうちの少なくとも１つとによって該ゲート構造から分離される、第２の高くドープされた領域と
を備えている、基板と、
（ｂ）該基板の上に配置された第１の金属層であって、該第１の金属層は、該第２の高くドープされた領域に電気的に接続された少なくとも１つの伝導性の島と、該少なくとも１つの伝導性の島を囲み、該第１の高くドープされた領域に電気的に接続される伝導性のエリアとを備えている、第１の金属層と
を備えている、装置。
（項目２４）
少なくとも１つの第２の金属層をさらに備え、該少なくとも１つの第２の金属層は、前記第１の金属層の上に配置され、前記少なくとも１つの伝導性の島に電気的に接続される、項目２３に記載の装置。
（項目２５）
上部金属層をさらに備え、該上部金属層は、前記少なくとも１つの第２の金属層の上に配置され、該少なくとも１つの第２の金属層に電気的に接続される、項目２４に記載の装置。
（項目２６）
前記少なくとも１つの伝導性の島および前記プレーナーＭＯＳ構造の前記ドープされた領域は、第１の方向に伸長される、項目２３に記載の装置。
（項目２７）
電力リターンバスをさらに備え、該電力リターンバスは、前記第１の方向に対して実質的に垂直に配向され、前記少なくとも１つの伝導性の島を囲む前記伝導性のエリアの少なくとも一部分を含む、項目２６に記載の装置。
（項目２８）
前記プレーナーＭＯＳ構造は、過電圧条件の下で、前記少なくとも１つの伝導性の島から電力リターンバスに電流を分流するように構成される、項目２３に記載の装置。
（項目２９）
ボンドパッド構造を作製する方法であって、該方法は、
基板を提供することであって、該基板は、高側面領域と低側面領域とを含む複数のプレーナー過電圧クランプデバイスを含み、各デバイスは、第１の方向に該デバイスの幅に沿って伸長される、ことと、
該基板の上に第１のパターン化金属層を形成することであって、該第１のパターン化金属層は、（ｉ）該第１の方向に伸長され、該高側面領域に整列させられ、該高側面領域に電気的に接続された少なくとも１つの伝導性の島と、（ｉｉ）該少なくとも１つの伝導性の島を囲み、該低側面領域に電気的に接続された伝導性のエリアとを含む、ことと、
第１のバスを形成することであって、該第１のバスは、該第１の方向に対して実質的に垂直に配向され、該少なくとも１つの伝導性の島を囲む該伝導性のエリアの少なくとも一部分を含み、該プレーナー過電圧クランプデバイスは、過電圧条件の下で該少なくとも１つの伝導性の島から該第１のバスに電流を分流するように構成される、ことと
を包含する、方法。
（項目３０）
前記第１の金属層の上に少なくとも１つの第２の金属層を形成することをさらに包含し、該少なくとも１つの第２の金属層は、前記少なくとも１つの伝導性の島に電気的に接続されている、項目２９に記載の方法。
（項目３１）
前記少なくとも１つの第２の金属層の少なくとも一部分を含む第２のバスを形成することをさらに包含する、項目３０に記載の方法。
（項目３２）
前記第２のバスを形成することは、前記第１の方向に実質的に平行に配向された該第２のバスを形成することを包含する、項目３１に記載の方法。
（項目３３）
前記少なくとも１つの第２の金属層の上に上部金属層を形成することをさらに包含し、該上部金属層は、ワイヤに接着する接着エリア面積を含む、項目３０に記載の方法。
（項目３４）
前記少なくとも１つの第２の金属層を形成することは、下部パターン化金属層と、上部連続金属層とを形成することを包含する、項目３０に記載の方法。
（項目３５）
前記下部パターン化金属層の少なくとも一部分を含む第２のバスと、前記上部連続金属層の少なくとも一部分を含む第３のバスとを形成することをさらに包含する、項目３４に記載の方法。
（項目３６）
前記プレーナー過電圧クランプデバイスは、ＭＯＳ構造を含む、項目２９に記載の方法。
（項目３７）
前記ＭＯＳ構造は、それぞれ、
前記高側面領域における、第１の伝導率タイプの低くドープされた第１の深い領域と、
前記低側面領域における、該第１の深い領域の反対側にあり、該第１の深い領域に隣接した、第２の伝導率タイプの低くドープされた第２の深い領域と、
該第１の深い領域内に形成された、該第１の伝導率タイプの高くドープされた第１の浅いドレイン領域と、第１の浅い領域の反対側における該第２の伝導率タイプの高くドープされた第２の浅い領域と、
該第２の深い領域の各々内に形成された、該第１の伝導率タイプの高くドープされた第３の浅いソース領域と
を含み、該第１、第２、第３の浅い領域は、該第１の方向に伸長される、項目３６に記載の方法。
上述の考察は、添付の図面に関連して解される場合、本発明の下記の詳細な説明からより容易に理解される。

図１Ａ〜図１Ｃは、本発明のさまざまな実施形態にしたがう位相幾何学的に対称なクランプ構造の概略的な斜視図である。 図１Ａ〜図１Ｃは、本発明のさまざまな実施形態にしたがう位相幾何学的に対称なクランプ構造の概略的な斜視図である。 図１Ａ〜図１Ｃは、本発明のさまざまな実施形態にしたがう位相幾何学的に対称なクランプ構造の概略的な斜視図である。 図１Ｄは、図１Ａの実施形態の概略的な斜視図であり、クランプ構造に固有の均等な電子構成要素をさらに例示する。 図２Ａは、トランスミッションラインパルス（ＴＬＰ）テストの下で図１Ａに例示される実施形態の電流−電圧特性をグラフで例示する。 図２Ｂは、ＴＬＰテストの下で先行技術のクランプ構造の電流−電圧特性をグラフで例示する。 図２Ｃは、電流−電圧特性が図２Ｂに示される先行技術のクランプ構造の概略的な斜視図である。 図３Ａは、さまざまなパルス幅に対する図１Ａに例示される実施形態の高速過渡電流および電圧特性をグラフで例示する。 図３Ｂは、さまざまなパルス電圧に対するトリガポイントの近くにおける、図１Ａに例示される実施形態の過渡電流および電圧特性をグラフで例示する。 図４Ａは、本発明の一実施形態にしたがう位相幾何学的に非対称なクランプ構造の例示的な断面図である。 図４Ｂは、いくつかの実施形態にしたがう位相幾何学的に対称なクランプ構造の概略的な上面図である。 図４Ｃは、いくつかの実施形態にしたがう位相幾何学的に非対称なクランプ構造の概略的な上面図である。 図５Ａ〜図５Ｄは、本発明のさまざまな実施形態にしたがう過電圧クランプの適用を例示する回路図である。 図５Ａ〜図５Ｄは、本発明のさまざまな実施形態にしたがう過電圧クランプの適用を例示する回路図である。 図５Ａ〜図５Ｄは、本発明のさまざまな実施形態にしたがう過電圧クランプの適用を例示する回路図である。 図５Ａ〜図５Ｄは、本発明のさまざまな実施形態にしたがう過電圧クランプの適用を例示する回路図である。 図６は、いくつかの実施形態にしたがうボンドパッドおよび隣接したクランプ構造の概略的な上面図である。 図７、図７−Ｉおよび図７−ＩＩは、さまざまな実施形態にしたがう一体化されたクランプデバイスを有するボンドパッドの例示的な断面図である。 図７、図７−Ｉおよび図７−ＩＩは、さまざまな実施形態にしたがう一体化されたクランプデバイスを有するボンドパッドの例示的な断面図である。 図７、図７−Ｉおよび図７−ＩＩは、さまざまな実施形態にしたがう一体化されたクランプデバイスを有するボンドパッドの例示的な断面図である。 図８は、一実施形態にしたがう、図７に描かれるボンドパッド構造の第１の金属層の概略的な上面図である。 図９、図９−Ｉおよび図９−ＩＩは、一実施形態にしたがう、一体化されたクランプデバイスを有し、異なる電圧で電源バスと一体化するように適合されたボンドパッド構造の例示的な断面図である。 図９、図９−Ｉおよび図９−ＩＩは、一実施形態にしたがう、一体化されたクランプデバイスを有し、異なる電圧で電源バスと一体化するように適合されたボンドパッド構造の例示的な断面図である。 図９、図９−Ｉおよび図９−ＩＩは、一実施形態にしたがう、一体化されたクランプデバイスを有し、異なる電圧で電源バスと一体化するように適合されたボンドパッド構造の例示的な断面図である。 図１０Ａ〜図１０Ｃは、一実施形態にしたがう、図９に描かれるボンドパッド構造の様々な層の概略的な上面図である。 図１０Ａ〜図１０Ｃは、一実施形態にしたがう、図９に描かれるボンドパッド構造の様々な層の概略的な上面図である。 図１０Ａ〜図１０Ｃは、一実施形態にしたがう、図９に描かれるボンドパッド構造の様々な層の概略的な上面図である。

（詳細な説明）
本発明は、さまざまな実施形態において、保護特性の向上した過渡過電圧クランプデバイスを提供する。図１Ａ〜図１Ｃは、例示的なプレーナーＭＯＳの実施形態１００ａ、１００ｂ、および１００ｃを例示する。本発明のこれらの実施形態および他の実施形態は、標準の半導体デバイス製作技術（シリコンエピタキシー、層堆積および層パターニング、イオン注入またはイオン拡散によるドーピング、ならびに、その後の金属相互接続を含む）を用いて生成され得る。

例示的な構造１００ａ、１００ｂ、１００ｃの各々は、半導体基板１０５（例えば、シリコン）と、基板１０５に埋め込まれ、交互になった伝導率タイプのドープされた深い井戸領域１１０、１１５とを備えている。例えば、中央井戸１１０は、負のドーパント（例えば、リンまたはヒ素などのＶ族原子）によってドープされ得、両側に隣接した井戸１１５は、したがって正のドーパント（例えば、ホウ素などのＩＩＩ族原子）によってドープされ得る。深い井戸領域１１０と１１５との間において、冶金接合部が形成され、冶金接合部は、通常動作中の電流（すなわち、降伏状態未満の電圧において）を遮断する。

特定の実施形態において、図１Ａに例示されるように、二重拡散領域１１７は、さらに主として中央井戸１１０に形成され得、隣接した井戸１１５に達し得る。この二重拡散領域１１７は、中央井戸１１０と同じ伝導率タイプであり、より高いドーパント濃度を有する。いくつかの実施形態において、深い井戸領域１１０、１１５は、過電圧条件に応答して構造の伝導特性を調整するために、互いから特定の距離において突き出るか（ｂｕｔｔ）または形成され得る。深い井戸領域１１０、１１５の下に、絶縁注入層１２０が基板１０５に形成され得る。さらに、図１Ｂおよび図１Ｃに示されるように、エピタキシャル層１２５が絶縁注入物の下に形成され得る。基板１０５は、典型的には高いシート抵抗を有する。基板１０５は、正または負の伝導率タイプのドーパントで低くドープされ得る。いくつかの実施形態において、任意選択の絶縁層および／またはエピタキシャル層１２０、１２５は、基板とは反対の伝導率タイプである。代替の実施形態において、エピタキシャル層および基板は、同じ伝導率タイプである。基板特性は、ＭＯＳデバイス垂直伝導特性およびトリガ電圧を最適化するように選択され得る。

ＭＯＳ構造１００ａ、１００ｂ、１００ｃは、深い井戸領域１１０、１１５に形成される高くドープされた浅い領域をさらに含み、高くドープされた浅い領域のドーパント濃度は、比較的低い。参照を容易にするために、井戸領域１１０は、下記の考察において、負の伝導率タイプを有し、ｎ−井戸と呼ばれ、隣接した井戸領域１１５は、ｐ−井戸と呼ばれる。しかしながら、本発明の範囲は、また、正および負のドーパントがすべてのドープされた領域において交換される、すなわち、本明細書においてｎ−ドープと呼ばれる領域はｐ−ドープであり、その逆もまた同様であることは注意されるべきである。ｎ−井戸１１０において、負にドープされた（「ｎ^＋」）浅い領域１３０と、その周囲の正にドープされた（「ｐ^＋」）浅い領域１３５とが形成される。ｐ−井戸１１５は、負にドープされた（「ｎ^＋」）浅い領域１４０を含む。ｐ^＋−領域１３５、ｎ−井戸１１０、ｐ−井戸１１５、およびｎ^＋−領域１４０は、集合的に、動作電圧で電流を遮断し、過電圧、すなわち、所定のトリガ電圧を超える電圧で電流を分流するように働くサイリスタタイプ導電率変調を提供する。ｐ^＋−領域１３５は、正孔多数キャリアを注入（ｉｎｊｅｃｔ）し、該正孔多数キャリアは、トリガ電圧に達した後、保持電圧を突然に降下させることを助け、それによって、熱誘引故障を避け、デバイスの過電圧ストレスハンドリング能力を改善する。ｎ^＋−領域１３０およびｐ^＋−領域１３５は、固定され得る（図１Ａに示されるように）か、または間隔を空けて置かれ得る（例えば、図１Ｃを参照されたい）。図１Ｄは、ＭＯＳ構造１００ａに固有の均等の寄生構成要素の概略図を示す。深い井戸の安定抵抗ＲＡは、高くドープされた領域１３０、１３５間のスペーシングと、これらの領域と端子１６５との間の接触抵抗とに依存する。領域１３０、１３５間にスペーシングを加えることは、結果として、より高い安定抵抗ＲＡをもたらし、このより高い安定抵抗ＲＡは、同様に、寄生バイポーラトランジスタＰＮＰ１、ＰＮＰ２におけるより高い抵抗、ならびにプレーナーＭＯＳ形成ＭＯＳ１、ＭＯＳ２におけるより高いドレイン抵抗を意味する。スペーシングは、高い過電圧クランピングロバストネスと低い漏れ電流との組み合わせを達成するように規定され得る。

必須ではないが、典型的には、ｐ−井戸１１５は、浅いｐ^＋−領域１４５をさらに含む。これらの領域１４５は、酸化物のバラスティング（ｂａｌｌａｓｔｉｎｇ）によってｎ^＋−領域１４０から分離され得、酸化物を安定させることは、例えば、図１Ａに示されるようなシリコン局所酸化（ＬＯＣＯＳ）によってか、または図１Ｂおよび図１Ｃに例示されるようなシャロートレンチアイソレーション（ＳＴＩ）によって実装され得る。このようにｎ^＋−領域１４０とｐ^＋−領域１４５とを分離することは、図１Ｄに示されるように、ｎ^＋−領域１４０（エミッタ）、ｐ−井戸１１５（ベース）、およびｎ-井戸１１０（コレクタ）によって形成される寄生バイポーラ接合トランジスタＮＰＮ１、ＮＰＮ２における抵抗を増加させるように働く。増加したベース抵抗は、次いで過渡過電圧中、寄生トランジスタＮＰＮ１、ＮＰＮ２を急速にオンにすること、すなわち、スナップバック開始を引き起こすために必要とされるベース電圧を増大させることを助ける。

いくつかの実施形態において、バラスティングはまた、ｎ−井戸１１０に追加され得る。例えば、図１Ｂに示される実施形態１００ｂは、ｎ−井戸１１０とｐ−井戸１１５との間の接合部からｐ^＋−領域１３５を分離するＳＴＩトレンチ１５５を含み、図１Ｃに示される実施形態１００ｃは、ｎ^＋−領域１３０とｐ^＋−領域１３５との間にＳＴＩトレンチ１５７を含む。第１の端子における井戸間絶縁１５７は、寄生ＰＮＰバイポーラのベース抵抗ＲＡの増加に寄与し得（図１Ｄに示される）、漏れ電流を減少させ得る。さらに、井戸間絶縁１５７は、クランプ構造のオン状態においてより均一の電流分配を引き起こし得、シリコン基板の表面から離れるように、より深い領域に電流を転換し得る。

構造は、ｐ−井戸１１５に重なり合い、いくつかの実施形態においてはｎ−井戸１１０にも重なり合う領域において基板１０５上に配置されるＭＯＳゲート１６０をさらに含む（図１Ｂおよび図１Ｃを参照されたい）。ＭＯＳゲートは、酸化物または高い誘電率を有する他の絶縁層と、絶縁層の上にポリシリコンまたは金属の接触層とを含み得る。ポリシリコンが用いられる場合、ポリシリコンは、高い濃度で正または負にドープされ得る。ｎ−井戸１１０における浅い領域１３０、１３５は、例えば珪化物、アルミニウム、または銅などの導体材料によって互いにおよび第１の端子１６５に電気的に接続され得る。ｐ−井戸１１５における浅い領域１４０、１４５は、同様に一緒に短絡され得、第２の端子１７０に接続される。第１の端子１６５はドレインとして動作し得、第２の端子１７０はソースとして動作し得、その逆もまた同様である。代替の実施形態において、浅い領域１３０、１３５、１４０、１４５は、個々のデバイス制御ピンを構成する別個の端子に接続され得る。クランプ実施形態１００ｂ、１００ｃの場合のように、ＭＯＳゲート１７０と第１の端子１６５との間にトレンチ絶縁１５５を追加することは、クランプが安全に維持し得る、ゲート１７０と端子１６５との間の動作電圧を増加させ得る。

高速過電圧保護デバイスの性能は、ＴＬＰ（トランスミッションラインパルス）テストによって特徴付けられ得る。この場合、高電流パルスは、所定の長さの伝送線（例えば、同軸ケーブル）を介して連続して高いレベルでテスト中のデバイス（ＤＵＴ）に印加される。パルスは、「人体モデル」（ＨＢＭ）を表す電流振幅および継続時間のパルスである。準静的デバイスの電圧および電流は、デバイスに対するＴＬＰ電流−電圧（Ｉ−Ｖ）曲線を展開する各パルスの実質的にフラットトップ中に測定される。さらに起り得る損傷は、各テストパルスに続く動作電圧で漏れ電流を測定することによって評価され得る。

図２Ａは、ＴＬＰテストに応答するクランプ構造１００ａのＩ−Ｖ特性を例示する。クランプは、４２μｍ×５８μｍの寸法であり、典型的には、１５Ｖ動作電圧および室温で用いるように設計されている。１００−ｎｓ ＴＬパルスは、４ｋＶ超 ＨＢＭと同等である３Ａの電流制限に対するこの寸法で規定されている。クランプは、約２５Ｖの電圧でトリガをかけ、約２．５Ｖの保持電圧まで降下し、保持電圧は、その後のテストパルスにより増加する。通常の動作状態中、クランプは、安定しており、回路の機能性に影響しない。動作電圧とトリガ電圧との間の広い間隙は、クランプの偽トリガリングを避けるように働く。１５Ｖでテストされた漏れ電流は、ＴＬＰ電流に対して３ｎＡ未満から３Ａまで安定している。したがって、このクランプ実施形態は、上昇したＥＳＤストレス状態を維持し得、高電圧の入力および出力を安全に保護する。このクランプ実施形態は、小さなフットプリントと、比較的低い漏れ電流とを有し、比較的低い漏れ電流は、結果として高いエネルギー効率をもたらす。

比較のため、先行技術の標準ＭＯＳクランプデバイスのＴＬＰ Ｉ−Ｖ特性が図２Ｂに示され、標準ＭＯＳクランプデバイスは、図２Ｂに示され最適化されたドレイン−ゲートのスペーシングを有するが、ゲートに隣接した相補的浅い井戸領域１３５と適切な安定化とを欠いている。先行技術のデバイス自体は、図２Ｃに例示される。このクランプは、２００ｍｍ×２００ｍｍの寸法であり、図２Ａに関して説明されるものと同じＴＬＰパラメータを用いてテストされる。約２６Ｖのトリガ電圧で、（０．５Ａの電流に対応する）約６Ｖの保持電圧へのスナップバックが起り、この保持電圧はクランプ構造１００ａに対するよりも有意に大きい。漏れ電流は、スナップバック直後にわずかに増加し、ソフトな故障を示す。ソフトな故障後、Ｉ−Ｖ曲線は同じ態様で再生されることが不可能であり、このことは、デバイスにおける長期の信頼性の問題を引き起こす。さらに、時間の経過にしたがい使用中に加熱する特定の電子システムにおいて典型的であるように、システムの消費電力は、時間の経過にしたがい劇的に増加する。１Ａにおいて、漏れ電流における突然のスパイクによって明示されるように、デバイスは完全に故障する。スナップバックに続くソフトな故障に起因して、このデバイスは電圧クランプとして信頼性がない。特に、このデバイスは、無欠点ＩＣ用途のための実行可能な解決策ではない。

本発明にしたがう様々なクランプの実施形態はまた、クランプのトリガ電圧が、入力信号の可変時間特性によって有意にシフトしないという点で有利である。例えば、クランプの実施形態１００ａのＴＬＰテストは、パルス立ち上がり時間が１０ｎｓ〜２００ｐｓ間で変化する場合、トリガ電圧が約２５Ｖから約２０Ｖにのみシフトすることを明らかにした。各ケースにおいて、トリガ電圧は動作電圧（１５Ｖ）より有意に高く、このことは通常の動作条件の下でクランプが起動されないことを確実にする。

ＥＳＤストレス条件からＩＣ回路を効果的に保護する電圧クランプの能力は、クランプの切換え速度にさらに依存する。それにもかかわらず、ＥＳＤストレスを満足のいくように維持する多くの遅いクランプデバイスは、十分に早くオンにならないので、回路を保護しない。本発明の実施形態は、数ナノ秒以内で−遮断行動からデバイスを通る全電流伝導への−全伝導率変調を受け得る。この所要時間は、概して、ＩＣを保護するのに十分に短い。図３Ａは、１．２ｎｓ、２ｎｓおよび５ｎｓの幅と、１００ｐｓの立ち上がり時間とを有する７５−Ｖパルスに対する時間の関数として、クランプ実施形態１００ａに対する過渡過電圧および過渡電流を例示する。すべてのパルス幅に対して、応答時間は２ｎｓ未満である。第１の電圧インパルス（すなわち、電圧オーバーシュート）は、４５Ｖを超えない。一旦デバイスがトリガをかけると、保持電圧は、最初は高く、ラッチング状態が得られないことを保証し、クランプが高いストレスを継続して受けると時間の経過にしたがい降下する。この挙動は、クランプのロバストネスを劇的に拡張し、切換え用途に対するクランプの信頼性を高くする。

図３Ｂは、トリガ点に近いさまざまなパルス電圧、すなわち、Ｖ１＝２６（オフ）、Ｖ２＝２７Ｖ（オフ）、Ｖ３＝２８Ｖ（開始ターンオン）、Ｖ４＝２９（より高いパルスに応答する高速ターンオン）、およびＶ５＝４０Ｖ（フルターンオン）に対するクランプ実施形態１００ａの電流および電圧の応答を示し、その形態におけるデバイスの安定性を例示する。トリガ点のすぐ下でクランプデバイスは、オフ状態のままであり、すなわち、いかなる実質的な電流も伝導しない。約２８Ｖのわずかにより高いパルス電圧で、クランプは、最初にその電圧を維持するが、約４．５ｎｓ後にターンオンし、より低い保持電圧に降下し、電流を伝導する。ますます高くなるパルス電圧で、ターンオン点は時間内にＴＬパルスの開始の方に移り、応答特性は図３Ａに示される応答特性にますます似てくる。

上記に説明された実施形態のさまざまな機能的に有利な構造的特徴はまた、修正されたクランプ実施形態で実装され得る。例えば、図１Ａ〜図１Ｃに例示される実施形態などの位相幾何学的に対称なクランプ実施形態は特に有利なＥＳＤ保護特性を有し得るが、本発明は、この好ましい実施形態に限定されない。図４Ａは、１つのｎ−井戸４１０および１つのｐ−井戸４１５のみを含む一実施形態４００を例示する。高くドープされたｎ^＋−領域４３０およびｐ^＋−領域４３５は、ｎ−井戸４１０に注入され、同様に、高くドープされたｎ^＋−領域４４０およびｐ^＋−領域４４５は、ｐ−井戸４１５に注入される。絶縁領域４５０は、ｐ−井戸４１５における反対の伝導率タイプの高くドープされた領域４４０と４４５との間に形成され、絶縁領域４５７は、ｎ−井戸４１０における反対の伝導率タイプの高くドープされた領域４３０と４３５との間に形成される。さらに絶縁領域４５５は、ｐ^＋−領域４３５とゲート構造１６０との間に形成される。

図４Ｂおよび図４Ｃは、位相幾何学的に（および示されるように幾何学的にも）対称のクランプ実装の上面図であり、図４Ｃは位相幾何学的に（および示されるように幾何学的にも）非対称のクランプ実装の上面図である。両方の実装は外環（ｏｕｔｅｒ ｒｉｎｇ）４９０を含み、外環４９０は外環の内部における電子構成要素を周囲の回路から絶縁するように働く。この外環４９０は、それぞれのクランプ構造の第２の端子１７０に電気的に接続される。図４Ｂに示される対称のクランプ実施形態１００において、第２の端子１７０は、構造の中心における第１の端子１６５の周りにリングを形成し、第１の端子１６５を外環４９０から効果的に遮蔽する。この構成において、第１の端子１６５から第２の端子１７０への伝導は、望ましくない寄生電流経路を起動するリスクがなく行われる。対照的に、図４Ｃに示される非対称の実施形態４００において、伝導経路４９５は、外環４９０と第１の端子１６５との間に存在し、第１の端子１６５は、片側においてのみ、第２の端子１７０によって外環から分離される。デバイスのターンオン中、この伝導経路４９０に沿う降伏を避けるために、第１の端子１６５と外環４９０との間のスペーシングΔｘは特定の最小長を有する必要があり、特定の最小長は高電圧プロセスに対して１０ミクロン超であり得る。さらに、対称の実施形態と比較して、非対称のデバイスのサイジングは、第１の端子１６５と第２の端子１７０との間で放射状の電流経路の欠如を補償し、片側の伝導を介してストレスレベルを維持するために調整される必要があり得る。

さまざまな実施形態にしたがう過渡過電圧クランプは、例えば、映像、医療および産業のシステムのための混合信号高電圧アナログ回路など、高電圧二重拡散用途およびバイポーラ／ＣＭＯＳ／ＤＭＯＳ集積回路用途に用いられ得る。図５Ａ〜図５Ｄの回路図は、クランプがシステムオンチップ（ｓｙｓｔｅｍｓ−ｏｎ−ａ−ｃｈｉｐ）のさまざまな電子回路および構成要素にどのように組み込まれ得るかを例示する。図５Ａに示される回路５００において、ＥＳＤ保護クランプ５０２は、高電圧内部回路５０８の入力５０４および出力５０６に、ならびに電力レール５１０間において用いられる。図５Ｂは、低電圧制御ＣＭＯＳ／ＢｉＣＭＯＳ回路５１４によって制御される高電圧ＭＯＳＦＥＴＳ５１２を含む回路５１０を例示する。ここで従来の低電圧クランプ５１６は、制御回路５１４を保護するために組み込まれ、この場合、高電圧のクランプ実施形態５０２は、出力５１８および電力レール５２０間においてＥＳＤ保護を提供する。

図５Ｃは、低電圧または高電圧の入力制御回路５３２と、過電圧保護と共に高電圧ｎ型出力ドライバ５３４とを有する回路５３０を例示する。入力−出力抵抗器５３８（Ｒ_ＩＯ）と結合している過電圧保護クランプ５３６は、非常に高速の一時的変動中、高電圧出力ドライバ５３４を通過する有効電流を減少させる。さまざまな実施形態にしたがうクランプ構造の高速の応答により、さまざまなＩＣ用途のために必要に応じて入力−出力抵抗器の抵抗が５０Ω未満の値に限定されるとしても、非常に感受性のある高電圧ＭＯＳＦＥＴ／ＤＤＭＯＳ／ＤＭＯＳデバイスの信頼性のある保護が達成され得る。

図５Ｄは、デジタル画像化のための電荷結合回路５４０における複数の高電圧スイッチの例示的な実装を例示する。ここで、過電圧クランプ５０２は、高電圧ドライバ５４２および低電圧信号処理回路５４４と並列に接続される。高電圧クランプ５４２は、予測可能範囲において高電圧端子５４６（Ｖ_Ｈ）と低電圧端子５４８（Ｖ_ＳＵＢ）との電圧差を維持し、過渡過電圧ストレスに起因する高電圧絶縁寄生ダイオード５６０（端子５４８（Ｖ_Ｍ）と５５８（Ｖ_ＳＵＢ））における逆降伏による、高電圧スイッチデバイス５５０（端子５５４（Ｖ_Ｍ）と５５６（Ｖ_ＯＵＴ）との間）および高電圧スイッチデバイス５５２（端子５５６（Ｖ_ＯＵＴ）と５５８（Ｖ_Ｌ）との間）における破壊的故障を防ぐように働く。スイッチデバイス５５０、５５２はそれ自体、本発明のさまざまな実施形態にしたがう構造を用いて実装され得、結果として、回路動作中のゲート−バイアスの制御性と、過電圧クランピング特性とをもたらし得る。

電圧クランプは、図６において概略上面図に例示されるように、ボンドパッドに隣接したＩＣにおいて実装され得る。ボンドパッド６００は、通常、ＩＣチップの周囲６０２に配列されるボンドパッドのアレイのうちの１つである。各ボンドパッドは、接続ワイヤを接着する伝導性のエリア６０４を含み、接続ワイヤのもう一方の端部は、ＩＣパッケージのピン（例えば、入力／出力ピンまたは電源ピン）に接続される。ボンドパッド６００を介して、信号電流または電源電流は、ＩＣに提供され得る。例示される実施形態において、ボンドパッド６００は、ＩＣの電源バス６０６に接続される。過電圧状態の下でＩＣに対する損傷を防ぐために、高電圧クランプ６０８は、ボンドパッド６００の隣に位置を定められ得、かつボンドパッド６００に電気的に接続され得る。クランプ６０８は、電力リターンバス６１０の下に配列されるトランジスタを含み得る。ボンドパッド６００における過電圧はトランジスタ接合部の降伏にトリガをかけ、過電流が電力リターンバス６１０に分流されることを可能にする。

さまざまな実施形態において、過電圧クランピング機能は、ボンドパッドに一体化される。有利なことに、そのような配列は、ボンドパッドおよびＥＳＤクランプデバイスの総フットプリントを減少させる。例示的な実施形態は、図７および図８に示される。図７は、ＥＳＤ保護を有するボンドパッド構造を断面で例示し、一方、図８は、ボンドパッド構造の上面図を提供する。図８における破線８００は、図７に示される断面が取られる場所を示す。

最初に図７を参照すると、ボンドパッド構造７００は、半導体基板７０８の上に配置されたいくつかの金属層７０２、７０４ａ、７０４ｂ、７０４ｃ、７０６を含む。例示的な構造において、５つの金属層が示されるが、金属層の数は、変化し得、概して少なくとも２である。金属層７０２、７０４、７０６は、層間誘電体層によって、互いに分離され、半導体基板７０８から分離される。典型的には誘電体層は、約０．３μｍ〜約１．０μｍの範囲の厚さを有し、金属層は、約０．５μｍ〜約１．０μｍの範囲の厚さを有する。誘電体材料は、低ｋ誘電体であり（すなわち、低誘電率を有し）得、かつ／または、接着およびボンドパッド接触の処理中、機械的ストレスに耐えるように選択され得る。

ボンドパッド７００の上部層７０２は、そのリム７１０に沿って不動態化され、リム７１０は、伝導性の接着エリア７１２（図６におけるエリア６０４と同等）を囲む。エリア７１２は、各側面に例えば７０μｍの寸法を有し得る。金属ビア７１４は、誘電体層を貫通し、金属層７０２、７０４、７０６を互いに接続し、半導体層７０８に接続する。示されるように、連続対の層間のビア７１４は横にずれ得る。この構成は、接着中に加えられる機械的ストレスの伝達を避けるかまたは減少させ、従って接着処理中、下にある構造を保護する。さらに、ビア７１４は、対称的態様で配列され、多層構造７００全体に、より均一な電流密度を容易にし得る。

ＥＳＤ保護は、（例えば、従来の高電圧ＣＭＯＳ製造技術を用いて）半導体基板７０８において製造される埋め込みバイポーラクランプデバイスがＭＯＳによって備え付けられる。例えば図１Ａ〜図１Ｄに関して上記に説明されたように、概して、クランプ構造は、交互に正および負にドープされる深い井戸１１０、１１５と、そこに埋め込まれ、交互に正および負にドープされる浅い井戸１３０、１３５、１４０、１４５（安定化によって任意選択で分離される）とを含む。例示されるボンドパッド構造７００において、ＥＳＤ保護回路は、中央に位置を定められる深い井戸１１５と一部重なり合う、図１Ｃに描かれる対称的クランプ構造１００ｃのうちの２つを含む。機能的には、構造は、矢印７２４によって指示されるように、出力高（すなわち、ドレイン）端子７２０から出力低（すなわち、ソース）端子７２２に電流を伝導するように適合される４つのデバイスを含む。概して、クランプ構造は、より多いかまたはより少ないデバイスを含み得る。ドープされた領域は、平行に配列され、好ましくは領域の幅に沿って（すなわち、異なってドープされた領域間の境界に平行でデバイス接合部を横切る方向に対して垂直な方向に）長くなっている。分流電流をクランプ構造全体に均等に分配するために、対称的配列が好ましい。したがってクランプ構造は、典型的には少なくとも２つのデバイスを含む（例えば１つの構造１００ｃ）。より多い数のデバイスは、クランプ構造の総体の電流容量を改善するように働き得る。

ドレイン端子７２０およびソース端子７２２は、半導体層７０８の上のパターン化された第１の金属層７０６（「Ｍ１」）において実装され得る。この層の上面図は、図８に示される。ドレイン端子７２０は、クランプデバイスのドレイン領域に整列させられる複数の狭い細長い伝導性の島（または、構造１００ｃなどの２つのみのクランプデバイスを有する構造が用いられる場合、単一の伝導性の島）を形成する。伝導性の島は、それらに関連する相互接続ビア７１４のアレイを有する。典型的な幅は、３０μｍ〜１００μｍの範囲にあり、典型的な長さは、ほぼ数μｍ（例えば、３〜６）である。ソース端子７２２は、ドレイン端子７２０の間およびドレイン端子７２０の周りに比較的大きい連続したエリアを占有し、電力リターンバス８１０に同化する。ドレイン端子７２０およびソース端子７２２は、誘電体材料によって分離される。トランジスタゲート１６０は、誘電体充填間隙空間において各ドレイン端子７２０の両側に位置を定められ、ドレイン端子７２０と同じ方向に長くなっている。

ビア７１４は、ドレイン端子７２０を第２の金属層７０４ｃ（「Ｍ２」）に接続する。通常の動作条件の下で（すなわち、過電圧がない場合に）、電力供給電流は、ボンドパッド上部層７０２から中間層７０４ａ、７０４ｂを通って、Ｍ２層７０４ｃに伝導され、Ｍ２層７０４ｃは、コア回路および／または隣接したボンドパッド構造に電流を伝える電力供給バスを含む。（入力／出力ピンに接続されるボンドパッドの場合、Ｍ２層は、代わりにボンドパッドからコア回路に信号電流を伝える信号バスを含む）。電力供給（または信号）バスにおけるコア回路への電流の流れは、電力リターンバスに対して垂直であり得る（すなわち、図７においてページから出て来るかまたはページの中に入り、図８において上方または下方に流れる）。あるいはまたはさらに、電流は、ＩＣの周囲に電力リターンバスに平行な電力供給バスにおいて流れ得る。しかしながら、超過電圧が発生すると、電流は、Ｍ１層７０６における島７２０およびクランプトランジスタを通って電力リターンバス８１０に分流される。トランジスタ幅は大きいので、トランジスタの電流容量も同様に大きい。さらに、トランジスタ幅は、電力リターンバス８１０に対して垂直に向けられるので、分流電流は、電力リターンバス８１０を通って効果的に消散させられ得る。

電力リターンバス８１０は、典型的には複数のボンドパッド間で共有される。例えば電力リターンバス８１０はチップの周囲全体に沿って進み得、それに沿って典型的にはボンドパッドが位置を定められる。電力供給バスは、同様にボンドパッド間で共有され得る。しかしながら、集積回路は、しばしば低電圧デバイスおよび高電圧デバイスの両方を組み込み、その結果、低電圧電力供給バスおよび高電圧電力供給バスの両方、ならびに低電圧接続および高電圧接続のためのボンドパッドを含む。この場合、低電圧電力供給バスは、低電圧ボンドパッドの周りに経路を定められ得、逆もまた同様である。（電力リターンバスは、なおも低電圧構成要素と高電圧構成要素間で共有され得る）。あるいは、ＩＣ空間を最適化し、信頼性を向上し、電力レールにおいて降下させられる電圧を最小限にし、生産コストを低下させるために、低電圧電力供給バスは、高電圧ボンドパッドを通って進み得る。

高電圧ボンドパッドを通って低電圧電力高バスの経路を定めることを容易にするボンドパッドの実施形態が、図９および図１０Ａ〜図１０Ｃに例示される。図９に示されるように、この例示的ボンドパッド構造９００の断面は、第２の金属層９０２（Ｍ２）の構造において図７に示されるボンドパッド構造７００の断面とは異なり、第２の金属層９０２（Ｍ２）は、連続金属領域９０６によって囲まれる伝導性の島９０４を含む。ドレイン端子７２０（すなわち、Ｍ１層７０６における伝導性の島）は、Ｍ２層９０２における伝導性の島９０４を介してビア７１４によって第３の金属層７０４ｂ（「Ｍ３」）に接続される。高電圧電源バスは、この実施形態においてＭ３層に位置を定められる。他方、伝導性のエリア９０２は、もう一方の金属層７０６、７０４に接続されていなく、低電圧電力高バスの一部分として働く。

図１０Ａは第１の金属層７０６（Ｍ１）の上面図を示し、図１０Ｂは第２の金属層９０２（Ｍ２）の上面図を示し、これらの図は電源バスの配列をさらに例示する。点線１０００は、図９に示される断面が取られる場所を指示する。Ｍ１層７０６（図１０Ａ）において、ソース端子７２２は、電力リターンバス１００２に接続される。しかしながら、接続は、図８に例示されるボンドパッド実施形態とは対照的に、ボンドパッド構造の幅の半分のみを取り上げる。Ｍ２層９０２（図１０Ｂ）において、隣接した伝導領域９０６は低電圧電力リターンバス１００４に同化し、低電圧電力リターンバス１００４は同様にボンドパッドの幅の半分のみを取り上げる。伝導性の島７２０は、Ｍ１層７０６およびＭ２層９０２の両方から電気的に絶縁される。図１０Ｃは、これらの２つの層７０６、９０６の重ね合わせを例示し、高電圧電力供給バス１００６をさらに示し、高電圧電力供給バス１００６は、Ｍ３層７０４ｂに置かれており、Ｍ３層７０４ｂに接続される。高電圧電力供給バス１００６は、例示されるように伝導性の島に平行に配向され得る。

本発明の特定の実施形態を説明したが、本明細書において開示される概念を具体化する他の実施形態が本発明の精神および範囲から逸脱することなく用いられ得ることは当業者に明らかである。したがって説明される実施形態は、すべての点において単に例示であり限定するものではないと考えられるべきである。

Claims (23)

1. ボンドパッド構造を備えている装置であって、該ポンドパッド構造は、
   基板であって、該基板は、高側面領域と低側面領域とを含む複数のプレーナー過電圧クランプデバイスを備え、各デバイスは、第１の方向に、該デバイスの幅に沿って伸長される、基板と、
   該基板の上に配置された第１のパターン化金属層であって、該第１のパターン化金属層は、（ｉ）該第１の方向に伸長され、該高側面領域と整列させられ、該高側面領域に電気的に接続された少なくとも１つの伝導性の島と、（ｉｉ）該少なくとも１つの伝導性の島を囲み、該低側面領域に電気的に接続された伝導性のエリアとを備えている、第１のパターン化金属層と、
   第１のバスであって、該第１のバスは、該第１の方向に対して８５°〜９５°の間の角度に配向され、該少なくとも１つの伝導性の島を囲む該伝導性のエリアの少なくとも一部分を含む、第１のバスと
   を備え、
   該プレーナー過電圧クランプデバイスは、過電圧条件の下で該少なくとも１つの伝導性の島から該第１のバスに電流を分流するように構成される、装置。
2. 少なくとも１つの第２の金属層をさらに備え、該少なくとも１つの第２の金属層は、前記第１の金属層の上に配置され、前記少なくとも１つの伝導性の島に電気的に接続される、請求項１に記載の装置。
3. 第２のバスをさらに備え、該第２のバスは、前記少なくとも１つの第２の金属層の少なくとも一部分を含み、該第２のバスが前記第１の方向に対して−５°〜５°の間の角度に配向される、請求項２に記載の装置。
4. 前記第１のバスが電力リターンバスである、請求項１に記載の装置。
5. 上部金属層をさらに備え、該上部金属層は、前記少なくとも１つの第２の金属層の上に配置され、ワイヤに接着する接着エリアを含む、請求項２に記載の装置。
6. 前記少なくとも１つの第２の金属層が、下部パターン化金属層と、上部連続金属層とを含み、前記装置は、該下部パターン化金属層の少なくとも一部分を含む第２のバスと、該上部連続金属層の少なくとも一部分を含む第３のバスとをさらに含む、請求項２に記載の装置。
7. 前記プレーナー過電圧クランプデバイスは、前記第１の方向において軸の周りに鏡面対称である、請求項１に記載の装置。
8. 前記プレーナー過電圧クランプデバイスがＭＯＳ構造を含む、請求項１に記載の装置。
9. 前記ＭＯＳ構造は、それぞれ、
   前記高側面領域における、第１の伝導率タイプの低くドープされた第１の深い領域と、
   前記低側面領域における、該第１の深い領域とは反対側の該第１の深い領域に隣接した、第２の伝導率タイプの低くドープされた第２の深い領域と、
   該第１の深い領域内に形成される、該第１の伝導率タイプの高くドープされた第１の浅いドレイン領域、および第１の浅い領域の反対側における該第２の伝導率タイプの高くドープされた第２の浅い領域と、
   該第２の深い領域の各々において形成される、該第１の伝導率タイプの高くドープされた第３の浅いソース領域と
   を備え、該第１、第２、第３の浅い領域は、該第１の方向に伸長される、請求項８に記載の装置。
10. 前記第２の浅い領域が前記少なくとも１つの伝導性の島に電気的に接続される、請求項９に記載の装置。
11. 前記第１の浅い領域が前記少なくとも１つの伝導性の島に電気的に接続される、請求項１０に記載の装置。
12. 前記第３の浅い領域が前記少なくとも１つの伝導性の島を囲む前記伝導性のエリアに電気的に接続される、請求項９に記載の装置。
13. プレーナーＭＯＳクランプデバイスは、前記第２の深い領域内に形成される高くドープされた第４の浅い領域をさらに備え、前記第３の浅いソース領域は、前記第２の浅い領域と該第４の浅い領域との間に位置を定められる、請求項１２に記載の装置。
14. 前記第４の浅い領域は、前記少なくとも１つの伝導性の島を囲む前記伝導性のエリアに電気的に接続される、請求項１３に記載の装置。
15. 前記ＭＯＳ構造がゲート構造をさらに備え、各ゲート構造は、絶縁層と、該絶縁層上に配置されたゲート電極とを備え、該ゲート構造の少なくとも複数の部分が前記第２の深い領域と重なり合う、請求項９に記載の装置。
16. 前記第２の浅い領域、前記第１および第２の深い領域、ならびに前記第３の浅い領域は、集合的にサイリスタタイプの応答を有する、請求項９に記載の装置。
17. ボンドパッド構造を作製する方法であって、該方法は、
    基板を提供することであって、該基板は、高側面領域と低側面領域とを含む複数のプレーナー過電圧クランプデバイスを含み、各デバイスは、第１の方向に該デバイスの幅に沿って伸長される、ことと、
    該基板の上に第１のパターン化金属層を形成することであって、該第１のパターン化金属層は、（ｉ）該第１の方向に伸長され、該高側面領域に整列させられ、該高側面領域に電気的に接続された少なくとも１つの伝導性の島と、（ｉｉ）該少なくとも１つの伝導性の島を囲み、該低側面領域に電気的に接続された伝導性のエリアとを含む、ことと、
    第１のバスを形成することであって、該第１のバスは、該第１の方向に対して８５°〜９５°の間の角度に配向され、該少なくとも１つの伝導性の島を囲む該伝導性のエリアの少なくとも一部分を含み、該プレーナー過電圧クランプデバイスは、過電圧条件の下で該少なくとも１つの伝導性の島から該第１のバスに電流を分流するように構成される、ことと
    を包含する、方法。
18. 前記第１の金属層の上に少なくとも１つの第２の金属層を形成することをさらに包含し、該少なくとも１つの第２の金属層は、前記少なくとも１つの伝導性の島に電気的に接続されている、請求項１７に記載の方法。
19. 前記少なくとも１つの第２の金属層の少なくとも一部分を含む第２のバスを形成することをさらに包含し、該第２のバスを形成することは、前記第１の方向に対して−５°〜５°の間の角度に配向された該第２のバスを形成することを包含する、請求項１８に記載の方法。
20. 前記少なくとも１つの第２の金属層の上に上部金属層を形成することをさらに包含し、該上部金属層は、ワイヤに接着する接着エリアを含む、請求項１８に記載の方法。
21. 前記少なくとも１つの第２の金属層を形成することは、下部パターン化金属層と、上部連続金属層とを形成することを包含し、前記方法は、該下部パターン化金属層の少なくとも一部分を含む第２のバスと、該上部連続金属層の少なくとも一部分を含む第３のバスとを形成することをさらに包含する、請求項１８に記載の方法。
22. 前記プレーナー過電圧クランプデバイスは、ＭＯＳ構造を含む、請求項１７に記載の方法。
23. 前記ＭＯＳ構造は、それぞれ、
    前記高側面領域における、第１の伝導率タイプの低くドープされた第１の深い領域と、
    前記低側面領域における、該第１の深い領域の反対側にあり、該第１の深い領域に隣接した、第２の伝導率タイプの低くドープされた第２の深い領域と、
    該第１の深い領域内に形成された、該第１の伝導率タイプの高くドープされた第１の浅いドレイン領域と、第１の浅い領域の反対側における該第２の伝導率タイプの高くドープされた第２の浅い領域と、
    該第２の深い領域の各々内に形成された、該第１の伝導率タイプの高くドープされた第３の浅いソース領域と
    を含み、該第１、第２、第３の浅い領域は、該第１の方向に伸長される、請求項２２に記載の方法。

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