JP5658369B2 - 電圧保護のための接合型電界効果トランジスタ - Google Patents

Description

本発明の実施形態は電子装置に関し、より具体的には、１つ若しくは複数の実施形態においては電子装置の電圧保護のための接合型電界効果トランジスタに関する。

ある種の電子回路は過電圧あるいは低電圧の条件にさらされる。過電圧あるいは低電圧の状態には、例えば、物体あるいは身体から電子装置への電荷の急激な放出により発生する静電気放電（ＥＳＤ）事象を含むことができる。そのような過電圧あるいは低電圧の状態は、電子回路を破損しあるいは不都合に回路の作動に影響を与える。過電圧あるいは低電圧の状態から電子回路に保護を提供するために様々な保護回路が開発されてきている。

図１を参照して、内部回路を保護するための内部回路および電圧保護回路を含む従来のシステムについて説明する。図示したシステム１００は、増幅器回路１１０、電圧保護回路１２０、第１ノードＮ１、および第２ノードＮ２といった内部回路を含んでいる。増幅器回路１１０は、第１ノードＮ１、電圧保護回路１２０、および第２ノードＮ２を介して入力電圧信号Ｖ_ＩＮを受け取るように構成された入力部を含んでいる。

電圧保護回路１２０は、入力電圧信号Ｖ_ＩＮが選択された範囲内にある通常動作の間に、例えばレール電圧間で、入力電圧信号Ｖ_ＩＮを伝達する役目をする。（入力電圧信号Ｖ_ＩＮが選択された範囲外となる）過電圧あるいは低電圧の状態が生じると、電圧保護回路１２０は、入力電圧信号Ｖ_ＩＮを減少させ、あるいは増幅器回路１１０へ伝わらないように妨げ、それによって増幅器回路１１０を保護する。

図２Ａを参照して、従来の電圧保護回路の１つの実施例について以下に説明する。図示する保護回路２００は、少なくとも図１の電圧保護回路１２０の一部とすることができる。保護回路２００は、第１の接合型電界効果トランジスタ（ＪＦＥＴ）２１０、第２の接合型電界効果トランジスタ（ＪＦＥＴ）２２０、第１のダイオードＤ１、第２のダイオードＤ２、および第１から第３のノードＮ１−Ｎ３を含むことができる。

第１の接合型電界効果トランジスタ２１０は、第１のノードＮ１に電気的に接続されたソースＳ１、第２のノードＮ２に電気的に接続されたドレインＤ１、および第３のノードＮ３に電気的に接続されたゲートＧ１を含んでいる。第１接合型電界効果トランジスタ２１０は、通常動作の間にはそれを介して入力電圧信号Ｖ_ＩＮを伝達するが、一方で過電圧あるいは低電圧の状態が生じたときには入力電圧信号Ｖ_ＩＮを制限する、一次装置としての役割を果たしている。

第２の接合型電界効果トランジスタ２２０は、第３のノードＮ３に電気的に接続されたソースＳ２、第２のノードＮ２に電気的に接続されたドレンＤ２、および第３のノードＮ３に電気的に接続されたゲートＧ２を含んでいる。第２の接合型電界効果トランジスタ２２０は、第１の接合型電界効果トランジスタ２１０のゲートＧ１からのゲート電流を再利用する役割を果たしている。第２の接合型電界効果トランジスタ２２０の寸法を小さくすることが望ましい。

第１のダイオードＤ１は、第２のノードＮ２に接続されたアノード、および第１の電圧レールＶ_ＣＣに接続されたカソードを含んでいる。第２のダイオードＤ２は、第２の電圧レールＶ_ＥＥに接続されたアノード、および第２のノードＮ２に接続されたカソードを含んでいる。第１のダイオードＤ１および第２のダイオードＤ２は、ともにクランプ回路としての役割を果たしている。

例えば図２Ｂに示されるようなデバイス特性を見ることはよくあることであるが、ここでは接合型電界効果トランジスタのドレインソース電流Ｉ_ＤＳは、様々なゲート電圧Ｖｇにおけるドレイン電源電圧Ｖ_ＤＳの関数としてプロットされている。これから判るように、小さなＶ_ＤＳにおいては、ドレインソース電流Ｉ_ＤＳは、全般的に符号１０で示されている、「３極管」として知られている領域において素早く上昇し、そこでこの接合型電界効果トランジスタは抵抗器のように機能する。しかしながら、Ｖ_ＤＳが増加すると接合型電界効果トランジスタは、ピンチオフ電圧Ｖｐにおいて全般的に２０で示されている「ピンチオフ」領域に入り、Ｉ_ＤＳ対一群のＶ_ＤＳカーブは名目上水平となり、電流は主としてゲート電圧によって制御される（この作動領域はまた「線形」領域あるいはモードとして知られている）。ドレイン電源電圧Ｖ_ＤＳがさらに増加すると、その後、ブレークダウンプロセスは、ドレイン電源電圧Ｖ_ＤＳの増加に応じてドレインソース電流Ｉ_ＤＳを再びより急激に上昇させる。

再び図２Ａを参照すると、通常動作の間には、第１接合型電界効果トランジスタ２１０は、３極管領域において、第１のノードＮ１と第２のノードＮ２との間に接続されたドレインソースオン抵抗Ｒ_ＤＳＯＮを有する抵抗器のように機能するように作動する。ドレインソースオン抵抗Ｒ_ＤＳＯＮが増加すると、第１の接合型電界効果トランジスタ２１０からのノイズも増加する。したがって、例えば、第１の接合型電界効果トランジスタ２１０の寸法を増加させることによってドレインソースオン抵抗Ｒ_ＤＳＯＮを減少させることが望ましい。

入力電圧信号Ｖ_ＩＮが選択範囲の下限より低い低電圧状態において、第１の接合型電界効果トランジスタ２１０は、逆バイアスがかけられたｐｎ接合の両方（ソースゲートおよびドレインゲート接合）を有していて、線形領域２０において抵抗器として作動する（図２Ｂを参照）。第２の接合型電界効果トランジスタ２２０は、０Ｖに等しいゲートソース電圧Ｖ_ＧＳで逆バイアスがかけられている。第２の接合型電界効果トランジスタ２２０のドレインソース電流Ｉ_ＤＳＳは、第１の接合型電界効果トランジスタ２１０のドレインソース電流Ｉ_ＤＳＳより小さく、第２のノードＮ２にフィードバックされ、それによって第１の接合型電界効果トランジスタ２１０のゲート電流を再利用して第２のノードＮ２を通って流れる電流を増加させる。

入力電圧信号Ｖ_ＩＮが選択範囲の上限より高い過電圧状態においては、第１の接合型電界効果トランジスタ２１０は、（ｐチャネル接合型電界効果トランジスタのための）ＰＮＰバイポーラトランジスタとして作動する。第１接合型電界効果トランジスタ２１０がｐチャネル接合型電界効果トランジスタである実施例において、ソースＳ１とゲートＧ１との間の第１のｐｎ接合は正バイアスがかけられるとともに、ドレインＤ１とゲートＧ１の間の第２のｐｎ接合は逆バイアスがかけられ、それによってＤ１におけるコレクタ電流よりβ倍小さいベース電流をゲートＧ１から生成する（ここでβは、バイポーラトランジスタのベースからコレクタへの、プロセスに依存する電流利得である）。バイポーラトランジスタとして作動する接合型電界効果トランジスタ２１０のβは良好に制御されないので、広範囲の値として変化する可能性があり、こんどは過電圧電流を同様に変化させる。より良好に過電圧電流を制御するためには、第２の接合型電界効果トランジスタ２２０は、プロセスルールが許す限り小さく寸法決めされ、かつ接合型電界効果トランジスタ２１０から来るベース電流を制限するように行動する。このようにして、過電圧状態で接合型電界効果トランジスタ２１０を通って流れる電流は、接合型電界効果トランジスタ２２０最大の動作電流（ＩＤＳＳ）によって制限される。

１つの実施形態において、一つの装置は入力部、出力部および接合型電界効果トランジスタ（ＪＦＥＴ）を含む保護回路を備えており、接合型電界効果トランジスタは、入力部に電気的に接続されたソースと出力部に電気的に接続されたドレインとを有しており、接合型電界効果トランジスタは、その大きさが２Ｖより大きいピンチオフ電圧（Ｖｐ）を有している。この装置はまた、保護回路の出力部から信号を受け取るように構成された入力部を有した内部回路も含み、内部回路と保護回路は集積回路の一部であり、かつ保護回路は低電圧状態および／または過電圧から内部回路を保護するように構成されている。

別の実施形態では、一つの電子装置はモノリシック集積回路接合型電界効果トランジスタ（ＪＦＥＴ）を備えており、この接合型電界効果トランジスタは、ソースと、ドレインと、ソースとドレインとの間に介装されたトップゲートと、ソース、ドレイン、およびトップのゲートの下にあるボトムゲートと、水平方向にソースとドレインとの間でかつ上下方向にトップゲートとボトムゲートとの間で画定されたチャネルを有し、そこでは、チャネルはソースとドレインの間に延びる長さ（Ｌ）および長さに対して垂直に水平方向に延びる幅（Ｗ）を有しており、その幅はチャネルに対向するソースあるいはドレインのエッジの水平方向の長と同じである。接合型電界効果トランジスタは、その大きさが２Ｖより大きいピンチオフ電圧（Ｖｐ）を有しており、かつ長さに対する幅（Ｗ／Ｌ）の比率は８０未満である。

別の実施形態では、方法は、ソースと、ドレインと、ソースとドレインとの間に介装されたトップゲートと、ソース、ドレインおよびトップのゲートの下にあるボトムゲートと、水平方向にソースとドレインとの間でありかつ上下方向にトップゲートとボトムゲートとの間にあるチャネルとを有しており、接合型電界効果トランジスタが、その大きさが２Ｖより大きいピンチオフ電圧（Ｖｐ）を有するような、電界効果トランジスタ（ＪＦＥＴ）を形成することを含む。この方法は、増幅器回路および接合型電界効果トランジスタが集積回路の一部となるように、接合型電界効果トランジスタのドレインに接続された入力部を有する増幅器回路を形成することをさらに含む。接合型電界効果トランジスタの形成は、その大きさが２Ｖ未満のピンチオフ電圧を有する接合型電界効果トランジスタのチャネルの深さより大きな深さを有したチャネルを形成することを含む。
例えば、本発明は以下の項目を提供する。
（項目１）
入力部、出力部、および接合型電界効果トランジスタ（ＪＦＥＴ）（３００／６００）を有する保護回路であって、前記接合型電界効果トランジスタは前記入力部に電気的に接続されたソース（３４０／６４０）および前記出力部に電気的に接続されたドレイン（３６０／６６０）を有し、前記接合型電界効果トランジスタはその大きさが２Ｖより大きいピンチオフ電圧（Ｖｐ）を有する、保護回路と、
前記保護回路の前記出力部から信号を受け取るように構成された入力部を有する内部回路であって、前記内部回路と前記保護回路は集積回路の一部であり、前記保護回路は過電圧状態および／または低電圧状態から前記内部回路を保護するように構成されている、内部回路と、
を備える装置。
（項目２）
前記ピンチオフ電圧は、その大きさが約２．５Ｖ〜約２５Ｖである、項目１に記載した装置。
（項目３）
前記ピンチオフ電圧は、その大きさが約３Ｖ〜約１５Ｖである、項目１に記載した装置。
（項目４）
前記ピンチオフ電圧は、その大きさが約３Ｖ〜約１０Ｖである、項目１に記載した装置。
（項目５）
前記ピンチオフ電圧は、その大きさが約５Ｖである、項目１に記載した装置。
（項目６）
前記接合型電界効果トランジスタは、過電圧における等価抵抗（Ｒ _ｅｆｆ ）、および前記接合型電界効果トランジスタの３極管領域において作動するドレインソースオン抵抗（Ｒ _ＤＳＯＮ ）を有し、Ｒ _ＤＳＯＮ に対するＲ _ｅｆｆ の比率が１より大きい、項目１に記載した装置。
（項目７）
前記接合型電界効果トランジスタは、幅（Ｗ）および長さ（Ｌ）を有するチャネル（３３５／６３５）を含み、
前記接合型電界効果トランジスタの前記幅は、大きさが２Ｖ未満のピンチオフ電圧の別の接合型電界効果トランジスタの幅と比較してより短く、一方で前記接合型電界効果トランジスタは、もう一方の接合型電界効果トランジスタと実質的に同じドレインソースオン抵抗（Ｒ _ＤＳＯＮ ）を提供し、
Ｗ、Ｌ、ＶｐおよびＲ _ＤＳＯＮ の間の関係は、Ｒ _ＤＳＯＮ ＝（Ｌ／Ｗ）／（２×Ｂ’×Ｖｐ）を満たし、
Ｂ’は前記接合型電界効果トランジスタの相互コンダクタンスパラメーターである、項目６に記載した装置。
（項目８）
Ｒ _ＤＳＯＮ は約５００オームであり、かつＬに対するＷの比率（Ｗ／Ｌ）が８０未満である、項目７に記載した装置。
（項目９）
前記接合型電界効果トランジスタは、第１のゲート（３５０／６５０）、および前記第１のゲートの下方にある第２のゲート（３１０／６１０）を含み、
前記接合型電界効果トランジスタの前記チャネルは、前記第１のゲートと前記第２のゲートとの間に定義されたチャネル深さ（Ｄ）を有し、
前記接合型電界効果トランジスタの前記チャネル深さは、もう一方の接合型電界効果トランジスタのチャネル深さに比較してより深い、項目７に記載した装置。
（項目１０）
前記接合型電界効果トランジスタと同じ基板上に形成されたＮＰＮバイポーラトランジスタ（７００Ａ）をさらに含み、
前記ＮＰＮバイポーラトランジスタは、深さを有するエミッター（７３１ａ）を有し、前記接合型電界効果トランジスタは、前記エミッターの前記深さと実質的に等しい深さを有するゲートを有する、項目１に記載した装置。
（項目１１）
前記接合型電界効果トランジスタはｐチャネル接合型電界効果トランジスタ（３００）であり、前記接合型電界効果トランジスタは、シリコン・オン・インシュレータ（ＳＯＩ）で分離されたウェルデバイスであって、
基板（３０１）の上方に形成されたＮ＋埋込層（３１０）と、
前記埋込層の一部の上に形成されたＰ−ウェル（３３０）と、
前記埋込層の別の部分上に形成され、一方で前記Ｐ−ウェルを横方向に囲むＮエピタキシャル層（３２０）と、
前記Ｐ−ウェルの第１の上部に形成されたソース領域（３４０）と、
前記Ｐ−ウェルの第２の上部に形成されたドレイン領域（３６０）と、
前記Ｐ−ウェルの第３の上部に形成され、前記ソース領域と前記ドレイン領域との間に介装されたゲート領域（３５０）と、
前記Ｎエピタキシャル層の上部に形成され、前記ゲート領域に電気的に接続されたコンタクト領域（３２５）と、
上下方向に前記埋込層と前記ゲート領域との間でかつ水平方向に前記ソース領域と前記ドレイン領域との間に画定されたチャネル（３３５）と、を備える、ウェルデバイスを備える、項目１に記載した装置。
（項目１２）
前記接合型電界効果トランジスタはｎチャネル接合型電界効果トランジスタ（６００）であり、前記接合型電界効果トランジスタは、シリコン・オン・インシュレータ（ＳＯＩ）で分離されたウェルデバイスであって、
基板の上方に形成されたＰ＋埋込層（６１０）と、
前記埋込層の一部の上に形成されたＰプラグ（６２０）と、
前記埋込層の別の部分の上に形成され、一方で前記Ｐプラグと横方向に当接するＮエピタキシャル層（６３０）と、
前記Ｎエピタキシャル層の第１の上部に形成されたソース領域（６４０）と、
前記Ｎエピタキシャル層の第２の上部に形成されたドレイン領域（６６０）と、
前記Ｎエピタキシャル層の第３の上部に形成され、前記ソース領域と前記ドレイン領域との間に介装されたゲート領域（６５０）と、
上下方向に前記埋込層と前記ゲート領域との間でかつ水平方向に前記ソース領域と前記ドレイン領域との間に画定されたチャネル（６３５）と、を備える、ウェルデバイスを備える、項目１に記載した装置。
（項目１３）
前記接合型電界効果トランジスタは、前記Ｐプラグの上部に形成されたコンタクト領域（６２５）をさらに含み、前記コンタクト領域は、前記ソース領域、前記ドレイン領域、および前記ゲート領域を横方向に囲むように前記Ｎエピタキシャル層の上部にさらに延びており、前記コンタクト領域は前記ゲート領域と電気的に接続されている、項目１２に記載した装置。
（項目１４）
電子装置であって、
ソース（３４０／６４０）と、
ドレイン（３６０／６６０）と、
前記ソースと前記ドレインとの間に介装されたトップゲート（３５０／６５０）と、
前記ソース、前記ドレイン、および前記トップゲートの下方にあるボトムゲート（３１０／６１０）と、
水平方向に前記ソースと前記ドレインとの間でかつ上下方向に前記トップゲートと前記ボトムゲートとの間に画定されたチャネル（３３５／６３５）であって、前記ソースと前記ドレインとの間に延びる長さ（Ｌ）と、この長さに対して垂直に水平方向に延びる幅（Ｗ）とを有し、前記幅は前記チャネルに面した前記ソースあるいは前記ドレインの端部の水平方向長さと同じであるチャネルと、を備えるモノリシック集積回路接合型電界効果トランジスタ（ＪＦＥＴ）（３００／６００）を備え、
前記接合型電界効果トランジスタは、その大きさが２Ｖより大きいピンチオフ電圧（Ｖｐ）を有し、
Ｗ、Ｌ、ＶｐおよびＲ _ＤＳＯＮ の間の関係は、Ｒ _ＤＳＯＮ ＝（Ｌ／Ｗ）／（２×Ｂ’×Ｖｐ）を満たし、
Ｒ _ＤＳＯＮ は前記接合型電界効果トランジスタのドレインソースオン抵抗であり、
Ｂ’は前記接合型電界効果トランジスタの相互コンダクタンスパラメーターである電子装置。
（項目１５）
前記ピンチオフ電圧は、その大きさが約３Ｖ〜約１０Ｖである、項目１４の電子装置。
（項目１６）
ソース（３４０／６４０）と、
ドレイン（３６０／６６０）と、
前記ソースと前記ドレインとの間に介装されたトップゲート（３５０／６５０）と、
前記ソース、前記ドレイン、および前記トップゲートの下方にあるボトムゲート（３１０／６１０）と、
水平方向に前記ソースと前記ドレインとの間でかつ上下方向に前記トップゲートと前記ボトムゲートとの間にあり、前記接合型電界効果トランジスタはその大きさが２Ｖより大きいピンチオフ電圧（Ｖｐ）を持つチャネル（３３５／６３５）と、を有する接合型電界効果トランジスタ（ＪＦＥＴ）（３００／６００）を形成することと、
増幅器回路と前記接合型電界効果トランジスタが集積回路の一部であるように、前記接合型電界効果トランジスタの前記ドレインに接続された入力部を有する前記増幅器回路を形成することと、を含み、
前記接合型電界効果トランジスタを形成することは、その大きさが２Ｖ未満のピンチオフ電圧を有する接合型電界効果トランジスタのチャネル深さより大きな深さを有する前記チャネルを形成することを含む、方法。
（項目１７）
前記増幅器回路を形成することは、前記接合型電界効果トランジスタと同じ基板の上にエミッターを有するＮＰＮバイポーラトランジスタ（７００Ａ）を形成することを含み、前記接合型電界効果トランジスタを形成することは、前記ＮＰＮバイポーラトランジスタの前記エミッターを形成することと同時に前記接合型電界効果トランジスタの前記トップゲートを形成することを含む、項目１６に記載した方法。
（項目１８）
前記接合型電界効果トランジスタを形成することは、
部分的に製造された接合型電界効果トランジスタ内にドーパントをドープして前記接合型電界効果トランジスタを上方から見たときに複数の分離された領域を形成することと、
前記分離された領域が互いに接続されるように熱的に前記ドーパントを拡散させることと、により、前記チャネルを形成することを含む、項目１６に記載した方法。

増幅器回路および電圧保護回路を含む従来システムの図式的なブロック図である。 接合型電界効果トランジスタ（ＪＦＥＴ）を含む従来の電圧保護回路の回路図である。 接合型電界効果トランジスタのドレインソース電圧（Ｖ_ＤＳ）とドレインソース電流（Ｉ_ＤＳ）の関係を図示するグラフである。 一実施形態による電圧保護のためのｐチャネル接合型電界効果トランジスタの図式的な平面図である。 図３Ａの接合型電界効果トランジスタの破断線３Ｂ−３Ｂに沿った断面図である。 接合型電界効果トランジスタのピンチオフ電圧Ｖｐと、接合型電界効果トランジスタのドレインソースオン抵抗Ｒ_ＤＳＯＮに対する接合型電界効果トランジスタの等価抵抗（Ｒ_ＦＥＴ）の比率との間の関係を示すグラフである。 接合型電界効果トランジスタのピンチオフ電圧Ｖｐと、接合型電界効果トランジスタのチャネルの長さに対する幅の比率との関係を示すグラフである。 別の実施形態による電圧保護のためのｎチャネル接合型電界効果トランジスタの図式的な平面図である。 図６Ａの接合型電界効果トランジスタの破断線６Ｂ−６Ｂに沿った断面図である。 一実施形態によるバイポーラトランジスタと同時に形成された、高いピンチオフ電圧を有する接合型電界効果トランジスタの断面図である。 別の実施形態による他の実施形態バイポーラトランジスタと同時に形成された、調整されたピンチオフ電圧を有する接合型電界効果トランジスタの断面図である。 さらに別の実施形態による電圧保護のための部分的に製造された接合型電界効果トランジスタのＰ−ウェルにドープするためのマスクの図式的な平面図である。 部分的に製造された接合型電界効果トランジスタのＰ−ウェルの熱拡散前のドーピングプロファイルを示す、破断線８Ｂ−８Ｂに沿った断面図である。 部分的に製造された接合型電界効果トランジスタのＰ−ウェルの熱拡散の後のドーピングプロファイルを示す、破断線８Ｂ−８Ｂに沿った断面図である。

ある実施形態の以下の詳しい説明は、本発明の特定の実施形態の様々な説明を示している。しかしながら、本発明は、特許請求の範囲によって定義されかつ包含される多数の異なる方法で具体化することができる。この説明では、図面を参照するが、類似の参照符号は同一若しくは機能的に類似の要素を示している。

ここで用いられる場合、上、下、上方といった用語は、図示のように配向された装置について言及するものであり、従ってそのように解釈されるべきである。トランジスタ内の領域は、半導体材料の異なる部分を異なる不純物あるいは異なる濃度の不純物でドープすることによって定義されるので、異なる領域間の個々の物理的な境界が完成したデバイスにおいては実際には存在しないことがあるものの、領域が一方から他方へと遷移することがあり得るということも理解するべきである。添付の図に示されるいくつかの境界はこのタイプであり、かつ単に読者を助けるために、境界がはっきりとした構造として図に示されている。以下に説明する実施形態では、ｐ型領域は、ドーパントとしてホウ素のようなｐ型半導体材料を含むことができる。さらにｎ型領域は、ドーパントとして亜リン酸のようなｎ型半導体材料を含むことができる。当業者は、以下に説明する領域における様々な濃度のドーパントを理解するであろう。

電圧保護のために寸法を減少させた接合型電界効果トランジスタ

上述したように、電圧保護のために接合型電界効果トランジスタ（例えば、図２Ａの第１の接合型電界効果トランジスタ２１０）のドレインソースオン抵抗Ｒ_ＤＳＯＮ上を減少させることが望ましい。ドレインソースオン抵抗Ｒ_ＤＳＯＮは、例えば、接合型電界効果トランジスタの寸法を増加させることによって縮小させることができる。しかしながら、寸法を増加させた接合型電界効果トランジスタは、大きなダイ面積を占める。ＩＣ装置の寸法が縮小されているときに、接合型電界効果トランジスタのそのような寸法の増加は望ましくない。したがって、過電圧および／または低電圧の保護能力を損なうことなしに、電圧保護回路のための接合型電界効果トランジスタの寸法を縮小する必要がある。

１つの実施形態では、電圧保護のための接合型電界効果トランジスタはソース、ドレイン、ゲートおよびチャネルを含むことができる。チャネルは、幅がＷであり長さがＬである。接合型電界効果トランジスタは、ピンチオフ電圧が２Ｖを超えるように設計することができる。ピンチオフ電圧Ｖｐが高まると、接合型電界効果トランジスタは実質的に同一の過電圧および／または低電圧の保護能力を持ちつつ、チャネルの幅Ｗを縮小することができる。

図３Ａおよび図３Ｂを参照して、集積回路（ＩＣ）の過電圧および／または低電圧を保護するための、ｐチャネル接合型電界効果トランジスタの一実施形態を説明する。図３Ａは接合型電界効果トランジスタの図式的な上面平面図であり、かつ図３Ｂは破断線３Ｂ−３Ｂに沿った接合型電界効果トランジスタの断面図である。図示する接合型電界効果トランジスタ３００は、例えば、図２Ａの第１の接合型電界効果トランジスタ２１０を形成することができる。

図３Ａおよび図３Ｂに示した接合型電界効果トランジスタ３００は、シリコン・オン・インシュレータ（ＳＯＩ）で分離されたウェルデバイスであってもよい。そのため、接合型電界効果トランジスタ３００は、絶縁ウェル内に形成されるとともに同じモノリシック集積回路上の他のすべてのデバイスから分離された、それ自身の半導体材料の「アイランド」上に位置する。この実施形態では、ハンドルウェーハ３０１は、キャリア基板として作用するとともに、その上に形成された二酸化ケイ素の絶縁層３０２を有している。

（図示の平面の上方および下方にも存在する）側壁３０３もまた（一般的に二酸化ケイ素から）形成されて、層３０２および側壁３０３、ならびに図示の平面の上方および下方でそれに平行に延びる絶縁壁によって形成されたウェル内に、接合型電界効果トランジスタ３００を形成するケイ素のアイランドを分離する。層３０２および側壁３０３を形成するプロセスは、従来の製造プロセスとすることができる。他の配設では、半導体材料のウェルは分離された接合とすることができる。

接合型電界効果トランジスタ３００は、Ｎ＋埋込層３１０、Ｎエピタキシャル層３２０、Ｐ−ウェル３３０、ｐ＋ソース領域３４０、ゲート領域３５０、ｐ＋ドレイン領域３６０、ソースコンタクト３７１、ドレインコンタクト３７２、およびゲートコンタクト３７３を含む。Ｎ＋埋込層３１０は、絶縁層３０２上に形成され、かつｎ型ドーパントを含むことができる。

Ｎエピタキシャル層３２０は、Ｎ＋埋込層３１０上でエピタキシャルに成長した層である。Ｎエピタキシャル層３２０は横方向にＰ−ウェル３３０を囲んでおり、Ｎ＋埋込層３１０はＰ−ウェル３３０の下方に形成され、Ｎエピタキシャル層３２０およびＮ＋埋込層３１０はともに容器形状を形成している。

図示する実施形態の断面図（図３Ｂ）においては、Ｎエピタキシャル層３２０は、Ｐ−ウェル３３０の右側に第１の部分３２０ａを、Ｐ−ウェル３３０の左側に第２の部分３２０ｂを含む。Ｎエピタキシャル層３２０は、第１部分３２０にｎ＋コンタクト領域３２５を含む。このｎ＋コンタクト領域３２５は、ｎ型ドーパントで高度にドープされるとともに、第１部分３２０ａの上面を通って露出する上面を有している。ゲートコンタクト３７３は、ｎ＋コンタクト領域３２５に電気的に接続されている。したがって、電気パスは、Ｎ＋埋込層３１０が接合型電界効果トランジスタ３００のバックゲートとしての役割を果たすことができるように、ゲートコンタクト３７３とＮ＋埋込層３１０の間に形成される。

Ｐ−ウェル３３０は、ソース領域３４０、ゲート領域３５０およびドレイン領域３６０を含んでおり、そのそれぞれがＰ−ウェル３３０の上部を通って露出した部分を有している。ソース領域３４０はｐ＋領域であり、Ｎエピタキシャル層３２０の第２の部分３２０ｂに最も接近している。ドレイン領域３６０はｐ＋領域であり、Ｎエピタキシャル層３２０の第１の部分３２０ａに最も接近している。ゲート領域３５０はｎ型ドーパントでドープされ、かつソース領域３４０とドレイン領域３６０との間に介装され、一方でソース領域３４０およびドレイン領域３６０から離間される。接合型電界効果トランジスタ３００がバイポーラトランジスタと同時に形成される一実施形態では、ゲート領域３５０は、ＰＮＰバイポーラトランジスタのベース（ｎｂｓ）と同時に形成することができる。ソース領域３４０は、例えば図２Ａの第１ノードＮ１に電気的に接続することができる、１つ若しくは複数のソースコンタクト３７１を含んでいる。ゲート領域３５０は、Ｎエピタキシャル層３２０の第１部分３２０ａのｎ＋コンタクト領域３２５に電気的に接続することができる、上を覆うメタルコンタクト３７３（図３Ａ）を有することができる。ドレイン領域３６０は、例えば図２Ａの第２のノードＮ２に電気的に接続される１つ若しくは複数のドレインコンタクト３７２を含む。

Ｐ−ウェル３３０はまた、上下方向にゲート領域３５０とＮ＋埋込層３１０との間でかつ水平方向にソース領域３４０とドレイン領域３６０との間で画定された、チャネル３３５を含んでいる。チャネル３３５は、図３Ｂに示したように、ゲート領域３５０に対向するソース領域３４０とドレイン領域３６０の境界間で延びる長さＬと、図３Ａに示したように、接合型電界効果トランジスタ３００を上方から見たときに長さＬに対して垂直な方向に延びる幅Ｗとを有している。図示した実施形態では、幅Ｗは、接合型電界効果トランジスタ３００を上方から見たときに、ソース領域３４０およびドレイン領域３６０の幅Ｗ_Ｓ、Ｗ_Ｄと同じとすることができる。チャネル３３５はまた、ゲート領域３５０とＮ＋埋込層３１０との境界間で定義される深さＤを有している。

作動の間に、ゲート電圧がゲート領域３５０に印加されるともに、Ｎエピタキシャル層３２０を通ってＮ＋埋込層３１０に電気的に接続されているｎ＋コンタクト領域３２５に同じゲート電圧が印加される。このゲート電圧は、チャネル３３５を通って流れるドレインソース電流Ｉ_ＤＳの量を制御する。

図２Ａに関連して上述したように、ドレインソースオン抵抗Ｒ_ＤＳＯＮを有している接合型電界効果トランジスタ３００は、ピンチオフ電圧Ｖｐより低いゲート電圧の３極管領域で作動する。ドレインソースオン抵抗Ｒ_ＤＳＯＮは、チャネル３３５の幅に対する長さの比率（Ｌ／Ｗ）に比例する。（低ノイズ用途のために）ドレインソースオン抵抗Ｒ_ＤＳＯＮを減少させるためには、幅Ｗを増加させあるいは長さＬは減少させなければならない。長さＬはある限界（例えば約１０μｍ）までしか縮小させることができないので、所望のドレインソースオン抵抗Ｒ_ＤＳＯＮを達成するためには幅Ｗを増加させるべきである。幅Ｗのそのような増加は、接合型電界効果トランジスタ３００の外形寸法を増加させる。したがって、接合型電界効果トランジスタの寸法の増加を最小限としつつ、あるいは接合型電界効果トランジスタの寸法をさらに縮小しつつ、比較的低いドレインソースオン抵抗Ｒ_ＤＳＯＮを有する接合型電界効果トランジスタを提供するスキームを提供する必要がある。

出願人は、接合型電界効果トランジスタのドレインソースオン抵抗Ｒ_ＤＳＯＮとピンチオフ電圧Ｖｐとの関係を認めたが、それは以下の方程式１によって表わすことができる。Ｒ_ＤＳＯＮは、接合型電界効果トランジスタの３極管領域の作動におけるオン抵抗である。

方程式１において、Ｉ_ＤＳＳは接合型電界効果トランジスタのドレインソース飽和電流で、以下の方程式２によって表わすことができる。

方程式２において、Ｂ’は、接合型電界効果トランジスタの処理に関連する接合型電界効果トランジスタの相互コンダクタンスパラメーター、Ｗは接合型電界効果トランジスタのチャネルの幅（図３Ａを参照）、そしてＬは接合型電界効果トランジスタのチャネルの長さ（図３Ｂを参照）である。したがって、方程式１は以下の方程式３に表現されるように書き直すことができる。

方程式３によれば、Ｒ_ＤＳＯＮはＷとＶｐの両方に反比例する。ＷとＶｐは、実質的に互いに独立している。したがって、Ｖｐが増加するとき、同じＲ_ＤＳＯＮを実質的に達成しつつＷを減少させることができる。

ＬおよびＢ’が一定であると仮定すると、Ｖｐを２倍に増加させると、同じＲ_ＤＳＯＮを達成しつつＷを半分に減少させることができる。しかしながら、実際には、Ｖｐが変化するときにＢ’は一定ではない。経験的に、Ｖｐが約３．８倍増加したとき、チャネル３３５の幅Ｗ（図３Ｂ）は、同じＲ_ＤＳＯＮを与えつつ３分の１に減少させることができる。また、Ｖｐを増加させるうえでは上限もある。Ｖｐが上限を超過する場合、接合型電界効果トランジスタは抵抗器のように振る舞うからである。

図４は、接合型電界効果トランジスタのピンチオフ電圧Ｖｐの有効範囲を示すグラフである。図４のグラフにおいて、Ｘ軸は接合型電界効果トランジスタの絶対ピンチオフ電圧Ｖｐを表わし（単位はボルト）、一方でＹ軸は接合型電界効果トランジスタのＲ_ＤＳＯＮに対する（様々な過電圧における）等価（あるいは有効）抵抗Ｒ_ｅｆｆの比率（すなわちＲ_ｅｆｆ／Ｒ_ＤＳＯＮ）である。比率が高いほど、過電圧電流の制限において接合型電界効果トランジスタは良好に作動するはずである。比率が１であることは、過電流の制限において接合型電界効果トランジスタは等しい寸法の抵抗器より良好でないことを意味する。

接合型電界効果トランジスタの等価抵抗Ｒ_ｅｆｆ（過電圧状態の）は、以下の方程式４によって表わすことができる。

方程式４において、Ｖｏｖは過電圧状態の電圧であり、かつＲ_ｅｆｆは同じ過電圧において同じ電流を得るために必要な直列抵抗である。方程式１によると、Ｒ_ＤＳＯＮ＝Ｖｐ／（２×Ｉ_ＤＳＳ）である。したがって、Ｒ_ＤＳＯＮに対するＲ_ｅｆｆの比率は以下の方程式５で表すことができ、かつ図４に示されている。

図４において、Ｙ軸は対数目盛で、接合型電界効果トランジスタのＲ_ｅｆｆ／Ｒ_ＤＳＯＮの比を表わしている。Ｘ軸は、接合型電界効果トランジスタ（ｐチャネル）のピンチオフ電圧Ｖｐを表わしている。図４のグラフは、過電圧が１０ＶでＶｐが約２０Ｖのときに、接合型電界効果トランジスタは等しいサイズの抵抗器より良好な電流制限器ではないことを示している。上述した比率が約１であるからである。Ｖｐが５Ｖのとき、接合型電界効果トランジスタは等しいサイズの抵抗器より電流制限は約４倍良好であり、過電圧がより高い場合はさらに良好である。ｐチャネル接合型電界効果トランジスタおよび正のピンチオフ電圧の状況において図示したが、その原理および利点はｎチャネル接合型電界効果トランジスタおよび負のピンチオフ電圧にも適用可能である。

図５は、モノリシック集積回路（ＩＣ）接合型電界効果トランジスタのチャネルの長さ（Ｌ）に対する幅（Ｗ）の比率と接合型電界効果トランジスタのピンチオフ電圧Ｖｐとの間の関係を図示するグラフである。図５のグラフは、約５００ΩのＲ_ＤＳＯＮを与えるように設計された接合型電界効果トランジスタに基づいている。しかしながら、当業者は、Ｒ_ＤＳＯＮ値が異なる他の接合型電界効果トランジスタが同様の特性を持つ可能性があることを理解するであろう。

通常の集積回路（ＩＣ）接合型電界効果トランジスタは、典型的に約１Ｖ〜約２ＶのＶｐ（ｐチャネル接合型電界効果トランジスタ）を持つように設計されている。しかしながら、出願人は、図５に示したように、Ｖｐが増加するとＷ／Ｌの比率が減少することを認識した。さらに出願人は、Ｖｐが５Ｖ（あるいはｎチャネル接合型電界効果トランジスタにおいては−５Ｖ）においてあるいはこれに近いときに、接合型電界効果トランジスタの寸法減少のほとんどが達成されることを認識した。

図４および図５を参照すると、モノリシックＩＣ接合型電界効果トランジスタは、従来の接合型電界効果トランジスタより高いピンチオフ電圧Ｖｐを選択することによって、有効な電流制限機能を提供しつつ減少した寸法（特に接合型電界効果トランジスタのチャネル幅Ｗ）を有するように最適化することができる。

１つの実施形態では、モノリシックＩＣ接合型電界効果トランジスタは、大きさが２Ｖ（ｐチャネル接合型電界効果トランジスタについては２Ｖより大きく、ｎチャネル接合型電界効果トランジスタについては−２Ｖ未満）を超えるピンチオフ電圧Ｖｐを持つように製造することができる。例えば、ピンチオフ電圧Ｖｐは、約２Ｖと約３０Ｖとの間、あるいは任意選択的に約２．５Ｖと約２５Ｖとの間とすることができる。別の実施形態では、接合型電界効果トランジスタは、約３Ｖと約２０Ｖとの間、あるいは任意選択的に約３Ｖと約１５Ｖとの間のピンチオフ電圧Ｖｐを持つように製造することができる。さらに別の実施形態では、接合型電界効果トランジスタは、約３Ｖと約１０Ｖとの間、約３Ｖと約８Ｖとの間、あるいは約４Ｖと７Ｖとの間のピンチオフ電圧Ｖｐを持つように製造することができる。

例えば、ピンチオフ電圧Ｖｐは、あるデバイスの保護のために接合型電界効果トランジスタが用いられる過電圧の状態に応じて、約２．１Ｖ、約２．５Ｖ、約３．０Ｖ、約３．５Ｖ、約４．０Ｖ、約４．５Ｖ、約５．０Ｖ、約５．５Ｖ、約６．０Ｖ、約６．５Ｖ、約７．０Ｖ、約７．５Ｖ、約８．０Ｖ、約８．５Ｖ、約９．０Ｖ、約９．５Ｖ、約１０．０Ｖ、約１０．５Ｖ、１１．０Ｖ、約１１．５Ｖ、約１２．０Ｖ、約１２．５Ｖ、約１３．０Ｖ、約１３．５Ｖ、約１４．０Ｖ、約１４．５Ｖ、約１５．０Ｖ、約１５．５Ｖ、約１６．０Ｖ、約１６．５Ｖ、約１７．０Ｖ、約１７．５Ｖ、約１８．０Ｖ、約１８．５Ｖ、約１９．０Ｖ、約１９．５Ｖ、約２０．０Ｖ、あるいは前述の電圧のうちの２つの間の任意の電圧から選択される任意の１つとすることができる。ピンチオフ電圧Ｖｐは、図７、図８Ａ〜図８Ｃおよび図９Ａ〜図９Ｃに関連して以下に詳細に説明するように、調整することができる。

図６Ａおよび図６Ｂを参照して、電圧保護のためのモノリシックＩＣｎチャネル接合型電界効果トランジスタの１つの実施形態について以下に説明する。図６Ａは接合型電界効果トランジスタの図式的な平面図であり、かつ図６Ｂは破断線６Ｂ−６Ｂに沿った接合型電界効果トランジスタの断面図である。図示する接合型電界効果トランジスタ６００は、例えば、図２Ａの第１の接合型電界効果トランジスタ２１０を形成することができる。

図３Ａおよび図３Ｂのｐチャネル接合型電界効果トランジスタと同様に、図６Ａおよび図６Ｂに示す接合型電界効果トランジスタは、シリコン・オン・インシュレータ（ＳＯＩ）分離のデバイスである。図示の実施形態では、ハンドルウェーハ６０１は、キャリア基板として作用するとともに、その上に形成された二酸化ケイ素の絶縁層６０２を有している。側壁６０３もまた、層６０２および側壁６０３によって形成されたウェル内に接合型電界効果トランジスタ６００を形成するケイ素のアイランドを分離するように（典型的に二酸化ケイ素から）形成される。ウェーハ６０１、絶縁層６０２、および側壁６０３の他の詳細は、図３Ａおよび図３Ｂの接合型電界効果トランジスタ３００に関連して上述した通りとすることができる。

接合型電界効果トランジスタ６００は、Ｐ＋埋込層６１０、Ｐプラグ６２０、Ｎエピタキシャル層６３０、ｎ＋ソース領域６４０、ゲート領域６５０、ｎ＋ドレイン領域６６０、ｐ＋コンタクト領域６２５、ソースコンタクト６７１、ドレインコンタクト６７２およびゲートコンタクト６７３を含んでいる。Ｐ＋埋込層６１０は絶縁層６０２上に形成され、かつｐ型ドーパントを含んでいる。

Ｎエピタキシャル層６３０は、Ｐ＋埋込層６１０上にエピタキシャルに成長した層によって形成される。１つの実施形態では、図６Ａおよび図６Ｂの接合型電界効果トランジスタ６００と、図３Ａおよび図３Ｂの接合型電界効果トランジスタ３００は、同じ製造プロセスを用いて単一のウェーハ上に形成することができる。そのような実施形態では、図６Ａおよび図６ＢのＮエピタキシャル層６３０は、図３Ａおよび図３ＢのＮエピタキシャル層３２０と同時に形成することができる。

Ｐプラグ６２０は、図６Ｂに示したように、接合型電界効果トランジスタ６００の一方の側にＮエピタキシャル層６３０を通して形成される。Ｐプラグ６２０はＰ＋埋込層６１０と接触するように延びて、ｐ＋コンタクト領域６２５からＰ＋埋込層６１０への電気パスが確立されるようにしている。ある実施形態では、接合型電界効果トランジスタ６００は、モノリシックＩＣのための単一ウェーハ上でバイポーラトランジスタと同時に形成することができる。そのような実施形態では、ＰＮＰバイポーラトランジスタは、ＰＮＰトランジスタコレクタピックアップをＰＮＰトランジスタのＰ＋埋込層に接続する高エネルギー、高用量の注入物であるＰプラグを含むことができる。接合型電界効果トランジスタ６００のＰプラグ６２０は、バイポーラトランジスタのＰプラグと同時に形成することができる。

ｐ＋コンタクト領域６２５は、図６Ａに示したように、上方から見たときにソース領域６４０、ゲート領域６５０およびドレイン領域６６０を囲むように形成される。ｐ＋コンタクト領域６２５は、Ｐプラグ６２０の上部に埋め込まれているが、図６Ｂに示したように、ｐ＋コンタクト領域６２５の上部はＰプラグ６２０の上面を通って露出している。ｐ＋コンタクト領域６２５は、ｐ型ドーパントで高度にドープされている。図３Ａおよび図３Ｂのｎ＋コンタクト領域３２５と同様に、ｐ＋コンタクト領域６２５は、接合型電界効果トランジスタ６００のバックゲートを提供する役割を果たしてもよい。ゲートコンタクト６７３は、ｐ＋コンタクト領域６２５に電気的に接続されている。

ソース領域６４０、ゲート領域６５０およびドレイン領域６６０は、Ｎエピタキシャル層６３０に形成されている。領域６４０〜６６０の各々は、Ｎエピタキシャル層６３０の上部を通して露出する部分を有している。ソース領域６４０はｎ＋領域であり、Ｐプラグ６２０から最も遠い。ドレイン領域６６０はｎ＋領域であり、Ｐプラグ６２０に最も接近している。ゲート領域６５０はｐ型ドーパントでドープされるとともに、ソース領域６４０とドレイン領域６６０との間に介装されるが、ソース領域６４０およびドレイン領域６６０から離間されている。接合型電界効果トランジスタ６００がバイポーラトランジスタと同時に形成される１つの実施形態では、ゲート領域６５０はＮＰＮバイポーラトランジスタのベース（ｐｂｓ）と同時に形成することができる。ソース領域６４０は、１つ若しくは複数のソースコンタクト６７１を含んでいるが、それらは例えば図２Ａの第１のノードＮ１に電気的に接続される。ゲート領域６５０は、Ｐプラグ６２０のｐ＋コンタクト領域６２５に電気的に接続される、上を覆うメタルコンタクト６７３（図６Ａ）を有することができる。ドレイン領域６６０は、例えば図２Ａの第２のノードＮ２に電気的に接続することができる１つ若しくは複数のドレインコンタクト６７２を含む。

Ｎエピタキシャル層６３０はまた、上下方向にゲート領域６５０とＰ＋埋込層６１０との間でかつ水平方向にソース領域６４０とドレイン領域６６０との間に画定された、チャネル６３５も含んでいる。チャネル６３５は、図６Ｂに示したように、ゲート領域６５０に面してソース領域６４０とドレイン領域６６０との境界の間に延びる長さＬと、図６Ａに示したように、接合型電界効果トランジスタ６００を上方から見たときに長さＬに対して垂直な方向に延びる幅Ｗとを有している。図示の実施形態では、接合型電界効果トランジスタ６００を上方から見たときに、幅Ｗは、ソース領域６４０の幅Ｗ_Ｓおよびドレイン領域６６０の幅Ｗ_Ｄと同じとすることができる。チャネル６３５はまた、ゲート領域６５０の境界とＰ＋埋込層６１０の境界との間で定義された深さＤも有している。

作動の間、ゲート電圧はゲート領域６５０に印加され、かつ同じゲート電圧は、Ｐプラグ６２０を介してＰ＋埋込層６１０に電気的に接続されているｐ＋コンタクト領域６２５に印加される。ゲート電圧は、チャネル６３５を通して流れるドレインソース電流Ｉ_ＤＳの量を制御する。

図６Ａおよび図６Ｂのｎチャネル接合型電界効果トランジスタ６００を設計する際には、チャネル６３５の幅Ｗおよび接合型電界効果トランジスタ６００のピンチオフ電圧Ｖｐを選択するために同じ原理を用いることができる。設計原理の他の詳細は、図３Ａ、図３Ｂ、図４および図５に関連して上述した通りとすることができる。

高いピンチオフ電圧を有する接合型電界効果トランジスタの製造

図７Ａを参照し、モノリシックＩＣのための高いピンチオフ電圧を有する接合型電界効果トランジスタを製造する方法の一実施形態について以下に説明する。図示の実施形態では、接合型電界効果トランジスタは相補的なバイポーラプロセスを用いて形成することができる。例えば、ｐチャネル接合型電界効果トランジスタ３００は、ＮＰＮバイポーラトランジスタ７００ＡおよびＰＮＰバイポーラトランジスタ７００Ｂなどのバイポーラトランジスタの形成と同時に形成することができる。

接合型電界効果トランジスタ３００の構造の詳細は、図３Ａおよび図３Ｂの接合型電界効果トランジスタ３００に関連して上述した通りとすることができる。図示するＮＰＮバイポーラトランジスタ７００ＡおよびＰＮＰバイポーラトランジスタ７００Ｂは、接合型電界効果トランジスタ３００と同じ基板３０１上に形成される。ＮＰＮバイポーラトランジスタ７００Ａは、ｎ＋埋込層７１０ａ、Ｎエピタキシャル層７２０ａ、エミッター領域（ｎ＋）７３１ａ、ベース領域（ｐｂｓ）７３２ａ、コレクタコンタクト領域（ｎ＋）７３３ａ、およびＮプラグ７４０ａを含んでいる。ＰＮＰバイポーラトランジスタ７００Ｂは、ｐ＋埋込層７１５ｂ、Ｎエピタキシャル層７２０ｂ、ｐ−ウェル７３０ｂ、エミッター領域（ｐ＋）７３１ｂ、ベース領域（ｎｂｓ）７３２ｂ、コレクタコンタクト領域（ｐ＋）７３３ｂおよびＰプラグ７４０ｂを含んでいる。当業者は、バイポーラトランジスタ７００Ａ，７００Ｂの構造はトランジスタの設計に応じて幅広く変化する可能性があることを理解するであろう。

１つの実施形態において、バイポーラトランジスタ７００Ａ、７００Ｂは以下のように形成することができる。最初に、ｎ＋埋込層マスクおよびｐ＋埋込層マスクが注入され、かつトレンチ分離３０３ａ、３０３ｂ内に拡散されてｎ＋埋込層７１０ａおよびｐ＋埋込層７１５ｂをそれぞれ形成する。その後、（ＮＰＮトランジスタコレクタを形成する）Ｎエピタキシャル層７２０ａ、７２０ｂが成長し、かつＮ＋プラグ７４０ａおよびＰ＋プラグ７４０ｂが注入される。続いて、ＰＮＰトランジスタコレクタを形成するＰ−ウェル７３０ｂが注入される。その後、ＰＮＰトランジスタコレクタ７３３ｂおよびプラグ注入物７４０ａ、７４０ｂの熱駆動が伝達される。フィールド酸化膜（図示せず）が上述した構造上で成長し、次にベース開口を形成するために部分的に取り除かれる。その後、ＰＮＰおよびＮＰＮトランジスタベースの注入および拡散を実行してベース領域７３２ａ、７３２ｂを形成する。ＰＮＰおよびＮＰＮトランジスタエミッターの注入および拡散は、エミッタ領域７３１ａ、７３１ｂを形成するために実行される。

図示する実施形態では、接合型電界効果トランジスタ３００の構成要素のうちの少なくともいくつかは、バイポーラトランジスタ７００Ａ、７００Ｂの構成要素と同時に形成することができる。例えば、接合型電界効果トランジスタ３００のｎ＋埋込層３１０は、ＮＰＮバイポーラトランジスタ７００Ａのｎ＋埋込層７１０ａと同時に形成することができる。接合型電界効果トランジスタ３００のＰ−ウェル３３０は、ＰＮＰバイポーラトランジスタ７００Ｂのコレクタ（Ｐ−ウェル）７３０ｂと同時に形成することができる。接合型電界効果トランジスタ３００のソース３４０およびドレイン３６０は、ＰＮＰバイポーラトランジスタ７００Ｂのエミッター７３１ｂと同時に形成することができる。当業者は、バイポーラトランジスタ７００Ａ、７００Ｂの構成要素の形成と同時に接合型電界効果トランジスタ３００の構成要素を形成するために、様々な方法を用いることができることを理解するであろう。

さらに、接合型電界効果トランジスタ３００のゲート領域３５０は、ＰＮＰバイポーラトランジスタ７００Ｂのベース領域７３２ｂと同時に形成することができる。したがって、ゲート領域３５０は、ＰＮＰバイポーラトランジスタ７００Ｂのベース領域７３２ｂの深さＤ_Ｂと実質的に同じである深さＤ_Ｇを有することができる。接合型電界効果トランジスタ３００のチャネル３３５は、深さＤ_ＣＨを有している。接合型電界効果トランジスタ３００およびバイポーラトランジスタ７００Ａ、７００Ｂの結果として生じる構造が、図７Ａに示されている。

上述したバイポーラプロセスを用いることにより、チャネル３３５の深さＤ_ＣＨは、ＣＭＯＳプロセスで形成された接合型電界効果トランジスタのチャネルの深さより大きくすることができる。そのようなより深いチャネル３３５を持つことにより、接合型電界効果トランジスタ３００は、ＣＭＯＳプロセスによって形成された接合型電界効果トランジスタに比較して、増加したピンチオフ電圧Ｖｐを持つことができる。

接合型電界効果トランジスタのピンチオフ電圧の調整

上述した実施形態では、同じ過電圧保護を実質的に提供しつつ、接合型電界効果トランジスタのピンチオフ電圧Ｖｐが増加して、接合型電界効果トランジスタのチャネル幅Ｗの減少を可能にする。接合型電界効果トランジスタのピンチオフ電圧Ｖｐは、様々な方法あるいは構造を用いることにより増加させることができる。

いくつかの実施形態では、接合型電界効果トランジスタのピンチオフ電圧Ｖｐは、接合型電界効果トランジスタのチャネルの深さを増加させることによって増加させることができる。チャネルの深さを、ピンチオフ電圧Ｖｐを増加させる第１の要因とすることができる。浅いチャネルについては、ゲートとチャネルとの間のドーピングプロファイルを異ならせることによって、ピンチオフ電圧Ｖｐも調整することができる。

図７Ｂを参照して、一実施形態による接合型電界効果トランジスタのピンチオフ電圧を調整する方法について以下に説明する。図示する実施形態では、接合型電界効果トランジスタ３００’のゲート領域３５０’は、ＮＰＮバイポーラトランジスタ７００Ａのエミッター領域７３１ａと同時に形成することができる。したがって、ゲート領域３５０は、ＮＰＮバイポーラトランジスタ７００Ａのエミッター領域７３１ａの深さＤ_Ｅと実質的に同じである深さＤ_Ｇ’を有することができる。図７Ｂの構造を作るプロセスの他の詳細は、図７Ａに関連して上述した通りとすることができる。

ＮＰＮバイポーラトランジスタ７００Ａのエミッター領域７３１ａ（深さＤ_Ｅ）は、ＰＮＰバイポーラトランジスタ７００Ｂのベース領域７３２ｂ（深さＤ_Ｂ）より浅い。したがって、そのような実施形態では、ゲート領域３５０’は、ＰＮＰバイポーラトランジスタ７００Ｂのベース領域７３２ｂと同時に形成される図７Ａのゲート領域３５０より浅くすることができる。そのようなより浅いゲート領域３５０により、ゲート領域３５０’とｎ＋埋込層３１０の間に定義されるチャネル深さＤ’は図７Ａのチャネル深さＤより大きく、それは図７Ａの接合型電界効果トランジスタ３００に比較して、接合型電界効果トランジスタ３００’のピンチオフ電圧を増加させることができる。

図８Ａ〜図８Ｃを参照して、過電圧保護のためにピンチオフ電圧を調整した接合型電界効果トランジスタを形成する別の実施形態について以下に説明する。１つの実施形態では、ｐチャネル接合型電界効果トランジスタのＰ−ウェルにソースを制限した拡散を用いることができる。例えば、Ｐ−ウェルは、注入によって小さな正方形として形成することができる。その後、熱駆動の間に、ドーパントの量を制限すると、それはＰ−ウェルの有効用量を減少させ、従って接合型電界効果トランジスタのピンチオフ電圧Ｖｐを調整する。この熱駆動プロセスは、Ｐ−ウェルを有するｐチャネル接合型電界効果トランジスタについて特に有効である。この熱駆動の大きな熱収支が、Ｐ−ウェルのプロファイルの不規則性を等しくするからである。結果として生じる構造はより少ないチャネルのドーピングを有し、これはチャネルをより早く消耗させて、ピンチオフ電圧Ｖｐを減少させる。

上述したドレイン領域に対するソースを制限した拡散（「ピクセレーション（ｐｉｘｅｌｌａｔｉｏｎ）」とも呼ばれる）の一例が、２００９年１１月２日に出願された米国特許出願整理番号第１２／６１１，０５２号に開示されている。なお、その開示は参照によって本願明細書に組込まれる。上記した用途では、小さな正方形の拡散は少なくドープしたドレイン（ＬＤＤ）を生産するために用いられる。

図８Ａは、一実施形態による、上記したソースを制限する拡散プロセスに用いるマスク８００を図示している。マスク８００は、複数のより小さな開口８１０を含んでいる。開口８１０は、接合型電界効果トランジスタのＰ−ウェルを形成するところに配置される。１つの実施形態では、この実施例における開口８１０は公称約１ミクロンの正方形であり、それらの中心は形成されるＰ−ウェルの中心に配置される。

注入ステップの間、例えば、ｐ型ドーパントはマスク８００の開口８１０の下方の半導体材料（通常ケイ素）８０１に注入され、ドーパント濃度はウェーハの表面で最も高く、表面から深くなるに連れて減少する。図８Ｂに示したように、領域８２０、８２２および８２４は開口８１０の下に存在するが、開口８１０は従来のＰ−ウェル（例えば、図３ＢのＰ−ウェル３３０）を形成するためのより広いマスクの単一の開口に比較して小さいので、より広い開口に比較するとドーパントは半導体材料の深くには延在しない。

注入の後、半導体は、図８Ｃに示すように、ドーパントを拡散させるために熱処理される。拡散距離は、濃度に加えて温度と時間の関数である。その結果、開口８１０の下方の注入は互いに拡散し、離間された開口８１０はドーピングを減少させた拡張領域８３０を生じさせる。このドーピングを減少させた領域８３０は、従来のＰ−ウェルにおけるドーピングプロファイルに対してドーピングが減少している。

通常のＰ−ウェルに比較すると、ドーピングを減少させた領域８３０において、ドーピングが半導体材料の中により浅く延在するため、ドーピングを減少させた領域８３０におけるドーピング原子の数および単位面積当たりのドーピング濃度は、従来のＰ−ウェルと比較するとより少ない。

したがって、結果として生じる構造はチャネルのドーピングを少なくし、それはチャネルをより早く消耗させて、ピンチオフ電圧Ｖｐを低下させる。この実施形態は、接合型電界効果トランジスタのピンチオフ電圧を調整するための図７Ａおよび図７Ｂに関連して上述した方法と組み合わせて用いることができる。

上述した実施形態において、過電圧および／または低電圧保護のための接合型電界効果トランジスタは、接合型電界効果トランジスタのピンチオフ電圧を高めることによって、縮小したチャネル幅を持つように最適化することができる。この構成は、より広いチャネル幅を有するものと実質的に同じ過電圧および／または低電圧の保護能力をもたらす。

用途

したがって、当業者は、上述した接合型電界効果トランジスタによって過電圧あるいは低電圧状態から保護される任意のデバイスのために、実施形態の構成および原理を適合させ得ることを理解するだろう。上述した構成を用いる接合型電界効果トランジスタは、様々な電子装置あるいは集積回路内に実装することができる。電子装置の実施例としては、家庭用電子製品、家庭用電子製品の部品、電子テスト装置等を挙げることができるがそれらには限定されない。電子装置の実施例としては、また光学ネットワークまたは他の通信ネットワーク、およびディスクドライバの回路を挙げることができる。家庭用電子製品としては、携帯電話、セルラー基地局、電話、テレビ、コンピューターモニター、コンピューター、ハンドヘルド・コンピューター、ネットブック、タブレットコンピュータ、電子書籍、携帯情報端末（ＰＤＡ）、ステレオシステム、カセットレコーダもしくはプレーヤー、ＤＶＤプレーヤー、ＣＤプレーヤー、ＶＣＲ、ＤＶＲ、ＭＰ３プレーヤー、ラジオ、カムコーダー、カメラ、ディジタルカメラ、ポータブルメモリーチップ、複写機、ファクシミリ装置、スキャナ、多機能周辺機器、腕時計、時計、その他を挙げることができるが、それらには限定されない。さらに、電子装置には未完成の製品が含むことができる。

前述の説明および特許請求の範囲は、ともに「結合された」あるいは「接続された」要素あるいは特徴に言及する場合がある。ここで用いられる場合、「結合された」は、明らかにそうでないと述べない限り、１つの要素／特徴が別の要素／特徴に、直接あるいは間接的に、必ずしも機械的にではなく結合されることを意味する。同様に、明らかにそうでないとに述べない限り、「接続された」は、１つの要素／特徴が別の要素／特徴に、直接あるいは間接的に、必ずしも機械的にではなく接続されることを意味する。したがって、図に示されている様々な概略図が要素および構成部品の例示的な配設を描いているが、（描かれている回路の機能性に悪影響を及ぼさないと仮定すると）追加の介在要素、デバイス、特徴あるいは構成部分が、現実の実施形態では存在してもよい。

ある実施形態の面から本発明を説明したが、本明細書に述べた特徴および利点のすべてを与えるとは限らない実施形態を含めて、当業者に明らかな他の実施形態も、本発明の範囲内にある。さらに、上述した様々な実施形態を組み合わせてさらなる実施形態を提供することができる。さらに、１つの実施形態の状況において示されたある特徴は、他の実施形態にも同様に組み入れることができる。従って、本発明の範囲は添付された請求範囲への参照によってのみ定められる。

Claims (9)

1. 入力部と、出力部と、第１の接合型電界効果トランジスタ（ＪＦＥＴ）（３００／６００）と、第２の接合型電界効果トランジスタ（ＪＦＥＴ）（２２０）とを有する保護回路であって、前記第１の接合型電界効果トランジスタは、前記入力部に電気的に接続されたソース（３４０／６４０）と、前記出力部に電気的に接続されたドレイン（３６０／６６０）と、第１の電圧レールと第２の電圧レールとの間の電位でのゲート電圧を受け取るよう構成されたゲート（３５０／６５０）とを有し、前記第１の接合型電界効果トランジスタは、その大きさが２Ｖより大きいピンチオフ電圧（Ｖｐ）を有し、前記第２の接合型電界効果トランジスタ（ＪＦＥＴ）（２２０）は、前記第１の接合型電界効果トランジスタ（ＪＦＥＴ）（３００／６００）の前記ゲート（３５０／６５０）に電気的に接続された第２のソース（Ｓ２）を有する、保護回路と、
   前記保護回路の前記出力部から信号を受け取るように構成された入力部を有する内部回路であって、前記内部回路および前記保護回路は、集積回路の一部であり、前記保護回路は、過電圧および／または低電圧状態から前記内部回路を保護するように構成されている、内部回路と
   を備える装置。
2. 前記第１の接合型電界効果トランジスタは、前記第１の接合型電界効果トランジスタの３極管領域において作動する場合にドレインソースオン抵抗（Ｒ_ＤＳＯＮ）を有し、Ｗ、Ｌ、ＶｐおよびＲ_ＤＳＯＮの間の関係は、Ｒ_ＤＳＯＮ＝（Ｌ／Ｗ）／（２×Ｂ’×Ｖｐ）を満たし、Ｗは、前記第１の接合型電界効果トランジスタのチャネルの幅であり、Ｌは、前記第１の接合型電界効果トランジスタの前記チャネルの長さであり、Ｂ’は、前記第１の接合型電界効果トランジスタの相互コンダクタンスパラメーターである、請求項１に記載の装置。
3. 前記第２の接合型電界効果トランジスタ（２２０）は、前記第１の接合型電界効果トランジスタ（３００／６００）の前記ゲート（３５０／６５０）に電気的に接続された第２のゲート（Ｇ２）と、前記出力部に電気的に接続された第２のドレイン（Ｄ２）とを有する、請求項１に記載の装置。
4. 前記ピンチオフ電圧は、その大きさが３Ｖ〜１０Ｖである、請求項１に記載の装置。
5. 前記ピンチオフ電圧は、その大きさが５Ｖである、請求項１に記載の装置。
6. 前記第１の接合型電界効果トランジスタと同じ基板上に形成されたＮＰＮバイポーラトランジスタ（７００Ａ）をさらに備え、前記ＮＰＮバイポーラトランジスタは、深さを有するエミッター（７３１ａ）を有し、前記第１の接合型電界効果トランジスタは、前記エミッターの前記深さと等しい深さを有するゲートを有する、請求項１に記載の装置。
7. 前記第１の接合型電界効果トランジスタは、ｐチャネル接合型電界効果トランジスタ（３００）であり、前記第１の接合型電界効果トランジスタは、シリコン・オン・インシュレータ（ＳＯＩ）で分離されたウェルデバイスを含み、前記ウェルデバイスは、
   基板（３０１）の上方に形成されたＮ＋埋込層（３１０）と、
   前記埋込層の一部の上に形成されたＰ−ウェル（３３０）と、
   前記埋込層の他の部分上に形成され、一方で前記Ｐ−ウェルを横方向に囲むＮエピタキシャル層（３２０）と、
   前記Ｐ−ウェルの第１の上部に形成されたソース領域（３４０）と、
   前記Ｐ−ウェルの第２の上部に形成されたドレイン領域（３６０）と、
   前記Ｐ−ウェルの第３の上部に形成され、前記ソース領域と前記ドレイン領域との間に介装されたゲート領域（３５０）と、
   前記Ｎエピタキシャル層の上部に形成され、前記ゲート領域に電気的に接続されたコンタクト領域（３２５）と、
   上下方向に前記埋込層と前記ゲート領域との間でかつ水平方向に前記ソース領域と前記ドレイン領域との間に画定されたチャネル（３３５）と
   を含む、請求項１に記載の装置。
8. 前記第１の接合型電界効果トランジスタは、ｎチャネル接合型電界効果トランジスタ（６００）であり、前記第１の接合型電界効果トランジスタは、シリコン・オン・インシュレータ（ＳＯＩ）で分離されたウェルデバイスを含み、前記ウェルデバイスは、
   基板の上方に形成されたＰ＋埋込層（６１０）と、
   前記埋込層の一部の上に形成されたＰプラグ（６２０）と、
   前記埋込層の別の部分の上に形成され、一方で前記Ｐプラグと横方向に当接するＮエピタキシャル層（６３０）と、
   前記Ｎエピタキシャル層の第１の上部に形成されたソース領域（６４０）と、
   前記Ｎエピタキシャル層の第２の上部に形成されたドレイン領域（６６０）と、
   前記Ｎエピタキシャル層の第３の上部に形成され、前記ソース領域と前記ドレイン領域との間に介装されたゲート領域（６５０）と、
   上下方向に前記埋込層と前記ゲート領域との間でかつ水平方向に前記ソース領域と前記ドレイン領域との間に画定されたチャネル（６３５）と
   を含む、請求項１に記載の装置。
9. 前記第１の接合型電界効果トランジスタは、前記Ｐプラグの上部に形成されたコンタクト領域（６２５）をさらに含み、前記コンタクト領域は、前記ソース領域と前記ドレイン領域と前記ゲート領域とを横方向に囲むように前記Ｎエピタキシャル層の上部にさらに延びており、前記コンタクト領域は、前記ゲート領域と電気的に接続されている、請求項８に記載の装置。