JP5665364B2 - 記録素子基板 - Google Patents

Description

本発明は、データを受信して、データに基づいて記録素子の駆動を制御する回路を備えた記録素子基板に関するものである。

引用文献１には、複数の記録素子列と記録素子列に対応した駆動回路を備える記録素子基板の開示がある。引用文献２には、記録ヘッドが低電圧差動信号（ＬＶＤＳ）によりデータ受信を行い、記録素子の駆動を制御する信号を生成することが開示されている。

特開２００８−２３９９０号公報 特開２００９−１４９０３６号公報

記録素子基板に備える記録素子列の数の増加により、記録素子の駆動を制御するための信号数やデータ得様が増加する。また、記録素子基板の多機能化が進み、記録素子基板に関する様々な情報を取得や制御を行うことが求められている。また、記録素子基板内の回路を流れる信号の高周波数化が進んでいる。このために、記録素子基板の面積の増大や記録素子基板内における回路配置の制約等の課題がある。引用文献１や引用文献２には、このような課題に対して記録素子基板における各回路の配置について具体的な開示がない。

本発明は、上記課題を解決するためにさなれたものであり、記録素子基板が高機能化、信号の高速化に対応し、回路面積の増大の抑制や回路の適切な配置を実現できる記録素子基板を提供することを目的とする。

上記課題を解決するために、本発明の記録素子基板は、矩形状の記録素子基板であって、前記記録素子基板の第１方向に沿って複数の記録素子がそれぞれ配列する第１記録素子列及び第２記録素子列と、前記記録素子基板の第２方向に沿う対向する２つの辺にそれぞれ沿って複数のパッドが配置される第１パッド列と第２パッド列と、記録素子を駆動するための差動伝送で送信されるデータを外部から受信する第１及び第２受信回路と、前記駆動素子を駆動するための差動伝送で送信されるクロック信号を外部から受信するクロック受信回路と、前記クロック受信回路で受信したクロックの周波を低くする分周回路と、前記第１受信回路にて受信したデータと前記クロック受信回路にて受信したクロックに基づき、前記第１記録素子列に対応するデータを生成する第１データ生成回路と、前記第２受信回路にて受信したデータと前記クロック受信回路にて受信したクロックに基づき、前記第２記録素子列に対応するデータを生成する第２データ生成回路と、を備え、前記第１及び第２受信回路と前記第１及び第２データ生成回路と前記分周回路は、前記第１記録素子列及び前記第２記録素子列と前記第１パッド列との間の第１領域に配されており、前記第１パッド列に沿う方向に、前記第１受信回路、前記第１データ生成回路、前記クロック受信回路、前記第２データ生成回路、前記第２受信回路がこの順に配されており、前記分周回路は、前記クロック受信回路と前記第１データ生成回路との間、もしくは前記クロック受信回路と前記第２データ生成回路との間に配されていることを特徴とする。

以上、本発明の構成により、記録素子基板が高機能化、信号の高速化に対応して、記録素子基板において、回路面積の増大の抑制や回路の適切な配置を実現できる。

第１の実施形態における記録素子基板の回路レイアウトを説明する図である。 第１の実施形態における駆動回路の内部を説明する図である。 第１の実施形態におけるヒータグループ内の回路構成を説明する図である。 第１の実施形態におけるＣＬＫ分周回路で生成されたクロック信号の説明図である。 第１の実施形態におけるデータ展開回路で生成されたデータの説明図である。 第１の実施形態におけるデータ展開回路で生成されたデータの記録素子基板内を転送される順序を説明する図である。 第２の実施形態における記録素子基板の回路レイアウトを説明する図である。 第２の実施形態における駆動回路の内部を説明する図である。 第２の実施形態におけるデータ展開回路で生成されたデータの説明図である。 第３の実施形態における記録素子基板の回路レイアウトの一部を説明する図である。

（第１の実施形態）
図１は、第１の実施形態を説明するための回路ブロックを示す図である。図１は、矩形状の半導体基板（記録素子基板）１００にインク供給口１０１を２個形成したものである。半導体基板（記録素子基板）１００は、ヒータ回路ブロック１０５を４つ備えている。ヒータ回路ブロック１０５は、ヒータアレイ１０２と駆動回路１０３を備え、インク供給口１０１を挟んで対向する位置に配置している。ヒータアレイ（記録素子列）１０２には、複数のヒータが矢印Ａの方向（第１方向）に配列されている。このヒータを駆動する駆動回路１０３が、ヒータに対応して配置されている。

駆動回路１０３は、ヒータ列内（記録素子列内）の隣合う所定数のヒータ毎（記録素子毎）に複数のグループに分け、各グループに属するヒータを異なるブロックに割当て、ブロック毎に時分割で駆動する。時分割制御回路は領域１０３Ａに備えられている。

パッド列（第１パッド列）１０６Ａとパッド列（第２パッド列）１０６Ｂは、それぞれ矢印Ｂの方向（第２方向）に複数のパッド１０４を備えている。図１では、半導体基板（記録素子基板）１００にそれぞれパッド列１０６Ａ、パッド列１０６Ｂが配置されている。これらのパッドは、信号の入力、信号出力、電源の入力に使用される。

領域５０５Ａには、データレシーバ（受信回路）５０１や、データ展開回路（データ生成回路）５０２、機能データ回路５０３、ＨＥ生成回路（信号生成回路）５０４等が備えられている。機能データ回路５０３は、温度検知素子を選択する情報を取得する回路や、素子基板１００の外部から受信するデータの受信エラーを検知するために、パリティを判定する判定回路を備えている。

また、領域５０５Ｂは、素子基板内を転送するデータの転送エラーを検知するために、パリティを判定する判定回路を備えている。領域５０５Ｂは、更に、温度検知素子の選択回路、温度検知素子で検出された情報を出力する出力回路等を備えている。

第１の実施形態では、データ及び信号の受信をいわゆる差動伝送方式で行う。データレシーバ（受信回路）５０１は、ＬＶＤＳ（低電圧差動信号）を受信する回路を備えている。データ展開回路（データ生成回路）５０２はデータレシーバ（受信回路）５０１で受信したデータから、ヒータ列１０２に対応したデータを生成する。図１では、４つのヒータ列を備えているので、４列分のデータを生成する。機能データ回路５０３は、データ転送エラー検知回路や温度検知素子選択回路のためのデータ処理を行う回路である。

ここでデータレシーバ５０１とは、２本の異なる電圧で送られてきた信号を１本の信号へと戻す回路であり、ＬＶＤＳの場合必須となる。また、ＣＬＫ、ＤＡＴＡ１系統ずつの場合もあるが各々複数系統設ける場合もある。

次に、データレシーバによって受信された信号はデータ展開回路へ送られる。データ展開回路５０２はシフトレジスタとクロック分周回路を有しており、シフトレジスタによってクロック（ＣＬＫ）と同期してデータ（ＤＡＴＡ）を転送し、ＣＬＫ分周回路によって低周波化された分周ＣＬＫを複数（１／４分周では４系統）生成する。図４にデータを取り込むタイミング図を示す。６０１は基板に入力されたＣＬＫ信号、６０２はＤＡＴＡであり、データ展開回路のシフトレジスタにて６０１のＣＬＫと同期して６０２のＤＡＴＡを取り込んだ出力が６０３である。また、６０４がＣＬＫ分周回路によって１／４分周されたＣＬＫ信号である。ＣＬＫ＿Ａ＿１〜ＣＬＫ＿Ｂ＿２の立上りエッジで、ＤＡＴＡ６０３は読み出され、４つのデータラインへ振り分けられる。振り分けられた４つのデータはそれぞれシフトレジスタに入力される。

なお、機能データ回路５０３は、領域５０５Ｂに設けられた回路の制御を行うためのデータ処理を行う。これにより、領域５０５Ｂに設けられた回路毎に端子を設ける必要がなくなり、素子基板の端子数を削減できる。素子基板には、高速転送でのデータ誤送信やデータの誤受信を確認する機能がある。この他に、素子基板内の温度分布を検知するために複数個の温度検知素子でスイッチを切り換えて、複数の素子の出力を読み取る機能がある。また、データの受信を確認するためパリティ検査ビットを判定する機能がある。このために、機能データ回路５０３は、シフトレジスタとラッチ回路を備えている。

図２は、駆動回路１０３の説明図である。簡単にするために、１つの駆動回路について説明する。駆動回路１０３は、ヒータ駆動グループ２０７を８個備えている。ヒータ駆動グループ２０７にヒータは１６個有している。駆動回路１０３に入力した素子選択データ８０３は、シフトレジスタ２０１、シフトレジスタ２０２へ順に転送される。素子選択データ８０３のうち、時分割制御データ（時分割情報）はシフトレジスタ２０３を介してデコーダ２０４へ入力する。デコーダ２０４は、時分割信号２０６を出力し、この信号をヒータ駆動グループ２０７はそれぞれ入力する。グループ毎にシフトレジスタ２０２を備え、ヒータ駆動グループ２０７は、記録データ信号をシフトレジスタ２０２から入力する。以上の信号を入力することで、各ヒータ駆動グループ２０７は、それぞれ駆動する記録素子を選択し、記録データ信号に基づいて駆動を行う。ここで、グループに含まれるヒータの数が１６個であれば、時分割信号の信号線の数は１６本であり、時分割制御データ（時分割情報）は４ビットの情報である。これを一般化すると、グループに含まれるヒータの数が２^ｎ個であれば、時分割信号の信号線の数も２^ｎ本であり、時分割制御データ（時分割情報）はｎビットの情報である。

図３は、ヒータ駆動グループ２０７の構成を説明する図である。ヒータ駆動グループ２０７は、ヒータ３０３、駆動素子（ＭＯＳトランジスタ）３０４、電圧変換回路３０５、ヒータ選択回路３０６からなる。ヒータ３０３は、１つのヒータ駆動グループ２０７に１６個設けられている。

ヒータ電源配線３０１は外部から供給されるヒータの駆動電圧（第１電圧：例えば２４ボルト）が供給されており、ヒータ３０３は駆動素子３０４がオンすると、ＧＮＤＨ３０２へ電流が流れる。ここで駆動素子３０４はヒータ３０３に電流を通電するかどうかのスイッチである。記録データ信号線３０７および時分割信号線３０８がヒータ選択回路３０６であるＡＮＤゲートの入力に接続されている。これら２つの信号が共にアクティブとなった場合にそのＡＮＤゲートの出力がアクティブとなる。電圧変換回路３０５は、信号の電圧振幅を大きくする働きをする。このＡＮＤゲート３０６の出力信号は、電圧変換回路３０５によりロジック電圧（第３電圧：例えば５ボルト）から第２電圧（例えば、１２ボルト）まで昇圧される。入力回路からヒータ選択回路３０５までの駆動電圧（第３電圧）よりも高い電源電圧（第２電圧）にレベル変換される。電圧変換回路３０５の出力は、駆動素子３０４のゲートに接続されている。

図１の説明に戻ると、ＨＥ生成回路（信号生成回路）５０４は、ヒータ（記録素子）の駆動期間を定める期間信号（ＨＥ信号）を生成する回路である。例えば、ＨＥ信号の開始のタイミングと終了のタイミングを値とするデータを入力し、この値をそれぞれカウンタによってカウントし、出力信号を合成することでＨＥ信号を生成する。図１では、４つのヒータ列を備えている。ＨＥ生成回路５０４は、例えば、ヒータ列に対応する第１の期間信号〜第４の期間信号を生成する。ＨＥ生成回路５０４は、ＨＥ信号の開始（立ち上がり）、終了（立下り）に応じた数分のカウンタを備える。また、ＨＥ生成回路には、データを受信するためのシフトジスタやラッチ回路も含まれる。

次に、入力された高速シリアルデータが展開され、各記録素子列へと振り分けられる様子を説明する。図６は、信号の流れと信号の速度を説明するために、各回路のシフトレジスタに着目した図である。記録素子基板へ入力されたＣＬＫ信号とＤＡＴＡ信号が、データレシーバ７０１によって受信され、データ展開回路のシフトレジスタ７０２へ送られる。また、図４に示すように、ＣＬＫ分周回路７０３によって分周されたＣＬＫ信号が生成される。図４では１／４分周されたクロック信号ＣＬＫ＿Ａ＿１，ＣＬＫ＿Ａ＿２，ＣＬＫ＿Ｂ＿１，ＣＬＫ＿Ｂ＿２が生成される。データ展開回路は、図４に示すように、各クロック信号の立上りエッジで１ビットづつ順に選択し、各クロック信号が選択したデータを、クロック信号に対応させて１つのデータ列（データ群）として生成する。

図５は、データ展開回路は、入力したデータを、４系統に振り分けたデータの内容の説明図である。データ（ＤＡＴＡ）８０２はデータ展開回路から出力されるデータである。ＤＡＴＡ＿Ａ＿１は、ＣＬＫ＿Ａ＿１で選択されたデータであり、ＤＡＴＡ＿Ａ＿２は、ＣＬＫ＿Ａ＿２で選択されたデータである。同様に、ＤＡＴＡ＿Ｂ＿１は、ＣＬＫ＿Ｂ＿１で選択されたデータであり、ＤＡＴＡ＿Ｂ＿２は、ＣＬＫ＿Ｂ＿２で選択されたデータである。この図５では、データ（ＤＡＴＡ）８０２の先頭から４ビット分（０〜３）のタイミングについて詳細に説明し、その後のタイミングは、簡略化している。データ８０２は、先頭から記録データ８０３、時分割データ８０４、ＨＥデータ８０５、機能データ８０６の順に転送され、データ展開回路はこの順序で受信する。記録データ８０３と時分割データ８０４を素子選択データと表現する。データ展開回路５０２は、以上のように、ＤＡＴＡ＿Ａ＿１，ＤＡＴＡ＿Ａ＿２，ＤＡＴＡ＿Ｂ＿１，ＤＡＴＡ＿Ｂ＿２の４つに振り分けて出力する。

ここで、機能データ回路のシフトレジスタ７０４はデータ展開回路のシフトレジスタ７０２の次に配置するのが望ましい。理由は、データ転送の上流側（入り口の近くに）配置することで、機能データのみ入力する場合に、機能データ数に対応する数のＣＬＫ信号を入力し、ラッチすれば、データを読み取ることができるからである。つまり、機能データのみ入力する場合に、余分な空データを転送する必要がないからである。機能データには、記録素子を駆動する制御期間とは別のタイミングで温度情報の取得などを行うために、機能データのみ受信することがある。このとき、必要最小限のデータを送ることができるので、データ転送制御に要する時間を短縮できる。

以上のように、図６に示すシフトレジスタの並びに対応して、図５に示すようにデータ信号のフォーマットが定められている。図６に示すようにデータ信号８０２は、データレシーバ７０１→データ展開回路内のシフトレジスタ７０２→機能データ回路内のシフトレジスタ７０４→ＨＥ生成回路内のシフトレジスタ７０５→駆動回路内のシフトレジスタ７０６と順に転送される。

図６に示すように、ヒータを駆動する素子選択データは、データ転送順序で最下流にある駆動回路のシフトレジスタ７０６まで転送されるため先頭に割当てられ、続いてＨＥ生成回路７０５へ送られるＨＥデータ８０５、続いて機能データ回路７０４へ送られる機能データ８０６と定められる。受信回路で受信したデータを４系統に分割するが、分割後のデータ順序は、記録データ、時分割データ、ＨＥデータ、機能データの順であり、分割の前後で同じである。

以上のように、半導体基板（記録素子基板）１００に備える回路構成により、記録素子基板の高機能化に対応しつつ、記録素子基板の面積の増大を抑制することができる。

（第２の実施形態）
第２の実施形態の記録素子基板を図７に示す。記録素子基板に割当てられている駆動回路１１０３の領域の形状が、第１の実施形態の図１で説明した領域の形状と異なっている。他の内容は、図１と同じであるので説明を省く。

駆動回路１０３の領域の形状について、図８を用いて説明する。図８と第１の実施形態で説明した図２との相違点は、時分割制御回路の位置が異なっている。図７に示すように駆動回路１１０３の領域１１０３Ａに、時分割制御回路が配置される。時分割制御回路は、シフトレジスタ１２０３とデコーダ１２０４を備えている。そのために、図９に示すようなデータ転送順序となっている、データの先頭が、時分割データ１００４であり、次に記録データ１００３、ＨＥデータ１００５、機能データ１００６の順となっている。各回路の動作は、第１の実施形態と同じであるので、説明を省く。この時分割制御回路は、ヒータ回路ブロック９０５内で第２パッド列側（領域５０５Ｂ側）に配置されている。このことにより、記録素子基板の第１パッド列側の領域５０５Ａにスペースを確保することができる。

（第３の実施形態）
第３の実施形態では、図１０に示すように、半導体基板（記録素子基板）１００にインク供給口１０１を４個備え、８つのヒータ回路ブロックを備えている。そのために、クロック信号用のデータレシーバを１系統備え、データ信号用のデータレシーバを２系統（複数）備えている。このように、受信回路の数と受信回路の配置が、第１の実施形態と異なっている。

図１０は、記録素子基板のパッド列１０６Ａ側を拡大した図である。パッド列１０６Ａに含まれるパッド１０４から入力した信号の経路を矢印で示している。パッド１０４の配列方向において、ＣＬＫ信号用のレシーバ１３０１と分周回路１３０４が記録素子基板の内側に配置されており、ＤＡＴＡ１信号用のレシーバ１３０２と、ＤＡＴＡ２信号用のレシーバ１３０３が記録素子基板の外側に配置されている。分周回路１３０４は、クロック信号の分周を行って、高速ＣＬＫ信号から低速ＣＬＫ信号を生成する。展開回路１３０５及び１３０６は、ＣＬＫ信号と高速ＤＡＴＡ信号のタイミングを取るシフトレジスタを備える。１３０７と１３０８はＤｉの切り換えスイッチ等を含む機能データ回路である。４つのＨＥ生成回路１３０９〜１３１２は、それぞれ２つのヒータ回路ブロックへ供給する期間信号（ＨＥ信号）を生成する。

第３の実施形態では、記録素子基板の外部から入力するＤＡＴＡ信号が２系統あるため、１系統のＣＬＫ信号を用いて、各展開回路において同期をとる。展開回路では高速のＣＬＫと高速のＤＡＴＡをシフトレジスタで転送し直すことで、基板までの伝送経路で起こったＣＬＫとＤＡＴＡの遅延を補正する。図１３に示すように、機能データ回路までは、高速でデータ転送が行われる。高速のＣＬＫで転送するため遅延を許容できる時間的な余裕は小さいため、伝送経路で生ずる信号の遅延が小さくなるように回路配置を行う。そこで、図１３に示すように、ＣＬＫ信号用データレシーバ１３０１をＤＡＴＡ１信号用データレシーバ１３０２とＤＡＴＡ２信号用データレシーバ１３０３の間に配置し、さらに、展開回路１３０５をＣＬＫ信号用データレシーバ１３０１とＤＡＴＡ１信号用データレシーバ１３０２の真中に配置する。同様に、展開回路１３０６をＣＬＫ信号用データレシーバ１３０１とＤＡＴＡ１信号用データレシーバ１３０３の真中に配置する。また、展開回路に隣接して機能データ回路を配置する。

このような配置をとることによってＤＡＴＡ信号が２系統あってもＣＬＫ信号とＤＡＴＡ信号の配線長をそれぞれ揃えることが可能となり、ＣＬＫ信号とＤＡＴＡ信号のタイミングがずれを抑制できる。また、ＨＥ生成回路や駆動回路のシフトレジスタは、分周されたＣＬＫ信号によって動作するので、ＣＬＫ信号とＤＡＴＡ信号のタイミングには時間的な余裕が比較的ある。従って、ＣＬＫとＤＡＴＡの配線長を厳密に揃える必要はないため信号の送り順に配置される。

（その他の実施形態）
以上、実施形態について説明してきたが、上記記載に限定するものではない。例えば、領域５０５Ｂには、上述した回路の他に、電圧生成回路や、記録素子基板の動作テストのためのテスト回路等を備える構成でも構わない。この電圧生成回路は、例えば、図３で説明した電圧変換回路へ供給するための第２電圧を生成する回路である。

ＨＥ生成回路５０４は、例えば、ヒータ列に対応する期間信号を生成する形態の他に、１つのヒータ列を複数のブロックに分けて、ブロック毎に期間信号を生成する回路を備える構成でも構わない。

なお、領域５０５Ａ内での各回路の配置も、実施形態１や実施形態３に限定するものではない。

１０２ ヒータアレイ
１０３ 駆動回路
１０４ パッド
１０６Ａ、１０６Ｂ パッド列

Claims (7)

1. 矩形状の記録素子基板であって、
   前記記録素子基板の第１方向に沿って複数の記録素子がそれぞれ配列する第１記録素子列及び第２記録素子列と、
   前記記録素子基板の第２方向に沿う対向する２つの辺にそれぞれ沿って複数のパッドが配置される第１パッド列と第２パッド列と、
   記録素子を駆動するための差動伝送で送信されるデータを外部から受信する第１及び第２受信回路と、
   前記駆動素子を駆動するための差動伝送で送信されるクロック信号を外部から受信するクロック受信回路と、
   前記クロック受信回路で受信したクロックの周波を低くする分周回路と、
   前記第１受信回路にて受信したデータと前記クロック受信回路にて受信したクロックに基づき、前記第１記録素子列に対応するデータを生成する第１データ生成回路と、
   前記第２受信回路にて受信したデータと前記クロック受信回路にて受信したクロックに基づき、前記第２記録素子列に対応するデータを生成する第２データ生成回路と、を備え、
   前記第１及び第２受信回路と前記第１及び第２データ生成回路と前記分周回路は、前記第１記録素子列及び前記第２記録素子列と前記第１パッド列との間の第１領域に配されており、
   前記第１パッド列に沿う方向に、前記第１受信回路、前記第１データ生成回路、前記クロック受信回路、前記第２データ生成回路、前記第２受信回路がこの順に配されており、
   前記分周回路は、前記クロック受信回路と前記第１データ生成回路との間、もしくは前記クロック受信回路と前記第２データ生成回路との間に配されていることを特徴とする記録素子基板。
2. 前記記録素子基板は、更に
   第１記録素子列に含まれる記録素子を駆動する第１駆動回路を備え、
   前記第１駆動回路と前記第１記録素子列は、前記第２方向に配置されていることを特徴とする請求項１に記載の記録素子基板。
3. 前記第１駆動回路は、
   前記第１記録素子列内の隣合う所定数の記録素子毎に複数のグループに分け、各グループに属する記録素子を異なるブロックに割当て、ブロック毎に時分割で駆動するための時分割制御回路と、
   前記グループ毎にそれぞれ割当てられたシフトレジスタを備え、
   前記時分割制御回路と前記シフトレジスタは前記第１方向に沿って配列し、前記時分割制御回路は、前記シフトレジスタより前記第２パッド列側に配置されていることを特徴とする請求項２に記載の記録素子基板。
4. 前記記録素子基板は、更に
   複数の温度検知素子を備え、
   前記温度検知素子を選択する選択回路を備えていることを特徴とする請求項１に記載の記録素子基板。
5. 前記記録素子基板は、更に
   前記記録素子基板内を転送されるデータのパリティを判定する判定回路を備えていることを特徴とする請求項１に記載の記録素子基板。
6. 前記記録素子基板は、更に
   前記記録素子基板に関する情報の出力を行う出力回路を備え、前記出力回路は前記第１記録素子列及び前記第２記録素子列と前記第２パッド列との間の第２領域に配されていることを特徴とする請求項１乃至５のいずれか１項に記載の記録素子基板。
7. 前記記録素子基板は、更に
   前記第１データ生成回路にて生成されたデータに基づき前記第１記録素子列に含まれる記録素子の駆動期間を定める期間信号を生成する第１信号生成回路と、
   前記第２データ生成回路にて生成されたデータに基づき前記第２記録素子列に含まれる記録素子の駆動期間を定める期間信号を生成する第２信号生成回路と、を備え、
   前記第１及び第２信号生成回路は、前記第１領域に配されていることを特徴とする請求項１乃至６のいずれか１項に記載の記録素子基板。

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