JP5679933B2 - 薄膜トランジスタ及びその製造方法、表示装置、イメージセンサー、ｘ線センサー並びにｘ線デジタル撮影装置 - Google Patents

Description

本発明は、薄膜トランジスタ及びその製造方法、表示装置、イメージセンサー、Ｘ線センサー並びにＸ線デジタル撮影装置に関する。

近年、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系（以下、ＩＧＺＯと称す）の酸化物半導体薄膜を活性層（チャネル層）に用いた薄膜トランジスタの研究開発が盛んである。酸化物半導体薄膜は低温成膜が可能であり、且つアモルファスシリコンよりも高移動度を示し、更に可視光に透明であることから、プラスチック板やフィルム等の基板上にフレキシブルな薄膜トランジスタを形成することが可能である。

ここで、表１に各種トランジスタ特性の電界効果移動度やプロセス温度等を比較したものを示す。

表１に示すように、活性層がポリシリコンの薄膜トランジスタは１００ｃｍ^２／Ｖｓ程度の移動度を得ることが可能だが、プロセス温度が４５０℃以上と非常に高いために、耐熱性が高い基板にしか形成できず、安価、大面積、フレキシブル化には不向きである。また、活性層がアモルファスシリコンの薄膜トランジスタは３００℃程度の比較的低温で形成可能なため、基板の選択性はポリシリコンに比べて広いが、せいぜい１ｃｍ^２／Ｖｓ程度の移動度しか得られず高精細なディスプレイ用途には不向きである。一方、低温成膜という観点では活性層が有機物の薄膜トランジスタは１００℃以下での形成が可能なため、耐熱性の低いプラスティックフィルム基板等を用いたフレキシブルディスプレイ用途等への応用が期待されているが、移動度はアモルファスシリコンと同程度の結果しか得られていない。

例えば、特許文献１では、活性層として、ゲート電極に近い側に、ＩＺＯ、ＩＴＯ、ＧＺＯ、又はＡＺＯの酸化物を含む高移動度層を配し、ゲート電極から遠い側にはＺｎを含有する酸化物層を配する薄膜トランジスタが開示されている。
特許文献２では、少なくとも、ゲート配線上に、非晶質シリコンを含む第１半導体パターンと、Ｇａ、Ｉｎ、Ｚｎ、Ｓｎ、Ｃｏ、Ｔｉ、及びＭｇのうち少なくとも一つの元素と酸素元素Ｏを含む第２半導体パターンと、を含む表示基板が開示されている。
特許文献３では、少なくとも半導体層と前記半導体層に対してゲート絶縁層を介して設けられたゲート電極とを具備した電界効果型トランジスタであって、前記半導体層は、Ｚｎ又はＩｎから選択される少なくとも１つの元素を含む第１のアモルファス酸化物半導体層と、Ｇｅ又はＳｉから選択される少なくとも１つの元素と、Ｚｎ又はＩｎから選択される少なくとも１つの元素と、を含む第２のアモルファス酸化物半導体層と、を含む電界効果型トランジスタが開示されている。
また、非特許文献１では、電子親和力の異なるＺｎＯとＺｎＭｇＯを接合することで、キャリア走行層が単一量子井戸となるヘテロ構造電界効果トランジスタが開示されている。

特開２０１０−２１５５５号公報 特開２００９−１７０９０５号公報 特開２０１０−１６１３３９号公報

K. Koike et al., Applied Physics Letters, 87 (2005) 112106

特許文献１に開示さている薄膜トランジスタでは、オフ電流値が高く、待機中（Ｖｇ＝０Ｖ）の電力消費が大きい。
特許文献２に開示されている表示基板では、量子井戸部であるキャリア走行層に酸化物半導体と比較して１桁程度移動度の低い非晶質シリコンを用いているために、十分な移動度が得られない。
特許文献３に開示されている薄膜トランジスタでは、オフ電流値が高くなる場合があり、低消費電力とするには不十分である。
また、非特許文献１では、高移動度を得るために、分子線エピタキシー法（ＭＢＥ法）によるエピタキシャル成長により、ヘテロ構造電界効果トランジスタ（ＨＥＭＴ）を作製しており、基板と半導体膜層との格子不整合を極めて小さくする必要がある。そのため基板温度を７００℃超に加熱する必要があり、基材の選択性を著しく低下させる。
即ち、低温で（例えば４００℃以下）、高移動度（例えば３０ｃｍ^２／Ｖｓ以上）とノーマリーオフを両立することは困難であった。

本発明は、４００℃以下でも作製可能であり、３０ｃｍ^２／Ｖｓ以上の高い電界効果移動度と、ノーマリーオフとなる低いオフ電流を両立する薄膜トランジスタ及びその製造方法、並びに、低い消費電力により良好な特性を示す表示装置、イメージセンサー、Ｘ線センサー及びＸ線デジタル撮影装置を提供することを目的とする。

上記目的を達成するため、以下の発明が提供される。
＜１＞ ゲート電極と、
前記ゲート電極と接するゲート絶縁膜と、
Ｉｎ（ｘ）Ｚｎ（１−ｘ）Ｏ（ｙ）（０．４≦ｘ≦０．５，ｙ＞０）で表される厚み５ｎｍ以上１０ｎｍ未満の第１の領域及びＩｎ（ａ）Ｇａ（ｂ）Ｚｎ（ｃ）Ｏ（ｄ）（ｂ／（ａ＋ｂ）＞０．２５０，ｃ＞０，ｄ＞０）で表され、前記ゲート電極に対して前記第１の領域よりも遠くに位置する厚み３０ｎｍ以上７０ｎｍ未満の第２の領域を含み、前記ゲート絶縁膜を介して前記ゲート電極に対向配置されている酸化物半導体層と、
互い離間して配置されており、前記酸化物半導体層を介して導通可能なソース電極及びドレイン電極と、
を有する薄膜トランジスタ。
＜２＞ 前記第２の領域は、ｂ／（ａ＋ｂ）≦０．８７５である＜１＞に記載の薄膜トランジスタ。
＜３＞ 前記酸化物半導体層は非晶質である＜１＞又は＜２＞に記載の薄膜トランジスタ。
＜４＞ 前記薄膜トランジスタが、ボトムゲート−トップコンタクト型又はトップゲート−ボトムコンタクト型である＜１＞〜＜３＞のいずれかに記載の薄膜トランジスタ。
＜５＞ 前記第１の領域を、成膜室内を第１の酸素分圧／アルゴン分圧比としてスパッタ法により成膜する工程と、
前記第２の領域を、成膜室内を第２の酸素分圧／アルゴン分圧比としてスパッタ法により成膜する工程と、
を有する＜１＞〜＜４＞のいずれかに記載の薄膜トランジスタを製造する薄膜トランジスタの製造方法。
＜６＞ 前記第１の領域をスパッタ法により成膜する工程と、
前記第２の領域をスパッタ法により成膜する工程と、
前記第１の領域の成膜中及び／又は成膜後に、前記第１の領域の成膜面に酸素ラジカルを照射する工程と、
を有する＜１＞〜＜４＞のいずれかに記載の薄膜トランジスタを製造する薄膜トランジスタの製造方法。
＜７＞ 前記第１の領域をスパッタ法により成膜する工程と、
前記第２の領域をスパッタ法により成膜する工程と、
前記第１の領域の成膜中及び／又は成膜後に、オゾン雰囲気中にて前記第１の領域の成膜面に紫外線を照射する工程と、
を有する＜１＞〜＜４＞のいずれかに記載の薄膜トランジスタを製造する薄膜トランジスタの製造方法。
＜８＞ 前記第１の領域及び前記第２の領域を成膜する工程の間で大気に曝さずに成膜を行う＜５＞〜＜７＞のいずれかに記載の薄膜トランジスタの製造方法。
＜９＞ 前記第１の領域及び前記第２の領域を成膜した後、３００℃以上の温度でポストアニール処理を行う＜５＞〜＜８＞のいずれかに記載の薄膜トランジスタの製造方法。
＜１０＞ ＜１＞〜＜４＞のいずれかに記載の薄膜トランジスタを備えた表示装置。
＜１１＞ ＜１＞〜＜４＞のいずれかに記載の薄膜トランジスタを備えたイメージセンサー。
＜１２＞ ＜１＞〜＜４＞のいずれかに記載の薄膜トランジスタを備えたＸ線センサー。
＜１３＞ ＜１２＞に記載のＸ線センサーを備えたＸ線デジタル撮影装置。
＜１４＞ 動画撮影が可能である＜１３＞に記載のＸ線デジタル撮影装置。

本発明によれば、４００℃以下で作製可能であり、３０ｃｍ^２／Ｖｓ以上の高い電界効果移動度と、ノーマリーオフとなる低いオフ電流を両立する薄膜トランジスタ及びその製造方法、並びに、低い消費電力により良好な特性を示す表示装置、イメージセンサー、及びＸ線センサーを提供することができる。

本発明に係る薄膜トランジスタの一例（ボトムゲート−トップコンタクト型）の構成を示す概略図である。 本発明に係る薄膜トランジスタの一例（トップゲート−ボトムコンタクト型）の構成を示す概略図である。 実施形態の液晶表示装置の一部分を示す概略断面図である。 図３の液晶表示装置の電気配線の概略構成図である。 実施形態の有機ＥＬ表示装置の一部分を示す概略断面図である。 図５の有機ＥＬ表示装置の電気配線の概略構成図である。 実施形態のＸ線センサーアレイの一部分を示す概略断面図である。 図７のＸ線センサーアレイの電気配線の概略構成図である。 第１の領域の組成変調によるＶｇ−Ｉｄ特性の変化を示す図である。 第１の領域の組成変調による移動度及びオフ電流値を示す図である。 ストレス時間に対する閾値シフト（ΔＶｔｈ）の変化を示す図である。

以下、添付の図面を参照しながら、本発明の実施形態に係る薄膜トランジスタ及びその製造方法、並びに本発明の実施形態に係る薄膜トランジスタを備えた表示装置、センサー及びＸ線センサー（デジタル撮影装置）について具体的に説明する。なお、図中、同一又は対応する機能を有する部材（構成要素）には同じ符号を付して適宜説明を省略する。

＜薄膜トランジスタ＞
本発明の薄膜トランジスタ（適宜「ＴＦＴ」と記す）は、ゲート電極と、前記ゲート電極と接するゲート絶縁膜と、Ｉｎ（ｘ）Ｚｎ（１−ｘ）Ｏ（ｙ）（０．４≦ｘ≦０．５，ｙ＞０）で表される厚み５ｎｍ以上１０ｎｍ未満の第１の領域及びＩｎ（ａ）Ｇａ（ｂ）Ｚｎ（ｃ）Ｏ（ｄ）（ｂ／（ａ＋ｂ）＞０．２５０，ｃ＞０，ｄ＞０）で表され、前記ゲート電極に対して前記第１の領域よりも遠くに位置する厚み３０ｎｍ以上７０ｎｍ未満の第２の領域を含み、前記ゲート絶縁膜を介して前記ゲート電極に対向配置されている酸化物半導体層と、互い離間して配置されており、前記酸化物半導体層を介して導通可能なソース電極及びドレイン電極と、を有する。本発明の薄膜トランジスタは、ゲート電極に電圧を印加して、酸化物半導体層に流れる電流を制御してソース電極とドレイン電極間の電流をスイッチングする機能を有する。

本発明に係る薄膜トランジスタは、高い電界効果移動度（３０ｃｍ^２／Ｖｓ以上）を有するとともに、ノーマリーオフ（好ましくはオフ電流１Ｅ−９Ａ以下）を達成することが可能である。
また、本発明の薄膜トランジスタの素子構造においては、キャリア走行層（第１の領域）が外気に晒されていないために、経時や、駆動環境に依存する素子特性劣化が低減される。また、同じＩｎ、Ｚｎを母材とする酸化物半導体系を接合することによって、異種半導体を接合した場合の素子と比較して接合界面が良好となり、駆動時の電気ストレス等に対する素子劣化が抑制される。従来のＩＧＺＯ単膜のＴＦＴと比較しても、駆動安定性は良好である。また、第１の領域Ａ１はＩＧＺＯ系と比べカチオンが２元系であるため、製造の際の組成調整が容易である。

本発明のＴＦＴの素子構造としては、ゲート電極の位置に基づいた、いわゆるボトムゲート型（逆スタガ構造とも呼ばれる）及びトップゲート型（スタガ構造とも呼ばれる）のいずれの態様であってもよい。また、酸化物半導体層とソース電極及びドレイン電極（適宜、「ソース・ドレイン電極」という。）との接触部分に基づき、いわゆるトップコンタクト型、ボトムコンタクト型のいずれの態様であってもよい。
トップゲート型とは、ＴＦＴが形成されている基板を最下層としたときに、ゲート絶縁膜の上側にゲート電極が配置され、ゲート絶縁膜の下側に活性層が形成された形態であり、ボトムゲート型とは、ゲート絶縁膜の下側にゲート電極が配置され、ゲート絶縁膜の上側に活性層が形成された形態である。また、ボトムコンタクト型とは、ソース・ドレイン電極が活性層よりも先に形成されて活性層の下面がソース・ドレイン電極に接触する形態であり、トップコンタクト型とは、活性層がソース・ドレイン電極よりも先に形成されて活性層の上面がソース・ドレイン電極に接触する形態である。
なお、本実施形態に係るＴＦＴは、上記以外にも、様々な構成をとることが可能であり、適宜、活性層上に保護層や基板上に絶縁層等を備える構成であってもよい。

以下、本発明の実施形態について図を参照して説明する。代表例として図１、図２に示すＴＦＴについて具体的に説明するが、本発明は他の形態（構造）のＴＦＴについても適用することができる。

図１は本発明の第１の実施形態の薄膜トランジスタ１、図２は本発明の第２の実施形態の薄膜トランジスタ２の構成をそれぞれ模式的に示す断面図である。図１、図２の各薄膜トランジスタ１，２において、共通の要素には同一の符号を付している。
図１に示す第１の実施形態の薄膜トランジスタ１は、ボトムゲート−トップコンタクト型のトランジスタであり、図２に示す第２の実施形態の薄膜トランジスタ２は、トップゲート−ボトムコンタクト型のトランジスタである。図１、図２に示す実施形態は、酸化物半導体層１２に対するゲート電極１６、ソース電極１３及びドレイン電極１４の配置が異なるが、同一符号を付与されている各要素の機能は同一であり、同様の材料を適応することができる。

本発明の実施形態に係る薄膜トランジスタ１，２は、基板１１上に、ゲート電極１６と、ゲート絶縁膜１５と、酸化物半導体層１２と、ソース電極１３と、ドレイン電極１４とを有し、酸化物半導体層１２は、膜厚方向にゲート電極１６に近い側から第１の領域Ａ１と第２の領域Ａ２を備えている。酸化物半導体層１２を構成する第１の領域Ａ１と第２の領域Ａ２は連続成膜されており、第１の領域Ａ１及び第２の領域Ａ２の間には、絶縁層、電極層等の酸化物半導体層以外の層は挿入されず、酸化物半導体膜から構成されている。
以下、ＴＦＴが形成される基板も含め、本発明のＴＦＴの各構成要素について詳述する。

（基板）
薄膜トランジスタを形成するための基板１１の形状、構造、大きさ等については特に制限はなく、目的に応じて適宜選択することができる。基板１１の構造は単層構造であってもよいし、積層構造であってもよい。
例えば、ガラスやＹＳＺ（イットリウム安定化ジルコニウム）等の無機材料、樹脂や樹脂複合材料等からなる基板を用いることができる。中でも軽量である点、可撓性を有する点から樹脂あるいは樹脂複合材料からなる基板が好ましい。具体的には、ポリブチレンテレフタレート、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリブチレンナフタレート、ポリスチレン、ポリカーボネート、ポリスルホン、ポリエーテルスルホン、ポリアリレート、アリルジグリコールカーボネート、ポリアミド、ポリイミド、ポリアミドイミド、ポリエーテルイミド、ポリベンズアゾール、ポリフェニレンサルファイド、ポリシクロオレフィン、ノルボルネン樹脂、ポリクロロトリフルオロエチレン等のフッ素樹脂、液晶ポリマー、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、アイオノマー樹脂、シアネート樹脂、架橋フマル酸ジエステル、環状ポリオレフィン、芳香族エーテル、マレイミドーオレフィン、セルロース、エピスルフィド化合物等の合成樹脂からなる基板が挙げられる。

また、既述の合成樹脂等と酸化珪素粒子との複合プラスチック材料からなる基板、既述の合成樹脂等と金属ナノ粒子、無機酸化物ナノ粒子もしくは無機窒化物ナノ粒子等との複合プラスチック材料からなる基板、既述の合成樹脂等とカーボン繊維もしくはカーボンナノチューブとの複合プラスチック材料からなる基板、既述の合成樹脂等とガラスフェレーク、ガラスファイバーもしくはガラスビーズとの複合プラスチック材料からなる基板、既述の合成樹脂等と粘土鉱物もしくは雲母派生結晶構造を有する粒子との複合プラスチック材料からなる基板、薄いガラスと既述のいずれかの合成樹脂との間に少なくとも１回の接合界面を有する積層プラスチック基板、無機層と有機層（既述の合成樹脂）を交互に積層することで、少なくとも１回以上の接合界面を有するバリア性能を有する複合材料からなる基板、ステンレス基板又はステンレスと異種金属とを積層した金属多層基板、アルミニウム基板又は表面に酸化処理（例えば陽極酸化処理）を施すことで表面の絶縁性を向上させた酸化皮膜付きのアルミニウム基板等を用いることができる。

樹脂基板としては、耐熱性、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、及び低吸湿性等に優れていることが好ましい。樹脂基板は、水分や酸素の透過を防止するためのガスバリア層や、樹脂基板の平坦性や下部電極との密着性を向上するためのアンダーコート層等を備えていてもよい。

基板１１の厚みは、フレキシブル基板を用いる場合を想定すると、５０μｍ以上５００μｍ以下であることが好ましい。基板１１の厚みが５０μｍ以上であると、基板自体の平坦性がより向上する。基板１１の厚みが５００μｍ以下であると、基板自体の可撓性がより向上し、フレキシブルデバイス用基板としての使用がより容易となる。なお、基板１１を構成する材料によって、十分な平坦性及び可撓性を有する厚みは異なるため、基板材料に応じてその厚みを設定する必要があるが、概ねその範囲は５０μｍ〜５００μｍの範囲である。

（ゲート電極）
ゲート電極１６としては、高い導電性を有するものであれば特に制限ない。例えばＡｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ａｇ等の金属、Ａｌ−Ｎｄ、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜等を、単層又は２層以上の積層構造としてゲート電極を形成することができる。

ゲート電極１６を、上記金属又は金属酸化物により構成する場合、成膜性、エッチングやリフトオフ法によるパターンニング性及び導電性等を考慮すると、その厚みは、１０ｎｍ以上、１０００ｎｍ以下とすることが好ましく、５０ｎｍ以上、２００ｎｍ以下とすることがより好ましい。

（ゲート絶縁膜）
ゲート絶縁膜１５は、ゲート電極１６と、酸化物半導体１２、ソース・ドレイン電極１３，１４とを絶縁した状態に離間する層であり、高い絶縁性を有するものが好ましく、例えばＳｉＯ_２、ＳｉＮｘ、ＳｉＯＮ、Ａｌ_２Ｏ_３、Ｙ_２Ｏ_３、Ｔａ_２Ｏ_５、ＨｆＯ_２等の絶縁膜、又はこれらの化合物を二種以上含む絶縁膜等から構成することができる。

なお、ゲート絶縁膜１５はリーク電流の低下及び電圧耐性の向上のために十分な厚みを有する必要がある一方、厚みが大きすぎると駆動電圧の上昇を招いてしまう。ゲート絶縁膜１５の厚みは、材質にもよるが、１０ｎｍ〜１０μｍが好ましく、５０ｎｍ〜１０００ｎｍがより好ましく、１００ｎｍ〜４００ｎｍが特に好ましい。

（酸化物半導体層）
酸化物半導体層１２は、ゲート電極１６に近い順から第１の領域Ａ１と第２の領域Ａ２とを含み、ゲート絶縁膜１５を介してゲート電極１６に対向配置されている。第１の領域Ａ１は、Ｉｎ（ｘ）Ｚｎ（１−ｘ）Ｏ（ｙ）（０．４≦ｘ≦０．５，ｙ＞０）で表される酸化物半導体膜（ＩＺＯ層）で構成されている。第２の領域Ａ２は、ゲート電極１６に対して第１の領域Ａ１よりも遠い側、すなわち、第１の領域Ａ１のゲート絶縁膜１５に接する面とは反対側に位置し、Ｉｎ（ａ）Ｇａ（ｂ）Ｚｎ（ｃ）Ｏ（ｄ）（ｂ／（ａ＋ｂ）＞０．２５０，ｃ＞０，ｄ＞０）で表される酸化物半導体膜（ＩＧＺＯ層）で構成されている。

‐第１の領域‐
活性層を構成する酸化物半導体においては、一般的に電子キャリア濃度の増大と共に、電界効果移動度が増大する。即ち、薄膜トランジスタにおいてゲート電極に近く、正のゲート電圧を印加した状態下で電流走行層となるＩｎ（ｘ）Ｚｎ（１−ｘ）Ｏ（ｙ）（０≦ｘ≦１，ｙ＞０）で表される第１の領域（ＩＺＯ層）は、ある程度のキャリア濃度を有する酸化物半導体層であることが望ましい。
ここで、第１の領域において０．４≦ｘであると、トランジスタ駆動に十分なキャリア濃度が得られるため、電界効果移動度３０ｃｍ^２／Ｖｓ超の薄膜トランジスタが作製可能になる。一方で、ｘが０．５を超える場合には３０ｃｍ^２／Ｖｓ以上の電界効果移動度が得られるものの、同時にキャリア濃度が過剰な状態となってしまいピンチオフが困難になるためオフ電流の増大を招く。

本発明の薄膜トランジスタは、ゲート電極に近い側の第１の領域として、一般的に縮退伝導となりやすいＩＺＯ層の組成を特定の範囲内、即ち、Ｉｎ（ｘ）Ｚｎ（１−ｘ）Ｏ（ｙ）で表される第１の領域においては、０．４≦ｘ≦０．５に制御することで、ＩＺＯの高い移動度を保ちつつ、低いオフ電流を実現することができる。なお、ＩＺＯ層単独を活性層に用いた場合には、低いオフ電流を実現することは困難であるが、ＩＺＯ層（第１の領域）とは別に、ゲート電極に対して第１の領域より遠くに位置する第２の領域としてＩＧＺＯ層の組成及び膜厚を制御することで、３０ｃｍ^２／Ｖｓ超の移動度と、１Ｅ−９Ａ以下のオフ電流（ノーマリーオフ）を実現することができる。

また、本実施形態の薄膜トランジスタ１，２は、酸化物半導体層を構成する第１の領域Ａ１及び第２の領域Ａ２がＩｎ、Ｚｎ、及びＯを含む同種の材料で形成されていることから、実質的にチャネル層となる第１の領域Ａ１が、Ｓｉ系等の異種材料と接している場合に比べて界面での欠陥密度が低減され、均一性、安定性、信頼性の観点からも優れた薄膜トランジスタを提供することができる。特に、酸化物半導体（ＩＧＺＯ）単膜と比較して、電気ストレスに対する安定性が良好である。
また、チャネル層となる第１の領域Ａ１が外気に晒されていないために、経時や素子の置かれている環境下に依存する素子特性の劣化が低減される。

第１の領域Ａ１の厚みは、３〜２０ｎｍとすることが好ましく、５ｎｍ以上、１０ｎｍ未満であることがより好ましい。第１の領域Ａ１の厚みが５ｎｍ以上であれば均一性の高い膜が得られるため、移動度が向上する効果が期待でき、１０ｎｍ未満であればトータルのキャリア数が減少するためにピンチオフが容易になる。

‐第２の領域‐
酸化物半導体層１２においてゲート電極１６から遠い側の第２の領域Ａ２は、Ｉｎ（ａ）Ｇａ（ｂ）Ｚｎ（ｃ）Ｏ（ｄ）（ｂ／（ａ＋ｂ）＞０．２５０，ｃ＞０，ｄ＞０）で表される。
なお、本実施形態の薄膜トランジスタ１，２では、ソース電極１３及びドレイン電極１４は主に第２の領域Ａ２を介して酸化物半導体層１２と接続している。そのため、Ｉｎ（ａ）Ｇａ（ｂ）Ｚｎ（ｃ）Ｏ（ｄ）（ｂ／（ａ＋ｂ）＞０．２５０，ｃ＞０，ｄ＞０）で表される第２の領域Ａ２がｂ／（ａ＋ｂ）＞０．８７５（即ち、Ｇａリッチ）であると、ソース・ドレイン電極１３，１４と酸化物半導体層１２の接触抵抗が上昇し、電界効果移動度が減少する傾向がある。従って、高移動度の薄膜トランジスタを作製するためには、第２の領域Ａ２はｂ／（ａ＋ｂ）≦０．８７５であることが望ましい。

また、第２の領域Ａ２においてｂ／（ａ＋ｂ）≦０．２５０であると、第２の領域Ａ２においてフェルミ準位と伝導帯が相対的に近くなり、電子親和力が増大し、低抵抗化しやすい状態になる。この状態で第１の領域Ａ１と接合させた酸化物半導体膜（第２の領域Ａ２）を形成すると、第１の領域Ａ１に加え、第２の領域Ａ２のバルク中や、表面付近に伝導パスができやすい状態となり、オフ電流の増大を招く傾向がある。従って、Ｉｎ（ａ）Ｇａ（ｂ）Ｚｎ（ｃ）Ｏ（ｄ）（ａ＞０，ｂ＞０，ｃ＞０，ｄ＞０）で表される第２の領域Ａ２においてはｂ／（ａ＋ｂ）＞０．２５０である必要がある。

また、第２の領域Ａ２の厚みは１０ｎｍ超であることが望ましい。更には、第２の領域Ａ２の厚みが７０ｎｍ未満であることが望ましい。
第２の領域Ａ２の厚みが１０ｎｍ超であると、Ｓ値の小さい、良好なトランジスタ特性が得られる。第２の領域Ａ２の厚みが１０ｎｍ以下であると、Ｓ値の劣化を引き起こし易い。特に、第２の領域が３０ｎｍ以上であると、オフ電流の低減が期待できる。
一方で、第２の領域Ａ２の厚みが７０ｎｍ以上であると、オフ電流の低減は期待でき、Ｓ値の観点からは問題ないが、ソース・ドレイン電極１３，１４と第１の領域Ａ１の抵抗が増大することになり、電界効果移動度が低減する傾向がある。従って、第２の領域Ａ２の膜厚は、１０ｎｍ超７０ｎｍ未満であることが望ましい。

なお、酸化物半導体層１２全体の膜厚（総膜厚）は、膜の均一性、パターニング性の観点から、１０〜２００ｎｍ程度であることが好ましく、１５ｎｍ超、８０ｎｍ未満がより好ましい。

（ソース・ドレイン電極）
ソース電極１３及びドレイン電極１４は、いずれも高い導電性を有するものであれば材料、構造に関して特に制限ない。例えばＡｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ａｇ等の金属、Ａｌ−Ｎｄ、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜等を、単層又は２層以上の積層構造としてソース・ドレイン電極１３，１４を形成することができる。

ソース電極１３及びドレイン電極１４を、上記金属又は金属酸化物により構成する場合、成膜性、エッチングやリフトオフ法によるパターンニング性及び導電性等を考慮すると、その厚みは、１０ｎｍ以上、１０００ｎｍ以下とすることが好ましく、５０ｎｍ以上、１００ｎｍ以下とすることがより好ましい。

＜薄膜トランジスタの製造方法＞
次に、図１に示すボトムゲート−トップコンタクト型の薄膜トランジスタ１の製造方法について説明する。

（ゲート電極の形成）
まず、基板１１を用意し、必要に応じて基板１１上に薄膜トランジスタ１以外の層を形成した後、ゲート電極１６を形成する。
ゲート電極１６は、例えば印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜すればよい。例えば、電極膜を成膜後、エッチング又はリフトオフ法により所定の形状にパターンニングし、ゲート電極１６を形成する。この際、ゲート電極１６及びゲート配線を同時にパターンニングすることが好ましい。

（ゲート絶縁膜の形成）
ゲート電極１６を形成した後、ゲート絶縁膜１５を形成する。
ゲート絶縁膜１５は、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜すればよい。例えば、ゲート絶縁膜１５はフォトリソグラフィー及びエッチングによって所定の形状にパターンニングしてもよい。

（酸化物半導体層の形成）
次いで、酸化物半導体層１２として、第１の領域Ａ１、第２の領域Ａ２の順にスパッタ法、ＣＶＤ法・インクジェット法等の成膜手法により成膜する。具体的には、絶縁膜１５上に第１の領域Ａ１としてＩｎ（ｘ）Ｚｎ（１−ｘ）Ｏ（ｙ）（０．４≦ｘ≦０．５，ｙ＞０）となるＩＺＯ膜を、第２の領域Ａ２としてＩｎ（ａ）Ｇａ（ｂ）Ｚｎ（ｃ）Ｏ（ｄ）（ｂ／（ａ＋ｂ）＞０．２５０，ｃ＞０，ｄ＞０）、より好ましくは０．２５０＜ｂ／（ａ＋ｂ）≦０．８７５となるＩＧＺＯ膜をそれぞれ順次スパッタ等で成膜する。

‐第１の領域の成膜‐
上記のような金属元素の組成比となるように成膜する手法として、スパッタ成膜であれば、第１の領域Ａ１は、Ｉｎ、Ｚｎ、またはこれらの酸化物若しくはこれらの複合酸化物のターゲットを組み合わせて用いた共スパッタであってもよいし、成膜したＩＺＯ膜中の金属元素の組成比が上記となるような複合酸化物ターゲットをあらかじめ用意して単独スパッタを行ってもよい。
成膜中の基板温度は基板に応じて任意に選択してもよいが、樹脂製のフレキシブル基板を用いる場合には、基板の変形等を防ぐため基板温度はより室温に近いことが好ましい。

第１の領域Ａ１のキャリア密度を高める場合は、成膜時の成膜室内の酸素分圧を相対的に低くして、膜中の酸素濃度を低くすればよい。例えば成膜時の酸素分圧／アルゴン分圧比を０．００５とする。逆に電子キャリア密度を低くする場合は、成膜時の成膜室内の酸素分圧を相対的に高くする（例えば成膜時の酸素分圧／アルゴン分圧比を０．０６７とする。）か、成膜中または成膜後に酸素ラジカルを照射するか、オゾン雰囲気中にて該成膜面に紫外線を照射する等により膜中の酸素濃度を高めればよい。

‐第２の領域の成膜‐
第１の領域Ａ１となるＩＺＯ膜を形成した後、第２の領域Ａ２となるＩＧＺＯ膜の成膜を行う。第２の領域Ａ２の成膜は、第１の領域Ａ１の成膜後、一旦成膜を停止し、成膜室内の酸素分圧およびターゲットにかける電力を変更した後、成膜を再開する方法であってもよいし、成膜を停止せず成膜室内の酸素分圧およびターゲットにかける電力を速やかにまたは緩やかに変更する方法であってもよい。

また、ターゲットは、第１の領域Ａ１から第２の領域Ａ２に成膜を切り替える際に、第１の領域Ａ１の成膜に用いたターゲットへの電力投入を停止し、Ｉｎ、Ｇａ、Ｚｎを含む異なるターゲットに電力印加を行う手法であってもよいし、第１の領域Ａ１の成膜に用いたターゲットに加えて、更に少なくともＧａを含む別のターゲットに追加で電力印加を行う手法であってもよい。例えば、第２の領域Ａ２として、Ｉｎ（ａ）Ｇａ（ｂ）Ｚｎ（ｃ）Ｏ（ｄ）（ｂ／（ａ＋ｂ）＞０．２５０，ｃ＞０，ｄ＞０）、ｂ／（ａ＋ｂ）＝０．７５０で表されるＩＧＺＯ層を５０ｎｍ成膜する。
第２の領域Ａ２を成膜する際の基板温度は基板に応じて任意に選択してもよいが、樹脂製のフレキシブル基板を用いる場合には、第１の領域Ａ１と成膜時と同様、基板温度はより室温に近いことが好ましい。

第２の領域Ａ２のキャリア密度を高める場合は、成膜時の成膜室内の酸素分圧を相対的に低くして、膜中の酸素濃度を低くすればよい。例えば成膜時の酸素分圧／アルゴン分圧比を０．００５とする。逆に電子キャリア密度を低くする場合は、成膜時の成膜室内の酸素分圧を相対的に高くする（例えば成膜時の酸素分圧／アルゴン分圧比を０．０６７とする。）か、成膜中または成膜後に酸素ラジカルを照射するか、オゾン雰囲気中にて該成膜基板表面に紫外線を照射する等により膜中の酸素濃度を高めればよい。

なお、酸素ラジカルの照射またはオゾン雰囲気中での紫外線照射により膜中の酸素濃度を高める際には、第１の領域Ａ１および第２の領域Ａ２の成膜中および成膜後の両方で行ってもよく、第２の領域Ａ２の成膜後のみ行ってもよい。また、酸素ラジカル照射時の基板温度は基板に応じて任意に選択してもよいが、フレキシブル基板を用いる場合には基板温度はより室温に近いことが好ましい。

各領域Ａ１，Ａ２をスパッタ法によって成膜する際、酸化物半導体層１２は大気中に暴露されることなく連続して成膜されることが好ましい。酸化物半導体層１２を大気に曝さずに成膜することにより、各領域Ａ１，Ａ２の間の不純物の混入を防ぐ事が出来、結果として、より優れたトランジスタ特性を得ることができる。また、成膜工程数を削減できるため、製造コストも低減できる。
なお、本実施形態においては、ボトムゲート型の薄膜トランジスタ１の製造時には、酸化物半導体層１２は、第１の領域Ａ１、第２の領域Ａ２の順に成膜し、図２に示すトップゲート型の薄膜トランジスタ２の製造時には第２の領域Ａ２、第１の領域Ａ１の順に成膜すればよい。

酸化物半導体層１２のキャリア濃度の制御は、ＩＺＯ層（第１の領域）Ａ１、ＩＧＺＯ層（第２の領域）Ａ２の組成変調によって行う他、成膜時の酸素分圧制御によっても行うことができる。
酸化物半導体層１２中の酸素濃度の制御は、具体的には第１の領域Ａ１及び第２の領域Ａ２における成膜時の酸素分圧をそれぞれ制御することによって行うことができる。例えば、酸化物半導体層１２をスパッタ成膜する際、成膜室内を第１の酸素分圧／アルゴン分圧比として第１の領域Ａ１を成膜し、成膜室内を第２の酸素分圧／アルゴン分圧比として第２の領域Ａ２を成膜する。成膜時の酸素分圧を高めれば、キャリア濃度を低減させることができ、それに伴ってオフ電流の低減が期待できる。一方、成膜時の酸素分圧を低くすれば、キャリア濃度を増大させることができ、それに伴って電界効果移動度の増大が期待できる。

また、第１の領域Ａ１を成膜中及び／又は成膜した後に、第１の領域Ａ１の成膜面に酸素ラジカルを照射するか、オゾン雰囲気中にて第１の領域Ａ１の成膜面に紫外線を照射することによっても膜の酸化を促進し、第１の領域中の酸素欠損量を低減させることが可能である。

また、ＩＺＯ層Ａ１及びＩＧＺＯ層Ａ２からなる酸化物半導体層１２のＺｎの一部を、よりバンドギャップの広がる元素イオンをドーピングすることによって、光学バンドギャップ増大に伴う光照射安定性を付与することができる。具体的には、Ｍｇをドーピングすることにより膜のバンドギャップを大きくすることが可能である。例えば、第１の領域Ａ１と第２の領域Ａ２にそれぞれＭｇをドープすることで、Ｉｎ、Ｇａ、Ｚｎのみの組成比を制御した系に比べて、積層膜のバンドプロファイルを保ったままバンドギャップの増大が可能である。

例えば、有機エレクトロルミネッセンス（有機ＥＬ）に用いられる青色発光層はλ＝４５０ｎｍ程度にピークを持つブロードな発光を示すことから、仮にＩＧＺＯ膜の光学バンドギャップが比較的狭く、その領域に光学吸収を持つ場合には、トランジスタの閾値シフトが起こり易い。従って、特に有機ＥＬ駆動用に用いられる薄膜トランジスタとしては、活性層に用いる材料のバンドギャップが、より大きいことが好ましい。

また、第１の領域Ａ１及び第２の領域Ａ２のキャリア密度はカチオンドーピングによっても任意に制御することができる。キャリア密度を増やしたい際には、相対的に価数の大きなカチオンになりやすい材料（例えばＴｉ、Ｚｒ、Ｈｆ、Ｔａ等）をドーピングすればよい。但し、価数の大きいカチオンをドーピングする場合は、酸化物半導体膜の構成元素数が増えるため、成膜プロセスの単純化、低コスト化の面で、酸素濃度（酸素欠損量）によりキャリア密度を制御することが好ましい。

また、３００℃以下の温度で成膜が可能であるという点から、酸化物半導体層１２は非晶質であることが好ましい。例えば、非晶質のＩＺＯ膜やＩＧＺＯ膜は基板温度２００℃以下で成膜可能である。酸化物半導体層が非晶質であるかどうかは、Ｘ線回折測定により確認することができる。すなわち、Ｘ線回折測定により、結晶構造を示す明確なピークが検出されなかった場合は、その酸化物半導体層は非晶質であると判断することができる。

さらに、酸化物半導体層１２の形成後にアニール処理を施してもよい。ポストアニールの際の雰囲気は膜に応じて任意に選択することが可能である。アニール温度は基板１１に応じて任意に選択してもよいが、フレキシブル基板を用いる場合にはより低温（例えば２００℃以下）でアニールすることが好ましい。一方、ガラス基板等の高い耐熱性を有する基板を用いる場合には、５００℃近い高温でアニール処理を施してもよい。
また、オーミックコンタクトを形成するという点から、第１の領域及び第２の領域を成膜した後、３００℃以上の温度でポストアニール処理を行うことが好ましい。
ただし、６００℃超の温度を試料に加えるとカチオンの相互拡散が起こり、第１の領域Ａ１と第２の領域Ａ２が混合してしまう可能性があるため、６００℃以下でアニール処理を施すことことが好ましい。

ＩＺＯ膜とＩＧＺＯ膜が積層された酸化物半導体膜は、ゲート絶縁膜１５を介してゲート電極１６に対向配置されるようにパターンニングして酸化物半導体層１２を形成する。パターンニングは例えばフォトリソグラフィー及びエッチングにより行うことができる。具体的には、残存させる部分にフォトリソグラフィーによりレジストパターンを形成し、塩酸、硝酸、希硫酸、又は燐酸、硝酸及び酢酸の混合液等の酸溶液によりエッチングすることによりパターンを形成する。

（ソース電極及びドレイン電極の形成）
酸化物半導体層１２を形成した後、酸化物半導体層１２の上にソース・ドレイン電極１３，１４を形成するための金属膜を形成する。
ソース電極１３及びドレイン電極１４はいずれも、例えば印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜すればよい。
例えば金属膜をエッチング又はリフトオフ法により所定の形状にパターンニングし、ソース電極１３及びドレイン電極１４を形成する。この際、ソース・ドレイン電極１３，１４これらの電極１３，１４に接続する配線（不図示）を同時にパターンニングすることが好ましい。
以上の手順により、図１に示す薄膜トランジスタ１を作製することができる。

本発明の薄膜トランジスタは、高移動度と低オフ電流が両立したものであり、種々のデバイスに適用することができる。本発明の薄膜トランジスタを用いた本発明の表示装置及びセンサーは、いずれも低い消費電力により良好な特性を示す。なお、ここで言う「特性」とは、表示装置の場合には表示特性、センサーの場合には感度特性である。

＜液晶表示装置＞
図３に、本発明の薄膜トランジスタを備えた表示装置の一実施形態である液晶表示装置について、その一部分の概略断面図を示し、図４にその電気配線の概略構成図を示す。

図３に示すように、本実施形態の液晶表示装置５は、図２に示したトップゲート−ボトムコンタクト型の薄膜トランジスタ２と、薄膜トランジスタ２のパッシベーション層５４で保護されたゲート電極１６上に画素下部電極５５及びその対向上部電極５６で挟まれた液晶層５７と、各画素に対応させて異なる色を発色させるためのＲＧＢカラーフィルタ５８とを備え、ＴＦＴ２の基板１１側及びカラーフィルタ５８上にそれぞれ偏光板５９ａ、５９ｂを備えた構成である。

また、図４に示すように、本実施形態の液晶表示装置５は、互いに平行な複数のゲート配線５１と、該ゲート配線５１と交差する、互いに平行なデータ配線５２とを備えている。ここでゲート配線５１とデータ配線５２は電気的に絶縁されている。ゲート配線５１とデータ配線５２との交差部付近に、薄膜トランジスタ２が備えられている。

薄膜トランジスタ２のゲート電極１６はゲート配線５１に接続されており、薄膜トランジスタ２のソース電極１３はデータ配線５２に接続されている。また、薄膜トランジスタ２のドレイン電極１４はゲート絶縁膜１５に設けられたコンタクトホール１９を介して（コンタクトホール１９に導電体が埋め込まれて）画素下部電極５５に電気的に接続されている。この画素下部電極５５は、接地された対向電極５６とともにコンデンサ５３を構成している。

図３に示した本実施形態の液晶装置においては、トップゲート型の薄膜トランジスタを備えるものとしたが、本発明の表示装置である液晶装置において用いられる薄膜トランジスタはトップゲート型に限定されることなく、ボトムゲート型の薄膜トランジスタであってもよい。

本発明の薄膜トランジスタは高い移動度を有するため、液晶表示装置において高精細、高速応答、高コントラスト等の高品位表示が可能となり、大画面化にも適している。また、特に活性層（酸化物半導体層）１２が非晶質である場合には素子特性のバラツキを抑えることができ、大画面でムラのない優れた表示品位が実現される。しかも特性シフトが少ないため、ゲート電圧を低減でき、ひいては表示装置の消費電力を低減できる。
また、本発明によると、活性層を構成する第１の領域Ａ１及び第２の領域Ａ２は、低温（例えば２００℃以下）での成膜が可能な非晶質膜を用いて形成することができるため、基板としては樹脂基板（プラスチック基板）を用いることができる。従って、本発明によれば、表示品質に優れ、フレキシブルな液晶表示装置を提供することもできる。

＜有機ＥＬ表示装置＞
本発明のＴＦＴを備えた表示装置の一実施形態として、アクティブマトリックス方式の有機ＥＬ表示装置について、図５にその一部分の概略断面図を示し、図６に電気配線の概略構成図を示す。
有機ＥＬ表示装置の駆動方式には、単純マトリックス方式とアクティブマトリックス方式の２種類がある。単純マトリックス方式は低コストで作製できるメリットがあるが、走査線を１本ずつ選択して画素を発光させることから、走査線数と走査線あたりの発光時間は反比例する。そのため高精細化、大画面化が困難となっている。アクティブマトリック
ス方式は画素ごとにトランジスタやキャパシタを形成するため製造コストが高くなるが、単純マトリックス方式のように走査線数を増やせないという問題はないため高精細化、大画面化に適している。

本実施形態のアクティブマトリックス方式の有機ＥＬ表示装置６は、トップゲート−トップコンタクト型の薄膜トランジスタが、パッシベーション層６１ａを備えた基板６０上に、駆動用ＴＦＴ２ａ及びスイッチング用ＴＦＴ２ｂとしてそれぞれ備えられている。薄膜トランジスタ２ａ，２ｂ上には下部電極６２及び上部電極６３に挟まれた有機発光層６４からなる有機発光素子６５を備え、上面もパッシベーション層６１ｂにより保護された構成となっている。

また、図５に示すように、本実施形態の有機ＥＬ表示装置６は、互いに平行な複数のゲート配線６６と、該ゲート配線６６と交差する、互いに平行なデータ配線６７及び駆動配線６８とを備えている。ここでゲート配線６６とデータ配線６７、駆動配線６８とは電気的に絶縁されている。スイッチング用薄膜トランジスタ２ｂのゲート電極１６ａは、ゲート配線６６に接続されており、スイッチング用薄膜トランジスタ２ｂのソース電極１３ｂはデータ配線６７に接続されている。また、スイッチング用薄膜トランジスタ２ｂのドレイン電極１４ｂは駆動用薄膜トランジスタ２ａのゲート電極１６ａに接続されるとともに、コンデンサ６９を用いることで駆動用薄膜トランジスタ２ａをオン状態に保つ。駆動用薄膜トランジスタ２ａのソース電極１３ａは駆動配線６８に接続され、ドレイン電極１４ａは有機ＥＬ発光素子６５に接続される。

図５に示した本実施形態の有機ＥＬ装置においても、トップゲート型の薄膜トランジスタ２ａ，２ｂを備えるものとしたが、本発明の表示装置である有機ＥＬ装置において用いられる薄膜トランジスタは、トップゲート型に限定されることなく、ボトムゲート型の薄膜トランジスタであってもよい。

本発明の薄膜トランジスタは高い移動度を有するため、低消費電力で且つ高品位な表示が可能となる。また、本発明によると、活性層を構成する第１の領域Ａ１及び第２の領域Ａ２は、低温（例えば２００℃以下）での成膜が可能な非晶質膜を用いて形成することができるため、基板として樹脂基板（プラスチック基板）を用いることができる。従って、本発明によれば、表示品質に優れフレキシブルな有機ＥＬ表示装置を提供することができる。

なお、図５に示した有機ＥＬ表示装置において、上部電極６３を透明電極としてトップエミッション型としてもよいし、下部電極６２及びＴＦＴ２ａ，２ｂの各電極を透明電極とすることによりボトムエミッション型としてもよい。

＜Ｘ線センサー＞
図７に、本発明のセンサーの一実施形態であるＸ線センサーについて、その一部分の概略断面図を示し、図８にその電気配線の概略構成図を示す。
本実施形態のＸ線センサー７は基板１１上に形成された薄膜トランジスタ２及びキャパシタ７０と、キャパシタ７０上に形成された電荷収集用電極７１と、Ｘ線変換層７２と、上部電極７３とを備えて構成される。薄膜トランジスタ２上にはパッシベーション膜７５が設けられている。

キャパシタ７０はキャパシタ用下部電極７６とキャパシタ用上部電極７７とで絶縁膜７８を挟んだ構造となっている。キャパシタ用上部電極７７は絶縁膜７８に設けられたコンタクトホール７９を介し、薄膜トランジスタ２のソース電極１３及びドレイン電極１４のいずれか一方（図７においてはドレイン電極１４）と接続されている。

電荷収集用電極７１は、キャパシタ７０におけるキャパシタ用上部電極７７上に設けられており、キャパシタ用上部電極７７に接している。Ｘ線変換層７２はアモルファスセレンからなる層であり、薄膜トランジスタ２及びキャパシタ７０を覆うように設けられている。上部電極７３はＸ線変換層７２上に設けられており、Ｘ線変換層７２に接している。

図８に示すように、本実施形態のＸ線センサー７は、互いに平行な複数のゲート配線８１と、ゲート配線８１と交差する、互いに平行な複数のデータ配線８２とを備えている。ここでゲート配線８１とデータ配線８２は電気的に絶縁されている。ゲート配線８１とデータ配線８２との交差部付近に、薄膜トランジスタ２が備えられている。

薄膜トランジスタ２のゲート電極１６は、ゲート配線８１に接続されており、薄膜トランジスタ２のソース電極１３はデータ配線８２に接続されている。また、薄膜トランジスタ２のドレイン電極１４は電荷収集用電極７１に接続されており、さらにこの電荷収集用電極７１は、接地された対向電極７６とともにキャパシタ７０を構成している。

本構成のＸ線センサー７において、Ｘ線は図８中、上部（上部電極７３側）から照射され、Ｘ線変換層７２で電子−正孔対を生成する。このＸ線変換層７２に上部電極７３によって高電界を印加しておくことにより、生成した電荷はキャパシタ７０に蓄積され、薄膜トランジスタ２を順次走査することによって読み出される。

本発明のＸ線センサーは、オン電流が高く、信頼性に優れた薄膜トランジスタ２を備えるため、Ｓ／Ｎが高く、感度特性に優れているため、Ｘ線デジタル撮影装置に用いた場合に広ダイナミックレンジの画像が得られる。
特に本発明のＸ線デジタル撮影装置は、静止画撮影のみ可能なものではなく、動画による透視と静止画の撮影が１台で行えるＸ線デジタル撮影装置に用いるのが好適である。さらに薄膜トランジスタ２における活性層を構成する第１の領域Ａ１及び第２の領域Ａ２が非晶質である場合には均一性に優れた画像が得られる。

なお、図７に示した本実施形態のＸ線センサーにおいては、トップゲート型の薄膜トランジスタを備えるものとしたが、本発明のセンサーにおいて用いられる薄膜トランジスタはトップゲート型に限定されることなく、ボトムゲート型の薄膜トランジスタであってもよい。

以下に実験例を説明するが、本発明はこれら実施例により何ら限定されるものではない。
本発明者らは、本発明の薄膜トランジスタにおいて、酸化物半導体層を構成する第１の領域Ａ１及び第２の領域である、ＩＺＯ層及びＩＧＺＯ層について、特定の組成範囲において高移動度且つ、低オフ電流の素子が作製可能であることを以下の実験を行い実証した。尚、本願明細書においては、実施例８は参考例８と読み替えるものとする。

＜ＴＦＴ特性のＩＺＯ層組成依存性＞
まず、以下の様なボトムゲート‐トップコンタクト型の薄膜トランジスタを作製した。
基板として、ＳｉＯ_２の酸化膜（厚さ：１００ｎｍ）が表面上に形成され、高濃度ドープされたｐ型シリコン基板（三菱マテリアル社製）を用いた。
酸化物半導体層は、まず第１の領域として、Ｉｎ（ｘ）Ｚｎ（１−ｘ）Ｏ（ｙ）（０≦ｘ≦１，ｙ＞０）となるＩＺＯ膜を５ｎｍの厚さにスパッタ成膜した。ここでは、各例においてＩＺＯ膜の組成（ｘ）を以下の表２のように変調して第１の領域を形成した。

一方、第２の領域としては、Ｉｎ（ａ）Ｇａ（ｂ）Ｚｎ（ｃ）Ｏ（ｄ）（ｂ／（ａ＋ｂ）＞０．２５０，ｃ＞０，ｄ＞０）、ｂ／（ａ＋ｂ）＝０．７５０で表されるＩＧＺＯ膜を５０ｎｍの厚さにスパッタ成膜した。

酸化物半導体層は各領域間で大気中に暴露することなく連続して成膜を行った。各領域のスパッタは、第１の領域においてはＩｎ_２Ｏ_３ターゲット、ＺｎＯターゲットを用いた共スパッタ（ｃｏ−ｓｐｕｔｔｅｒ）、第２の領域においてはＩｎ_２Ｏ_３ターゲット、Ｇａ_２Ｏ_３ターゲット、ＺｎＯターゲットを用いた３元共スパッタを用いて行った。各領域の膜厚調整は成膜時間の調整にて行った。

第１の領域の詳細なスパッタ条件と、作製したＴＦＴの特性を以下の表２に示す。第１の領域における到達真空度、成膜圧力、成膜温度、酸素／アルゴン分圧比は共通で、それぞれ、６×１０^−６Ｐａ、４．４×１０^−１Ｐａ、室温、０．０６７である。

第２の領域のスパッタ条件は以下の通りであり、上記実施例１、２及び比較例１〜８について共通である。
到達真空度；６×１０^−６Ｐａ
成膜圧力；４．４×１０^−１Ｐａ
成膜温度；室温
酸素分圧／アルゴン分圧；０．０６７
Ｉｎ_２Ｏ_３、Ｇａ_２Ｏ_３、ＺｎＯターゲットの投入電力比；１９．３：７０．０：１４．５

スパッタによる前記２種類の酸化物半導体膜の積層後、メタルマスクを介した真空蒸着法により、Ｔｉ（１０ｎｍ）／Ａｕ（４０ｎｍ）から成る電極層を積層膜上に形成した。電極層形成後、３００℃、酸素分圧１００％の雰囲気下でポストアニール処理を行った。
以上により、チャネル長１８０μｍ、チャネル幅１ｍｍのボトムゲート型薄膜トランジスタとして下記表２に示す実施例１、２及び比較例１〜８の薄膜トランジスタを得た。

作製した上記実施例１、２及び比較例１〜８について、半導体パラメータ・アナライザー４１５６Ｃ（アジレントテクノロジー社製）を用い、トランジスタ特性（Ｖｇ−Ｉｄ特性）及び移動度μの測定を行った。
Ｖｇ−Ｉｄ特性の測定は、ドレイン電圧（Ｖｄ）を１０Ｖに固定し、ゲート電圧（Ｖｇ）を−３０Ｖ〜＋３０Ｖの範囲内で掃引し、各ゲート電圧（Ｖｇ）におけるドレイン電流（Ｉｄ）を測定することにて行った。オフ電流（Ｉｏｆｆ）は、Ｖｇ−Ｉｄ特性においてＶｇ＝０Ｖにおける電流値で定義した。
また、移動度は、ドレイン電圧（Ｖｄ）を１Ｖに固定した状態でゲート電圧（Ｖｇ）を−３０Ｖ〜＋３０Ｖの範囲内で掃引して得た、線形領域でのＶｇ−Ｉｄ特性から線形移動度を算出して記している。実施例１、２及び比較例３、４、７については測定結果を図９に示した。
また、実施例１、２、比較例１〜８について下記表２及び図１０に、第１の領域の組成比のほか、移動度、オフ電流の結果をまとめて示した。

図１０に示すように、第２の領域の組成、成膜条件が同一の場合、トランジスタ特性は第１の領域の組成に大きく依存することが分かった。特に、０．４≦ｘ≦０．５の範囲において、３０ｃｍ^２／Ｖｓ超の電界効果移動度と、ノーマリーオフ特性（Ｖｇ＝０Ｖ、Ｉｄ＝１Ｅ−９以下）が両立することが明らかとなった。

＜ＴＦＴ特性のＩＧＺＯ層組成依存性＞
第１の領域（Ａ１）の組成を同一のものとした時、第２の領域（Ａ２）の組成によってどのようにＴＦＴ特性が変化するか調べるため、以下の様なボトムゲート‐トップコンタクト型の薄膜トランジスタを実施例３〜７、比較例９、１０として作製した。基本的なトランジスタの作製方法は実施例１、２及び比較例１〜８と同様であるが、第１の領域はＩＺＯ（ｘ＝０．５）で固定し、以下の条件を用いて成膜した。

（第１の領域のスパッタ条件）
到達真空度；６×１０^−６Ｐａ
成膜圧力；４．４×１０^−１Ｐａ
成膜温度；室温
酸素分圧／アルゴン分圧；０．０６７
Ｉｎ_２Ｏ_３、ＺｎＯターゲットの投入電力比；５５．３：２６．５

第２の領域の成膜条件は、到達真空度、成膜圧力、成膜温度、酸素／アルゴン分圧は共通で、それぞれ、６×１０^−６Ｐａ、４．４×１０^−１Ｐａ、室温、０．０６７であり、カチオン組成比を以下の表３の通り変調して成膜を行った。成膜後、以下の条件でアニールを行った。
（ポストアニール条件）
アニール温度：３００℃
アニール時間：１時間
アニール雰囲気：酸素分圧１００％
移動度、オフ電流を測定し、下記表３に示した。

表３から、Ｇａ含有率が最も多い、ｂ／（ａ＋ｂ）＝１．０である場合（比較例１０）には、トランジスタは駆動しなかった。これは、ソース・ドレイン電極と酸化物半導体層の第２の領域との接触抵抗が増大したためであり、ｂ／（ａ＋ｂ）＞０．８７５である場合には、高移動度のＴＦＴを作製することが困難であることが分かる。従って、第１の領域の組成を同一のものとした場合、第２の領域においてｂ／（ａ＋ｂ）≦０．８７５であることが望ましいことがわかった。

一方、ｂ／（ａ＋ｂ）を減少させていった場合、４０ｃｍ^２／Ｖｓ超の高移動度は確保できるものの、ｂ／（ａ＋ｂ）＝０．２５０の場合（比較例９）にはＶｔｈ＜０となっている。これは第１の領域のキャリア濃度が過度に上昇する可能性がある他、第２の領域中に伝導キャリアパスが形成され、ピンチオフが困難になることを示している。このようなＶｔｈ＜０となるトランジスタではオフ電流が増大する傾向にある。そのため、高移動度且つ、オフ電流の十分低いトランジスタを作製するためには（ポストアニール温度を３００℃とした場合には）、ｂ／（ａ＋ｂ）＞０．２５０であることが必要である。
従って、第１の領域の組成を同一のものとした場合には、第２の領域の組成を０．２５０＜ｂ／（ａ＋ｂ）≦０．８７５とすると高移動度を保ちつつ、オフ電流の十分低いＴＦＴを作製可能である。

前述の実施例１、２においては、第２の領域のカチオン組成はｂ／（ａ＋ｂ）＝０．７５であり、この時には移動度３０ｃｍ^２／Ｖｓ超且つ、オフ電流が１×１０^−９Ａ以下であり、高移動度と低オフ電流の両立を実現している。このことはＩＺＯ組成が異なっていても、第２の領域における良好な組成範囲が適用可能であることを意味している。

なお、表３に示すように、酸化物半導体層の第２の領域においてＧａ含有率を増大させていくと、わずかであるがオフ電流が低減する振る舞いが見られる一方で、Ｇａ含有率が最も大きくなる比較例１０（ｂ／（ａ＋ｂ）＝１）においてはトランジスタ動作が得られなかった。これはＧａ含有率を増大させていくことで、第２の領域の抵抗の増大や、ソース・ドレイン電極と第２の領域の接触抵抗の増大が起こり、結果的にソース・ドレイン電極と第１の領域間の抵抗が増大しているため、殆ど電流が流れない状態になっているものと思われる。そのため、高移動度の薄膜トランジスタを作製するためには、ｂ／（ａ＋ｂ）≦０．８７５であることが望ましいことが分かった。
反対にｂ／（ａ＋ｂ）を減少させていくと、ｂ／（ａ＋ｂ）＝０．２５となる比較例９ではオフ電流の増大が起こることが分かる。これは、ｂ／（ａ＋ｂ）を減少させていくと、第２の領域の電子親和力が増大するために、第２の領域のキャリア濃度が増大し、第２の領域中にも伝導キャリアパスが形成され易い状態となっており、ピンチオフが困難になると考えられる。そのため、高移動度且つ、オフ電流の低い薄膜トランジスタを作製するためには、第２の領域ではｂ／（ａ＋ｂ）＞０．２５０である必要があることが分かった。

＜ＴＦＴ特性のＩＧＺＯ層膜厚依存性＞
続いて、以下の様なボトムゲート、トップコンタクト型の薄膜トランジスタを実施例８〜１０として作製した。基本的な組成・構成は実施例２と同様であり、第２の領域の膜厚だけを１０ｎｍ，３０ｎｍ，５０ｎｍ，７０ｎｍと変化させた薄膜トランジスタを作製した。薄膜トランジスタの構成とＴＦＴ特性を以下の表４に示す。

このように、第２の領域の膜厚が１０ｎｍ以下の場合には移動度は高くなるものの、Ｓ値が悪化し、オフ電流が増大する傾向にあることが分かった。一方で、第２の領域の膜厚が３０ｎｍ以上であれば、Ｓ値は良好でありオフ電流の低減が期待できる。従って、第１の領域の組成が同一の場合、第２の領域の膜厚は１０ｎｍ超、できれば３０ｎｍ以上であることが望ましい。また、第２の領域の膜厚が７０ｎｍ以上であると移動度の若干の低下が見られることから、第２の領域の膜厚は７０ｎｍ未満であることが更には望ましい。

また、前述の実施例１、２では第２の領域の膜厚は５０ｎｍであり、高移動度と低オフ電流を両立していることから、第１の領域のＩＺＯ組成が異なる場合であっても、良好な膜厚範囲は同一であることが分かる。

＜トランジスタの駆動安定性＞
次に、実施例２のトランジスタについて、定電圧の継続印加による駆動安定性評価を行った。比較例１１として、実施例２と同様の作製法を用い、活性層部位のみをＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）単膜で、膜厚５０ｎｍの酸化物半導体膜に変更して一般的なＩＧＺＯ−ＴＦＴ（比較例１１）を作製した。

定電圧ストレスとして、Ｖｇ＝＋１５Ｖ，Ｖｄ＝＋１０Ｖを継続印加し、一定の時間が経過した後、Ｖｇを掃引してＶｇ−Ｉｄ特性を評価し、Ｖｇ−Ｉｄ特性の評価が終わった後に再び定電圧ストレスを継続印加した。

ストレス時間に対する閾値のシフト量（ΔＶｔｈ）を図１１に示す。また、図１１のΔＶｔｈのストレス時間依存性のデータ点から指数近似を用いて外挿し、１０^８秒後の閾値シフト量を算出したものを表５に示す。ここではΔＶｔｈ評価の際のＶｔｈは、Ｖｇ−Ｉｄ曲線と規格化電流値Ｗ／Ｌ×１０^−９（Ａ）の交点から算出した。表５に実施例２、比較例１１の電界効果移動度とΔＶｔｈについて示す。

図１１より、実施例２の薄膜トランジスタは比較例１１の薄膜トランジスタと比較して、継続駆動に対する安定性が極めて高いことが明らかとなった。また、表５から、本発明のＴＦＴを用いることで電界効果移動度は、活性層がＩＧＺＯ単膜からなるＴＦＴの２倍以上を実現しつつ、継続駆動に対する安定性も一桁以上向上していることが分かる。

＜ＴＦＴ特性のアニール温度依存性＞
実施例３と同じ条件で第１の領域を形成した後、カチオン組成比を以下の表６の通り変調して成膜を行った。第２の領域の膜厚は５０ｎｍとし、第２の領域の成膜条件は、到達真空度、成膜圧力、成膜温度、酸素／アルゴン分圧は共通で、それぞれ、６×１０^−６Ｐａ、４．４×１０^−１Ｐａ、室温、０．０６７である。成膜後、以下の条件でアニールを行った。
（ポストアニール条件）
アニール温度：４００℃
アニール時間：１時間
アニール雰囲気：大気（酸素分圧２０％）
移動度、オフ電流を測定し、下記表６に示した。

表６に示すように、４００℃でアニールした場合でも、ｂ／（ａ＋ｂ）＞０．２５０であれば、オフ電流が１Ｅ−９Ａ以下となった。

以上において説明した本発明の薄膜トランジスタの用途は特に限定されるものではないが、本発明の薄膜トランジスタは、例えば電気光学装置としての表示装置（例えば液晶表示装置、有機ＥＬ（Electro Luminescence）表示装置、無機ＥＬ表示装置等）における駆動素子として好適である。

さらに、本発明の薄膜トランジスタは、樹脂基板を用いた低温プロセスで作製可能なフレキシブルディスプレイ等のデバイス、ＣＣＤ（Charge Coupled Device）、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）等のイメージセンサー、Ｘ線センサー等の各種センサー、ＭＥＭＳ（Micro Electro Mechanical System）等、種々の電子デバイスにおける駆動素子（駆動回路）として、好適に用いられるものである。

１，２ 薄膜トランジスタ
１１ 基板
１２ 酸化物半導体層
１３ ソース電極
１４ ドレイン電極
１５ ゲート絶縁膜
１６ ゲート電極
Ａ１ 酸化物半導体層の第１の領域
Ａ２ 酸化物半導体層の第２の領域

Claims (14)

1. ゲート電極と、
   前記ゲート電極と接するゲート絶縁膜と、
   Ｉｎ（ｘ）Ｚｎ（１−ｘ）Ｏ（ｙ）（０．４≦ｘ≦０．５，ｙ＞０）で表される厚み５ｎｍ以上１０ｎｍ未満の第１の領域及びＩｎ（ａ）Ｇａ（ｂ）Ｚｎ（ｃ）Ｏ（ｄ）（ｂ／（ａ＋ｂ）＞０．２５０，ｃ＞０，ｄ＞０）で表され、前記ゲート電極に対して前記第１の領域よりも遠くに位置する厚み３０ｎｍ以上７０ｎｍ未満の第２の領域を含み、前記ゲート絶縁膜を介して前記ゲート電極に対向配置されている酸化物半導体層と、
   互い離間して配置されており、前記酸化物半導体層を介して導通可能なソース電極及びドレイン電極と、
   を有する薄膜トランジスタ。
2. 前記第２の領域は、ｂ／（ａ＋ｂ）≦０．８７５である請求項１に記載の薄膜トランジスタ。
3. 前記酸化物半導体層は非晶質である請求項１又は請求項２に記載の薄膜トランジスタ。
4. 前記薄膜トランジスタが、ボトムゲート−トップコンタクト型又はトップゲート−ボトムコンタクト型である請求項１〜請求項３のいずれか１項に記載の薄膜トランジスタ。
5. 前記第１の領域を、成膜室内を第１の酸素分圧／アルゴン分圧比としてスパッタ法により成膜する工程と、
   前記第２の領域を、成膜室内を第２の酸素分圧／アルゴン分圧比としてスパッタ法により成膜する工程と、
   を有する請求項１〜請求項４のいずれか１項に記載の薄膜トランジスタを製造する薄膜トランジスタの製造方法。
6. 前記第１の領域をスパッタ法により成膜する工程と、
   前記第２の領域をスパッタ法により成膜する工程と、
   前記第１の領域の成膜中及び／又は成膜後に、前記第１の領域の成膜面に酸素ラジカルを照射する工程と、
   を有する請求項１〜請求項４のいずれか１項に記載の薄膜トランジスタを製造する薄膜
   トランジスタの製造方法。
7. 前記第１の領域をスパッタ法により成膜する工程と、
   前記第２の領域をスパッタ法により成膜する工程と、
   前記第１の領域の成膜中及び／又は成膜後に、オゾン雰囲気中にて前記第１の領域の成膜面に紫外線を照射する工程と、
   を有する請求項１〜請求項４のいずれか１項に記載の薄膜トランジスタを製造する薄膜トランジスタの製造方法。
8. 前記第１の領域及び前記第２の領域を成膜する工程の間で大気に曝さずに成膜を行う請求項５〜請求項７のいずれか１項に記載の薄膜トランジスタの製造方法。
9. 前記第１の領域及び前記第２の領域を成膜した後、３００℃以上の温度でポストアニール処理を行う請求項５〜請求項８のいずれか１項に記載の薄膜トランジスタの製造方法。
10. 請求項１〜請求項４のいずれか１項に記載の薄膜トランジスタを備えた表示装置。
11. 請求項１〜請求項４のいずれか１項に記載の薄膜トランジスタを備えたイメージセンサー。
12. 請求項１〜請求項４のいずれか１項に記載の薄膜トランジスタを備えたＸ線センサー。
13. 請求項１２に記載のＸ線センサーを備えたＸ線デジタル撮影装置。
14. 動画撮影が可能である請求項１３に記載のＸ線デジタル撮影装置。