JP5685035B2 - 半導体発光素子の製造方法 - Google Patents

Description

本発明は、半導体発光素子の製造方法に関する。

従来、サファイア基板のｃ面上にｎ型層、発光層、ｐ型層及び電極をこの順に配置する半導体発光素子が知られている（例えば、下記特許文献１参照）。特許文献１に記載された半導体発光素子は、ｐ型層として、Ｓｉドープのｎ−ＧａＮ層が用いられており、ｐ型層に接合するように、主要構成材料がパラジウムである電極が形成されている。

特開平１１−１７７１３４号公報

ところで、近年、パラジウム電極が窒化ガリウム系半導体層に接合するように形成された半導体発光素子の発光特性を充分に発揮させる観点から、パラジウム電極における電圧降下や発熱を抑制することが求められている。このような観点から、窒化ガリウム系半導体層とパラジウム電極との接触抵抗は低く保持されることが好ましい。これに対し、本発明者は、半導体発光素子の製造に際して、窒化ガリウム系半導体層の半極性主面に接合するようにパラジウム電極を形成すると、窒化ガリウム系半導体層の極性主面（例えばｃ面（｛０００１｝面））に接合するようにパラジウム電極を形成した場合と比較して、窒化ガリウム系半導体層及びパラジウム電極を高温状態に保持した場合において窒化ガリウム系半導体層とパラジウム電極との接触抵抗が増加し易いことを見出した。

本発明は、上記課題を解決しようとするものであり、窒化ガリウム系半導体層に接合するようにパラジウム電極が形成された半導体発光素子において窒化ガリウム系半導体層とパラジウム電極との接触抵抗の増加を抑制することが可能な半導体発光素子の製造方法を提供することを目的とする。

本発明者は、上記課題を解決するために鋭意検討した結果、窒化ガリウム系半導体層に接合するようにパラジウム電極が形成された半導体発光素子の製造に際して、窒化ガリウム系半導体層とパラジウム電極とが高温状態に保持されると、窒化ガリウム系半導体層中のガリウムがパラジウム電極中へ拡散することにより、窒化ガリウム系半導体層とパラジウム電極との間に高抵抗の界面が形成され、窒化ガリウム系半導体層の半極性主面とパラジウム電極との接触抵抗が増加することを見出した。さらに、本発明者は、接触抵抗の劣化速度が温度に対してアレニウス式に従って変化することを見出すと共に、アレニウス式から導かれる所定の式を満たすように窒化ガリウム系半導体層及びパラジウム電極の処理温度及び処理時間を調整することにより上記課題を解決可能であることを見出した。

すなわち、本発明に係る半導体発光素子の製造方法は、半導体基板の一方面上に活性層と、半極性主面を有する窒化ガリウム系半導体層とを順に配置する工程と、パラジウム電極を半極性主面に接合するように形成して基板生産物を形成する工程と、窒化ガリウム系半導体層及びパラジウム電極を処理する処理工程と、を備え、処理工程において、窒化ガリウム系半導体層及びパラジウム電極は、下記式（１）で表される条件を満たすように温度Ｔ（Ｋ）の状態で時間ｔ（分）保持される。

（式中、α_１は１６８７０であり、α_２は３０．３５〜３０．５５である）

本発明に係る半導体発光素子の製造方法では、処理工程において、式（１）で表される条件を満たすように窒化ガリウム系半導体層及びパラジウム電極が温度Ｔ（Ｋ）の状態で時間ｔ（分）保持されることにより、窒化ガリウム系半導体層及びパラジウム電極が高温状態に長時間保持されることが抑制され、窒化ガリウム系半導体層中のガリウムがパラジウム電極中へ拡散することが抑制される。これにより、窒化ガリウム系半導体層とパラジウム電極との間に高抵抗の界面が形成されることが抑制されることとなり、窒化ガリウム系半導体層の半極性主面とパラジウム電極との接触抵抗が増加することを抑制することができる。

式（１）における温度Ｔは３７３．１５〜４７３．１５Ｋであることが好ましく、時間ｔは１〜１００分であることが好ましい。これらの場合、窒化ガリウム系半導体層の半極性主面とパラジウム電極との接触抵抗が増加することを更に抑制することができる。

処理工程は、半導体基板の他方面をドライエッチングする工程を含んでいてもよい。この工程では、半導体基板からの伝熱等により窒化ガリウム系半導体層及びパラジウム電極が処理されて温度Ｔ（Ｋ）の状態になる。本発明に係る半導体発光素子の製造方法では、このようなドライエッチングする工程において窒化ガリウム系半導体層及びパラジウム電極の温度Ｔ（Ｋ）及び時間ｔ（分）を式（１）で表される条件を満たすように調整する。この場合、本発明に係る半導体発光素子の製造方法は、処理工程の後に、半導体基板の他方面に電極を形成する工程を更に備えていてもよい。

本発明に係る半導体発光素子の製造方法は、処理工程の前に、基板生産物を劈開してレーザバーを形成する工程を更に備えていてもよい。この場合、処理工程は、レーザバーの端面に多層膜を形成する工程を含んでいてもよい。この工程では、半導体基板からの伝熱等により窒化ガリウム系半導体層及びパラジウム電極が処理されて温度Ｔ（Ｋ）の状態になる。本発明に係る半導体発光素子の製造方法では、このような多層膜を形成する工程において窒化ガリウム系半導体層及びパラジウム電極の温度Ｔ（Ｋ）及び時間ｔ（分）を式（１）で表される条件を満たすように調整する。

窒化ガリウム系半導体層の半極性主面は、窒化ガリウム系半導体のｃ軸に直交する面（ｃ面｛０００１｝面））から窒化ガリウム系半導体のｍ軸方向に傾斜していることが好ましい。この場合、窒化ガリウム系半導体層の半極性主面とパラジウム電極との接触抵抗が増加することを更に抑制することができる。

窒化ガリウム系半導体層の半極性主面のｍ軸方向への傾斜角度は、６３°以上８０°未満であることが好ましい。この場合、窒化ガリウム系半導体層の半極性主面とパラジウム電極との接触抵抗が増加することを更に抑制することができる。

ところで、パラジウム電極とｐ型不純物を含有する窒化ガリウム系半導体層とが接合していると、窒化ガリウム系半導体層の半極性主面とパラジウム電極との接触抵抗が特に増加し易い。一方、本発明に係る半導体発光素子の製造方法では、窒化ガリウム系半導体層がｐ型不純物を含有している場合であっても、処理工程において、式（１）で表される条件を満たすように窒化ガリウム系半導体層及びパラジウム電極が温度Ｔ（Ｋ）の状態で時間ｔ（分）保持されることにより、窒化ガリウム系半導体層の半極性主面とパラジウム電極との接触抵抗が増加することを抑制することができる。

窒化ガリウム系半導体層は、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ及びＩｎＡｌＧａＮのいずれかを含有することが好ましい。この場合、窒化ガリウム系半導体層の半極性主面とパラジウム電極との接触抵抗が増加することを更に抑制することができる。

本発明によれば、窒化ガリウム系半導体層の半極性主面とパラジウム電極との接触抵抗が増加することを抑制することができる。このような本発明によれば、パラジウム電極における電圧降下や発熱を抑制することが可能であり、半導体発光素子の発光特性を充分に発揮することができる。

本発明の一実施形態に係る半導体発光素子の製造方法の工程を示す模式断面図である。 本発明の一実施形態に係る半導体発光素子の製造方法の工程を示す模式断面図である。 本発明の一実施形態に係る半導体発光素子の製造方法の工程を示す模式断面図である。 本発明の一実施形態に係る半導体発光素子の製造方法の工程を示す模式断面図である。 加熱試験における加熱時間と接触抵抗との関係を示すグラフである。 熱処理前後の窒化ガリウム系半導体層（ＧａＮ層）／パラジウム電極界面近傍の濃度プロファイルである。 熱処理後の窒化ガリウム系半導体層（ＧａＮ層）／パラジウム電極界面近傍のＳＥＭ写真である。 熱処理後の窒化ガリウム系半導体層（ＧａＮ層）／パラジウム電極界面近傍のＳＥＭ写真である。 加熱温度と所定の接触抵抗に達するまでの許容時間との関係を示すグラフである。 加熱温度の逆数（１／Ｔ）と接触抵抗の劣化速度ｋの常用対数（ｌｏｇｋ）との関係を示すグラフである。 本発明の一実施形態に係る半導体発光素子の製造方法の工程を示す模式断面図である。 本発明の一実施形態に係る半導体発光素子の製造方法の工程を示す斜視図である。

以下、本発明に係る半導体発光素子の製造方法の好適な実施形態について、図面を参照しながら詳細に説明する。なお、各図面において、可能な場合には同一要素には同一符号を用いる。また、図面中の構成要素内及び構成要素間の寸法比は、図面の見易さのため、それぞれ任意となっている。

本実施形態に係る半導体レーザ（半導体発光素子）の製造方法は、積層体形成工程、マスク形成工程、積層体エッチング工程、表面電極形成工程、裏面加工工程、裏面エッチング工程（第１の処理工程）、裏面電極形成工程、電極パッド形成工程、劈開工程、反射防止膜形成工程（第２の処理工程）、レーザ試験工程及びチップ化工程をこの順に備える。裏面エッチング工程及び反射防止膜形成工程では、それぞれの工程の加熱対象からの伝熱等により窒化ガリウム系半導体層及びパラジウム電極が処理されて高温状態に保持される。

（積層体形成工程）
積層体形成工程では、まず、図１（ａ）に示す半導体基板１０を準備する。半導体基板１０は、ＧａＮ等の窒化ガリウム系半導体によって形成されている。半導体基板１０は、互いに対向する表面（一方面）１０ａと裏面（他方面）１０ｂとを有しており、半導体基板１０の表面１０ａは半極性を示す。半導体基板１０の表面１０ａ上にエピタキシャル成長する半導体層（後述するｎ型半導体層１２、活性層１４、光ガイド層１６、ｐ型半導体層（窒化ガリウム系半導体層）１８）の表面は、表面１０ａの結晶方位を引き継ぐ傾向がある。そのため、半導体基板１０の表面１０ａの結晶方位は、ｐ型半導体層１８の表面１８ｓとして得ることを目的とする結晶方位に調整されている。

次に、例えば有機金属気相成長法（ＭＯＶＰＥ）によって半導体基板１０の表面１０ａ上にｎ型半導体層１２、活性層１４、光ガイド層１６、ｐ型半導体層１８をこの順に表面１０ａの法線方向にエピタキシャル成長させて積層体２０を得る。

ｎ型半導体層１２は、半導体基板１０の表面１０ａ上に設けられており、一又は複数の窒化ガリウム系半導体層から構成されている。ｎ型半導体層１２は、例えば半導体基板１０上にｎ型ＧａＮ層１２ａ（厚さ：１．１μｍ）、ｎ型Ｉｎ_０．０３Ａｌ_０．１４ＧａＮ層１２ｂ（厚さ：１．２μｍ）、ｎ型ＧａＮ層１２ｃ（厚さ：０．２５０μｍ）、ｎ型Ｉｎ_{０．０２５}ＧａＮ層１２ｄ（厚さ：０．１１５μｍ）がこの順に積層されて形成されている。

ｎ型半導体層１２は、ｎ型不純物を含有している。ｎ型不純物としては、例えばＳｉが挙げられる。ｎ型ＧａＮ層１２ａ、ｎ型Ｉｎ_０．０３Ａｌ_０．１４ＧａＮ層１２ｂ、ｎ型ＧａＮ層１２ｃ、ｎ型Ｉｎ_{０．０２５}ＧａＮ層１２ｄのそれぞれの不純物濃度は、例えば３×１０^１８／ｃｍ^３、２×１０^１８／ｃｍ^３、２×１０^１８／ｃｍ^３、５×１０^１７／ｃｍ^３である。

活性層１４は、ｎ型半導体層１２上に設けられており、例えば単一量子井戸構造（ＳＱＷ）や多重量子井戸構造（ＭＱＷ）を有する。本実施形態において活性層１４は、アンドープＩｎ_０．３０ＧａＮ等の窒化ガリウム系半導体からなる単一量子井戸構造を有している。活性層１４の厚さは、例えば３ｎｍである。

光ガイド層１６は、活性層１４上に設けられており、アンドープＩｎ_{０．０２５}ＧａＮ等の窒化ガリウム系半導体によって形成されている。光ガイド層１６の厚さは、例えば０．０７５μｍである。

ｐ型半導体層１８は、光ガイド層１６を介して活性層１４上に設けられており、一又は複数の窒化ガリウム系半導体層から構成されている。ｐ型半導体層１８を構成する窒化ガリウム系半導体層は、窒化ガリウム系半導体を含有する層であり、窒化ガリウム系半導体からなる層であることが好ましい。窒化ガリウム系半導体としては、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ及びＩｎＡｌＧａＮのいずれかが好ましい。

ｐ型半導体層１８は、例えば半導体基板１０上にｐ型ＧａＮ層１８ａ（厚さ：０．０２０μｍ）、ｐ型Ｉｎ_{０．０２５}ＧａＮ層１８ｂ（厚さ：０．０５０μｍ）、ｐ型ＧａＮ層１８ｃ（厚さ：０．２５０μｍ）、ｐ型Ｉｎ_０．０３Ａｌ_０．１４ＧａＮ層１８ｄ（厚さ：０．４００μｍ）、ｐ^＋型ＧａＮ層１８ｅ（厚さ：０．０５０μｍ）がこの順に積層されて形成されている。

ｐ型半導体層１８は、ｐ型不純物を含有している。ｐ型不純物としては、例えばＭｇが挙げられる。ｐ型ＧａＮ層１８ａ、ｐ型Ｉｎ_{０．０２５}ＧａＮ層１８ｂ、ｐ型ＧａＮ層１８ｃ、ｐ型Ｉｎ_０．０３Ａｌ_０．１４ＧａＮ層１８ｄ、ｐ^＋型ＧａＮ層１８ｅのそれぞれの不純物濃度は、例えば１×１０^１９／ｃｍ^３、３×１０^１８／ｃｍ^３、３×１０^１８／ｃｍ^３、７×１０^１８／ｃｍ^３、３×１０^２０／ｃｍ^３である。

（マスク形成工程）
マスク形成工程では、積層体２０上にエッチングマスクを形成する。すなわち、まず、図１（ｂ）に示すように、例えば電子ビーム（ＥＢ）蒸着法によって、Ａｌ膜２２（厚さ：０．１０μｍ）及びＴｉ膜２４（厚さ：０．０１０μｍ）をこの順に積層体２０上の全面に形成する。なお、以下の図面においては、積層体２０の構成の詳細な図示を場合により省略する。

次に、図１（ｃ）に示すように、例えばＣＶＤ法によって、エッチングマスクのための絶縁層２６をＴｉ膜２４上の全面に形成する。絶縁層２６は、絶縁性シリコン化合物からなり、例えばＳｉＯ_２膜である。絶縁層２６の厚さは、例えば１．２μｍである。

続いて、絶縁層２６の一部を覆うレジスト膜２８を形成する。具体的には、絶縁層２６上の全面にレジスト膜を形成した後、フォトリソグラフィ技術を用いてこのレジスト膜を露光・現像することにより、所望のパターンを有するレジスト膜２８を形成する。各レジスト膜２８は、半導体基板１０の表面１０ａに沿った所定方向に延びている。この所定方向は、半導体レーザにおける光導波方向となる。レジスト膜２８は、この所定方向と直交する方向に複数配列されており、例えばストライプ構造を有している。各レジスト膜２８の線幅は、例えば２．０μｍである。

次に、レジスト膜２８を介して絶縁層２６に対しドライエッチングを施すことにより、Ｔｉ膜２４の一部を覆うマスク２６ａ（例えば、厚さ：１．２μｍ、線幅：２．０μｍ）を形成する。エッチャントとしては、例えばＣＨＦ_３ガスが用いられる。さらに、レジスト膜２８及びマスク２６ａを介してＡｌ膜２２及びＴｉ膜２４に対しドライエッチングを施すことにより、図２（ａ）に示すように、積層体２０の表面の一部を覆うＡｌ膜２２ａ及びＴｉ膜２４ａを形成する。エッチャントとしては、例えばＣｌ_２ガスが用いられる。

続いて、図２（ｂ）に示すように、例えばＯ_２とＣＦ_４の混合ガスを用いたアッシングによってレジスト膜２８を除去する。

（積層体エッチング工程）
積層体エッチング工程では、マスク形成工程で得られたエッチングマスクを介して、ｐ型半導体層１８をエッチングによって所定の深さまで除去することにより、ｐ型半導体層１８の表面１８ｓ側に、リッジ形状を有する複数のリッジ部３０を形成する。すなわち、例えば誘導結合型プラズマ（ＩＣＰ）によるドライエッチングを施すことにより、図２（ｃ）に示すように、ｐ^＋型ＧａＮ層１８ｅにおけるＡｌ膜２２ａにより被覆されていない部分を除去した後、厚さ０．１５０μｍの層状部が残存するように、ｐ型Ｉｎ_０．０３Ａｌ_０．１４ＧａＮ層１８ｄにおけるＡｌ膜２２ａにより被覆されていない部分を除去する。エッチャントとしては、例えばＣｌ_２ガスが用いられる。

各リッジ部３０は、半導体レーザにおける光導波方向となる方向に延びていると共に、半導体レーザにおける光導波方向と直交する方向に複数配列されて例えばストライプ構造を有している。上記積層体エッチング工程により、ｐ型Ｉｎ_０．０３Ａｌ_０．１４ＧａＮ層１８ｄには、半導体基板１０の表面１０ａの全面を覆うように表面１０ａ上に形成された層状部と、層状部上に形成され、リッジ部３０の一部を構成する隆起部とが形成されており、各リッジ部３０は、ｐ^＋型ＧａＮ層１８ｅと、ｐ型Ｉｎ_０．０３Ａｌ_０．１４ＧａＮ層１８ｄの隆起部とにより構成されている。各リッジ部３０の線幅は例えば２．０μｍであり、各リッジ部３０の高さは例えば０．３００μｍである。

ｐ型半導体層１８の表面１８ｓを構成するリッジ部３０の頂面３０ａは、半導体基板１０の表面１０ａと同じ結晶方位を有している。頂面３０ａは、半極性を示しており、例えば、窒化ガリウム系半導体のｃ軸に直交する面から窒化ガリウム系半導体のｍ軸方向に傾斜している。頂面３０ａのｍ軸方向への傾斜角度は、リッジ部３０の頂面３０ａとパラジウム電極３８との接触抵抗が増加することを更に抑制する観点から、６３°以上８０°未満が好ましく、７０°以上８０°未満がより好ましく、７１°以上７９°以下が更に好ましい。

次に、例えばＩＣＰによるドライエッチングを施すことにより、図３（ａ）に示すように、Ａｌ膜２２ａの側面を選択的にエッチングする。これにより、Ａｌ膜２２ａの側面が後退し、Ｔｉ膜２４ａ及びマスク２６ａからなる庇が形成される。エッチャントとしては、例えばＣｌ_２ガスが用いられる。

続いて、図３（ｂ）に示すように、例えば電子ビーム蒸着法によって、リッジ部３０を除く積層体２０上に絶縁層３２をリッジ部３０の側面が埋まるように形成する。この場合、絶縁層３２はマスク２６ａ上にも形成される。絶縁層３２は、絶縁性シリコン化合物からなり、例えばＳｉＯ_２膜である。

次に、例えばＩＣＰによるドライエッチングを施すことにより、図３（ｃ）に示すように、Ａｌ膜２２ａを除去し、Ａｌ膜２２ａ上に積層されていたＴｉ膜２４ａ、マスク２６ａ及び絶縁層３２を除去する。エッチャントとしては、例えばＣｌ_２ガスが用いられる。

（表面電極形成工程）
表面電極形成工程では、まず、図４（ａ）に示すように、リッジ部３０と絶縁層３２におけるリッジ部３０近傍の部分とが露出する開口３４ａが形成されるように、レジスト膜３４を絶縁層３２上に形成する。具体的には、リッジ部３０及び絶縁層３２上の全面にレジスト膜を形成した後、フォトリソグラフィ技術を用いてこのレジスト膜を露光・現像することにより、開口３４ａを有するレジスト膜３４を形成する。

続いて、図４（ｂ）に示すように、例えば電子ビーム蒸着法によって、レジスト膜３４の主面と開口３４ａの底面とにパラジウム膜３６を形成する。具体的には、パラジウムを主な構成成分とするソース（蒸着源）を準備し、当該ソースを蒸発させてパラジウム成分をターゲットに供給することにより、パラジウム電極３８となる領域を含むパラジウム膜３６を成膜する。なお、蒸着時にウェーハ加熱などは行わない。パラジウム膜３６の膜厚は、例えば４０Å〜１μｍである。

次に、図４（ｃ）に示すように、例えばＯ_２とＣＦ_４の混合ガスを用いたアッシングによって、レジスト膜３４を除去し、レジスト膜３４に積層されていたパラジウム膜３６を除去する。これにより、レジスト膜３４の開口３４ａの底面に形成されていたパラジウム膜３６をパラジウム電極（表面電極、ｐ電極）３８として備える基板生産物４０が得られる。

パラジウム電極３８は、リッジ部３０の頂面３０ａと、絶縁層３２におけるリッジ部３０近傍の部分とが覆われるようにリッジ部３０の長手方向（半導体レーザの光導波方向となる方向）に沿って形成されている。パラジウム電極３８は、ｐ型半導体層１８のｐ^＋型ＧａＮ層１８ｅに接合するように形成されている。パラジウム電極３８の膜厚は、例えば４０Å〜１μｍである。

パラジウム電極３８上には、チタン、白金、金等の膜が積層されていてもよく、例えばパラジウム／金、パラジウム／チタン／金、パラジウム／チタン／白金／金等の積層膜を用いてもよい。

ここで、本発明者は、表面電極形成工程の後続の工程においてｐ型半導体層１８及びパラジウム電極３８が高温状態に保持されることにより、ｐ型半導体層１８の表面１８ｓとパラジウム電極３８との接触抵抗が増加することを見出し、処理温度及び処理時間が接触抵抗へ与える影響について以下のように検討した。

まず、基板生産物４０と同様の構成を有するサンプルＡを複数準備した。サンプルＡにおいてｐ型半導体層１８の表面１８ｓは、窒化ガリウム系半導体（ＧａＮ）のｃ軸に直交する面から窒化ガリウム系半導体（ＧａＮ）のｍ軸方向に７５°傾斜した｛２０−２１｝面とした。また、ｐ型半導体層１８の表面１８ｓが窒化ガリウム系半導体（ＧａＮ）のｃ面（｛０００１｝面）であることを除き上記サンプルＡと同様の構成を有するサンプルＢを複数準備した。

次に、上記サンプルＡ，Ｂを用いて、熱処理していないサンプルＡ，Ｂを準備した。また、１５２℃、１７８℃、１９０℃、２０３℃、２１６℃及び２２８℃でそれぞれ熱処理したサンプルＡを準備すると共に、１５２℃、１７８℃及び２０３℃でそれぞれ熱処理したサンプルＢを準備した。熱処理における加熱時間は１０分、１００分及び１０００分とした。

続いて、それぞれのサンプルについてｐ型半導体層１８の表面１８ｓとパラジウム電極３８との接触抵抗をＴＬＭ（伝送線路モデル）法を用いて測定した。測定結果を図５に示す。図５（ａ）はサンプルＡの測定結果であり、図５（ｂ）はサンプルＢの測定結果である。なお、図中、熱処理していない場合の加熱温度を「as deposited」と表記する。

図５（ａ）に示すように、半極性主面（ｍ軸方向への傾斜角度７５°）とパラジウム電極との接触抵抗は、加熱温度や加熱時間の増加に伴い顕著に増加し、１０００分の熱処理では接触抵抗が５×１０^−３Ωｃｍ^２を超えることが確認される。このように接触抵抗が５×１０^−３Ωｃｍ^２を超えると、動作電圧が上昇することにより半導体レーザの温度が高くなり、半導体レーザの発光特性が著しく低下してしまう。一方、図５（ｂ）に示すように、ｃ面とパラジウム電極との接触抵抗は、加熱温度や加熱時間の増加に伴い緩やかに増加するものの、１０００分の熱処理を施した場合であっても、接触抵抗が５×１０^−３Ωｃｍ^２に達していないことが分かる。

次に、熱処理していないサンプルＡ，Ｂと４００℃で熱処理したサンプルＡ，Ｂとについて、ｐ型半導体層（ＧａＮ層）１８とパラジウム電極（Ｐｄ電極）３８との界面近傍のガリウム及びパラジウムの濃度プロファイルを二次イオン放出質量（ＳＩＭＳ）分析により測定した。測定結果を図６に示す。なお、図６（ａ）はガリウムの濃度プロファイルを示し、図６（ｂ）はパラジウムの濃度プロファイルを示す。また、図６中、Ａ１，Ａ２，Ａ３は、４００℃で熱処理したサンプルＡのプロファイルを示し、ａ１，ａ２，ａ３は、熱処理していないサンプルＡのプロファイルを示し、Ｂ１，Ｂ２は、４００℃で熱処理したサンプルＢのプロファイルを示し、ｂ１，ｂ２は、熱処理していないサンプルＢのプロファイルを示す。

図６（ａ）に示すように、半極性主面上にパラジウム電極が形成されたサンプル（Ａ１，Ａ２）では、４００℃で熱処理することにより、パラジウム電極の界面近傍におけるガリウムの存在量が電極内部に比して多くなることが確認される。一方、ｃ面上にパラジウム電極が形成されたサンプル（Ｂ１）や、熱処理していないサンプル（ａ１，ａ２，ｂ１）では、パラジウム電極の界面近傍におけるガリウムの存在量は、電極内部のガリウムの存在量と同等であることが確認される。また、図６（ｂ）に示すように、半極性主面及びｃ面のいずれにパラジウム電極を形成した場合も、窒化ガリウム系半導体層の界面近傍におけるパラジウムの存在量が熱処理により大きく変化しないことが確認される。

次に、４００℃で１分間熱処理した後のサンプルＡ，Ｂにおけるｐ型半導体層１８とパラジウム電極３８との界面近傍のＳＥＭ写真を図７に示す。図７に示すように、いずれのサンプルについても、ｐ型半導体層１８とパラジウム電極３８との間に急峻な界面が形成されていることが分かる。しかしながら、サンプルＡについては、急峻な界面が形成されているものの、ｐ型半導体層１８の表面１８ｓとパラジウム電極３８との接触抵抗は顕著に増加してしまい、接触抵抗が５×１０^−３Ωｃｍ^２を超えてしまう。

また、５５０℃で１分間熱処理した後のサンプルＡ，Ｂにおけるｐ型半導体層１８とパラジウム電極３８との界面近傍のＳＥＭ写真を図８に示す。図８（ａ）に示すように、サンプルＡでは、ｐ型半導体層１８とパラジウム電極３８とが反応してしまい急峻な界面が形成されていないことが確認される。この場合、ｐ型半導体層１８の表面１８ｓとパラジウム電極３８との接触抵抗は５×１０^−３Ωｃｍ^２を超えてしまう。一方、図８（ｂ）に示すように、サンプルＢでは、ｐ型半導体層１８とパラジウム電極３８との間に急峻な界面が形成されていることが分かる。

半極性主面にパラジウム電極３８を形成した場合においてｐ型半導体層１８及びパラジウム電極３８を高温状態に保持することにより接触抵抗が顕著に増加する理由について、これらの結果に基づき本発明者は以下のように推察している。すなわち、ｐ型半導体層１８及びパラジウム電極３８が高温状態に保持されることでｐ型半導体層１８中のガリウムがパラジウム電極３８へ拡散することにより、ｐ型半導体層１８とパラジウム電極３８との界面に欠陥が生じるものと考えられる。これにより、ｐ型半導体層１８とパラジウム電極３８との界面に高抵抗のショットキー接合が形成され易くなり、接触抵抗が増加したものと考えられる。

これに対し本発明者は以下の検討により、半極性主面にパラジウム電極３８を形成した場合においてｐ型半導体層１８とパラジウム電極３８との接触抵抗の劣化速度が温度に対してアレニウス式に従って変化することを見出し、さらに、アレニウス式から導かれる下記式（１）で表される条件を満たすように処理工程における処理温度及び処理時間を調整することにより、ｐ型半導体層１８とパラジウム電極３８との接触抵抗が顕著に増加することを抑制できることを見出した。

（式中、α_１は１６８７０であり、α_２は３０．３５〜３０．５５である）

まず、アレニウス式は下記式（２）のように表され、さらに下記式（３）に変換できる。

（式中、ｋは速度定数を示し、Ａは定数を示し、Ｅ_ａは活性化エネルギー（ｅＶ）を示し、ｋ_Ｂはボルツマン定数（＝８．６１７×１０^−５（ｅＶ／Ｋ））を示し、Ｔは絶対温度（Ｋ）を示す）

ここで、式（２）、（３）における速度定数ｋが、処理工程におけるｐ型半導体層１８とパラジウム電極３８との接触抵抗の劣化速度に相当するものであると仮定する。この場合、処理工程における接触抵抗の劣化速度と処理温度との関係を測定することにより、式（３）中のＥ_ａ／ｋ_ＢやｌｏｇＡの値を見積もることができる。

１００〜３００℃の範囲のそれぞれの加熱温度で上記サンプルＡを加熱した場合について、接触抵抗が初期値の１×１０^−３Ωｃｍ^２から５×１０^−３Ωｃｍ^２になるまでの時間ｔ（接触抵抗が４×１０^−３Ωｃｍ^２劣化する時間ｔ）を図５（ａ）の測定結果から算出した結果を図９に示す。図９（ａ）では、横軸に加熱温度（℃）を示し、縦軸に接触抵抗が５×１０^−３Ωｃｍ^２になるまでの許容時間（分）を示している。図９（ｂ）では、縦軸に加熱温度（℃）を示し、横軸に接触抵抗が５×１０^−３Ωｃｍ^２になるまでの許容時間（分）を示している。

図５（ａ）の測定結果から、加熱温度１７８℃、１９０℃、２０３℃、２１６℃及び２２８℃の測定データを抽出し、時間ｔの間に接触抵抗が４×１０^−３Ωｃｍ^２劣化する劣化速度ｋ（＝４×１０^−３／ｔ）を算出した。劣化速度ｋの常用対数（ｌｏｇｋ）を温度の逆数（１／Ｔ）に対してプロットした結果を図１０に示す。図１０に示されるように、ｌｏｇｋは１／Ｔに対してほぼ線形に変化しており、接触抵抗の劣化速度がアレニウス式に従って変化することが確認される。

次に、図１０の５点のデータについて最小二乗法を適用して近似直線を算出したところ、傾きは−７３２６．７であり、外挿して求められる切片は１０．８２７であった。これにより、上記式（３）において「Ｅ_ａ／ｋ_Ｂ＝７３２６．７」であり、「Ｅ_ａ＝０．６３１」と算出される。また、上記式（３）において「ｌｏｇＡ＝１０．８２７」であると算出される。したがって、上記式（３）は、以下のとおり下記式（４）〜（６）として表される。

上記式（６）で表される時間ｔは、ｐ型半導体層１８及びパラジウム電極３８が処理温度Ｔに保持された状態において、ｐ型半導体層１８の表面１８ｓとパラジウム電極３８との接触抵抗が５×１０^−３Ωｃｍ^２に達するまでの処理時間に相当する。したがって、本実施形態では、処理温度Ｔに保持する処理時間が式（６）で表される時間ｔを超えることがないように、処理工程における処理温度及び処理時間が下記式（７）で表される条件を満たすように調整される。

また、上記のとおりアレニウス式から導かれる条件式は、図９の加熱試験により得られた測定データから抽出されるデータの数に応じて変動する場合がある。この点、本発明者は、アレニウス式から導かれる下記式（１）で表される条件を満たすように処理温度及び処理時間を調整することで、窒化ガリウム系半導体から形成されるｐ型半導体層１８の表面１８ｓとパラジウム電極３８との接触抵抗が顕著に増加することを抑制できることを見出した。このように接続抵抗の増加が抑制可能な理由について、本発明者は、式（１）で表される条件を満たすように処理工程における処理温度及び処理時間を調整することで、ｐ型半導体層１８中のガリウムがパラジウム電極３８へ拡散することが抑制され、ｐ型半導体層１８とパラジウム電極３８との間に高抵抗の界面が形成されることが抑制されるためであると推察している。

式（１）において、α_１は１６８７０であり、α_２は３０．３５〜３０．５５である。α_１、α_２が上記範囲から外れると、式（１）に基づき処理温度や処理時間を調整したとしても、ｐ型半導体層１８の表面１８ｓとパラジウム電極３８との接触抵抗が顕著に増加することを抑制することが困難となる。

処理温度Ｔは、１００〜２００℃（３７３．１５〜４７３．１５Ｋ）が好ましく、１００〜１８０℃（３７３．１５〜４５３．１５Ｋ）がより好ましい。処理時間ｔは、１〜１００分が好ましく、１〜８０分がより好ましい。これらの処理温度Ｔや処理時間ｔに調整することで、ｐ型半導体層１８の表面１８ｓとパラジウム電極３８との接触抵抗が増加することを更に抑制することができる。

以下、上記表面電極形成工程で得られた基板生産物４０を用いて半導体レーザを得る方法を説明する。

（裏面加工工程）
裏面加工工程では、図１１（ａ）に示すように、半導体基板１０の裏面１０ｂを研磨・研削する。

（裏面エッチング工程）
裏面エッチング工程では、例えば誘導結合型プラズマによるドライエッチングを半導体基板１０の裏面１０ｂに施すことにより、研磨・研削処理により半導体基板１０に蓄積されたダメージを除去する。エッチャントとしては、例えばＣｌ_２ガスが用いられる。裏面エッチング工程では、ｐ型半導体層１８及びパラジウム電極３８の処理温度及び処理時間が上記式（１）を満たすように調整される。裏面エッチング工程においてｐ型半導体層１８及びパラジウム電極３８は、１００〜２００℃の状態で１〜１００分間保持されることが好ましい。

（裏面電極形成工程）
裏面電極形成工程では、図１１（ｂ）に示すように、半導体基板１０の裏面１０ｂの全面に裏面電極（ｎ電極）５０を形成する。裏面電極５０は、例えばチタン／アルミニウム／金の積層膜である。

（電極パッド形成工程）
電極パッド形成工程では、図１１（ｃ）に示すように、パラジウム電極３８が覆われるように絶縁層３２及びパラジウム電極３８上にパラジウム電極３８の長手方向に沿って電極パッド６０を形成して基板生産物７０を得る。電極パッド６０は、例えばチタン／金の積層膜である。

（劈開工程）
劈開工程では、例えば、レーザを用いて基板生産物７０にスクライブを行った後、基板生産物７０を劈開させることにより、図１２（ａ）に示すようにレーザバー８０を得る。

（反射防止膜形成工程）
反射防止膜形成工程では、レーザバー８０における共振器のための両端面（光導波方向の両端面）に反射防止膜（多層膜）９０を蒸着して、図１２（ｂ）に示すように半導体レーザ（半導体発光素子）１００を得る。反射防止膜９０としては、例えばＡｌ₂Ｏ₃、ＡｌＮ、ＭｇＦ₂、ＭｇＯ、Ｎｂ₂Ｏ₅、ＳｉＯ₂、Ｓｉ₃Ｎ₄、ＴｉＯ₂、Ｔａ₂Ｏ₅、Ｙ₂Ｏ₃、ＺｎＯおよびＺｒＯ₂が挙げられる。反射防止膜形成工程では、ｐ型半導体層１８及びパラジウム電極３８の処理温度及び処理時間が上記式（１）を満たすように調整される。反射防止膜形成工程においてｐ型半導体層１８及びパラジウム電極３８は、１００〜２００℃の状態で１〜１００分間保持されることが好ましい。

（レーザ試験工程・チップ化工程）
レーザ試験工程では、半導体レーザ１００の発光特性を評価する。チップ化工程では、ダイシングやブレーキングによって、半導体レーザ１００を個々の半導体レーザチップに分割する。半導体レーザチップは、ダイボンディング、ワイヤーボンディング、パッケージング等の工程を経て基板に実装される。

以上のように、本実施形態では、ｐ型半導体層１８及びパラジウム電極３８が高温状態に保持される処理工程のそれぞれにおいて、式（１）で表される条件を満たすようにｐ型半導体層１８及びパラジウム電極３８が処理温度Ｔ（Ｋ）の状態で処理時間ｔ（分）保持される。これにより、ｐ型半導体層１８及びパラジウム電極３８が高温状態に長時間保持されることが抑制され、ｐ型半導体層１８におけるｐ^＋型ＧａＮ層１８ｅ中のガリウムがパラジウム電極３８中へ拡散することが抑制される。そのため、ｐ型半導体層１８とパラジウム電極３８との間に高抵抗の界面が形成されることが抑制される。したがって、ｐ型半導体層１８の表面１８ｓとパラジウム電極３８との接触抵抗が増加することを抑制することが可能であり、ｐ型半導体層１８の表面１８ｓとパラジウム電極３８との接触抵抗が５×１０^−３Ωｃｍ^２を超えることを抑制することができる。

なお、処理温度Ｔ及び処理時間ｔの調整方法としては、処理温度Ｔを固定して処理時間ｔを調整してもよく、処理時間ｔを固定して処理温度Ｔを調整してもよい。また、処理工程同士の間では、ｐ型半導体層１８及びパラジウム電極３８が高温状態から例えば室温（２５℃）程度に冷却されることが好ましい。

本発明は上述の実施形態に限定されず、様々な変形態様が可能である。例えば、処理工程は裏面エッチング工程及び反射防止膜形成工程に限定されず、ｐ型半導体層１８及びパラジウム電極３８が例えば１００℃以上の高温状態に保持されるいかなる工程においても、処理温度及び処理時間が式（１）で表される条件を満たすように調整されることが好ましい。このような観点から、例えば５５０℃、１分間処理が行われる合金化アニールは行われないことが好ましく、パラジウム電極３８としてはノンアロイ電極を用いることが好ましい。

また、上述の実施形態では、窒化ガリウム系半導体のｃ軸に直交する面から窒化ガリウム系半導体のｍ軸の方向に表面１８ｓが傾斜しているが、窒化ガリウム系半導体のｃ軸に直交する面から窒化ガリウム系半導体のａ軸の方向に表面１８ｓが傾斜していてもよい。

また、上述の実施形態では、光ガイド層１６を設けているが、光ガイド層１６を介さずに活性層１４とｐ型半導体層１８とが接合していてもよい。また、上述の実施形態では、リッジ部３０を設けているが、リッジ部３０を設けることなくｐ型ＧａＮ層１８ａ、ｐ型Ｉｎ_{０．０２５}ＧａＮ層１８ｂ、ｐ型ＧａＮ層１８ｃ、ｐ型Ｉｎ_０．０３Ａｌ_０．１４ＧａＮ層１８ｄ、ｐ^＋型ＧａＮ層１８ｅが半導体基板１０の表面１０ａの全面を覆うように積層されていてもよい。

１０…半導体基板、１０ａ…表面（一方面）、１０ｂ…裏面（他方面）、１４…活性層、１８…ｐ型半導体層（窒化ガリウム系半導体層）、１８ｓ…表面（半極性主面）、３８…パラジウム電極、４０…基板生産物、５０…裏面電極、８０…レーザバー、９０…反射防止膜（多層膜）、１００…半導体レーザ（半導体発光素子）。

Claims (8)

1. 半導体基板の一方面上に活性層と、半極性主面を有する窒化ガリウム系半導体層とを順に配置する工程と、
   パラジウム電極を前記半極性主面に接合するように形成して基板生産物を形成する工程と、
   前記窒化ガリウム系半導体層及び前記パラジウム電極を処理する複数の工程からなる処理工程と、を備え、
   前記パラジウム電極がノンアロイ電極であり、
   前記半極性主面が、窒化ガリウム系半導体のｃ軸に直交する面から前記窒化ガリウム系半導体のｍ軸方向に傾斜しており、
   前記半極性主面の前記ｍ軸方向への傾斜角度が６３°以上８０°未満であり、
   前記処理工程のそれぞれにおいて、前記窒化ガリウム系半導体層及び前記パラジウム電極は、下記式（１）で表される条件を満たすように温度Ｔ（Ｋ）の状態で時間ｔ（分）保持されることにより熱処理され、
   前記温度Ｔが３７３．１５〜４５３．１５Ｋである、半導体発光素子の製造方法。
   
   （式中、α_１は１６８７０であり、α_２は３０．３５〜３０．５５である）
2. 前記時間ｔが１〜１００分である、請求項１に記載の半導体発光素子の製造方法。
3. 前記処理工程が、前記半導体基板の他方面をドライエッチングする工程を含む、請求項１又は２に記載の半導体発光素子の製造方法。
4. 前記処理工程の後に、前記半導体基板の前記他方面に電極を形成する工程を更に備える、請求項３に記載の半導体発光素子の製造方法。
5. 前記処理工程の前に、前記基板生産物を劈開してレーザバーを形成する工程を更に備える、請求項１〜４のいずれか一項に記載の半導体発光素子の製造方法。
6. 前記処理工程が、前記レーザバーの端面に多層膜を形成する工程を含む、請求項５に記載の半導体発光素子の製造方法。
7. 前記窒化ガリウム系半導体層がｐ型不純物を含有する、請求項１〜６のいずれか一項に記載の半導体発光素子の製造方法。
8. 前記窒化ガリウム系半導体層がＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ及びＩｎＡｌＧａＮのいずれかを含有する、請求項１〜７のいずれか一項に記載の半導体発光素子の製造方法。