JP5696301B2 - アドレス線配線構造及びこれを有するプリント配線基板 - Google Patents

Description

本発明は半導体素子を搭載したプリント配線基板に関し、特にメモリを搭載したメモリ基板におけるアドレス線配線構造の改良に関する。

メモリを搭載したメモリ基板においては、高速・大容量化が情報処理装置の性能向上に必須となっている。メモリの信号配線は、主線に支線の分岐点があるスタブ構造の配線を用いている。

しかしながら、こうした分岐点があるスタブ構造の場合、分岐点で線路が並列の線路になるため、線路の特性インピーダンスは低くなる。そこで伝達波に対して負の反射が生じ波形歪や立ち上がりの波形の鈍りを生じさせる。また、複数の分岐点がある場合、相互の分岐点で反射波が複雑に干渉するため、信号波形に揺れのあるジッタを起こしてしまう。このような、ジッタや波形の歪、立ち上がりの鈍りによって、信号が正しく読み取れなかったり、読み込みタイミングが合わなかったりするため、信号の読み取りエラーとなってしまう可能性があった。

高速なメモリの場合、従来、データ信号については、分岐点の支線側に信号線路の特性インピーダンスの半分の値の抵抗素子を挿入するＳＳＴＬ（Ｓｔｕｂ Ｓｅｒｉｅｓ Ｔｅｒｍｉｎａｔｅｄ Ｌｏｇｉｃ）方式によって、分岐点での反射波を抑制する方法がとられている（例えば特許文献１、２、非特許文献１参照）。

例えば、特許文献２には、メモリチップと、該メモリチップをマザーボード上のコネクタに接続するためのピンと、前記メモリチップと前記ピンとの間を接続するためのバスと、該バスの一端に接続された終端抵抗とを備えたメモリモジュールにおいて、前記バスの他端と前記ピンとの間にスタブ抵抗を接続したメモリモジュールが開示されている。

しかしながら、アドレス信号の場合には、データ信号の伝送速度の半分の速度であるため、抵抗を挿入せずに分岐配線での信号伝送を行っていた。そのため、信号伝送が高速になり、アドレス線の信号速度も高速となると、波形歪や立ち上がり波形の鈍り、ジッタにより、アドレス信号が正しく伝送できなくなる可能性がある。

特開平７−２５０１０４号公報 特開２００４−６２５３０号公報 エルピーダメモリ ユーザーズマニュアル ＤＤＲ−ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory）の使い方、第１章 第１４頁 １．１．４ インタフェース （４）インタフェース仕様

本発明は、メモリを搭載したプリント配線基板において、アドレス信号の波形歪や立ち上がり波形の鈍りが少ない実装方式を提供することを目的とする。

本発明は、少なくとも３つのメモリ素子とこれら３つのメモリ素子とデータを授受する素子との間を、前記メモリ素子のアドレス信号を伝送するアドレス信号線で結び、該アドレス信号線は、主線から各メモリ素子に支線が分岐するスタブ構造を有するアドレス線配線構造に適用される。

本発明の第１の態様によれば、前記データを授受する素子のアドレス端子の出力インピーダンスが、前記アドレス信号線の線路の特性インピーダンスよりも低く、前記データを授受する素子から該データを授受する素子に最も近い距離で支線が分岐する分岐点Ｓ１までの距離ＴＬ０が、前記分岐点Ｓ１から２番目に支線が分岐する分岐点Ｓ２までの距離ＴＬ１と等しいか、あるいは長く、前記分岐点Ｓ２から３番目に支線が分岐する分岐点Ｓ３までの距離ＴＬ３が、前記距離ＴＬ０及びＴＬ１よりも長いことを特徴とするアドレス線配線構造が提供される。

本発明の第２の態様によれば、前記データを授受する素子のアドレス端子の出力インピーダンスが、前記アドレス信号線の線路の特性インピーダンスよりも低く、前記データを授受する素子から該データを授受する素子に最も近い距離で支線が分岐する分岐点Ｓ１までの距離ＴＬ０が、前記分岐点Ｓ１から２番目に支線が分岐する分岐点Ｓ２までの距離ＴＬ１とほぼ等しく、前記分岐点Ｓ２から３番目に支線が分岐する分岐点Ｓ３までの距離ＴＬ３が、前記距離ＴＬ０及びＴＬ１よりも長いことを特徴とするアドレス線配線構造が提供される。

なお、上記第１、第２の態様のいずれにおいても、前記距離ＴＬ３の二倍の距離を信号が伝播する時間を、アドレス信号が、前記分岐点Ｓ２から分岐する支線に接続したメモリ素子の０と１を識別するスレッショルド電圧値を超えるまでの立ち上がり時間よりも長くすることが望ましい。

本発明の他の態様によれば、上記のいずれかのアドレス線配線構造を有するプリント配線基板が提供される。

本発明の更に他の態様によれば、上記のプリント配線基板を有する情報処理装置が提供される。

本発明のより他の態様によれば、上記のアドレス線配線構造を有するプリント配線基板に搭載するメモリ素子であって、該メモリ素子には、少なくとも２つのメモリチップが搭載され、該メモリ素子の接続端子とそのメモリチップを接続する配線は、途中で分岐する分岐配線であって、分岐点からメモリチップまでのそれぞれの配線長が概ね等しいことを特徴とする積層型メモリ素子が提供される。

上記配線構造とすることで、分岐点Ｓ２で発生した負の反射波と、分岐点Ｓ１で発生した負の反射波が前記データを授受する素子で再反射された正の反射波とが相互に打ち消し、加えて分岐点Ｓ３での負の反射波が２番目の支線のメモリ素子に到達する時刻が、０と１を識別するスレッショルド電圧値を超えた後に届くことにより、近端の波形歪や遅延を防止することが出来る。

［第１の実施例］
図１〜図１０を用いて本発明の第１の実施例を説明する。

第１の実施例は、図２に示したようなメモリ基板にバッファ素子を搭載したバッファドＤｉｍｍ（Ｄｕａｌ ｉｎｌｉｎｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅ）に本発明を適用した例である。図２において、Ｄｉｍｍ基板（メモリ基板）３００は、コネクタ端子３０１でＣＰＵ基板（図示省略）と電気的に接続している。ＣＰＵ基板上のメモリコントローラとバッファ素子３０２間で、メモリのアドレス信号・データ信号を授受し、それらの信号をバッファ素子３０２から、１８個のメモリ素子３０４Ｒ、３０５Ｒ、３０６Ｒ、３０７Ｒ、３１３Ｒ、３１４Ｒ、３１５Ｒ、３１６Ｒ、３１７Ｒ、３０４Ｌ、３０５Ｌ、３０６Ｌ、３０７Ｌ、３１３Ｌ、３１４Ｌ、３１５Ｌ、３１６Ｌ、３１７Ｌに伝送する。メモリ素子は、２スタック構造になっており、二つのメモリチップが積層構造で搭載されている。

図１（ａ）に、バッファ素子３０２（図２ｂ）とメモリ素子間のアドレス信号のトポロジを示す。本方式では、メモリ素子は図２のバッファ素子３０２を間にした右側（Ｒを付す）と左側（Ｌを付す）の二系統に分けて信号を伝送している。アドレス信号は、バッファ素子の出力回路３０２Ｒから、主線１０１Ｒの配線があり、主線１０１Ｒは、各メモリ素子への支線分岐を繰り返した後、２０Ωの終端抵抗１２２Ｒを経て、終端電位Ｖｔｔで終端１２０Ｒに接続している。この主線１０１Ｒに対して、図２において、バッファ素子３０２の裏面に配置したメモリ素子３１７Ｒは、バッファ素子３０２に最も近い一番目の分岐点Ｓ１に接続する支線で繋がっている。主線１０１Ｒの二番目の分岐点Ｓ２には二個のメモリ素子３０４Ｒと３１３Ｒが表裏面でそれぞれ接続している。

以下、同様に主線１０１Ｒの三番目の分岐点Ｓ３には二個のメモリ素子３０５Ｒと３１４Ｒが表裏面で接続し、四番目の分岐点Ｓ４には二個のメモリ素子３０６Ｒと３１５Ｒが接続し、五番目の分岐点Ｓ５には二個のメモリ素子３０７Ｒと３１６Ｒが接続している。第１の実施例での各配線間の配線長を図１（ｂ）に示す。第１の実施例では、バッファ素子３０２と分岐点Ｓ１までの距離ＴＬ０を１１．６ｍｍ、分岐点Ｓ１とＳ２間の距離ＴＬ１を１１．０ｍｍ、分岐点Ｓ２とＳ３の間の配線長ＴＬ３＿１を３０ｍｍとして、ＴＬ０≒ＴＬ１、ＴＬ０＜ＴＬ３＿１、ＴＬ１＜ＴＬ３＿１の関係になるような配線としている。なお、記号≒は、配線長ＴＬ０とＴＬ１とがほぼ（実質上）等しいことを意味する。

なお、分岐点Ｓ３とＳ４の間の配線長ＴＬ３＿２、分岐点Ｓ４とＳ５の間の配線長ＴＬ３＿２は、配線が最短で結線できるように１５ｍｍとしている。

図１（ｃ）には、一般的な配線パターンの配線長構成を示す。この場合には、第１の実施例と異なり、分岐点Ｓ２とＳ３間（配線長ＴＬ３＿１）、分岐点Ｓ３とＳ４間（配線長ＴＬ３＿２）、分岐点Ｓ４とＳ５間（配線長ＴＬ３＿２）は、全て最短となる１５ｍｍで結線している。この条件でのアドレス信号の波形を、ＳＰＩＣＥ（Ｓｏｆｔｗａｒｅ Ｐｒｏｇｒａｍｓ ｆｏｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｅｖａｌｕａｔｉｏｎ）を用いてシミュレーション解析した。解析は、バッファ素子３０２より５３３ＭＨｚのランダム信号を送信し、各メモリチップの入力部に現れる信号波形をアイパターンとしてまとめている。その結果を、図３に示す。図３のように、バッファ素子に一番近いメモリ素子３１７Ｒの下段チップＤ１７での信号波形は、アイの開口部中ほどで、くびれ状の波形歪を発生する。また、バッファ素子に二番目に近い位置に実装したメモリ素子３１３Ｒの下段チップＤ１３での信号波形は、立ち上がり部に段が発生し、立ち上がり時間Δｔｒに大きな遅延を発生させている。

図４に下段チップＤ１７の波形歪原因を解析した結果を示す。図４では、分岐点Ｓ１とＳ２間の配線長ＴＬ１を１１ｍｍから３００ｍｍと極端に長くした場合のステップパルス波形を示している。この結果から、図４中破線の円で囲ったａ部のオーバシュートが大きくなるとともに、くびれによる波形歪ｂ部の出現時刻が遅くなる。これは、分岐点Ｓ２以降で発生する負の反射が、下段チップＤ１７に到達するのが遅くなり、くびれによる波形歪ｂ部の出現時刻が遅くなったためである。また、ａ部のオーバシュートが大きくなったのは、分岐点Ｓ１で発生した負の反射波が、バッファ素子部でさらに負の再反射し（バッファ素子の出力インピーダンスは、アドレス信号線路の特性インピーダンスよりも低いので負の反射）、結果的に正の反射としてオーバシュート波形となって現れたためである。従来の一般的な配線の場合、このオーバシュートと分岐点Ｓ２以降の反射波が一部相殺されて、図４のようにオーバシュートが少ない波形となっている。このように、分岐点Ｓ２以降の分岐での反射波が下段チップＤ１７のくびれ波形に影響を与えている。

図５には、下段チップＤ１３での立ち上がり波形の鈍りを解析した結果を示す。図５において、波形鈍りが開始するＤ点までの時間を計測すると、２２０pｓであり、伝播時間を７pｓ／ｍｍとすると長さが３１．４ｍｍとなり、分岐点Ｓ２とＳ３間の配線長（ＴＬ３＿１）１５ｍｍのおよそ二倍となっている。そこで、分岐点Ｓ２とＳ３間の配線長を１５〜５０ｍｍまで変更して、シミュレーション解析を行った。その結果、分岐点Ｓ２とＳ３間の長さを長くすると、波形鈍りの開始位置が後方にずれてくることがわかる。このことから、下段チップＤ１３の立ち上がり波形の鈍りは、分岐点Ｓ３以降の反射波が原因であることがわかる。

以上のことから、第１の実施例では、図１に示したように、配線長ＴＬ０≒ＴＬ１、ＴＬ０＜ＴＬ３＿１、ＴＬ１＜ＴＬ３＿１となる配線としている。バッファ素子と分岐点Ｓ１間の配線長ＴＬ０と、分岐点Ｓ１とＳ２間の配線長ＴＬ１の長さをほぼ同等とすることにより、メモリ素子３１７Ｒの信号波形で、分岐点Ｓ１からの負の反射波がバッファ素子で再反射した正の反射波と、分岐点Ｓ２からの負の反射波を相殺させる。また、分岐点Ｓ２とＳ３間の距離ＴＬ３＿１を長くすることで、メモリ素子３１３Ｒの信号立ち上がり波形の鈍りが発生するのを遅延させて、バッファ素子で再反射した正の反射波で波形干渉させる。これによって、鈍りの位置をスレッショルド電圧を越えた時刻以降で発生させると共にその鈍りの影響を小さくすることが出来る。

図６及び図７に、配線長ＴＬ３＿１の長さを９〜３０ｍｍまで変更したときの、下段チップＤ１７とＤ１３の波形を示す。

図８に下段チップＤ１７のくびれ部の電圧、及び下段チップＤ１３の立ち上がり時間をまとめた結果を示す。これらの結果より、配線長ＴＬ３＿１が３０ｍｍであれば、下段チップＤ１７のノイズ電圧、Ｄ１３の立ち上がり時間とも小さくできる。下段チップＤ１３において、二番目に支線が分岐する分岐点Ｓ２から三番目に支線が分岐する分岐点Ｓ３までの距離ＴＬ３＿１の二倍の距離を信号が伝播する時間が、二番目に支線が分岐する分岐線に接続したメモリ素子の０と１を識別するスレッショルド電圧値をアドレス信号が超えるまでの立ち上がり時間よりも大きくなる配線長ＴＬ３＿１＝２４ｍｍ以上であれば、立ち上がり時間Δｔｒの遅延時間を小さく出来る。

以上のように、配線長ＴＬ０≒ＴＬ１、ＴＬ０＜ＴＬ３＿１、ＴＬ１＜ＴＬ３＿１の配線を行うことで、バッファ素子に近いメモリ素子の波形歪を小さくすることが出来る。

図１、図９を用いて本発明の第２の実施例を説明する。第２の実施例では、図１のトポロジ構成において、図９（ｂ）に示した配線としている。この配線では、配線長ＴＬ０＞ＴＬ１、ＴＬ０＜ＴＬ３＿１、ＴＬ１＜ＴＬ３＿１の構成としている。図９（ａ）に示す通り、本構成によっても、各メモリ素子の波形歪を最小に出来る。第２の実施例では、配線長ＴＬ１より配線長ＴＬ０を長くすることで、分岐点Ｓ２からの負の反射波が到達した後、分岐点Ｓ１から反射波がバッファ素子で再反射した正の反射波が到達する。これによって、分岐点Ｓ２での波形歪後、直ちにバッファ素子からの再反射波で波形の修正を行うことが出来、ノイズによる波形歪・遅延を小さくすることが出来る。

図１、図１０、及び図１１を用いて、本発明の第３の実施例を説明する。第３の実施例では、メモリ素子の構成を図１０（ａ）のように、スタック構成にした際の、パッケージ内部の配線構造を等長にした場合の例である。第３の実施例において、プリント配線基板（メモリ基板）の配線パターンは第１の実施例と同じで、図１（ａ）及び図１（ｂ）に示した条件で配線している。

スタック型のパッケージの場合、従来ではプリント配線基板と電気的接続をするハンダボール部で、上部メモリチップと下部メモリチップに分岐して配線するため、図１０（ｂ）のように、上段と下段のメモリチップまでの配線長が異なっている。それに対して、第３の実施例である図１０（c）では、プリント配線基板と電気的接続をするハンダボール部からの配線を、上段のチップを配線するインターポーザ部と下段のインターポーザ部を接続するハンダボール近傍で分岐する構造としている。そして、分岐後の上段、及び下段の配線長がほぼ同じとなるような構成としている。

そのときのメモリチップＤ１７の波形を図１１、図１２に示す。図１１（ｂ）、図１２に示すように、メモリチップＤ１７での波形立ち上がり部での段を解消することが出来る。これにより、プリント基板の反射による波形歪だけでなく、チップ内での波形も整形されるため、より高速な信号とすることが出来る。

図１３、及び図１４を用いて、本発明の第４の実施例を説明する。第４の実施例では、第１の実施例のメモリ基板（メモリＤｉｍｍ基板）３００（本例では１５３０で示す）をサーバ装置（情報処理装置）１５１０に実装した例である。

図１３において、サーバ装置１５１０は、ＣＰＵ１５２２やメモリコントローラ１５２４を搭載したＣＰＵボード１５２０が実装されており、そのＣＰＵボード１５２０には、本発明のメモリ基板１５３０が搭載されている。

図１４は、本装置のメモリ周りのアーキテクチャを示したブロック図である。

本発明のメモリ基板を実装することにより、サーバ装置では、大容量かつ高速なメモリを搭載することが出来、システム全体でのスループット性能を向上することが出来る。

本発明は、半導体装置及びそれを搭載するプリント配線基板全般に適用可能である。

図１は、本発明の第１の実施例によるメモリモジュールのアドレス線トポロジを配線長と共に従来例と比較しつつ説明するための図である。 図２は、本発明が適用されるメモリ基板の概形を説明するための図である。 図３は、従来のメモリモジュールのアドレス線トポロジの場合のアドレス信号波形を示す。 図４は、ノイズ要因の分析について説明するための図である。 図５は、ノイズ要因の分析について説明するための図である。 図６は、本発明の第１の実施例におけるアドレス信号波形を示した図である。 図７は、本発明の第１の実施例におけるアドレス信号波形を示した図である。 図８は、本発明の第１の実施例のアドレス信号波形のノイズ評価結果を説明するための図である。 図９は、本発明の第２の実施例における各メモリ素子部のアドレス信号波形を配線長の例と共に示した図である。 図１０は、本発明の第３の実施例によるメモリモジュールのパッケージ構造と配線構成を従来例と共に示した図である。 図１１は、本発明の第３の実施例のアドレス信号波形を示した図である。 図１２は、本発明の第３の実施例における各メモリ素子部のアドレス信号波形を示した図である。 本発明の第４の実施例によるメモリ基板を実装したサーバ装置の構成例を示した図である。 本発明の第４の実施例によるメモリ基板周りのアーキテクチャを示したブロック図である。

符号の説明

１０１Ｒ・・・主線
１０２Ｒ・・・分岐点Ｓ２−Ｓ３間の配線
１２０Ｒ・・・終端Ｖｔｔ
１２２Ｒ・・・終端抵抗
３００・・・・メモリ基板（Ｄｉｍｍ基板）
３０２・・・・バッファ素子
３０４Ｒ〜３０７Ｒ、３１３Ｒ〜３１７Ｒ、３０４Ｌ〜３０７Ｌ、３１３Ｌ〜３１７Ｌ・・・メモリ素子
１５１０・・・サーバ装置
１５２０・・・ＣＰＵ基板
１５２２・・・ＣＰＵ
１５２４・・・メモリコントローラ
１５３０・・・メモリ基板（Ｄｉｍｍ基板）

Claims (5)

1. 少なくとも３つのメモリ素子とこれら３つのメモリ素子とデータを授受する素子との間を、前記メモリ素子のアドレス信号を伝送するアドレス信号線で結び、該アドレス信号線は、主線から各メモリ素子に支線が分岐するスタブ構造を有するアドレス線配線構造において、
   前記データを授受する素子のアドレス端子の出力インピーダンスが、前記アドレス信号線の線路の特性インピーダンスよりも低く、
   前記データを授受する素子から該データを授受する素子に最も近い距離で支線が分岐する分岐点Ｓ１までの距離ＴＬ０が、前記分岐点Ｓ１から２番目に支線が分岐する分岐点Ｓ２までの距離ＴＬ１と等しいか、あるいは長く、
   前記分岐点Ｓ２から３番目に支線が分岐する分岐点Ｓ３までの距離ＴＬ３が、前記距離ＴＬ０及びＴＬ１よりも長いことを特徴とするアドレス線配線構造。
2. 少なくとも３つのメモリ素子とこれら３つのメモリ素子とデータを授受する素子との間を、前記メモリ素子のアドレス信号を伝送するアドレス信号線で結び、該アドレス信号線は、主線から各メモリ素子に支線が分岐するスタブ構造を有するアドレス線配線構造において、
   前記データを授受する素子のアドレス端子の出力インピーダンスが、前記アドレス信号線の線路の特性インピーダンスよりも低く、
   前記データを授受する素子から該データを授受する素子に最も近い距離で支線が分岐する分岐点Ｓ１までの距離ＴＬ０が、前記分岐点Ｓ１から２番目に支線が分岐する分岐点Ｓ２までの距離ＴＬ１と等しく、
   前記分岐点Ｓ２から３番目に支線が分岐する分岐点Ｓ３までの距離ＴＬ３が、前記距離ＴＬ０及びＴＬ１よりも長いことを特徴とするアドレス線配線構造。
3. 請求項１又は２に記載のアドレス線配線構造において、前記距離ＴＬ３の二倍の距離を信号が伝播する時間を、アドレス信号が、前記分岐点Ｓ２から分岐する支線に接続したメモリ素子の０と１を識別するスレッショルド電圧値を超えるまでの立ち上がり時間よりも長くしたことを特徴とするアドレス線配線構造。
4. 請求項１〜３のいずれか１項に記載のアドレス線配線構造を有するプリント配線基板。
5. 請求項４に記載のプリント配線基板を有する情報処理装置。

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