Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP5700513B2 - 半導体装置の製造方法および半導体装置 - Google Patents
[go: Go Back, main page]

JP5700513B2 - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

Info

Publication number
JP5700513B2
JP5700513B2 JP2010228406A JP2010228406A JP5700513B2 JP 5700513 B2 JP5700513 B2 JP 5700513B2 JP 2010228406 A JP2010228406 A JP 2010228406A JP 2010228406 A JP2010228406 A JP 2010228406A JP 5700513 B2 JP5700513 B2 JP 5700513B2
Authority
JP
Japan
Prior art keywords
film
semiconductor device
wiring layer
layer
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010228406A
Other languages
English (en)
Other versions
JP2012084638A (ja
Inventor
大見　忠弘
忠弘 大見
員力 谷
員力 谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tohoku University NUC
Original Assignee
Tohoku University NUC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tohoku University NUC filed Critical Tohoku University NUC
Priority to JP2010228406A priority Critical patent/JP5700513B2/ja
Priority to US13/877,540 priority patent/US8889545B2/en
Priority to PCT/JP2011/072731 priority patent/WO2012046675A1/ja
Publication of JP2012084638A publication Critical patent/JP2012084638A/ja
Application granted granted Critical
Publication of JP5700513B2 publication Critical patent/JP5700513B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/093—Manufacture or treatment of dielectric parts thereof by modifying materials of the dielectric parts
    • H10W20/096—Manufacture or treatment of dielectric parts thereof by modifying materials of the dielectric parts by contacting with gases, liquids or plasmas
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
    • H10P14/6326—Deposition processes
    • H10P14/6328—Deposition from the gas or vapour phase
    • H10P14/6334—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H10P14/6336—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/68—Organic materials, e.g. photoresists
    • H10P14/683—Organic materials, e.g. photoresists carbon-based polymeric organic materials, e.g. polyimides, poly cyclobutene or PVC
    • H10P14/687—Organic materials, e.g. photoresists carbon-based polymeric organic materials, e.g. polyimides, poly cyclobutene or PVC the materials being fluorocarbon compounds, e.g. (CHxFy) n or polytetrafluoroethylene
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P52/00—Grinding, lapping or polishing of wafers, substrates or parts of devices
    • H10P52/40—Chemomechanical polishing [CMP]
    • H10P52/403—Chemomechanical polishing [CMP] of conductive or resistive materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
    • H10P95/08—Planarisation of organic insulating materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/062—Manufacture or treatment of conductive parts of the interconnections by smoothing of conductive parts, e.g. by planarisation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/074—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/074—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H10W20/076—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/425—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/45—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts
    • H10W20/47—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts comprising two or more dielectric layers having different properties, e.g. different dielectric constants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/45—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts
    • H10W20/48—Insulating materials thereof

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Plasma & Fusion (AREA)
  • Physics & Mathematics (AREA)
  • Chemical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)

Description

本発明は、配線構造を備えた半導体装置の製造方法および、その製造方法により得られる半導体装置に関し、特にフルオロカーボン（ＣＦｘ）膜を層間絶縁膜に有する多層配線構造を備えた半導体装置の製造方法および、その製造方法により得られる半導体装置に関する。
近年の半導体装置では、高集積化のために多層配線構造を用いている。
このような多層配線構造においてデバイスの動作の高速化を図るためには、配線間の寄生容量および配線抵抗による遅延抵抗を防ぐ必要がある。
そのため、誘電率の低い層間絶縁膜を設ける場合がある。
このような層間絶縁膜としては、格段に低い比誘電率（３．０未満）を有するフルオロカーボン（ＣＦｘ）膜が提案されている。
この場合、半導体素子が多数形成された半導体基板上に多層の回路層を形成する半導体装置において、各回路層は以下のように製造される。
まず、下層側の回路層上にＣＦｘ膜をプラズマＣＶＤにより形成し、次いで例えばＳｉＣＮ（炭化窒化シリコン）またはＳｉＣあるいはＳｉＮなどからなるキャップ膜及びフォトレジストマスクを積層する。
次いで、フォトレジストマスクを利用してキャップ膜およびＣＦｘ膜に穴（ビアホール）または凹部を設ける。
次いで、凹部内表面を含む露出面を覆うようにバリア層を形成した後、凹部内に配線層の主体である銅等を埋め込む。
最後に余剰の（すなわち凹部の内部以外の部分の）銅及びバリア層をＣＭＰ（Chemical Mechanical Polishing、化学機械研磨）加工により除去する。
ここで、ＣＭＰ加工においては、ＣＦｘ膜が機械的負荷を直接受けないようにするために、キャップ膜を残した状態でＣＭＰ加工を停止する（特許文献１）。
しかしながら、キャップ膜の材料であるＳｉＣＮ（比誘電率：５程度）、ＳｉＣ（比誘電率：７程度）あるいはＳｉＮ（比誘電率：８程度）などはＣＦｘよりも比誘電率が高い。
そのため、キャップ膜を設けると、層間絶縁膜の膜厚を薄くすればするほど、キャップも含めた層間絶縁膜について、比誘電率の高いキャップ膜の存在の影響が大きくなる。即ち、キャップ膜が存在することによる比誘電率の上昇の程度が顕著になる。
そのため、結果として、せっかく３．０より低い比誘電率を持つＣＦｘ膜を層間絶縁膜に使用しても、キャップ膜が原因で、ＣＦｘ膜の利点を十分に生かしきれないという問題がある。
そこで、このようなキャップ膜を設けずに、ＣＦｘ膜上に直接、配線層を設けることも提案されている（特許文献２）。
特開２００５−３０２８１１号公報 特開２００８−２６２９９６号公報
しかしながら、本発明者等は、特許文献２のようにキャップ膜を設けずに、ＣＦｘ膜上に直接バリア層およびＣｕ等の配線層を設け、凹部内以外の余剰な配線層をＣＭＰで除去する方法により製造した半導体装置は、キャップ膜を設ける場合と比べて配線間リーク電流が増大し、肝心の比誘電率も増大してしまうという問題を発見した。
本発明は上記問題に鑑みてなされたものであり、その目的は、ＣＦｘ膜を層間絶縁膜として有する多層配線構造の半導体装置において、低誘電率であるＣＦｘ膜の利点を生かすことができ、かつＣＭＰ処理によるＣＦｘ膜の特性の劣化を防止することのできる半導体装置の製造方法及び半導体装置を提供することにある。
本発明者は上記問題に対して鋭意検討の結果、特許文献２の方法では、ＣＭＰによってＣＦｘ膜の組成が変化していることを突き止め、これがリーク電流や比誘電率の増大の原因であるとの知見を得た。
上記知見に基づき、本発明者はさらに検討を進めた結果、配線層の形成前にＣＦｘ膜を窒化することにより、ＣＭＰによるＣＦｘ膜の劣化（リーク電流や比誘電率の増大）を防止可能であることを見出し、本発明をするに至った。
即ち、本発明の第１の態様は、ＣＦｘ膜を含み当該ＣＦｘ膜上にキャップ膜を有さない層間絶縁膜を成膜する工程（ａ）と、前記ＣＦｘ膜に所定パターンの凹部を形成する工程（ｂ）と、前記凹部を埋めかつ前記ＣＦｘ膜上にわたって配線層を設ける工程（ｃ）と、前記凹部内以外の前記ＣＦｘ膜上の余剰の配線層をＣＭＰ（化学機械研磨）によって除去して前記ＣＦｘ膜の表面を露出させる工程（ｄ）と、を有し、前記工程（ｂ）の前または後において、前記ＣＦｘ膜の表面を窒化する工程（ｅ）を備えたことを特徴とする半導体装置の製造方法である。
本発明の第２の態様は、第１の態様に記載の半導体装置の製造方法により製造されたことを特徴とする半導体装置である。
本発明の第３の態様は、第１のＣＦｘ膜と、前記第１のＣＦｘ膜に埋め込まれた第１の配線層とを含む下段側の回路層と、前記下段側の回路層上に直接形成され、第２のＣＦｘ膜と前記第２のＣＦｘ膜内に埋め込まれた第２の配線層とを含む上段側の回路層とを備え、前記第１のＣＦｘ膜および前記第２のＣＦｘ膜はそれぞれ、少なくとも前記第１の配線層および前記第２の配線層と接する部分以外の表面が窒化されていることを特徴とする半導体装置である。
本発明の第４の態様は、凹部を有するＣＦｘ膜と、前記凹部に埋め込まれた配線層と、を有し、前記ＣＦｘ膜は、その表面のうち、少なくとも前記凹部以外の部分に窒化層が設けられていることを特徴とする半導体装置である。
上記の半導体装置の製造方法および半導体装置において、前記配線層は、主要配線層と、前記主要配線層の前記ＣＦｘ膜への拡散を防止するために前記主要配線層の裏面に接して形成されたバリア層とを含み、かつ、当該主要配線層の導電率が前記バリア層の導電率よりも高いことが好ましく、また窒化された部分の厚さは１〜５ｎｍであるのが望ましく、より好適には１〜２ｎｍであることが好ましい。
本発明によれば、層間絶縁膜としてＣＦｘ膜を用いた半導体装置の製造方法において、ＣＦｘ膜の表面を窒化することによって、余剰の配線層を除去するためのＣＭＰ処理によるＣＦｘ膜の劣化を防止する。
そのため、層間絶縁膜の比誘電率の上昇を抑えることができ、比誘電率が配線層よりも低いというＣＦｘ膜の本来の利点を生かすことができる。
さらに、本発明ではＣＦｘ膜表面にキャップ膜が介在していないので、キャップ膜の存在による誘電率上昇も生じることはない。
また、本発明ではキャップ膜の成膜工程が不要になるため、キャップ膜のエッチングやそのエッチングに伴う洗浄も不要になり、工程を簡略化することができる。
第１の実施形態に係る半導体装置１の構造を示す断面図である。 半導体装置１の各製造工程を示す断面図である。 半導体装置１の製造工程を示すフローチャートである。 半導体装置１の製造に用いられるプラズマ処理装置１０２を示す断面図である。 半導体装置１の製造に用いられるＣＭＰ（化学機械研磨）装置２０１を示す斜視図である。 第２の実施形態に係る半導体装置１ａの構造を示す断面図である。 半導体装置１ａの各製造工程を示す断面図である。 半導体装置１ａの製造工程を示すフローチャートである。 第３の実施形態に係る半導体装置１ｂの構造を示す断面図である。 半導体装置１ｂの各製造工程を示す断面図である。 半導体装置１ｂの製造工程を示すフローチャートである。 第４の実施形態に係る半導体装置１ｃの構造を示す断面図である。 配線層７（凹部１１）の平面パターン形状および、リーク電流検出の際に配線層７に接続される部品の構成を示す平面図である。 実施例および比較例の電界とリーク電流の関係を示す図である。 実施例および比較例の過研磨時間とリーク電流劣化および誘電率劣化の関係を示す図である。 実施例および比較例のＣ１ｓ光電子スペクトルを示すグラフである。 比較例のＣ１ｓ光電子スペクトルを示すグラフである。 比較例のＦ１ｓ光電子スペクトルを示すグラフである。
以下、本発明に好適な実施形態について図面を参照して詳細に説明する。
まず、第１の実施形態に係る半導体装置１の構造について、図１を参照して説明する。
図１に示すように、半導体装置１は、基板３上に形成された層間絶縁膜と、層間絶縁膜に埋め込まれた配線層７を有している。
層間絶縁膜はＣＦｘ膜５であり、その表面には窒化層９が形成されている。
なお、図１から明らかなように、半導体装置１は層間絶縁膜上にＳｉＣＮ（炭化窒化シリコン）またはＳｉＣあるいはＳｉＮなどのキャップ膜は設けられていない。
次に、図２〜図５を参照して、半導体装置１の製造の手順について説明する。
まず、基板３を用意する。基板３としては、半導体基板に多数の半導体素子が形成され、その表面がＳｉＯ２、ＳｉＣＮ等で被覆されたものが挙げられる。
次に、図２（ａ）に示すように、基板３上にＣＦｘ膜５を形成する（図３のＳ１）。
具体的には、プラズマ処理装置１０２を用いてプラズマＣＶＤによりＣＦｘ膜５を形成する。
ここで、プラズマ処理装置１０２の構造の概略および動作について、図４を参照して説明する。
まず、プラズマ処理装置１０２の構造の概略について説明する。
プラズマ処理装置１０２はマイクロ波励起プラズマ処理装置であり、図４に示すように、外壁１０で囲まれた処理室２４と、処理室２４の上に設けられ、アンテナ１２を有し、マイクロ波を発生させるラジアルラインスロットアンテナ（ＲＬＳＡ）２１と、その下に設けられた絶縁体板と、絶縁体板の下に設けられた上段シャワープレート２３と、上段シャワープレート２３に近接して設けられたガス導入管１３を有している。
また、プラズマ処理装置１０２は、処理室２４の拡散プラズマ領域に下段シャワープレート２２が設置されており、下段シャワープレート２２にはガス導入管２６が連結されている。
また、処理室２４の、プラズマが拡散されて直接照射される場所には非処理基板であるウェーハ１４が搭載されるステージ３１が設けられ、ステージ３１にはＲＦ電源２５が接続されている。
なお、処理室２４には、処理の際に生じる排ガスを排出するための図示しない排気ポート、排気ダクト、小型ポンプが設けられている。
次に、Ｓ１におけるプラズマ処理装置１０２の動作について、説明する。
まず、基板３をステージ３１に載置し、ラジアルラインスロットアンテナ（ＲＬＳＡ）２１を用いてマイクロ波を処理室２４内に均一に導入させる。すなわち、マイクロ波を絶縁体板と上段シャワープレート２３とを透過させ、プラズマ発生領域に放射する。
次に、ＸｅガスまたはＡｒガス等の希ガスをガス導入管１３を介して上段シャワープレート２３からプラズマ発生領域に均一に吹き出させ、そこに放射されるマイクロ波によってプラズマを励起させる。
次に、下段シャワープレート２２からフルオロカーボンガスを流し、希ガスのプラズマによるフルオロカーボンガスの分解によって、基板３上に、ＣＦｘ膜５を形成する。
フルオロカーボンガスとしては、一般式ＣｎＦ２ｎ（但し、ｎは２〜８の整数）もしくは、ＣｎＦ２ｎ−２（ｎは２〜８の整数）で示される不飽和脂肪族フッ化物を用いることができるが、オクタフルオロペンチン、オクタフルオロベンタジエン、オクタフルオロシクロペンテン、オクタフルオロメチルブタジエン、オクタフルオロメチルブチン、フルオロシクロプロペンもしくはフルオロシクロプロパンを含むフッ化炭素、フルオロシクロブテンもしくはフルオロシクロブタンを含むフッ化炭素等の一般式Ｃ５Ｈ８で示されるフルオロカーボンが好ましい。
以上がＳ１の説明である。
次に、図２（ｂ）に示すように、ＣＦｘ膜５の表面を窒化して窒化層９を形成する（図３のＳ２）。
具体的には、前述した図４のプラズマ処理装置１０２を用い、Ｓ１と同様にマイクロ波を発生させ、さらにＮ２／Ｈ２またはＮＨ３ガス等の窒化性ガスを、上段シャワープレート２３から流してＡｒ／Ｎ２プラズマ、またはＮ２プラズマを励起させてＣＦｘ膜５の表面を窒化する。
この際、窒化層９の厚さは１〜５ｎｍとするのが望ましく、１〜２ｎｍとするのがより望ましい。
詳細は後述するが、このようにＣＦｘ膜５の表面を窒化することにより、ＣＭＰ処理によるＣＦｘ膜５の劣化を防止することができる。
次に、図２（ｃ）に示すように、エッチング等によってＣＦｘ膜５をパターニングし、表面に凹部１１を形成する（図３のＳ３）。
次に、図２（ｄ）に示すように、凹部１１を埋めかつＣＦｘ膜５上にわたってＣｕ、Ｔｉ等の金属を有する配線層７を形成する（図３のＳ４）。
次に、図２（ｅ）に示すように、凹部１１内以外のＣＦｘ膜５上の余剰の配線層７をＣＭＰ（化学機械研磨）によって除去してＣＦｘ膜５の窒化層９を露出させる（図３のＳ５）。
具体的には、ＣＭＰ装置２０１を用いて配線層７を研磨することにより、ＣＦｘ膜５の窒化層９を露出させる。
ここで、ＣＭＰ装置２０１の構造および動作の概略について、図５を参照して説明する。
まず、ＣＭＰ装置２０１の構造の概略について説明する。
図５に示すように、ＣＭＰ装置２０１は、回転可能な円板状のプレート４１を有し、プレート４１の上面には樹脂製例えばウレタン製の研磨用のパッド４３が設けられている。
また、プレート４１の下面にはプレート４１を回転させるための軸４５が設けられている。軸４５は図示しないモータ等の駆動機構に連結されている。
一方、ＣＭＰ装置２０１は、パッド４３に対向するようにして、被研磨物４９を保持する円板状のキャリア４７が設けられている。
キャリア４７の下面は、被研磨物４９を保持可能な構造になっており、キャリア４７の上面にはキャリア４７を回転させるための軸５１が設けられている。軸５１は図示しないモータ等の駆動機構に連結されている。
さらに、ＣＭＰ装置２０１は、研磨用のスラリ５５を供給するための供給管５３をパッド４３の上方に有している。
次に、Ｓ５におけるＣＭＰ装置２０１の動作の概略について説明する。
まず、キャリア４７の下面に被研磨物４９としてのＳ３で得られた試料を、配線層７がパッド４３に対向するように保持させる。
次に、パッド４３上に供給管５３からスラリ５５を供給しながらプレート４１を図５のＡの向きに回転させ、同時にキャリア４７に研磨圧（図５のＣの向きに加える力）を加えながら図５のＢの向きに回転させ、ＣＦｘ膜５の窒化層９が露出するまで研磨を行う。
以上がＳ５の詳細である。
このようにして、図１に示す半導体装置１が完成する。
このように、第１の実施形態によれば、半導体装置１は層間絶縁膜としてＣＦｘ膜を成膜し、ＣＦｘ膜５の表面を窒化してから配線層７の形成およびＣＭＰを行うことにより製造される。
そのため、ＣＭＰ処理によるＣＦｘ膜５の劣化を防止することができる。
また、第１の実施形態ではキャップ層を設ける必要がないため、キャップ層に起因する誘電率の上昇は生じない。また、キャップ層を設ける必要がないため、キャップ層を設ける工程が不要となり、半導体装置１の製造工程を簡略化することができる。
次に、第２の実施形態について、図６〜図８を参照して説明する。
第２の実施形態は、第１の実施形態において、凹部１１を形成した後にＣＦｘ膜５の表面を窒化するものである。
なお、第２の実施形態において、第１の実施形態と同様の機能を果たす要素については同一の番号を付し、主に第１の実施形態と異なる部分について説明する。
まず、第２の実施形態に係る半導体装置１ａの構造について、図６を参照して説明する。
図６に示すように、半導体装置１は、基板３上に形成されたＣＦｘ膜５と、ＣＦｘ膜５に埋め込まれた配線層７を有している。
ＣＦｘ膜５の表面には窒化層９が形成されている。
なお、図６から明らかなように、半導体装置１ａはＣＦｘ膜５の凹部１１内壁および底面、すなわち、配線層７と接する部分にも窒化層９が形成されている。
次に、図６〜図８を参照して、半導体装置１ａの製造の手順について説明する。
まず、基板３を用意する。
次に、図７（ａ）に示すように、基板３上にＣＦｘ膜５を形成する（図８のＳ１１）。
具体的には、プラズマ処理装置１０２を用いてプラズマＣＶＤによりＣＦｘ膜５を形成する。
なお、具体的な装置の構成およびＣＦｘ膜５の形成方法は第１の実施形態と同様であるため、説明を省略する。
次に、図７（ｂ）に示すように、エッチング等によってＣＦｘ膜５をパターニングし、表面に凹部１１を形成する（図８のＳ１２）。
次に、図７（ｃ）に示すように、ＣＦｘ膜５の表面を窒化して窒化層９を形成する（図８のＳ１３）。
具体的な窒化の方法および窒化層９の厚さは第１の実施形態と同様であるため、説明を省略する。
次に、図７（ｄ）に示すように、凹部１１を埋めかつＣＦｘ膜５上にわたってＣｕ等の金属を有する配線層７を形成する（図８のＳ１４）。
次に、図７（ｅ）に示すように、凹部１１内以外のＣＦｘ膜５上の余剰の配線層７をＣＭＰ（化学機械研磨）によって除去してＣＦｘ膜５の表面を露出させる（図８のＳ１５）。
具体的なＣＭＰの装置およびＣＭＰの方法は第１の実施形態と同様であるため、説明を省略する。
このようにして、図６に示す半導体装置１ａが完成する。
このように、第２の実施形態によれば半導体装置１ａは、層間絶縁膜としてＣＦｘ膜５を成膜し、ＣＦｘ膜５の表面を窒化してから配線層７の形成およびＣＭＰを行うことにより製造される。
従って、第１の実施形態と同様の効果を奏する。
また、第２の実施形態によれば、半導体装置１ａは凹部１１を形成した後でＣＦｘ膜５の表面を窒化している。
そのため、ＣＦｘ膜５の凹部１１内面がエッチングによって損傷を受けた場合でも、その損傷による影響を軽減させることができる。
次に、第３の実施形態について、図９〜図１１を参照して説明する。
第３の実施形態は、第１の実施形態において、配線層７を、主要配線層８ａとバリア層８ｂの２層構造としたものである。
なお、第３の実施形態において、第１の実施形態と同様の機能を果たす要素については同一の番号を付し、説明を省略する。
図９に示すように、第３の実施形態に係る半導体装置１ｂは、配線層７が、主要配線層８ａとバリア層８ｂの２層構造となっている。
具体的には、配線層７は、Ｃｕ、Ｔｉ等の金属を含む主要配線層８ａと、主要配線層８ａに接するようにＣＦｘ膜５上に設けられ、主要配線層８ａを構成する材料がＣＦｘ膜５に拡散するのを防止するバリア層８ｂが設けられている。
バリア層８ｂとしては例えばＴｉＮ等の金属窒化物が用いられる。
次に、図９〜図１１を参照して、半導体装置１ｂの製造の手順について説明する。
まず、基板３を用意する。
次に、図１０（ａ）に示すように、基板３上にＣＦｘ膜５を形成する（図１１のＳ２１）。
具体的には、プラズマ処理装置１０２を用いてプラズマＣＶＤによりＣＦｘ膜５を形成する。ＣＦｘ膜５の具体的な形成方法は第１の実施形態と同様であるため、説明を省略する。
次に、図１０（ｂ）に示すように、ＣＦｘ膜５の表面を窒化して窒化層９を形成する（図１１のＳ２２）。
具体的な窒化の方法および窒化層９の厚さは第１の実施形態と同様である。
次に、図１０（ｃ）に示すように、エッチング等によってＣＦｘ膜５をパターニングし、表面に凹部１１を形成する（図１１のＳ２３）。
次に、図１０（ｄ）に示すように、ＣＦｘ膜５の表面にバリア層８ｂを形成する（図１１のＳ２４）。
次に、図１０（ｅ）に示すように、凹部１１を埋めかつＣＦｘ膜５上にわたって主要配線層８ａを形成する（図１１のＳ２５）。なお、主要配線層８ａとしては、前述のようにＣｕ、Ｔｉのような、バリア層８ｂよりも導電率の高い材料を用いる。
次に、図１０（ｅ）に示すように、凹部１１内以外のＣＦｘ膜５上の余剰の配線層７をＣＭＰ（化学機械研磨）によって除去してＣＦｘ膜５の表面を露出させる（図１１のＳ２６）。
具体的なＣＭＰの装置およびＣＭＰの方法は第１の実施形態と同様であるため、説明を省略する。
このようにして、図９に示す半導体装置１ｂが完成する。
このように、第３の実施形態によれば、半導体装置１ｂは層間絶縁膜としてＣＦｘ膜５を成膜し、ＣＦｘ膜５の表面を窒化してから配線層７の形成およびＣＭＰを行うことにより製造される。
従って、第１の実施形態と同様の効果を奏する。
また、第３の実施形態によれば、半導体装置１ｂは配線層７が、主要配線層８ａとバリア層８ｂの２層構造となっている。
そのため、主要配線層８ａを構成する材料がＣＦｘ膜５に拡散するのを防止できる。
次に、第４の実施形態について、図１２を参照して説明する。
第４の実施形態は、第３の実施形態において、半導体装置１ｃを、配線層と層間絶縁膜（ＣＦｘ膜）を積層させた多層配線構造としたものである。
なお、第４の実施形態において、第３の実施形態と同様の機能を果たす要素については同一の番号を付し、説明を省略する。
図１２に示すように、第４の実施形態に係る半導体装置１ｃは、基板３上に形成された第１のＣＦｘ膜５ａと、第１のＣＦｘ膜５ａに埋め込まれた第１の配線層７ａを有している。
第１の配線層７ａは第１のＣＦｘ膜５ａに接するように設けられたバリア層８ｂと、バリア層に接するように設けられた主要配線層８ａを有している。
また、第１の配線層７ａは、表面に第１の窒化層９ａが設けられており、第１の窒化層９ａ上には第２のＣＦｘ膜５ｂが形成され、第２のＣＦｘ膜５ｂには第２の配線層７ｂが埋め込まれている。
第２の配線層７ｂは、第２のＣＦｘ膜５ｂに接するように設けられたバリア層８ｂと、バリア層８ｂに接するように設けられた主要配線層８ａを有している。
また、第２の配線層７ｂは、表面に第２の窒化層９ｂが設けられている。
ここで、第１のＣＦｘ膜５ａおよび第２のＣＦｘ膜５ｂは、第３の実施形態におけるＣＦｘ膜５と同様の組成、構造を有する膜である。
また、第１の配線層７ａおよび第２の配線層７ｂは、第３の実施形態における配線層７と同様の組成、構造を有する膜である。
さらに、第１の窒化層９ａおよび第２の窒化層９ｂは、第３の実施形態における窒化層９と同様の組成、構造を有する膜である。
即ち、半導体装置１ｃは、第１のＣＦｘ膜５ａ、第１の配線層７ａ、および第１の窒化層９ａを有する下段側回路層４ａと、第２のＣＦｘ膜５ｂ、第２の配線層７ｂ、および第２の窒化層９ｂを有する上段側回路層４ｂとを有している。
このように、半導体装置１ｃは配線層と層間絶縁膜を積層させた多層配線構造としてもよい。
なお、半導体装置１ｃの製造方法は半導体装置１ｂの製造方法と同様である。
即ち、基板３上に図１１のＳ２１〜Ｓ２６の手順に従って第１のＣＦｘ膜５ａ、第１の窒化層９ａ、第１の配線層７ａを形成し、その上にさらに図１１のＳ２１〜Ｓ２６の手順に従って第２のＣＦｘ膜５ｂ、第２の窒化層９ｂ、第２の配線層７ｂを形成する。
このように、第４の実施形態によれば、半導体装置１ｃは第１のＣＦｘ膜５ａおよび第２のＣＦｘ膜５ｂを成膜し、第１のＣＦｘ膜５ａおよび第２のＣＦｘ膜５ｂの表面を窒化してから第１の配線層７ａ、第２の配線層７ｂの形成およびＣＭＰを行うことにより製造される。
従って、第３の実施形態と同様の効果を奏する。
以下、実施例に基づき、本発明をさらに詳細に説明する。
以下の条件にて図９に示す半導体装置１ｂを図１０および図１１に示す手順で作製し、リーク電流、誘電率、およびＣＦｘ膜５の構造を評価した。具体的な手順は以下の通りである。
＜試料の作製＞
（実施例１）
まず、基板３としてシリコン基板を用意し、図４に示すプラズマ処理装置１０２にてＣＦｘ膜５を成膜した。この際の処理条件は以下の通りである。
処理室内圧力：２８ｍＴｏｒｒ（３．７３Ｐａ）
ガス種（流量）：Ａｒ（７０ｓｃｃｍ）およびＣ５Ｆ８（２００ｓｃｃｍ）
マイクロ波出力：１４５０Ｗ
成膜時間：２００秒
成膜温度：３６５℃
膜厚：１５０ｎｍ
次に、図４に示すプラズマ処理装置１０２にてＣＦｘ膜５の表面に窒化層９を形成した。この際の処理条件は以下の通りである。
処理室内圧力：１００ｍｔｏｒｒ（１３．３Ｐａ）
ガス種（流量）：Ｎ２（８０ｓｃｃｍ）およびＡｒ（２０ｓｃｃｍ）
マイクロ波出力：２ｋＷ
バイアス電圧： １５０Ｖ
処理温度：２５℃
処理時間：３０秒
窒化層厚さ：１〜２ｎｍ
次に、スパッタ装置を用いて、ＣＦｘ膜５に凹部１１として、図１３に示すパターン５９、６１ａ、６１ｂを形成した。
図１３を参照してより詳細に説明すると、凹部１１の平面形状は、互いに噛み合うように配置された一対の櫛形の形状を有しており、互いに対向するように設けられた長板状のパターン６１ａ、６１ｂが櫛の根元に相当し、パターン６１ａ、６１ｂの長辺から所定の間隔で垂直に延びた長板状のパターン５９が櫛の歯に相当する。
なお、パターン５９は長辺部分が対向するように所定の間隔で設けられており、パターン６１ａに接続されたものと、パターン６１ｂに接続されたものはそれぞれ接触しておらず、間隔１．０〜１．２μｍで配置されている。
また、パターン５９の長辺部分のうち、隣接する他のパターン５９と対向している部分の長さは１．３ｍｍであり、パターン５９はパターン６１ａ、６１ｂにそれぞれ２００本ずつ形成されており、アスペクト比は１である。
次に、配線層７のバリア層８ｂとしてＴｉを２０ｎｍ成膜し、次いで主要配線層８ａとしてＣｕをめっきで形成した。
最後に、図５に示すＣＭＰ装置２０１と同様の構成を有する装置（Araca Incorporated製 ＡＰＤ−８００）を用いて配線層７を研磨した。この際の研磨条件は以下の通りである。
パッド：Rohm and Haas Electronic Materials製 Politex（登録商標）
スラリ：日立化成製 ＨＳ−８１５−Ｂ１
研磨剤比率：スラリ／Ｈ２Ｏ２＝１９．６／０．０４
研磨剤流量：３００ｍＬ／ｍｉｎ
研磨圧：１．５ＰＳＩ（１０３４０Ｐａ）
回転数：パッド／ウェーハ＝５０ｒｐｍ／５０ｒｐｍ
過研磨時間：１５秒
以上の工程により、試料を作製した。
（実施例２）
過研磨時間を２０秒とした他は実施例１と同じ条件で試料を作製した。
（実施例３）
過研磨時間を３０秒とした他は実施例１と同じ条件で試料を作製した。
（比較例１）
過研磨時間を０秒とした他は実施例１と同じ条件で試料を作製した。即ち、試料をスラリに浸漬するのみで、研磨を行わなかった。
（比較例２）
窒化処理を行わなかった他は実施例１と同じ条件で試料を作製した。
（比較例３）
窒化処理を行わず、過研磨時間を２０秒とした他は実施例１と同じ条件で試料を作製した。
（比較例４）
窒化処理を行わず、過研磨時間を３０秒とした他は実施例１と同じ条件で試料を作製した。
（比較例５）
窒化処理を行わず、研磨工程を行わなかった他は実施例１と同じ条件で試料を作製した。
（比較例６）
窒化処理を行わず、研磨工程では、試料をスラリに浸漬するのみで、研磨時間を０秒とした他は実施例１と同じ条件で試料を作製した。
＜リーク電流測定＞
次に、試料のリーク電流を測定した。
具体的には、まず、各試料において、図１３に示すように、パターン６１ａをアース６７に接続して接地し、パターン６１ｂを電源６３に接続した。また、電源６３とパターン６１ｂの間にはリーク電流測定装置６５を接続した。
次に、電源６３を用いて電界強度が０〜２．０ＭＶ／ｃｍの範囲となるように電圧を印加し、リーク電流を測定した。
実施例１、３および比較例２、４、５の結果を図１４に示す。
図１４から明らかなように、実施例１、３（窒化あり）は研磨をしなかったもの（比較例５）と同程度のリーク電流だったが、比較例４、５（窒化なし）は、過研磨時間が長くなるに従い、リーク電流が大きくなっていた。
＜リーク電流劣化および誘電率劣化＞
次に、実施例１〜３および比較例１〜４の試料について、リーク電流劣化および誘電率劣化を測定した。
なお、リーク電流劣化および誘電率劣化は以下の式で定義した。
リーク電流劣化＝Ｉ／Ｉｉｎｉ
ここで、
Ｉ： 過研磨後のリーク電流
Ｉｉｎｉ：過研磨時間０秒でのリーク電流
誘電率劣化＝（ｋ−ｋｉｎｉ）／ｋｉｎｉ
ここで、
ｋ： 過研磨後の誘電率
ｋｉｎｉ：過研磨時間０秒での誘電率
結果を図１５に示す。
図１５から明らかなように、リーク電流劣化および誘電率劣化は実施例１〜３の方が比較例２〜４よりも小さく、また、この差は過研磨時間が長くなるに従い、より顕著に現れた。
＜層間絶縁膜の結合状態評価＞
次に、以下の手順により、各試料のＣＦｘ膜５を構成する原子・分子の結合状態を評価した。
まず、試料のＣ１ｓ光電子スペクトルを取得した。
具体的にはＸＰＳ（X-ray Photoelectron Spectroscopy）装置を用いて実施例１、３および比較例１、２、４、５、６の試料のＣ１ｓ光電子スペクトルを取得した。
実施例１、３および比較例１の結果（即ち、窒化を行ったものの結果）を図１６に、比較例２、４、５、６の結果（即ち、窒化を行わなかったものの結果）を図１７に示す。
図１６に示すように、窒化を行った場合は、過研磨の有無や過研磨時間によらず、結合強度のピークの位置や強度に変化が見られなかった。このことは、過研磨によってＣＦｘ膜５のＣＦ構造が変化しなかったことを意味している。
一方、図１７に示すように、窒化を行わなかった場合は、過研磨時間が長くなるにつれて、Ｃ−Ｆｘピークの強度が低下し、Ｃ−Ｃピークの強度が上昇していた。
次に、同じＸＰＳ装置を用いて比較例２、４、５、６のＦ１ｓ光電子スペクトルを取得した。
結果を図１８に示す。
図１８より、過研磨時間が長くなるにつれて、Ｆピークの強度が低下していた。
以上のＸＰＳ測定結果より、比較例（窒化しなかった試料）では、過研磨によってＣＦｘ膜５のＣ−Ｆｘ結合が分解し、Ｃ−Ｃ結合が増加したと考えられる。このことは、過研磨による誘電率劣化の原因はＣ−Ｃ結合の増加にあることを示唆していると考えられる。
＜結論＞
以上の評価により、ＣＦｘ膜５を窒化することにより、研磨によるＣＦｘ膜５の結合状態の変化（組成の変化）を防止でき、リーク電流や誘電率の上昇を防ぐことができることが分かった。
本発明の半導体装置は、多層配線構造を有する半導体装置に適用できる。
１………半導体装置
１ａ……半導体装置
１ｂ……半導体装置
１ｃ……半導体装置
３………基板
４ａ……下段側回路層
４ｂ……上段側回路層
５………ＣＦｘ膜
５ａ……第１のＣＦｘ膜
５ｂ……第２のＣＦｘ膜
７………配線層
７ａ……第１の配線層
７ｂ……第２の配線層
８ａ……主要配線層
８ｂ……バリア層
９………窒化層
９ａ……第１の窒化層
９ｂ……第２の窒化層
１０……外壁
１１……凹部
１２……アンテナ
１３……ガス導入管
１４……ウェーハ
２１……ラジアルラインスロットアンテナ（ＲＬＳＡ）
２２……下段シャワープレート
２３……上段シャワープレート
２４……処理室
２５……ＲＦ電源
２６……ガス導入管
３１……ステージ
４１……プレート
４３……パッド
４５……軸
４７……キャリア
４９……被研磨物
５１……軸
５３……供給管
５５……スラリ
５９……パターン
６１ａ…パターン
６１ｂ…パターン
６３……電源
６５……リーク電流測定装置
６７……アース
１０２…プラズマ処理装置
２０１…ＣＭＰ装置

Claims (5)

  1. ＣＦｘ膜を含み当該ＣＦｘ膜上にキャップ膜を有さない層間絶縁膜を成膜する工程（ａ）と、
    前記ＣＦｘ膜に所定パターンの凹部を形成する工程（ｂ）と、
    前記凹部を埋めかつ前記ＣＦｘ膜上にわたって配線層を設ける工程（ｃ）と、
    前記凹部内以外の前記ＣＦｘ膜上の余剰の配線層をＣＭＰ（化学機械研磨）によって除去して前記ＣＦｘ膜の表面を露出させる工程（ｄ）と、
    を有し、
    前記工程（ｂ）の前または後で、かつ前記工程（ｃ）の前において、前記ＣＦｘ膜の表面を窒化する工程（ｅ）を備えたことを特徴とする半導体装置の製造方法。
  2. 前記工程（ａ）は、希ガスを用いて発生させたプラズマを用いてＣＶＤにより前記ＣＦｘ膜を形成する工程であることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記配線層は、
    主要配線層と、前記主要配線層の前記ＣＦｘ膜への拡散を防止するために前記主要配線層の裏面に接して形成されたバリア層とを有し、
    前記主要配線層は、前記バリア層よりも導電率の高い材料で構成されていることを特徴とする請求項１または２のいずれか一項に記載の半導体装置の製造方法。
  4. 前記工程（ｃ）は、
    前記ＣＦｘ膜上に前記バリア層を形成し、前記バリア層上に前記主要配線層を形成する工程であることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
  5. 前記工程（ｅ）は、前記ＣＦｘ膜の表面を１〜５ｎｍ窒化する工程であることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
JP2010228406A 2010-10-08 2010-10-08 半導体装置の製造方法および半導体装置 Expired - Fee Related JP5700513B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2010228406A JP5700513B2 (ja) 2010-10-08 2010-10-08 半導体装置の製造方法および半導体装置
US13/877,540 US8889545B2 (en) 2010-10-08 2011-10-03 Method of manufacturing a semiconductor device
PCT/JP2011/072731 WO2012046675A1 (ja) 2010-10-08 2011-10-03 半導体装置の製造方法および半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010228406A JP5700513B2 (ja) 2010-10-08 2010-10-08 半導体装置の製造方法および半導体装置

Publications (2)

Publication Number Publication Date
JP2012084638A JP2012084638A (ja) 2012-04-26
JP5700513B2 true JP5700513B2 (ja) 2015-04-15

Family

ID=45927671

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010228406A Expired - Fee Related JP5700513B2 (ja) 2010-10-08 2010-10-08 半導体装置の製造方法および半導体装置

Country Status (3)

Country Link
US (1) US8889545B2 (ja)
JP (1) JP5700513B2 (ja)
WO (1) WO2012046675A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI627192B (zh) * 2015-03-13 2018-06-21 Murata Manufacturing Co., Ltd. 原子層堆積抑制材料

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3530073B2 (ja) * 1999-05-25 2004-05-24 株式会社東芝 半導体装置及びその製造方法
JP4413556B2 (ja) * 2003-08-15 2010-02-10 東京エレクトロン株式会社 成膜方法、半導体装置の製造方法
JP4194521B2 (ja) * 2004-04-07 2008-12-10 東京エレクトロン株式会社 半導体装置の製造方法
JP4555143B2 (ja) * 2004-05-11 2010-09-29 東京エレクトロン株式会社 基板の処理方法
JP4993607B2 (ja) * 2005-06-20 2012-08-08 国立大学法人東北大学 層間絶縁膜および配線構造と、それらの製造方法
JP5119606B2 (ja) * 2006-03-31 2013-01-16 東京エレクトロン株式会社 半導体装置及び半導体装置の製造方法
JP5120913B2 (ja) * 2006-08-28 2013-01-16 国立大学法人東北大学 半導体装置および多層配線基板
JP5261964B2 (ja) 2007-04-10 2013-08-14 東京エレクトロン株式会社 半導体装置の製造方法
JP2009111251A (ja) * 2007-10-31 2009-05-21 Tohoku Univ 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20130187283A1 (en) 2013-07-25
US8889545B2 (en) 2014-11-18
JP2012084638A (ja) 2012-04-26
WO2012046675A1 (ja) 2012-04-12

Similar Documents

Publication Publication Date Title
JP5482881B2 (ja) 半導体装置、および半導体装置の製造方法
US6350694B1 (en) Reducing CMP scratch, dishing and erosion by post CMP etch back method for low-k materials
JP5671253B2 (ja) 半導体装置の製造方法
JP5261964B2 (ja) 半導体装置の製造方法
KR101334004B1 (ko) 반도체 장치 및 다층 배선 기판
KR20040068586A (ko) 다마신 분야에서 유전체 재료를 증착하는 방법
KR20030014123A (ko) 반도체 집적 회로 장치의 제조 방법
JP2008529296A (ja) 半導体デバイスの製造方法
JP5349789B2 (ja) 多層配線の形成方法
JP4492949B2 (ja) 電子デバイスの製造方法
CN101356638B (zh) 半导体装置和半导体装置的制造方法
JP4854938B2 (ja) 半導体装置およびその製造方法
JP5700513B2 (ja) 半導体装置の製造方法および半導体装置
US9941214B2 (en) Semiconductor devices, methods of manufacture thereof, and inter-metal dielectric (IMD) structures
JP2005260060A (ja) レジスト除去装置及びレジスト除去方法、並びにそれを用いて製造した半導体装置
JP5679662B2 (ja) 誘電体キャップ層
WO2002054483A2 (en) A dual damascene integration scheme using a bilayer interlevel dielectric
JP2006073612A (ja) レジスト除去方法
US11127683B2 (en) Semiconductor structure with substantially straight contact profile
JP3781290B2 (ja) 積層絶縁膜の加工方法及び配線構造の形成方法
KR100476707B1 (ko) 반도체 소자의 제조 방법
JP5925898B2 (ja) フルオロカーボン用の金属カーバイドバリア層を形成する方法
US20040155348A1 (en) Barrier structure for copper metallization and method for the manufacture thereof
JP2006059848A (ja) レジスト除去方法及び半導体装置の製造方法
TW200301953A (en) Method for forming multi-layer metal line of semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130906

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140305

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141112

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141224

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150121

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150212

R150 Certificate of patent or registration of utility model

Ref document number: 5700513

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees