JP5707634B2 - トンネル電流回路 - Google Patents

Description

本発明はトンネル電流を利用したアナログ電子回路に関し、
特に低消費電流バンドギャップリファレンス回路を構成する際にも有用なトンネル電流を利用したアナログ電子回路に関する。

従来からバンドギャップリファレンスと称される基準電圧発生回路が知られている。これは例えばシリコン半導体ＰＮ接合（以下「接合」という）に生ずる電圧が常温で約０．7Ｖ、約−２ｍＶ／℃という負の温度係数を持つことと、接合に流れる電流密度を変えた対を作るとその電位差が絶対温度に比例する正の温度係数になるので、それを所定の抵抗比で増幅して前記接合の電圧と加算して温度係数を相殺する回路である。

特許公開２００２−３０４２２４「電圧発生回路および電圧発生方法」 発明者 菅原光俊 特願２０１０−２３５９９３「基準電圧発生回路」 発明者 菅原光俊

図４は特許文献１に記載した本願発明者の発明になる従来のＣＭＯＳ型バンドギャップリファレンス回路であり、ＣＭＯＳプロセスでも作れ、かつシリコンのバンドギャップ電圧約１．３Ｖよりも低電圧の温度係数がほぼゼロの基準電圧も発生できるバンドギャップリファレンス回路である。

以下、簡単に原理と動作説明をする。
電流源Ｉ１により接合Ｄ１に生ずる電圧ＶＤ１の関係は
Ｉ１＝Ｉｓ×ｅｘｐ（ｑ×ＶＤ１÷（ｋ×Ｔ））
で与えられる。ここでＩｓはプロセスと接合の大きさで決まる飽和電流、ｑは電子の電荷、ｋはボルツマン係数、Ｔは絶対温度である。同様に電流源Ｉ２により接合Ｄ２に生ずる電圧ＶＤ２は
Ｉ２＝ｍ×Ｉｓ×ｅｘｐ（ｑ×ＶＤ２÷（ｋ×Ｔ））
で与えられる。ここでＩｓは集積回路上ではほぼ等しく、ｍは電流密度比である。この二式から
ＶＤ１−ＶＤ２＝（ｋ×Ｔ÷ｑ）×ｌｎ（ｍ×Ｉ１÷Ｉ２）
となり、絶対温度Ｔに比例する電圧が得られる。例えば、接合Ｄ２の面積をＤ１の１０倍とし、Ｉ１＝Ｉ２とすれば、常温Ｔ＝３００°Ｋで、Ｖ１−Ｖ２≒６０ｍＶとなる。

これを差動アンプＡ１で、その入力電圧差がゼロに近づくように負帰還をかけることにより、抵抗Ｒ１の両端がＶＤ１−ＶＤ２に限りなく等しくなる。従ってオームの法則により
Ｉ２＝（ＶＤ１−ＶＤ２）÷Ｒ１
となる。
一方、バイアス電流源Ｉ４によって接合Ｄ３に生ずる電圧ＶＤ３を、抵抗Ｒ２とＲ３で分圧し、そこにＩ２のｎ倍の電流Ｉ３を流入させると、テブナンの定理により、出力電圧
Ｖｏｕｔ＝ＶＤ３×Ｒ３÷（Ｒ２＋Ｒ３）＋Ｉ３×（Ｒ２／／Ｒ３）
が得られる。ここで／／は抵抗の並列を示し、Ｒ２／／Ｒ３≡Ｒ２×Ｒ３÷（Ｒ２＋Ｒ３）である。
Ｖｏｕｔ＝Ｖ３×Ｒ３÷（Ｒ２＋Ｒ３）＋Ｒ２×Ｒ３÷（Ｒ２＋Ｒ３）÷Ｒ１×ｎ×ｋ×Ｔ×ｌｎ（ｍ）÷ｑ
となる。
第一項目は接合の温度特性に比例する負の温度特性を持ち、第二項目は絶対温度に比例する正の温度係数を持つので、Ｒ１，Ｒ２，Ｒ３，ｍを適正に選ぶことにより負、ゼロ、正の任意の温度係数を持つ電圧が得られる。
工業的にはゼロが頻繁に使われ、正や負の温度係数を補正する等の目的で用いることもある。

例えば、接合Ｄ２の面積をＤ１の１０倍とし、Ｉ１＝Ｉ２＝Ｉ３，Ｒ２＝Ｒ３＝１０×Ｒ１とすれば、ｍ＝１０，ｎ＝１となり、常温Ｔ＝３００°Ｋのとき、第一項目は接合の電圧の半分で約３５０ｍＶで−１ｍＶ／℃となり、第二項は約３００ｍＶで＋１ｍＶ／℃となる。合わせて約６５０ｍＶで温度係数が相殺されてほぼゼロにできる。

このとき、消費電力は主に抵抗Ｒ１と電流源の電流比によって決まり、例えばＲ１＝６ｋΩ時、Ｒ１の両端の電位差が６０ｍＶなので、Ｉ２＝１０μＡとなりＩ１＋Ｉ２＋Ｉ３＋Ｉ４＝４０μＡとなる。電源電圧が１Ｖの場合４０μＷの電力を消費する。なおＲ２＝Ｒ３＝６０ｋΩである。例えば消費電力を１／１０の４μＷにする場合は、Ｒ１＝６０ｋΩとすれば良いが、Ｒ２＝Ｒ３＝６００ｋΩとなり、集積回路上に作るとき、相当に広い面積が必要となる。さらに１／１００００の４００ｐＷにすることを考えると、Ｒ２＝Ｒ３＝６ＧΩが必要となり、もはや工業的にリズナブルな面積では作れないという欠点がある。
この回路に限らず、ほぼ全てのバンドギャップリファレンス回路が類似の方式なので、低消費電力化に際して同様な課題を持っている。

本発明を適用すれば、高抵抗を使わずに、小さな面積でｎＷクラス以下の消費電力のバンドギャップリファレンス回路を提供することができる。
また本発明を適用すれば、高抵抗を使わずに、小さな面積でｎＷクラス以下の消費電力のシリコンのバンドギャップ電圧約１．３Ｖよりも低電圧の温度係数がほぼゼロの基準電圧も発生できる基準電圧発生回路を提供することができる。
さらに本発明のバンドギャップリファレンス回路内部の各回路は、高抵抗を使わずに、小さな面積でｎＷクラス以下の消費電力の回路として汎用的に利用できる。

本発明では、抵抗の代わりに、トンネル電流を用いる。トンネル電流は絶縁物の電極間距離を１０ｎｍ程度以下にすると顕著に流れ始める電流であり、原理は量子力学で説明される。トンネル電流を積極的に用いた素子として、本発明では「トンネル電流素子」と称し、これを用いた回路を「トンネル電流回路」と称する。
トンネル電流素子の第一の例として、９０ｎｍ以降の集積回路プロセスで見え始めたＭＯＳ型トランジスタのゲートとバック・ゲート間に流れる「ゲート・トンネル・リーク電流」を積極的に使うことを提唱する。トンネル電流素子として使う場合には、かかるＭＯＳ型トランジスタのドレインとソースは、実質的に動作しておらず、無くてもさしつかえない。薄いゲート絶縁膜の上側全部をトンネル素子の電極としてゲート電極と同時に形成し、かつソースやドレインのイオン注入する穴を設けぬことにより、ドレインやソースの無いトンネル素子ができる。あるいはゲート電極を一周するような電極を、ソースやドレインと同時に形成することもできる。また、単に極めて薄い絶縁膜をはさんで導体もしくは半導体の電極が対向した素子であれば良く、このような構造をＭＯＳトランジスタと無関係に作ることもできる。
本発明では、かかるトンネル電流がｐＡ乃至ｎＡ程度と小さいことを利用する。

本発明のトンネル電流素子を使った基準電圧発生回路は、
半導体接合に異なる電流密度の電流を流したときの差電圧に比例する電圧と、半導体接合に生ずる順方向電圧に比例する電圧とを加算して、出力電圧とする基準電圧発生回路において、
前記差電圧が印加される第一のトンネル電流素子と、
第二のトンネル電流素子もしくはそれを直列接続した回路と、
前記第一のトンネル電流素子に流れる電流に比例した電流を前記第二の複数のトンネル素子に流す手段によって、
上記差電圧に比例する電圧を発生させることを特徴とする。

本発明では、上記トンネル電流素子を高精度で利用するため、それ以外の素子に生ずる不要なトンネル電流を抑制する、あるいは補償する手段も提供する。

図１は、本発明の第一の実施例である。
ＰチャネルトランジスタＭ３のドレイン電流をＩ1とするとき、接合Ｄ１に生ずる電圧ＶＤ１との関係は
Ｉ１＝Ｉｓ×ｅｘｐ（ｑ×ＶＤ１÷（ｋ×Ｔ））
で与えられる。ここでＩｓはプロセスと接合の大きさで決まる飽和電流、ｑは電子の電荷、ｋはボルツマン係数、Ｔは絶対温度である。同様にＰチャネルトランジスタＭ４のドレイン電流をＩ２とするとき、接合Ｄ１の１０倍の面積を持つ接合Ｄ２に生ずる電圧ＶＤ２の関係は
Ｉ２＝１０×Ｉｓ×ｅｘｐ（ｑ×ＶＤ２÷（ｋ×Ｔ））
で与えられる。この二式から
ＶＤ１−ＶＤ２＝（ｋ×Ｔ÷ｑ）×ｌｎ（１０×Ｉ１÷Ｉ２）
となり、絶対温度Ｔに比例する電圧が得られる。Ｉ１＝Ｉ２とすれば、常温Ｔ＝３００°Ｋで、Ｖ１−Ｖ２≒６０ｍＶとなる。
これを、Ｎチャネルトランジスタ差動対Ｍ６及びＭ７と、Ｐチャネルトランジスタの能動負荷Ｍ１及びＭ２、等価的に電流源として動作するトンネル電流素子Ｔｓからなる差動アンプで、その差動入力電圧差がゼロに近づくように負帰還をかけることにより、トンネル電流素子Ｔ０の両端がＶＤ１−ＶＤ２に限りなく等しくなる。
ここまでは、トンネル電流素子Ｔｓを除き、従来例と同様である。

ここでトンネル電流素子の一例として、Ｐチャネルトランジスタのゲート対バックゲートを用いる。かかるトランジスタのソースとドレインは例えばバックゲートに接続しておく。こうすると既存のＢＳＩＭ４等のトランジスタ・モデルを使って回路シミュレーションをすることができる。例えばゲート面積が３０μｍ×３０μｍの場合、プロセスにも依るが、６０ｍＶ印加すると約１０ｐＡ程度の電流が流れる。本実施例ではまず、トンネル電流素子Ｔ０と同じ形状のトンネル電流素子Ｔ１〜Ｔ１０を直列にし、ＰチャネルトランジスタＭ４とＭ５の電流を等しく設定することにより、トンネル電流素子Ｔ０〜Ｔ１０に等しい電流が流れ、それぞれのトンネル電流素子の両端の電圧は互いに等しくなる。つまりトンネル電流素子Ｔ１〜Ｔ１０の直列接続の両端には、トンネル電流素子Ｔ０の１０倍の電圧が生ずる。この電圧は、従来例と同様に、約６００ｍＶで絶対温度に比例し常温で＋２ｍＶ／℃の温度特性を持つ電圧である。この電圧と、約−２ｍＶ／℃の温度特性を持つ接合Ｄ３に生ずる順方向電圧ＶＤ３（ほぼ０．7Ｖ）とを加算し、基準電圧Ｖｏｕｔとして出力する。約１．３Ｖで温度特性ゼロの基準電圧となる。実際にはＶＤ３の電圧や温度係数はプロセスや電流密度で多少変わるので、それに合わせてトンネル電流素子の個数や大きさを調整し、ゼロを含む所望の温度特性の電圧が得られる値に設計する。

消費電流は各電流が１０ｐＡ程度なので、全体でも数１０ｐＡ程度に抑えられる。消費電力も数１０〜１００ｐＷ程度が実現できる。特徴的なのは、トンネル電流素子の面積を小さくすると、比例して電流が小さくなることである。従って例えば各トンネル電流素子の面積を１０μｍ×１０μｍとすると消費電力を１／９にできる。従来例のように抵抗を使った場合、抵抗の面積と消費電流が反比例するのとは好対照である。上記のサイズや電流値等は説明のための一例であり、要求やプロセスに合わせて適宜変更できる。

なお、トンネル電流素子以外のトランジスタのゲート・トンネル・リーク電流が気になる場合、それらのトランジスタを、ゲート膜厚が厚くてトンネル電流がほとんど流れない入出力用の耐圧の高いトランジスタで作るのが簡単である。
また直列接続されるトンネル電流素子の個数は上記の例に限らず、接合Ｄ１とＤ２の面積比に合わせて適宜選ぶことが出来る。またＰチャネルトランジスタＭ３とＭ４の比を調整して、トンネル電流素子Ｔ１〜Ｔ１０の直列接続の両端に生ずる電圧を調整することもできる。例えばＰチャネルトランジスタＭ５のサイズを２倍にし、トンネル電流素子の面積も２倍にすることで、負荷の駆動能力を上げることもできる。

９０ｎｍ以降の集積回路プロセスのＭＯＳトランジスタを実測すると、トンネル電流素子の電圧Ｖと電流Ｉの関係は、Ｉ＝Ｖのｎ乗であり、ｎは概略２であることがわかる。任意の大きさの二つのトンネル電流素子の場合、
Ｉ１＝ａ・Ｖ１^ｎ
Ｉ２＝ｂ・Ｖ２^ｎ
Ｉ１とＩ２が比例関係にある場合、つまりＩ２＝ｍ・Ｉ１のとき、
ｂ・Ｖ２^ｎ＝ｍ・ａ・Ｖ２^ｎ
∴Ｖ２＝(ｍ・ａ／ｂ)^１／ｎ・Ｖ１
となり、Ｖ１とＶ２も比例関係にあることがわかる。

本実施例の別な形態として、トンネル電流素子Ｔ０の電極面積をＴ１の約４倍とする。
上記の関係を利用して、従来の抵抗比で作っていた回路を置き換えて、低消費電力化する。前項のｎ≒２、ｍ＝１、ａ≒４、ｂ＝１に相当し、Ｔ２の両端の電圧はＴ０のちょうど２倍に設定可能である。同様にＴ２〜Ｔ５の電極面積もＴ１の面積と同じにすれば、Ｔ１〜Ｔ５の両端の電圧はＴ０の１０倍となるので、Ｔ６〜Ｔ１０を省略できる（図示せず）。これによりこの部分の面積を削減できる利点がある。この数値例に限定すること無く、端数を含む任意の電極面積比と任意の個数にすることが出来、所望の特性に調整出来る。

図２は、本発明の第二の実施例である。図１と同じ機能のものには同じ記号を付し、説明を省略する。ＰチャネルトランジスタＭ５のドレイン電流により、トンネル電流素子Ｔ１〜Ｔ５の直列接続の両端に、トンネル電流素子Ｔ０に生ずる電圧の５倍の電圧を生ずる。図１と同じ接合の面積比の場合、この電圧は３００ｍＶでー１ｍＶ／℃となる。
一方、新たに追加したＰチャネルトランジスタＭ８によって接合Ｄ３に順方向電圧ＶＤ３を発生させ、トンネル電流素子Ｔ１１〜Ｔ１４により２分圧し、差動アンプＡ２によるボルテージフォロア回路により、ＶＤ３の半分の電圧を発生させている。この電圧は約３５０ｍＶで、約−１ｍＶ／℃の温度特性である。この電圧と前記トンネル電流素子Ｔ１〜Ｔ５の直列接続の両端に生じた電圧の和が出力端子Ｖｏｕｔに生ずる。その電圧は約６５０ｍＶで、温度係数は相殺されほぼゼロになる。

分圧比を１／３や２／３等任意に選ぶことも可能であり、その場合は接合の面積比と直列接続するトンネル電流素子の個数やサイズの比を適宜選択して、所望の出力電圧や温度係数を実現可能である。

本実施例では、従来より桁違いに省電力で、かつ電源電圧がわずか１Ｖでも動作し、バンドギャップリファレンスの半分の電圧が得られる。トランジスタＭ３、Ｍ４、Ｍ５、およびＭ８の比を１：１：１：１とすると、わずか４０ｐＷの消費電力である。

図３は、本発明の第二の実施例をトランジスタ・レベルで記載した実施例である。図２と同じ機能のものには同じ記号を付し、説明を省略する。ここではすべてゲートのトンネル電流が無視できないトランジスタを使う例を示す。ＰＮＰトランジスタＱ１，Ｑ２およびＱ３はそれぞれベースとコレクタが接続されており、等価接合として動作することが知られている。特にＣＭＯＳプロセスでは追加コスト無しで、基板をコレクタとし、Ｎウェルをベースとし、Ｐチャネルトランジスタのソースやドレインのための拡散層をエミッタとするＰＮＰトランジスタを作れるので、これを利用した例である。

ＰＮＰトランジスタＱ３に発生させた順方向電圧ＶＤ３を、トンネル電流素子Ｔ１１〜Ｔ１４により２分圧している。ここでＴ１１とＴ１２を逆方向にしてつなぐことにより、両者間のバックゲートを同一のＮウェルとすることで接続でき、バックゲートの引き出し電極と両者をつなぐ配線を省略できる。ドレインも共通にすることができる。Ｔ１３、Ｔ１４も同様である。これらにより、さらに小型にできる。
なお００１８項で述べた式を使い、トンネル電流素子のサイズや個数を適宜選ぶことにより、任意の分圧が可能である。

差動アンプＡ２は、ＰチャネルトランジスタＭ１５とＭ１６からなる差動対と、ＮチャネルトランジスタＭ１８とＭ１９からなる能動負荷と、ＮチャネルトランジスタＭ１７からなるソース接地回路から構成されている。
差動アンプＡ２は、ボルテージフォロアとして動作するので、トランジスタＭ１５とＭ１６のゲートとトランジスタＭ１７のドレインはほぼ同電位となっており、トランジスタＭ１５とＭ１６のバックゲートはそこに接続されている。このため、トランジスタＭ１５とＭ１６は、どちらもゲートとバックゲート間がほぼ０Ｖとなり、これらの間の電流は全く流れない。つまりこれらのトランジスタのゲート・トンネル電流をゼロにすることができる。

ＰチャネルトランジスタＭ１５のドレイン電流は、ＮチャネルトランジスタＭ１８のドレイン電流となる他、ＮチャネルトランジスタＭ１８とＭ１９のゲート・トンネル電流としても供給される。これを補償するために、ＮチャネルトランジスタＭ１７のゲート・トンネル電流を後者とほぼ等しくなるように設定する。具体的には、ＮチャネルトランジスタＭ１７のゲート面積を、ＮチャネルトランジスタＭ１８とＭ１９の和とほぼ等しくし、かつ、これらすべての電流密度を等しくする。これによりこれら三つのトランジスタのゲート・バックゲート間電圧は等しくなり、ゲート・バックゲート間トンネル電流をそろえ、ＰチャネルトランジスタＭ１５とＭ１６のバランス時のドレイン電流を等しく流し出すことができる。

差動アンプＡ１の主要部は、ＮチャネルトランジスタＭ６とＭ７からなる差動対と、ＰチャネルトランジスタＭ１とＭ２からなる能動負荷と、概略定電流源とみなされるトンネル電流素子Ｔｓで構成される。
トンネル電流素子Ｔｓは、Ｎチャネルトランジスタのゲートとバックゲート間を用いると、サブストレート部に作ることができ、Ｐチャネルトランジスタで作るより小型にできる。

定電流源として動作するＰチャネルトランジスタＭ１０と、ダイオードとして動作するＮチャネルトランジスタＭ１３によって、ＮチャネルトランジスタＭ６とＭ７からなる差動対の共通ソース電圧よりＶＧＳ高い電圧を作り出している。この電圧は概略ＮチャネルトランジスタＭ６とＭ７の両ゲート電圧と等しいので、この電圧でこれらの共通バックゲートをバイアスする。これによりこれらのトランジスタのベースとバックゲート間電圧はほぼ０Ｖとなり、ゲート・トンネル電流は流れない。なおＮチャネルトランジスタのバックゲートをサブストレートと異なる電位にバイアスするためには、ディープＮウェルという工程を用いるのが一般的だが、これに限定されない。

ＰチャネルトランジスタＭ１、Ｍ２とＭ１０からなる回路のゲート・トンネル電流によるバランス劣化を補償するため、ＰチャネルトランジスタＭ１１を挿入している。ＰチャネルトランジスタＭ１１のソース電流は、ＰチャネルトランジスタＭ１、Ｍ２とＭ１０のゲート・トンネル電流のみのため、小さな値である。よってＰチャネルトランジスタＭ１１をできるだけ小さくすることができ、ゲート・トンネル電流を抑えることができる。

ＰチャネルトランジスタＭ１２は、後段の電流源ＰチャネルトランジスタＭ３、Ｍ４、Ｍ５、Ｍ１４とＭ８のゲート・トンネル電流の影響を補償するために挿入したものである。このＰチャネルトランジスタＭ１２と上記ＰチャネルトランジスタＭ１１のゲート・トンネル電流を概略等しくするように電流値やゲート寸法を設計することにより、さらにバランスを高めることができる。

本実施例では、上記の幾つもの発明を適用することにより、回路内の不要なゲート・トンネル電流による影響を相殺したり、抑えたりすることにより、ゲート・トンネル電流が無視できないトランジスタを使っても、精度を劣化させずにバンドギャップリファレンス回路が構成できることを示せた。
必要に応じ、起動回路を付したり、アンプＡ１やＡ２に発振対策をすることがある。

本発明では、従来より４桁小さい１ｎＡ以下でバンドギッャプリファレンス回路を、従来並みの大きさで構成することができる。と同時に、差動アンプ、カレントミラーや能動負荷、分圧等で、トンネル電流を応用したり、不要なトンネル電流の影響を補償することを広く応用することにより、他のアナログ回路も低電力化することができる。
これにより電池で動かすポータブル機器の稼働時間を飛躍的に伸ばすことができる。電池のみならず、磁界や電界や光発電や接触電位等による微弱な電源を利用することも可能となり、電池無でんやお生体内に埋め込む機器等へも応用できる。

なお、本発明は実施例として例示したものに限定することなく、一部を切り出して実施したり、任意に組み合わせて実施することも可能である。

第一の実施例で、消費電力の少ない約１．３Ｖで温度係数ゼロの基準電圧発生回路 第二の実施例で、消費電力の少ない約６５０ｍＶで温度係数ゼロの基準電圧発生回路 第三の実施例で、図２の基準電圧発生回路をトランジスタ・レベルで記載したもの 従来例で、特許文献１に記載された回路図

Ｔ１〜Ｔ１４、Ｔｓ トンネル電流素子
Ｄ１〜Ｄ３ 半導体接合
Ｍ１〜Ｍ１９ トランジスタ
Ｉ０〜Ｉ４ 電流源
Ｒ１〜Ｒ３ 抵抗
Ａ１、Ａ２ 差動アンプ
ＶＤＤ 電源
ＧＮＤ 接地
Ｖｏｕｔ 出力端子

Claims (8)

1. ソースを共通接続したトランジスタ対と、
   かかるトランジスタ対のドレインの少なくとも一方に負荷が接続され、
   かかるトランジスタ対の第一のゲートに第一の信号が接続され、第二のゲートに第二の信号もしくはバイアス電圧が接続された差動増幅器において、
   一端が上記共通ソースに接続され、他端が正又は負の電源に接続されたトンネル電流素子を有することを特徴とする差動増幅用トンネル電流回路。
2. 実質的な定電流源にソースを共通接続したトランジスタ対と、
   かかるトランジスタ対のドレインの少なくとも一方に負荷が接続され、
   かかるトランジスタ対の第一のゲートに第一の信号が接続され、第二のゲートには第二の信号もしくはバイアス電圧が接続された差動増幅器において、
   前記トランジスタ対のバックゲートを共通接続し、かつ、前記ゲートの少なくとも一方のゲート電位と概略等しい電位に接続することにより、かかるゲート・バックゲート間トンネル電流を抑えたことを特徴とする差動増幅用トンネル電流回路。
3. 請求項２の「概略等しい電位」は、上記少なくとも一方のゲート電位をボルテージ・フォロア回路を介して発生させた電位であることを特徴とする差動増幅用トンネル電流回路。
4. 順方向バイアスされたMOSトランジスタのゲート電位をボルテージ・フォロア回路を介し前記トランジスタのバックゲートに印加することにより、
   かかるトランジスタのゲート・バックゲート間トンネル電流を抑えたことを特徴とするトンネル電流回路。
5. 順方向バイアスされた第一のMOSトランジスタのソース電位に、
   順方向バイアスされた第二のMOSトランジスタのゲート・ソース間電圧を加算した電圧を、
   前記第一のトランジスタのバックゲートに印加することにより、
   かかる第一のトランジスタのゲート・バックゲート間トンネル電流を抑えたことを特徴とするトンネル電流回路。
6. 少なくとも２個のＭＯＳトランジスタ対からなるカレントミラー回路において、
   かかるトランジスタ対の共通ゲート接続端にソースが接続された第三のトランジスタを有し、
   かかる第三のトランジスタのゲートは前記ＭＯＳトランジスタ対の一方のドレインに接続され、
   かかる第三のトランジスタのドレインは、前記トランジスタ対の共通接続されたゲート・トンネル電流を流すに足りる電位に接続されたことを特徴とするトンネル電流回路。
7. 半導体接合に異なる電流密度の電流を流したときの差電圧に比例する電圧と、半導体接合に生ずる順方向電圧に比例する電圧とを加算して出力電圧とするバンドギャップリファレンス回路において、
   前記差電圧が印加される第一のトンネル電流素子と、
   第二のトンネル電流素子もしくは第二の複数のトンネル電流素子を直列接続した回路と、
   前記第一のトンネル電流素子に流れる電流に比例した電流を前記第二のトンネル電流素子に流す手段を有し、
   上記「差電圧に比例する電圧」を発生させることを特徴とするバンドギャップリファレンス用トンネル電流回路。
8. 半導体接合に異なる電流密度の電流を流したときの差電圧に比例する電圧と、半導体接合に生ずる順方向電圧に比例する電圧とを加算して出力電圧とするバンドギャップリファレンス回路において、
   前記差電圧が印加される第一のトンネル電流素子と、
   第二のトンネル電流素子もしくは第二の複数のトンネル電流素子を直列接続した回路と、
   前記第一のトンネル電流素子に流れる電流に比例した電流を前記第二のトンネル電流素子に流して上記「差電圧に比例する電圧」を発生させる手段と、
   上記もしくは別の半導体接合に生ずる順方向電圧を、少なくとも第３と第４のトンネル電流素子の直列接続により分圧する分圧回路と、
   かかる分圧回路の出力電圧をバッファするアンプを有し、
   かかるアンプの出力を上記「半導体接合に生ずる順方向電圧に比例する電圧」とすることを特徴とするバンドギャップリファレンス用トンネル電流回路。

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