JP5728325B2

JP5728325B2 - 半導体装置

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Publication number: JP5728325B2
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Inventors: 隆徳松嵜; 加藤　清; 清加藤; 修平長塚; 広樹井上
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Filing date: 2011-08-02
Publication date: 2015-06-03
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Description

開示する発明は、半導体素子を利用した半導体装置およびその駆動方法に関するものである。

半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。

揮発性記憶装置の代表的な例としては、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。

上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにおいてはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。

揮発性記憶装置の別の例としてはＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。

不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。

しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。

また、フローティングゲートに電荷を注入させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。

特開昭５７−１０５８８９号公報

上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。また、高集積化を図り、単位面積あたりの記憶容量を増加させた新たな構造の半導体装置を提供することを目的の一とする。

また、開示する発明の一態様では、高集積化に伴い増加する回路素子数の低減が可能で、かつ、素子数低減による電力削減が可能な、新たな構造の半導体装置を提供することを目的の一とする。

本発明の一態様は、ビット線と、ｍ（ｍは３以上の自然数）本のワード線と、ソース線と、ｍ本の信号線と、第１乃至ｍのメモリセルと、駆動回路と、を有し、第１乃至ｍのメモリセルはそれぞれ、第１のゲート端子、第１のソース端子、及び第１のドレイン端子を含む第１のトランジスタと、第２のゲート端子、第２のソース端子、及び第２のドレイン端子を含む第２のトランジスタと、容量素子と、を有し、第２のトランジスタは酸化物半導体層を有し、第２のトランジスタのチャネルは酸化物半導体層に形成され、ソース線は第ｍのメモリセルの第１のソース端子と電気的に接続され、第ｋ（ｋは１以上ｍ以下の自然数）の信号線は、第ｋのメモリセルの第２のゲート端子と電気的に接続され、第ｋのワード線は、第ｋのメモリセルの容量素子の第１の端子と電気的に接続され、第ｊ（ｊは３以上ｍ以下の自然数）のメモリセルの第２のドレイン端子は、第（ｊ−１）のメモリセルの第１のゲート端子と、第（ｊ−１）のメモリセルの第２のソース端子と、第（ｊ−１）のメモリセルの容量素子の第２の端子と電気的に接続され、第ｍのメモリセルの第１のゲート端子と、第ｍのメモリセルの前記第２のソース端子と、第ｍのメモリセルの容量素子の第２の端子とは電気的に接続され、第ｊのメモリセルの第１のドレイン端子は、第（ｊ−１）のメモリセルの第１のソース端子と電気的に接続され、駆動回路は、ｍ個の第１の回路と、（ｍ−１）個の第２の回路とを有し、書き込み制御信号と、ｍ個の行アドレス選択信号とが入力され、（ｍ−１）個の第２の回路は入力された信号の少なくとも一つが”１”の場合に”１”を出力し、第ｊの第１の回路には、書き込み制御信号と、第ｊの行アドレス選択信号が入力され、第（ｊ−２）の第２の回路には、第（ｊ−２）の第１の回路の出力と、第（ｊ−１）の第２の回路の出力が入力され、第（ｊ−１）の第２の回路の出力は、第（ｊ−１）の信号線に入力され、第ｍの第１の回路の出力は、第ｍの信号線に入力されることを特徴とする半導体装置である。

本発明の一態様は、更に１個の遅延回路を有し、第ｍの第１の回路の出力は、遅延回路を介して第ｍの信号線に入力することができる。

本発明の一態様は、更にｍ個の遅延回路を有し、第（ｊ−１）の第２の回路の出力は、第（ｊ−１）の遅延回路を介して第（ｊ−１）の信号線に入力し、第ｍの第１の回路の出力は、第ｍの遅延回路を介して第ｍの信号線に入力することができる。

上記第１のトランジスタは、半導体材料を含む基板に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、チャネル形成領域上の第１のゲート絶縁層と、チャネル形成領域と重畳して、第１のゲート絶縁層上に設けられた第１のゲート電極と、で形成することができる。

上記半導体材料を含む基板は、単結晶半導体基板またはＳＯＩ基板を用いることができる。

上記半導体材料はシリコンを用いることができる。

上記第２のトランジスタは、酸化物半導体層と重畳して設けられた第２のゲート電極と、酸化物半導体層と、第２のゲート電極との間に設けられた第２のゲート絶縁層と、で形成することができる。

上記酸化物半導体層は、Ｉｎ、ＧａおよびＺｎを含んでなる酸化物半導体材料を用いることができる。

上記の構成において、ビット線とソース線との間に、複数のメモリセルを直列に接続することができる。

また、上記において、酸化物半導体を用いてトランジスタを構成することがあるが、開示する発明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用してもよい。

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。

なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。

例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。

酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。

また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。

また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。

このように、酸化物半導体以外の材料を用いたトランジスタ（より広義には、十分な高速動作が可能なトランジスタ）と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。

また、開示する発明に係る半導体装置では、半導体装置の各メモリセルを構成する、酸化物半導体を用いたトランジスタを直列に接続することにより、隣り合うメモリセルにおいて、酸化物半導体を用いたトランジスタのソース電極またはドレイン電極をお互いに接続させることができる。つまり、各メモリセルにおいて、酸化物半導体を用いたトランジスタのソース電極またはドレイン電極の一方を、開口部を設けて、配線に別途接続する必要がない。よって、メモリセルの占有面積を低減することができるので、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。

また、開示する発明に係る半導体装置では、第２のトランジスタ（酸化物半導体材料を用いたトランジスタ）を直列に電気的に接続しているため、情報の書き込みは、ビット線から最も遠く接続されたメモリセル（第ｍのメモリセル）からビット線から最も近く接続されたメモリセル（第１のメモリセル）へ順次書き込みを行う必要がある。そのため、情報を書き込むメモリセルの第２のトランジスタをオン状態にすると共に、書き込みを行うメモリセルからビット線までの間に接続された全ての第２のトランジスタをオン状態にする必要がある。ここで、第２のトランジスタのゲート端子は信号線に電気的に接続されるので、第２のトランジスタのオン状態またはオフ状態は信号線に入力される信号によって制御される。

信号線に信号を出力する駆動回路を上述のような構成とする。つまり、駆動回路は、第ｊの信号線に出力される信号を用いて第（ｊ−１）の信号線に出力される信号を生成する構成とする。こうして、ビット線から遠くに接続されたメモリセル（第ｊのメモリセル）の第２のトランジスタがオン状態となったときに、第ｊのメモリセルとビット線との間に接続された第２のトランジスタ（第１乃至（ｊ−１）のメモリセルの第２のトランジスタ）が全てオン状態となるような信号を簡単な構成の駆動回路で生成することができる。

また、駆動回路に遅延回路を設けることによって、各信号線に信号が出力されるタイミングの差を小さくすることができる。

こうして、駆動回路の素子数を低減し、半導体装置の電力を削減することができる。

半導体装置の回路図である。半導体装置の回路図である。タイミングチャート図である。半導体装置の回路図である。半導体装置の回路図である。半導体装置の回路図である。タイミングチャート図である。半導体装置の回路図である。半導体装置の回路図である。半導体装置の回路図である。半導体装置の回路図である。半導体装置の回路図である。半導体装置の回路図である。半導体装置の回路図である。半導体装置の断面図および平面図である。半導体装置に用いられる半導体基板の作製方法を示す断面図である。半導体装置の作製方法を示す断面図である。半導体装置の作製方法を示す断面図である。半導体装置の作製方法を示す断面図である。半導体装置の作製方法を示す断面図である。

開示する発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。

なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。

（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成及び動作について、図１乃至図４を参照して説明する。なお、回路図においては酸化物半導体材料を用いたトランジスタであることを示すためにＯＳの符号を付す場合がある。

＜基本回路＞
はじめに、基本的な回路構成及びその動作について、図１を参照して説明する。図１（Ａ）は半導体装置の各メモリセルの基本的な回路構成を示す回路図である。図１（Ａ）に示す回路図において、第１の配線（１ｓｔＬｉｎｅ）とトランジスタ１６０のソース電極及びドレイン電極の一方（例えば、ドレイン電極）とは電気的に接続され、第２の配線（２ｎｄＬｉｎｅ）とトランジスタ１６０のソース電極及びドレイン電極の他方（例えば、ソース電極）とは電気的に接続されている。また、第３の配線（３ｒｄＬｉｎｅ）とトランジスタ１６２のソース電極及びドレイン電極の一方（例えば、ドレイン電極）とは電気的に接続され、第４の配線（４ｔｈＬｉｎｅ）とトランジスタ１６２のゲート電極とは電気的に接続されている。そして、トランジスタ１６０のゲート電極とトランジスタ１６２のソース電極及びドレイン電極の他方（例えば、ソース電極）とは容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈＬｉｎｅ）と容量素子１６４の電極の他方とは電気的に接続されている。

ここで、トランジスタ１６２には、例えば酸化物半導体材料を用いたトランジスタ（酸化物半導体層にチャネルが形成されるトランジスタ）が適用される。酸化物半導体材料を用いたトランジスタはオフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。

なお、トランジスタ１６０についてはどのような材料を用いたトランジスタであってもよく、特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタ（単結晶シリコン基板や単結晶シリコン層にチャネルが形成されるトランジスタ）など、スイッチング速度の高いトランジスタをトランジスタ１６０として適用するのが好適である。

図１（Ａ）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が極めて長時間にわたって保持可能という特徴を生かすことで、次のように、情報の書き込み、読み出しが可能である。

まず、情報の書き込みについて説明する。第４の配線の電位をトランジスタ１６２がオン状態となる電位にしてトランジスタ１６２をオン状態とする。これにより、第３の配線の電位がトランジスタ１６０のゲート電極及び容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には所定の電荷が与えられる。ここでは、トランジスタ１６０のゲート電極及び容量素子１６４には異なる二つの電位に対応する電荷（以下、低電位を与える電荷を電荷Ｑ_Ｌ、高電位を与える電荷を電荷Ｑ_Ｈという）のいずれかが選択的に与えられるものとする。ここで、Ｑ_ＬとＱ_Ｈの一方をデータ”１”に対応させ、他方をデータ”０”に対応させることによって、メモリセルに１ビットの情報を書き込むことができる。なお、トランジスタ１６０のゲート電極に与える電荷を異なる三つまたはそれ以上の電位に対応する電荷のうちから選択することによって、１メモリセルあたり多値（複数ビット）の情報を書き込み、半導体装置の記憶容量を向上させても良い。その後、第４の配線の電位をトランジスタ１６２がオフ状態となる電位にしてトランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極及び容量素子１６４に与えられた電荷が保持される。

トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極及び容量素子１６４の電荷は長時間にわたって保持される。

次に、情報の読み出しについて説明する。第２の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、トランジスタ１６０の抵抗は異なる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＱ_Ｈが与えられている場合のトランジスタ１６０の見かけのしきい値Ｖ_ｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＱ_Ｌが与えられている場合のトランジスタ１６０の見かけのしきい値Ｖ_ｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値とは、トランジスタ１６０をオン状態とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線に与える電位（読み出し電位）をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの中間の電位Ｖ０とすることにより、情報の書き込み時にトランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいてトランジスタ１６０のゲート電極にＱ_Ｈが与えられた場合には、第５の配線の電位がＶ０（＞Ｖ_ｔｈ＿Ｈ）となれば、トランジスタ１６０はオン状態となる。一方、書き込みにおいてトランジスタ１６０のゲート電極にＱ_Ｌが与えられた場合には、第５の配線の電位がＶ０（＜Ｖ_ｔｈ＿Ｌ）となっても、トランジスタ１６０はオフ状態のままである。このため、トランジスタ１６０の抵抗状態を検出することで、保持されている情報を読み出すことができる。

なお、メモリセルをアレイ状に複数配置して用いる場合には、所望のメモリセルの情報のみを読み出すことが必要になる。

例えば、複数のメモリセルのトランジスタ１６０が直列に電気的に接続された構成（ＮＡＮＤ型）の場合に、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合は次のようにする。読み出しの対象ではないメモリセルの第５の配線に対して、書き込み時にゲート電極に与えられた電荷にかかわらずトランジスタ１６０がオン状態となるような電位、つまりＶ_ｔｈ＿Ｌより大きい電位を与えればよい。

また例えば、複数のメモリセルのトランジスタ１６０が直列には接続されず、それぞれ配線と電気的に接続されている構成（ＮＯＲ型）の場合に、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合は次のようにする。読み出しの対象ではないメモリセルの第５の配線に対して、書き込み時にゲート電極に与えられた電荷にかかわらずトランジスタ１６０がオフ状態となるような電位、つまりＶ_ｔｈ＿Ｈより小さい電位を与えればよい。

次に、情報の書き換えについて説明する。情報の書き換えは上記情報の書き込み及び保持と同様に行われる。つまり、第４の配線の電位をトランジスタ１６２がオン状態となる電位にしてトランジスタ１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に対応する電位）が、トランジスタ１６０のゲート電極及び容量素子１６４に与えられる。その後、第４の配線の電位をトランジスタ１６２がオフ状態となる電位にしてトランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極は新たな情報に対応する電荷が保持された状態となる。

このように、開示する発明に係る半導体装置は、書き込んだ情報を一度消去してから新たな情報を書き込む必要がなく、再度の情報の書き込みによって直接情報を書き換えることが可能である。このため消去動作に起因する動作速度の低下を抑制することができる。つまり半導体装置の高速動作が実現される。

なお、トランジスタ１６０のゲート電極は、トランジスタ１６２のドレイン電極（またはソース電極）及び容量素子１６４と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。以下において、トランジスタ１６０のゲート電極とトランジスタ１６２のドレイン電極（またはソース電極）及び容量素子１６４とが電気的に接続される部位をノードＦＧと呼ぶ場合がある。トランジスタ１６２がオフ状態の場合、ノードＦＧは絶縁体中に埋設されたフローティングゲートと捉えることができ、ノードＦＧには電荷が保持される。酸化物半導体材料を用いたトランジスタ１６２のオフ電流は、シリコン層にチャネルが形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６２のリークによるノードＦＧに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体材料を用いたトランジスタ１６２により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。

例えば、トランジスタ１６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０^−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度である場合には、少なくとも１０^４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量素子の容量値によって変動することはいうまでもない。

また、開示する発明の半導体装置においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁層（トンネル絶縁層）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁層の劣化という問題を解消できる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。

図１（Ａ）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗及び容量を含むものとして図１（Ｂ）のように考えることが可能である。つまり、図１（Ｂ）では、トランジスタ１６０及び容量素子１６４が、それぞれ、抵抗及び容量を含んで構成されると考える。Ｒ１及びＣ１は、それぞれ、容量素子１６４の抵抗値及び容量値であり、抵抗値Ｒ１は容量素子１６４を構成する絶縁層による抵抗値に相当する。また、Ｒ２及びＣ２はそれぞれ、トランジスタ１６０の抵抗値及び容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。

トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリーク電流（ゲート電極とソース電極間、またはゲート電極とドレイン電極間のリーク電流）が十分に小さい条件において、Ｒ１及びＲ２が、Ｒ１≧ＲＯＳ、Ｒ２≧ＲＯＳを満たす場合には、ノードＦＧに蓄積された電荷の保持期間（情報の保持期間ということもできる）は、主にトランジスタ１６２のオフ電流によって決定されることになる。

逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくとも、情報の保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外のリーク電流（例えば、トランジスタ１６０におけるゲート電極とソース電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示する半導体装置は、Ｒ１≧ＲＯＳ、及びＲ２≧ＲＯＳの関係を満たすものであることが望ましいといえる。

一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２の関係を満たすことが望ましい。Ｃ１を大きくすることで、第５の配線によってノードＦＧの電位を制御する際に、第５の配線の電位を効率よくノードＦＧに与えることができるようになり、第５の配線に与える電位（例えば、情報の読み出しを選択する電位と、情報の読み出しが選択されない電位）の電位差を小さくできるためである。

このように、上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１及びＲ２は、トランジスタ１６０のゲート絶縁層や容量素子１６４の絶縁層によって制御される。Ｃ１及びＣ２についても同様にトランジスタ１６０のゲート絶縁層や容量素子１６４の絶縁層によって制御される。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。

本実施の形態で示す半導体装置においては、ノードＦＧがフラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードＦＧはフラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。

フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が隣接するメモリセルのフローティングゲートに影響を与えないように、メモリセルとメモリセルとの間隔をある程度空ける必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして当該要因は高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。

一方、本実施の形態に係る半導体装置は、酸化物半導体材料を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流によるフローティングゲートへの電荷注入の原理を用いない。すなわち、フラッシュメモリのような、フローティングゲートに電荷を注入するための高電界が不要である。これにより、隣接メモリセルに対する高電界の影響を考慮する必要がないため、高集積化が容易になる。

また、高電界が不要であるため、高電界に対応した大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対する利点である。例えば、本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて５Ｖ以下、好ましくは３Ｖ以下とすることができる。

更に、容量素子１６４を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６０を構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４を構成する絶縁層の面積Ｓ１と、トランジスタ１６０においてゲート容量を構成する絶縁層の面積Ｓ２とが、２・Ｓ２≧Ｓ１（望ましくはＳ２≧Ｓ１）を満たしつつ、Ｃ１≧Ｃ２を実現することが容易である。すなわち、容量素子１６４を構成する絶縁層の面積を小さくしつつ、Ｃ１≧Ｃ２を実現することが容易である。具体的には、例えば、容量素子１６４を構成する絶縁層においては酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体材料でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、トランジスタ１６０においてゲート容量を構成する絶縁層においては酸化シリコンを採用してεｒ２を３〜４とすることができる。このような構成を併せて用いることで、開示する発明に係る半導体装置のより一層の高集積化が可能である。

＜応用例＞
次に、図１に示す回路を応用したより具体的な回路構成及び動作について、図２及び図３を参照して説明する。

図２は、メモリセル１９０を縦ｍ（ｍは３以上の自然数）個（行）×横ｎ（ｎは自然数）個（列）分有するＮＡＮＤ型の半導体装置の回路図の一例である。なお実際には縦ｍ個（行）×横ｎ個（列）のセルを複数有する構成とできる。図２において、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に＿１、＿２等を付すことで区別している。

図２に示す半導体装置は、ｍ本のワード線ＷＬ（ＷＬ＿１乃至ＷＬ＿ｍ）と、ｍ本の信号線Ｓ（Ｓ＿１乃至Ｓ＿ｍ）と、ｎ本のビット線ＢＬ（ＢＬ＿１乃至ＢＬ＿ｎ）と、メモリセル１９０が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイと、ソース線ＳＬと、選択線Ｇ＿１及び選択線Ｇ＿２と、ｎ個の選択トランジスタ１８０と、ｎ個の選択トランジスタ１８２とを有する。

ｎ個の選択トランジスタ１８０は、選択線Ｇ＿１に沿ってビット線ＢＬと第１行目のメモリセル１９０との間に配置され、選択線Ｇ＿１とゲート電極が電気的に接続されている。ｎ個の選択トランジスタ１８２は、選択線Ｇ＿２に沿って第ｍ行目のメモリセル１９０とソース線ＳＬとの間に配置され、選択線Ｇ＿２とゲート電極が電気的に接続されている。

ビット線ＢＬは、第１行目のメモリセル１９０のトランジスタ１６２のドレイン電極と電気的に接続され、且つ選択トランジスタ１８０を介して、第１行目のメモリセル１９０のトランジスタ１６０のドレイン電極と電気的に接続される。また、ソース線ＳＬは、選択トランジスタ１８２を介して、第ｍ行目のメモリセル１９０のトランジスタ１６０のソース電極と電気的に接続される。

また、第ｋ行目（ｋは１以上ｍ以下の自然数）のワード線ＷＬ＿ｋは、第ｋ行目のメモリセル１９０の容量素子１６４の電極の一方と電気的に接続される。第ｋ行目の信号線Ｓ＿ｋは、第ｋ行目のメモリセル１９０のトランジスタ１６２のゲート電極と電気的に接続される。

また、第ｊ行目（ｊは３以上ｍ以下の自然数）のメモリセル１９０のトランジスタ１６０のドレイン電極は、第（ｊ−１）行目のメモリセル１９０のトランジスタ１６０のソース電極と電気的に接続される。

また、第ｊ行目のメモリセルのトランジスタ１６２のドレイン電極は、第（ｊ−１）行目のメモリセルのトランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極と、容量素子１６４の電極の他方と電気的に接続される。また、第ｍ行目のメモリセルのトランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極と、容量素子１６４の電極の他方とは電気的に接続される。

図２中のメモリセル１９０の構成は、図１（Ａ）と同様である。すなわち、第ｋ行ｑ（ｑは１以上ｎ以下の自然数）列目のメモリセル１９０に注目すると、図１（Ａ）における第１の配線及び第３の配線が共通して図２におけるビット線ＢＬ＿ｑに電気的に接続され、図１（Ａ）における第２の配線が図２におけるソース線ＳＬに電気的に接続される。また、図１（Ａ）における第４の配線が図２における信号線Ｓ＿ｋに電気的に接続され、図１（Ａ）における第５の配線が図２におけるワード線ＷＬ＿ｋに電気的に接続される。

ただし、図２では、各メモリセル１９０のトランジスタ１６２が列方向に直列に電気的に接続され、且つ、各メモリセル１９０のトランジスタ１６０が列方向に直列に電気的に接続されているので、第１行目のメモリセルのみが他のメモリセルを介することなくビット線ＢＬと電気的に接続され、第ｍ行目のメモリセルのみが他のメモリセルを介することなくソース線ＳＬと電気的に接続される。他の行のメモリセルは同じ列の他のメモリセルを介してビット線ＢＬ及びソース線ＳＬと電気的に接続される。

ここで、図２に示す半導体装置の第（ｊ−１）行目のメモリセルのノードＦＧには、図１（Ａ）に示す構成に加えて、第ｊ行目のメモリセル１９０のトランジスタ１６２のドレイン電極が電気的に接続されることになる。第ｊ行目のメモリセルにおいても、第（ｊ−１）行目のメモリセルにおいても、酸化物半導体材料を用いたトランジスタ１６２はオフ電流が極めて小さい。そのため、図２に示す半導体装置のメモリセル１９０においても、図１（Ａ）に示す半導体装置と同様に、トランジスタ１６２をオフ状態にすることでノードＦＧの電位を極めて長時間にわたって保持することが可能である。

図２に示す構成のように、複数のメモリセル１９０においてトランジスタ１６２を直列に電気的に接続することによって、各メモリセル１９０間でトランジスタ１６２のソース電極及びドレイン電極を互いに接するように、または共有することができる。これにより、メモリセル１９０一つあたりにはトランジスタ１６２のソース電極またはドレイン電極の一方のみが含まれることになる。

それに対して、メモリセル１９０のトランジスタ１６２を直列接続せず、各メモリセル１９０においてトランジスタ１６２のソース電極及びドレイン電極を個別に設ける場合は、トランジスタ１６２のソース電極またはドレイン電極の一方を、開口部を設けて、ビット線ＢＬなどの配線に接続する必要がある。つまり、メモリセル１９０一つあたりにはトランジスタ１６２のソース電極及びドレイン電極の両方と、配線と接続するための開口部とが含まれることになる。

よって、図２に示すように、メモリセル１９０のトランジスタ１６２を直列に電気的に接続することによって、メモリセル１９０の占有面積を低減することができる。例えば、最小加工寸法をＦとして、メモリセル１９０の占有面積を６Ｆ^２〜１２Ｆ^２とすることが可能である。以上より、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。

なお、選択線Ｇ＿１、選択線Ｇ＿２、選択トランジスタ１８０、及び選択トランジスタ１８２は必ずしも設けなくとも良く、選択線Ｇ＿１及び選択トランジスタ１８０、または、選択線Ｇ＿２及び選択トランジスタ１８２の一組を省略することが可能である。

図２に示す構成において、情報の書き込み、及び読み出しは、基本的に図１と同様である。ただし、情報の書き込みは少なくとも行単位で、かつ、行ごとに順を追って行われる。その理由は、第ｊ行目のメモリセルのノードＦＧが、第ｊ行目のメモリセルのトランジスタ１６２を介して隣接する第（ｊ−１）行目のメモリセルのノードＦＧと接続されているためである。図２に示す構成において情報の書き込み、保持、読み出しの動作の説明を図３のタイミングチャートを参照して行う。タイミングチャート中のＷＬ、ＢＬ等の名称は、タイミングチャートに示す電位が与えられる配線を示している。図３のタイミングチャートでは、第ｋ行第１列目のメモリセルにデータ”１”を書き込み、第ｋ行第２乃至ｎ列目のメモリセルにデータ”０”を書き込む場合、及び第ｋ行第１列目のメモリセルからデータ”１”を読み出し、第ｋ行第２乃至ｎ列目のメモリセルからデータ”０”を読み出す場合を例示する。

ノードＦＧに電位Ｖ１または電位Ｖ２（Ｖ１＜Ｖ２とする）のいずれかを与え、ノードＦＧに電位Ｖ２を与えた場合に保持される情報をデータ”１”、ノードＦＧに電位Ｖ１を与えた場合に保持される情報をデータ”０”とする場合について説明する。

第ｋ行目のメモリセルに情報を書き込む場合を例に説明する。まず、選択線Ｇ＿１の電位を例えば基準電位ＧＮＤ（０Ｖ）とし、選択線Ｇ＿２の電位をＶ３（例えば、電源電位ＶＤＤ）とする。こうして選択トランジスタ１８２をオン状態とし、選択トランジスタ１８０をオフ状態とする。なお、第ｋ行目のメモリセルに情報を書き込む場合には、選択線Ｇ＿１の電位をＶ３として選択トランジスタ１８０をオン状態にしておいてもよい。なお、少なくとも情報書き込み期間中、ソース線ＳＬには一定の電位（例えば、基準電位ＧＮＤ（０Ｖ））が与えられている。

また、書き込み対象のメモリセル１９０（第ｋ行目のメモリセル）のトランジスタ１６２のゲート電極に電気的に接続される信号線Ｓ＿ｋの電位をＶ４（Ｖ２より高い電位、例えばＶＤＤ）とする。電位Ｖ４は、トランジスタ１６２のしきい値電圧をＶ_ｔｈ（１６２）とすると、Ｖ２＋Ｖ_ｔｈ（１６２）＜Ｖ４とする。こうして、第ｋ行目のメモリセルのトランジスタ１６２をオン状態にして、第ｋ行目のメモリセルのノードＦＧにＶ２またはＶ１を与える。第ｋ行目のメモリセルにデータ”０”を書き込む場合には、ビット線ＢＬにはＶ１を与え、第ｋ行目のメモリセルにデータ”１”を書き込む場合には、ビット線ＢＬにはＶ２を与える。こうして、図３のタイミングチャートの「ｋ行目書き込み」に示す通り、第１列目に対応するビット線ＢＬ＿１にはＶ２を与えて第ｋ行第１列目にデータ”１”を書き込み、第２乃至ｎ列目に対応するビット線ＢＬ＿２〜ＢＬ＿ｎにはＶ１を与えて第ｋ行第２乃至ｎ列目にデータ”０”を書き込む。

なお、書き込み対象のメモリセル（第ｋ行目のメモリセル）とビット線ＢＬとの間に他のメモリセル（第１乃至（ｋ−１）行目のメモリセル）が存在する場合には、信号線Ｓ＿１〜Ｓ＿（ｋ−１）の電位をＶ４として、第１乃至（ｋ−１）行目のメモリセルのトランジスタ１６２をオン状態とし、ビット線ＢＬの電位が書き込み対象のメモリセル（第ｋ行目のメモリセル）のトランジスタ１６２のドレイン電極に与えられる状態にする。なお、第ｋ行目のメモリセルに情報を書き込む場合、信号線Ｓ＿（ｋ＋１）〜Ｓ＿ｍの電位は例えば基準電位ＧＮＤ（０Ｖ）とすることができる。こうして、第（ｋ＋１）乃至ｍ行目のメモリセルのトランジスタ１６２のゲート電極を基準電位ＧＮＤ（０Ｖ）とすることで、第（ｋ＋１）行目乃至ｍ行目のメモリセル１９０のトランジスタ１６２をオフ状態とすることができる。これは、トランジスタ１６２のドレイン電極及びソース電極には、電位Ｖ１または電位Ｖ２が与えられているためである。つまり、トランジスタ１６２のしきい値電圧をＶ_ｔｈ（１６２）とすると、Ｖ_ｔｈ（１６２）＋Ｖ１＞０となるような電位Ｖ１が選ばれている。その結果、第（ｋ＋１）行乃至ｍ行目のメモリセルのトランジスタ１６０のゲート電極に蓄積された電荷は保持される。なお、信号線Ｓ＿（ｋ＋１）〜Ｓ＿ｍの電位は、０Ｖに限らず、第（ｋ＋１）行乃至ｍ行目のメモリセルのトランジスタ１６２がオフ状態となるような電位であればよい。

そして、対象のメモリセル１９０（第ｋ行目のメモリセル）に電気的に接続される信号線Ｓ＿ｋの電位をＧＮＤ（０Ｖ）とすることにより書き込みを終了する。信号線Ｓ＿ｋの電位をＧＮＤ（０Ｖ）にすると、第ｋ行目のメモリセルのトランジスタ１６２はオフ状態となり、ノードＦＧに蓄積された電荷は保持される。つまり、ノードＦＧにデータ”１”に対応するＶ２が与えられている場合、ノードＦＧの電位はＶ２となり、ノードＦＧにデータ”０”に対応するＶ１が与えられていれば、ノードＦＧの電位はＶ１となる。

トランジスタ１６２のオフ電流は極めて小さいからトランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。

なお、第ｋ行目のメモリセルに情報の書込みを行う場合、第１乃至ｋ行のメモリセルのトランジスタ１６２をオン状態とする必要があるため、第（ｋ−１）行目のメモリセル（ビット線ＢＬにより近いメモリセル１９０）への情報の書き込みは、第ｋ行目のメモリセルへの書き込みの後に行う必要がある。こうして、第ｍ行目のメモリセルから順に第１行目のメモリセルまで情報の書き込み及び保持が行われる。

次に、第ｋ行目のメモリセルから情報を読み出す場合を例に説明する。なお、図３のタイミングチャートの「ｋ行目読み出し」では、第ｋ行第１列目のメモリセルにはデータ”１”が書き込まれ、第ｋ行第２乃至ｎ列目のメモリセルにはデータ”０”が書き込まれている場合の情報の読み出しを例示した。読み出し対象のメモリセル（第ｋ行目のメモリセル）の容量素子１６４に電気的に接続されるワード線ＷＬ＿ｋの電位をＶ０とし、また読み出し対象ではない第１乃至（ｋ−１）行目のメモリセル及び第（ｋ＋１）乃至ｍ行目のメモリセルの容量素子１６４に電気的に接続されるワード線ＷＬ＿１〜ＷＬ＿（ｋ−１）及びワード線ＷＬ＿（ｋ＋１）〜ＷＬ＿ｍの電位をＶ５とし、かつ選択線Ｇ＿１及び選択線Ｇ＿２の電位をＶ３とする。

読み出し対象のメモリセル（第ｋ行目のメモリセル）の容量素子１６４に電気的に接続されるワード線ＷＬ＿（ｋ＋１）の電位をＶ０とすると、読み出し対象のメモリセル（第ｋ行目のメモリセル）がデータ”１”を格納していた場合、つまり、書き込み時にノードＦＧに電位Ｖ２が与えられた場合、第ｋ行目のメモリセルのトランジスタ１６０はオン状態となる。一方で、読み出し対象のメモリセル（第ｋ行目のメモリセル）にデータ”０”を格納していた場合、つまり、書き込み時にノードＦＧに電位Ｖ１が与えられた場合、第ｋ行目のメモリセルのトランジスタ１６０はオフ状態となる。つまり、Ｖ１＋Ｖ０×α＜Ｖ_ｔｈ（１６０）＜Ｖ２＋Ｖ０×αが成り立つように、電位Ｖ０が選ばれる。なお、αはカップリング比（α＝Ｃ１／（Ｃ１＋Ｃ２））を表し、Ｖ_ｔｈ（１６０）はトランジスタ１６０のしきい値電圧を表す。言い換えると、電位Ｖ０は上述の図１の説明で述べたとおり、Ｖ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの中間の電位となるように選ばれる。

また、読み出し対象ではないメモリセル（第１乃至（ｋ−１）行目のメモリセル及び第（ｋ＋１）乃至ｍ行目のメモリセル）の容量素子１６４に電気的に接続されるワード線ＷＬ＿１〜ＷＬ＿（ｋ−１）及びワード線ＷＬ＿（ｋ＋１）〜ＷＬ＿ｍの電位をＶ５とすると、読み出し対象ではないメモリセル（第１乃至（ｋ−１）行目のメモリセル及び第（ｋ＋１）乃至ｍ行目のメモリセル）にデータ”１”が書き込まれている場合であってもデータ”０”が書き込まれている場合であっても、読み出し対象ではないメモリセルのトランジスタ１６０はオン状態となる。つまり、Ｖ_ｔｈ（１６０）＜Ｖ１＋Ｖ５×αが成り立つように、電位Ｖ５が選ばれる。

また、選択線Ｇ＿１及び選択線Ｇ＿２の電位をＶ３とすると、選択トランジスタ１８０及び選択トランジスタ１８２はオン状態となる。そのため、第１行目のメモリセルのトランジスタ１６０のドレイン電極はオン状態となった選択トランジスタ１８０を介してビット線ＢＬと電気的に接続され、第ｍ行目のメモリセルのトランジスタ１６０のソース電極はオン状態となった選択トランジスタ１８２を介してソース線ＳＬと電気的に接続される。なお、少なくとも情報読み出しの期間中、ソース線ＳＬには一定の電位（例えば、基準電位ＧＮＤ（０Ｖ））が与えられている。

ビット線ＢＬは読み出し回路に電気的に接続される。読み出し回路の構成の一例を図４に示す。図４に示す読出し回路では、ビット線ＢＬ（ビット線ＢＬ＿１乃至ＢＬ＿ｎのそれぞれに対応）は、リードイネーブル信号（図４中、「ＲＥ」と表記）によって制御されるスイッチ４０３を介して、クロックドインバータ４０２、及び、トランジスタ４０１のソースとドレインの一方に電気的に接続される。トランジスタ４０１のゲートと、及びソースとドレインの他方とは配線４００と電気的に接続される。クロックドインバータ４０２はリードイネーブル信号（ＲＥ）と当該信号の反転信号（図４中、「ＲＥＢ」と表記）が入力される。

情報の読み出し対象のメモリセル（例えば、第ｋ行第ｑ列のメモリセル）にデータ”１”が書き込まれていた場合、情報読み出しのときに当該メモリセルのトランジスタ１６０はオン状態となる。そのため、対応するビット線ＢＬ＿ｑに電気的に接続された第ｑ列のメモリセルのトランジスタ１６０、選択トランジスタ１８０、及び選択トランジスタ１８２が全てオン状態となる。こうして、ビット線ＢＬ＿ｑとソース線ＳＬの間は低抵抗状態となり、クロックドインバータ４０２にはソース線ＳＬに与えられた電位（基準電位ＧＮＤ（０Ｖ））に近い電位、即ち低電位が入力され、読み出し回路の出力（図４中、「Ｄ」と表記）はＶＤＤに近い電位となる。

一方、情報の読み出し対象のメモリセル（例えば、第ｋ行第ｑ列のメモリセル）にデータ”０”が書き込まれていた場合、情報読み出しのときに当該メモリセルのトランジスタ１６０はオフ状態となる。そのため、ビット線ＢＬ＿ｑとソース線ＳＬは高抵抗状態となり、クロックドインバータ４０２には配線４００に与えられた電位（電源電位ＶＤＤ）、即ち高電位が入力され、読み出し回路の出力（Ｄ）は０Ｖとなる。

このように、情報の読み出し対象のメモリセルに保持されたデータに応じて、ビット線ＢＬとソース線ＳＬの間の抵抗状態が変化し、書き込まれたデータを読み出すことができる。

なお、読み出し回路の構成は図４に示した構成に限定されない。ビット線ＢＬとソース線ＳＬの間の抵抗状態の違いを検出可能な回路であれば、任意の構成の回路を適用することが可能である。

本実施の形態に示す半導体装置では、酸化物半導体層にチャネルが形成されるトランジスタを各メモリセルに用いることにより、当該トランジスタはオフ電流が非常に小さいため、当該トランジスタが選択されていないときの容量素子からの電荷の流出または容量素子への電荷の流入を低減することができる。その結果、半導体装置は極めて長期にわたり記憶内容を保持することが可能である。つまり、半導体装置のリフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となる。それ故、半導体装置の消費電力を十分に低減することができる。また、半導体装置に電力の供給がない場合（ただし、電力の供給がない場合とある場合とで半導体装置に与えられる電位は変化しないことが望ましい）であっても、半導体装置は長期にわたって記憶内容を保持することが可能である。

また、本実施の形態に示す半導体装置では、各メモリセルへの情報の書き込みに高い電圧を必要としないため、半導体装置を構成する素子の劣化の問題も少ない。例えば、従来のフラッシュメモリでは、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行うため、半導体装置を構成するフローティングゲート型トランジスタ等の素子に高い電圧を印加する必要があり、トランジスタのゲート絶縁層の劣化が問題となった。しかしながら、開示する発明に係る半導体装置では、従来のフラッシュメモリとは異なり、半導体装置を構成するトランジスタ等の素子に高い電圧を印加する必要がないため、トランジスタのゲート絶縁層の劣化の問題が少ない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性記憶装置で問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。更に、半導体装置を構成するトランジスタのオン状態とオフ状態を制御することによって、各メモリセルへの情報の書き込みが行われるため、半導体装置の高速動作も容易に実現することができる。

更に、酸化物半導体以外の材料を用いたトランジスタ、例えばシリコン基板またはシリコン層にチャネルが形成されるトランジスタは、酸化物半導体材料を用いたトランジスタ（酸化物半導体層にチャネルが形成されるトランジスタ）よりも、高速動作が可能である。そのため、酸化物半導体以外の材料を用いたトランジスタと酸化物半導体材料を用いたトランジスタとを組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、半導体装置中の高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。

このように、酸化物半導体以外の材料を用いたトランジスタ（より広義には、十分な高速動作が可能なトランジスタ）と、酸化物半導体材料を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。

また、本実施の形態に示す半導体装置では、半導体装置の各メモリセルを構成する、酸化物半導体材料を用いたトランジスタを直列に電気的に接続することにより、隣り合うメモリセルにおいて、酸化物半導体材料を用いたトランジスタのソース電極またはドレイン電極を互いに接するように、または共有することができる。ここで、各メモリセルの酸化物半導体材料を用いたトランジスタを直列に電気的に接続しない場合、例えば、当該トランジスタのソース電極またはドレイン電極の一方を当該ソース電極またはドレイン電極の一方が設けられた層とは別の層に設けられた配線と接続するために、層間絶縁膜等に開口部を設ける必要がある。そのため、各メモリセルにおいて配線接続のために必要な面積が大きくなる。これに対して、開示する発明に係る半導体装置のように、隣り合う複数のメモリセル間で酸化物半導体材料を用いたトランジスタを直列に電気的に接続する構成とすることにより、隣り合うメモリセルにおいて酸化物半導体材料を用いたトランジスタのソース電極またはドレイン電極を互いに接するように、または共有することができるため、１つのメモリセルあたりの占有面積を低減することができる。これにより、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。

図２に示す構成において、酸化物半導体材料を用いたトランジスタ１６２を直列に電気的に接続しているため、情報の書き込みは、ビット線ＢＬから最も遠く接続されたメモリセル１９０からビット線ＢＬから最も近く接続されたメモリセル１９０へ順次書き込みを行う必要がある。そのため、情報を書き込むメモリセル１９０のトランジスタ１６２をオン状態にすると共に、書き込みを行うメモリセル１９０からビット線ＢＬに接続された全てのトランジスタ１６２をオン状態にする必要がある。例えば、第（ｍ−１）行目のメモリセル１９０のトランジスタ１６２に書き込みを行う場合、第ｍ行目のメモリセル１９０のトランジスタ１６２をオフ状態とし、第１行目のメモリセル１９０のトランジスタ１６２乃至（ｍ−１）行目のメモリセル１９０のトランジスタ１６２をオン状態にして、第（ｍ−１）行目のメモリセル１９０のトランジスタ１６０のゲート電極に電荷を与え、その後、第（ｍ−１）行目のメモリセル１９０のトランジスタ１６２をオフ状態にすることで、第（ｍ−１）行目のメモリセル１９０に書き込みを行えばよい。このような情報の書き込みを行うためには、信号線Ｓに回路を接続することで可能となる。以下に、信号線Ｓに回路を接続した例を示す。

＜メモリ２ｂｉｔ＋駆動回路＞
信号線Ｓに信号を出力する駆動回路について、図５を参照して説明する。図５（Ａ）に示す回路図において、メモリセルアレイの構成は図２に示した構成においてｍが２、ｎが１の場合に対応する。駆動回路は、回路８００と、回路を８１０と、回路８２０と、を有する。回路８００には書き込み制御信号ＷＲＩＴＥと行アドレス選択信号ＡＤＤ＿２とが入力され、回路８２０には書き込み制御信号ＷＲＩＴＥと行アドレス選択信号ＡＤＤ＿１とが入力され、回路８１０には回路８２０の出力と回路８００の出力が入力される。回路８００の出力は信号線Ｓ＿２に出力され、回路８１０の出力は信号線Ｓ＿１に出力されている。

図５（Ａ）中のメモリセルの情報の書き込み、読み出しは、図２で示した情報の書き込み、読み出しと同様に行うことができるため、詳細な説明は省略する。

図５（Ａ）を用いて、回路８００、回路８１０、及び回路８２０の動作について示す。

まず、第２行目のメモリセル１９０に情報の書き込みを行う場合、回路８００の出力が”１”となり、信号線Ｓ＿２に”１”の信号が入力される。回路８１０は、回路８００の出力及び回路８２０の出力の少なくとも一方が”１”の場合に出力が”１”となる回路である。そのため、回路８００の出力が”１”であるとき、必然的に回路８１０の出力は”１”となる。よって、信号線Ｓ＿２に”１”の信号（即ち、第２行目のメモリセル１９０のトランジスタ１６２を”オン状態”とする信号）が入力されると、信号線Ｓ＿１に”１”の信号（即ち、第１行目のメモリセル１９０のトランジスタ１６２を”オン状態”とする信号）が入力される。つまり、駆動回路は、信号線Ｓ＿２に入力される信号によって、信号線Ｓ＿１に入力される信号が生成される構成とする。こうして、ビット線から遠くに接続されたメモリセル１９０（第２行目のメモリセル）のトランジスタ１６２がオン状態となったときに、第２行目のメモリセル１９０とビット線ＢＬ＿１との間に接続されたトランジスタ１６２（第１行目のメモリセル１９０のトランジスタ１６２）がオン状態となるような信号を簡単な構成の駆動回路で生成することができる。こうして、ビット線ＢＬ＿１から遠く接続された第２行目のメモリセル１９０の情報の書き込みが可能となる。

次に、第１行目のメモリセル１９０に情報の書き込みを行う場合、回路８００の出力が”０”となり、信号線Ｓ＿２に”０”の信号が入力される。回路８１０は、回路８００の出力が”０”であっても、回路８２０の出力が”１”の場合は出力が”１”となる。そのため、回路８１０の出力は”１”となり、信号線Ｓ＿１に”１”の信号が入力される。回路８００の出力が”１”であり、回路８１０の出力が”０”であるため、第２行目のメモリセル１９０のトランジスタ１６２はオフ状態となり、第１行目のメモリセル１９０のトランジスタ１６２はオン状態となる。第２行目のメモリセル１９０は先に情報の書き込みを行ったため、第２行目のメモリセル１９０の容量素子１６４には電荷が蓄積されている。第１行目のメモリセル１９０に情報の書き込みを行う際に、第２行目のメモリセル１９０のトランジスタ１６２をオフ状態とすることで、第２行目のメモリセル１９０の容量素子１６４に蓄積された電荷を保持することができる。さらに、第１行目のメモリセル１９０のトランジスタ１６２はオン状態となるため、第１行目のメモリセル１９０に情報の書き込みが可能となる。

上記のような駆動回路の構成の一例として、回路８００及び回路８２０としてＡＮＤ回路を用い、回路８１０としてＯＲ回路を用いることができる（図５（Ｂ）参照）。

ここで、第１行目のメモリセル１９０及び第２行目のメモリセル１９０のトランジスタ１６２には、例えば酸化物半導体材料を用いたトランジスタ（酸化物半導体層にチャネルが形成されるトランジスタ）が適用される。酸化物半導体材料を用いたトランジスタはオフ電流が極めて小さいという特徴を有している。このため、第１行目のメモリセル１９０及び第２行目のメモリセル１９０のトランジスタ１６２をオフ状態とすることで、第１行目のメモリセル１９０及び第２行目のメモリセル１９０のトランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。

なお、第１行目のメモリセル１９０及び第２行目のメモリセル１９０のトランジスタ１６０についてはどのような材料を用いたトランジスタであってもよく、特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタ（単結晶シリコン基板や単結晶シリコン層にチャネルが形成されるトランジスタ）など、スイッチング速度の高いトランジスタをトランジスタ１６０として適用するのが好適である。

信号線に信号を出力する駆動回路を上述の構成とする。つまり、駆動回路は、信号線Ｓ＿２に出力される信号によって信号線Ｓ＿１に出力される信号を生成する構成とする。こうして、ビット線から遠くに接続されたメモリセル１９０（第２行目のメモリセル）のトランジスタ１６２がオン状態となったときに、第２行目のメモリセル１９０とビット線ＢＬ＿１との間に接続されたトランジスタ１６２（第１行目のメモリセル１９０のトランジスタ１６２）がオン状態となるような信号を簡単な構成の駆動回路で生成することができる。

＜複数のメモリ＋駆動回路＞
次に、図５に示す回路を応用したより具体的な回路構成及び動作について、図６及び図７を参照して説明する。

図６は、メモリセル１９０を縦ｍ（ｍは３以上の自然数）個（行）×横ｎ（ｎは自然数）個（列）分有するＮＡＮＤ型の半導体装置の回路図の一例である。なお実際には縦ｍ個（行）×横ｎ個（列）のセルを複数有する構成とできる。図６において、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に＿１、＿２等を付すことで区別している。

図６中のメモリセル１９０の構成は、図２を参照すればよいため、詳細な説明は省略する。

また、図６に示す半導体装置は、書き込み制御信号ＷＲＩＴＥと、ｍ本の行アドレス信号ＡＤＤ（ＡＤＤ＿１乃至ＡＤＤ＿ｍ）と、（ｍ−１）個のＯＲ回路６２０と、ｍ個のＡＮＤ回路６１０と、を有する。

第ｊのＡＮＤ回路６１０には、書き込み制御信号ＷＲＩＴＥの出力と、第ｊの行アドレス選択信号ＡＤＤ＿ｊの出力と、が入力され、第（ｊ−１）のＯＲ回路６２０には、第ｊのＯＲ回路６２０の出力と第（ｊ−１）のＡＮＤ回路６１０の出力と、が入力される。また、第（ｊ−１）のＯＲ回路６２０の出力は、第（ｊ−１）の信号線Ｓ＿（ｊ−１）に出力される。

図６に示すように、メモリセル１９０のトランジスタ１６２を直列に電気的に接続することによって、メモリセル１９０の占有面積を低減することができる。例えば、最小加工寸法をＦとして、メモリセル１９０の占有面積を６Ｆ^２〜１２Ｆ^２とすることが可能である。以上より、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。

図６に示す構成において、情報の書き込み、及び読み出しは、基本的に図２を参照すればよいため、詳細な説明は省略する。図６に示す構成において、情報の書き込み時のＡＮＤ回路６１０、及びＯＲ回路６２０の動作について、図７のタイミングチャートを参照して行う。図７のタイミングチャート中の、ＡＤＤは行アドレス選択信号、ＷＲＩＴＥは書き込み制御信号の電位を示し、Ｓは信号線の電位を示す。図７のタイミングチャートでは、第ｋ行第１列目のメモリセルにデータ”１”を書き込み、第ｋ行第２乃至ｎ列目のメモリセルにデータ”０”を書き込む場合を例示する。

書き込み制御信号ＷＲＩＴＥを”１”とし、第ｋの行アドレス選択信号ＡＤＤ＿ｋを”１”として、第ｋのＡＮＤ回路６１０の出力を”１”とする。こうして、第ｋのＯＲ回路の出力は”１”となり、第ｋの信号線に入力される信号によって、第ｋ行目のメモリセル１９０のトランジスタ１６２はオン状態となる。また、第ｋの信号線に入力される信号（第ｋのＯＲ回路の出力”１”）を用いて第１乃至（ｋ−１）のＯＲ回路６２０の出力は”１”となり、信号線Ｓ＿１乃至Ｓ＿（ｋ−１）は”１”が入力され、第１行目乃至（ｋ−１）行目のメモリセル１９０のトランジスタ１６２もオン状態となる。また、書き込み制御信号ＷＲＩＴＥは”１”であるが、第（ｋ＋１）乃至ｍの行アドレス選択信号は”０”であるため、第（ｋ＋１）乃至ｍのＡＮＤ回路６１０の出力を”０”とする。こうして、第（ｋ＋１）乃至ｍのＯＲ回路の出力は”０”となり、第（ｋ＋１）乃至ｍ行目のメモリセル１９０のトランジスタ１６２はオフ状態となる。

また、本実施の形態に示す半導体装置では、メモリセルのトランジスタ１６２のゲート電極にＡＮＤ回路やＯＲ回路等の駆動回路を接続することで、情報を書き込むメモリセルのトランジスタ１６２をオン状態にすると共に、書き込みを行うメモリセルからビット線に接続された全てのトランジスタ１６２をオン状態にすることができる。つまり、ビット線ＢＬから最も遠く接続されたメモリセルからビット線ＢＬから最も近く接続されたメモリセルへ順次書き込みを行うことが可能である。

ここで、第１行目のメモリセル１９０乃至ｍ行目のメモリセル１９０のトランジスタ１６２には、例えば酸化物半導体材料を用いたトランジスタ（酸化物半導体層にチャネルが形成されるトランジスタ）が適用される。酸化物半導体材料を用いたトランジスタ１６２はオフ電流が極めて小さいという特徴を有している。このため、第１行目のメモリセル１９０乃至ｍ行目のメモリセル１９０のトランジスタ１６２をオフ状態とすることで、第１行目のメモリセル１９０乃至ｍ行目のメモリセル１９０のトランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。

なお、第１行目のメモリセル１９０乃至ｍ行目のメモリセル１９０のトランジスタ１６０についてはどのような材料を用いたトランジスタであってもよく、特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタ（単結晶シリコン基板や単結晶シリコン層にチャネルが形成されるトランジスタ）など、スイッチング速度の高いトランジスタをトランジスタ１６０として適用するのが好適である。

信号線に信号を出力する駆動回路を本実施の形態のような構成とする。つまり、駆動回路は、第ｊの信号線に出力される信号を用いて第（ｊ−１）の信号線に出力される信号を生成する構成とする。こうして、ビット線から遠くに接続されたメモリセル１９０（第ｊ行目のメモリセル）のトランジスタ１６２がオン状態となったときに、第ｊ行目のメモリセルとビット線ＢＬとの間に接続されたトランジスタ１６２（第１乃至（ｊ−１）行目のメモリセル１９０のトランジスタ１６２）が全てオン状態となるような信号を簡単な構成の駆動回路で生成することができる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態２）
本実施の形態では、開示する発明の一態様に係る半導体装置の他の回路構成及び動作について、図８及び図９を参照して説明する。なお、回路図においては酸化物半導体材料を用いたトランジスタであることを示すためにＯＳの符号を付す場合がある。

＜メモリ２ｂｉｔ＋駆動回路＋遅延回路＞
酸化物半導体材料を用いたトランジスタ１６２を列方向に２つ直列に電気的に接続し、信号線Ｓに回路を接続した、図５とは異なる構成について、図８を参照して説明する。図８に示す回路図において、図５と同じ部分は説明を省略する。

第２の遅延回路７１０には第２のＡＮＤ回路６１０の出力が入力され、第２の遅延回路７１０の出力は第２の信号線Ｓ＿２に入力されている。また、第１の遅延回路７１０には第１のＯＲ回路６２０の出力が入力され、第１の遅延回路７１０の出力は第１の信号線Ｓ＿１に入力される。

図５（Ｂ）の回路構成では、第２行目のメモリセル１９０のトランジスタ１６２がオン状態となった後に、第１行目のメモリセル１９０のトランジスタ１６２がオン状態となるため、第２行目のメモリセル１９０のトランジスタ１６２がオン状態となるタイミングと、第１行目のメモリセル１９０のトランジスタ１６２がオン状態となるタイミングと、に差が生じてしまう。そこで、遅延回路７１０を追加することで、第１行目のメモリセル１９０及び第２行目のメモリセル１９０のトランジスタ１６２がオン状態となるタイミングの差を無くすことができる。

＜複数のメモリ＋駆動回路＋遅延回路＞
次に、図８に示す回路を応用した回路構成及び動作について、図９を参照して説明する。図９に示す回路は、図６に示す回路構成に遅延回路７１０を追加したものである。図６の回路構成では、ビット線に最も遠いメモリセルから書き込むため、第１行目乃至ｍ行目のメモリセル１９０のトランジスタ１６２のオン状態となるタイミングに差が生じる。そこで遅延回路７１０を用いることで、第１行目乃至ｍ行目のメモリセル１９０のトランジスタ１６２のオン状態となるタイミングの差を無くすことができる。

図９は、メモリセル１９０を縦ｍ（ｍは３以上の自然数）個（行）×横ｎ（ｎは自然数）個（列）分有するＮＡＮＤ型の半導体装置の回路図の一例である。なお実際には縦ｍ個（行）×横ｎ個（列）のセルを複数有する構成とできる。図９において、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に＿１、＿２等を付すことで区別している。なお、図９に示す回路図において、図９中のメモリセル１９０の構成は図２を参照すればよく、図９中の図６と同じ回路構成の部分は図６を参照すればよいため、詳細な説明は省略する。

第ｍの遅延回路７１０には第ｍのＡＮＤ回路６１０の出力が入力され、第ｍの遅延回路７１０の出力は第ｍの信号線Ｓ＿ｍに入力されている。

また、第（ｊ−１）の遅延回路７１０には第（ｊ−１）のＯＲ回路６２０の出力が入力され、第（ｊ−１）の遅延回路７１０の出力は第（ｊ−１）の信号線Ｓ＿（ｊ−１）に入力されている。

図９に示すように、メモリセル１９０のトランジスタ１６２を直列に電気的に接続することによって、メモリセル１９０の占有面積を低減することができる。例えば、最小加工寸法をＦとして、メモリセル１９０の占有面積を６Ｆ^２〜１２Ｆ^２とすることが可能である。以上より、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。

図９に示す構成において、情報の書き込み、及び読み出しは、基本的に図２を参照すればよいため、詳細な説明は省略する。また、図９に示す構成において、情報の書き込み時のＡＮＤ回路６１０、及びＯＲ回路６２０の動作は図６を参照すればよいため、詳細な説明は省略する。

以上のように、遅延回路７１０を用いることで、第１行目のメモリセル１９０のトランジスタ１６２乃至ｍ行目のメモリセル１９０のトランジスタ１６２のオン状態のタイミングの差を無くすことができる。なお、遅延回路として、例えば、インバータ回路を直列に接続した回路を用いることもできる。

信号線に信号を出力する駆動回路を本実施の形態のような構成とする。つまり、駆動回路は、第ｊの信号線に出力される信号を用いて第（ｊ−１）の信号線に出力される信号を生成する構成とする。こうして、ビット線ＢＬから遠くに接続されたメモリセル１９０（第ｊ行目のメモリセル１９０）のトランジスタ１６２がオン状態となったときに、第ｊ行目のメモリセル１９０とビット線ＢＬとの間に接続されたトランジスタ１６２（第１乃至（ｊ−１）行目のメモリセルのトランジスタ１６２）が全てオン状態となるような信号を簡単な構成の駆動回路で生成することができる。

また、本実施の形態に示す半導体装置では、遅延回路７１０を第ｍのＡＮＤ回路６１０と第ｍの信号線Ｓ＿ｍとの間、または、第（ｊ−１）のＯＲ回路６２０と第（ｊ−１）の信号線Ｓ＿（ｊ−１）との間に挟むことで、第１行目乃至ｍ行目のメモリセル１９０のトランジスタ１６２のオン状態となるタイミングの差を無くすことができる。そのため、第１行目のメモリセル１９０乃至ｍ行目のメモリセル１９０のトランジスタ１６２を同時にオン状態とすることができる。

（実施の形態３）
本実施の形態では、開示する発明の一態様に係る半導体装置の他の回路構成及び動作について、図１０乃至図１２を参照して説明する。なお、回路図においては酸化物半導体材料を用いたトランジスタであることを示すためにＯＳの符号を付す場合がある。

＜メモリ２ｂｉｔ＋駆動回路＋遅延回路＋レベルシフタ＞
酸化物半導体材料を用いたトランジスタ１６２を列方向に２つ直列に電気的に接続し、信号線Ｓに回路を接続した、図８とは異なる構成について、図１０を参照して説明する。図１０に示す回路図において、図８と同じ部分は説明を省略する。

第２のレベルシフタ９００には第２の遅延回路７１０の出力が入力され、第２のレベルシフタ９００の出力は信号線Ｓ＿２に入力される。また、第１のレベルシフタ９００には第１の遅延回路の出力が入力され、第１のレベルシフタ９００の出力は信号線Ｓ＿１に入力される。

図１０に示すレベルシフタ９００の構成の一例を図１１に示す。図１１に示すレベルシフタ９００の構成は以下の通りである。第１のｐ型トランジスタ１２００のソース端子と第３のｐ型トランジスタ１２３０のソース端子は、共に電位Ｖ４を供給する電源に電気的に接続している。第１のｐ型トランジスタ１２００のドレイン端子は、第２のｐ型トランジスタ１２１０のソース端子と電気的に接続され、第３のｐ型トランジスタ１２３０のドレイン端子は、第４のｐ型トランジスタ１２４０のソース端子と電気的に接続されている。第２のｐ型トランジスタ１２１０のドレイン端子は、第１のｎ型トランジスタ１２２０のドレイン端子及び第３のｐ型トランジスタ１２３０のゲート端子に電気的に接続され、第４のｐ型トランジスタ１２４０のドレイン端子は、第２のｎ型トランジスタ１２５０のドレイン端子及び第１のｐ型トランジスタ１２００のゲート端子と電気的に接続されている。また、第１のｎ型トランジスタ１２２０のソース端子と第２のｎ型トランジスタ１２５０のソース端子には、共にＧＮＤ（＝０［Ｖ］）が与えられている。

図１１において、入力信号（Ｉ）は、第２のｐ型トランジスタ１２１０のゲート端子と、第１のｎ型トランジスタ１２２０のゲート端子とに入力され、入力信号の反転信号（ＩＢ）は、第４のｐ型トランジスタ１２４０のゲート端子と、第２のｎ型トランジスタ１２５０のゲート端子とに入力される。出力信号（Ｏ）は、第４のｐ型トランジスタ１２４０のドレイン端子から取り出される。また、第２のｐ型トランジスタ１２１０のドレイン端子から出力信号の反転信号（ＯＢ）を取り出すこともできる。

図１１に示すレベルシフタの基本的な動作を説明する。入力信号（Ｉ）にＨｉｇｈが入力されると、第１のｎ型トランジスタ１２２０が導通状態となるため、第３のｐ型トランジスタ１２３０のゲート端子に電位ＧＮＤが入力され、第３のｐ型トランジスタ１２３０が導通状態となるとともに、出力信号の反転信号（ＯＢ）にはＬｏｗが出力される。なお、このときのＬｏｗはＧＮＤと等しい電位である。一方、反転入力信号（ＩＢ）は、このときＬｏｗであるから、第４のｐ型トランジスタ１２４０は導通状態となり、第２のｎ型トランジスタ１２５０は非導通状態となる。ここで、第３のｐ型トランジスタ１２３０と第４のｐ型トランジスタ１２４０が共に導通状態となるため、出力信号（Ｏ）にはＨｉｇｈ（Ｖ４）が出力される。

入力信号（Ｉ）の電位がＬｏｗのときは、図１１に示すレベルシフタが対称構造をとることから、上記と同様に理解でき、出力信号（Ｏ）からはＬｏｗが出力され、このときの電位は、ＧＮＤとなる。

このようにして、入力した信号に対して振幅を変換した出力信号（Ｏ）を得ることができる。

以上のように、レベルシフタ９００を遅延回路７１０と信号線Ｓとの間に挟むことで、レベルシフタを境にメモリセル１９０側（信号線Ｓやビット線の電圧等）の電圧と駆動回路側（ＡＮＤ回路６１０、ＯＲ回路６２０等）の電圧とを変換することができる。

＜複数のメモリ＋駆動回路＋遅延回路＋レベルシフタ＞
次に、図１０に示す回路を応用した回路構成及び動作について、図１２を参照して説明する。図１２に示す回路は、図８に示す回路構成にレベルシフタ９００を追加したものである。図８の回路構成では、メモリセル１９０に書き込むための電圧と、駆動回路を駆動させるための電圧と、が同電圧になってしまう。そこで、遅延回路７１０と信号線Ｓとの間にレベルシフタを挟むことで、駆動回路を駆動させるために必要な電圧と、メモリセル１９０に書き込むために必要な電圧と、を変換することができる。

図１２は、メモリセル１９０を縦ｍ（ｍは３以上の自然数）個（行）×横ｎ（ｎは自然数）個（列）分有するＮＡＮＤ型の半導体装置の回路図の一例である。なお実際には縦ｍ個（行）×横ｎ個（列）のセルを複数有する構成とできる。図１２において、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に＿１、＿２等を付すことで区別している。なお、図１２に示す回路図において、図１２中のメモリセル１９０の構成は図２を参照すればよく、図１２中の図９と同じ回路構成の部分は図９を参照すればよいため、詳細な説明は省略する。

第ｍのレベルシフタ９００には第ｍの遅延回路７１０の出力が入力され、第ｍのレベルシフタ９００の出力は第ｍの信号線Ｓ＿ｍに入力されている。

図１２に示すように、メモリセル１９０のトランジスタ１６２を直列に電気的に接続することによって、メモリセル１９０の占有面積を低減することができる。例えば、最小加工寸法をＦとして、メモリセル１９０の占有面積を６Ｆ^２〜１２Ｆ^２とすることが可能である。以上より、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。

図１２に示す構成において、情報の書き込み、及び読み出しは、基本的に図２を参照すればよいため、詳細な説明は省略する。また、図１２に示す構成において、情報の書き込み時のＡＮＤ回路６１０、及びＯＲ回路６２０の動作は図６を参照すればよいため、詳細な説明は省略する。また、図１２に示す構成において、遅延回路７１０の動作は図９を参照すればよいため、説明は省略する。また、図１２に示す構成において、レベルシフタ９００の動作は図１０及び図１１を参照すればよいため、詳細な説明は省略する。

以上のように、レベルシフタ９００を用いることで、レベルシフタを境にメモリセル１９０側（信号線Ｓやビット線の電圧等）の電圧と駆動回路側（ＡＮＤ回路６１０、ＯＲ回路６２０等）の電圧とを変換することができる。

また、本実施の形態に示す半導体装置では、遅延回路７１０を第ｍのＡＮＤ回路６１０と第ｍの信号線Ｓ＿ｍとの間、または、第（ｊ−１）のＯＲ回路６２０と第（ｊ−１）の信号線Ｓ＿ｊ−１との間に挟むことで、第１行目乃至ｍ行目のメモリセル１９０のトランジスタ１６２のオン状態となるタイミングの差を無くすことができる。そのため、第１行目のメモリセル１９０乃至ｍ行目のメモリセル１９０を同時にオン状態とすることができる。

また、本実施の形態に示す半導体装置では、レベルシフタ９００を遅延回路７１０と信号線Ｓとの間に挟むことで、駆動回路を駆動させるために必要な電圧と、メモリセル１９０に書き込むために必要な電圧と、を変換することができる。

（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置の他の回路構成及び動作について、図１３及び図１４を参照して説明する。なお、回路図においては酸化物半導体材料を用いたトランジスタであることを示すためにＯＳの符号を付す場合がある。

＜メモリ２ｂｉｔ＋駆動回路＋ＳＹＮＣ＞
酸化物半導体材料を用いたトランジスタ１６２を列方向に２つ直列に電気的に接続し、信号線Ｓに回路を接続した、実施の形態１乃至３とは異なる構成について、図１３を参照して説明する。図１３に示す回路図は、図８中の遅延回路７１０の代わりにＡＮＤ回路６１０を設け、信号線ＳＹＮＣを追加したことで、遅延回路７１０と同じ効果を発揮するものである。図１３に示す回路図において、図８と同じ部分は説明を省略する。

信号線ＳＹＮＣの信号が入力される第２のＡＮＤ回路６１０（第２の第２のＡＮＤ回路）は、書き込み制御信号ＷＲＩＴＥが入力される第２のＡＮＤ回路６１０（第２の第１のＡＮＤ回路）の出力と、信号線ＳＹＮＣの信号が入力され、第２の第２のＡＮＤ回路の出力は、信号線Ｓ＿２に入力される。また、信号線ＳＹＮＣの信号が入力される第１のＡＮＤ回路６１０（第１の第２のＡＮＤ回路）は、第１のＯＲ回路６２０の出力と信号線ＳＹＮＣの信号とが入力される。

図８中の遅延回路７１０の代わりにＡＮＤ回路を設け、そのＡＮＤ回路に信号線ＳＹＮＣの信号を入力することで、信号線ＳＹＮＣからの信号を信号線Ｓ＿１及び信号線Ｓ＿２へ同時に出力することができる。そのため、第１行目及び第２行目のメモリセル１９０のトランジスタ１６２のオン状態となるタイミングの差を無くすことができる。

＜複数のメモリ＋駆動回路＋ＳＹＮＣ＞
次に、図１３に示す回路を応用した回路構成及び動作について、図１４を参照して説明する。図１４に示す回路構成は、図９に示す回路構成の遅延回路７１０の代わりにＡＮＤ回路を設け、信号線ＳＹＮＣを追加したものである。図９では遅延回路７１０を用いることで、第１行目乃至ｍ行目のメモリセル１９０のトランジスタ１６２のオン状態となるタイミングの差を無くしているが、図１４では、信号線ＳＹＮＣからの信号を同時に信号線Ｓへ出力することで、第１行目乃至ｍ行目のメモリセル１９０のトランジスタ１６２のオン状態となるタイミングの差を無くしている。

図１４は、メモリセル１９０を縦ｍ（ｍは３以上の自然数）個（行）×横ｎ（ｎは自然数）個（列）分有するＮＡＮＤ型の半導体装置の回路図の一例である。なお実際には縦ｍ個（行）×横ｎ個（列）のセルを複数有する構成とできる。図１４において、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に＿１、＿２等を付すことで区別している。なお、図１４に示す回路図において、図１４中のメモリセル１９０の構成は図２を参照すればよく、図１４中の図６と同じ回路構成の部分は図６を参照すればよいため、詳細な説明は省略する。

信号線ＳＹＮＣの信号が入力される第ｍのＡＮＤ回路６１０（第ｍの第２のＡＮＤ回路）には、書き込み制御信号ＷＲＩＴＥが入力される第ｍのＡＮＤ回路（第ｍの第１のＡＮＤ回路）の出力と、信号線ＳＹＮＣの信号が入力される。

また、第（ｊ−１）の第２のＡＮＤ回路６１０には、第（ｊ−１）のＯＲ回路の出力と、信号線ＳＹＮＣの信号と、が入力される。

図１４に示すように、メモリセル１９０のトランジスタ１６２を直列に電気的に接続することによって、メモリセル１９０の占有面積を低減することができる。例えば、最小加工寸法をＦとして、メモリセル１９０の占有面積を６Ｆ^２〜１２Ｆ^２とすることが可能である。以上より、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。

図１４に示す構成において、情報の書き込み、及び読み出しは、基本的に図２を参照すればよいため、詳細な説明は省略する。また、図１４に示す構成において、情報の書き込み時のＡＮＤ回路６１０、及びＯＲ回路６２０の動作は図６を参照すればよいため、詳細な説明は省略する。

以上のように、図９に示す遅延回路７１０の代わりにＡＮＤ回路を設け、そのＡＮＤ回路に信号線ＳＹＮＣの信号を入力することで、信号線ＳＹＮＣからの信号を信号線Ｓ＿１乃至信号線Ｓ＿ｍへ同時に出力することができる。そのため、第１行目乃至ｍ行目のメモリセル１９０のトランジスタ１６２のオン状態となるタイミングの差を無くすことができる。

また、本実施の形態に示す半導体装置では、図９中の遅延回路７１０の代わりにＡＮＤ回路を設け、そのＡＮＤ回路に信号線ＳＹＮＣの信号を入力させることで、第１行目乃至ｍ行目のメモリセル１９０のトランジスタ１６２のオン状態となるタイミングの差を無くすことができる。そのため、第１行目のメモリセル１９０乃至ｍ行目のメモリセル１９０のトランジスタ１６２を同時にオン状態とすることができる。

（実施の形態５）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について図１５乃至図２０を参照して説明する。

＜半導体装置の断面構成および平面構成＞
図１５は、半導体装置の構成の一例である。図１５（Ａ）には、半導体装置の断面を、図１５（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図１５（Ａ）は、図１５（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。図１５（Ａ）および図１５（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有する。ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。図１５に示す半導体装置は、メモリセルとして用いることができる。

なお、トランジスタ１６０及びトランジスタ１６２は、ｎチャネル型トランジスタ、ｐチャネル型トランジスタのいずれも用いることができる。ここでは、トランジスタ１６０をｐチャネル型トランジスタ、トランジスタ１６２をｎチャネル型トランジスタとして説明する。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。

図１５におけるトランジスタ１６０は、半導体基板５００上の半導体層中に設けられたチャネル形成領域１３４と、チャネル形成領域１３４を挟むように設けられた不純物領域１３２（ソース領域およびドレイン領域とも記す）と、チャネル形成領域１３４上に設けられたゲート絶縁層１２２ａと、ゲート絶縁層１２２ａ上にチャネル形成領域１３４と重畳するように設けられたゲート電極１２８ａと、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。また、ドレイン電極との記載には、ドレイン領域が含まれうる。

また、半導体基板５００上の半導体層中に設けられた不純物領域１２６には、導電層１２８ｂが接続されている。ここで、導電層１２８ｂは、トランジスタ１６０のソース電極やドレイン電極としても機能する。また、不純物領域１３２と不純物領域１２６との間には、不純物領域１３０が設けられている。また、トランジスタ１６０を覆うように絶縁層１３６、絶縁層１３８、および絶縁層１４０が設けられている。なお、高集積化を実現するためには、図１５に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１２８ａの側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１３２を設けても良い。

図１５におけるトランジスタ１６２は、絶縁層１４０などの上に設けられた酸化物半導体層１４４と、酸化物半導体層１４４と電気的に接続されているソース電極（またはドレイン電極）１４２ａ、およびドレイン電極（またはソース電極）１４２ｂと、酸化物半導体層１４４、ソース電極１４２ａおよびドレイン電極１４２ｂを覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８ａと、を有する。

ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、望ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より望ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、キャリア濃度が１×１０^１２／ｃｍ^３未満、望ましくは、１×１０^１１／ｃｍ^３未満、より望ましくは１．４５×１０^１０／ｃｍ^３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０^−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。

なお、図１５のトランジスタ１６２では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層１４４を用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体層１４４を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層１４４の汚染を防止できる。

図１５における容量素子１６４は、ドレイン電極１４２ｂ、ゲート絶縁層１４６、および導電層１４８ｂ、とで構成される。すなわち、ドレイン電極１４２ｂは、容量素子１６４の電極の一方として機能し、導電層１４８ｂは、容量素子１６４の電極の他方として機能することになる。このような構成とすることにより、十分な容量を確保することができる。また、酸化物半導体層１４４とゲート絶縁層１４６とを積層させる場合には、ドレイン電極１４２ｂと、導電層１４８ｂとの絶縁性を十分に確保することができる。さらに、容量が不要の場合は、容量素子１６４を設けない構成とすることもできる。

本実施の形態では、トランジスタ１６２および容量素子１６４が、トランジスタ１６０と少なくとも一部が重畳するように設けられている。このような平面レイアウトを採用することにより、高集積化を図ることができる。例えば、最小加工寸法をＦとして、メモリセルの占める面積を１５Ｆ^２〜２５Ｆ^２とすることが可能である。

トランジスタ１６２および容量素子１６４の上には、絶縁層１５０が設けられている。そして、ゲート絶縁層１４６および絶縁層１５０に形成された開口には、配線１５４が設けられている。配線１５４は、メモリセルの一と他のメモリセルとを接続する配線であり、図２の回路図におけるビット線ＢＬに相当する。配線１５４は、ソース電極１４２ａと、導電層１２８ｂとを介して、不純物領域１２６に接続されている。これにより、トランジスタ１６０におけるソース領域またはドレイン領域と、トランジスタ１６２におけるソース電極１４２ａと、をそれぞれ異なる配線に接続する場合と比較して、配線の数を削減することができるため、半導体装置の集積度を向上させることができる。

また、導電層１２８ｂを設けることにより、不純物領域１２６とソース電極１４２ａの接続する位置と、ソース電極１４２ａと配線１５４との接続する位置を、重畳して設けることができる。このような平面レイアウトを採用することにより、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。

＜ＳＯＩ基板の作製方法＞
次に、上記半導体装置の作製に用いられるＳＯＩ基板の作製方法の一例について、図１６を参照して説明する。

まず、ベース基板として半導体基板５００を準備する（図１６（Ａ）参照）。半導体基板５００としては、単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用いることができる。また、半導体基板として、太陽電池級シリコン（ＳＯＧ−Ｓｉ：ＳｏｌａｒＧｒａｄｅＳｉｌｉｃｏｎ）基板などを用いても良い。また、多結晶半導体基板を用いても良い。太陽電池級シリコン基板や、多結晶半導体基板などを用いる場合には、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。

なお、半導体基板５００に代えて、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。また、窒化シリコンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。

半導体基板５００は、その表面をあらかじめ洗浄しておくことが好ましい。具体的には、半導体基板５００に対して、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）等を用いて洗浄を行うのが好ましい。

次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板５１０を用いる（図１６（Ｂ）参照）。なお、ここでは、ボンド基板として単結晶のものを用いるが、ボンド基板の結晶性を単結晶に限る必要はない。

単結晶半導体基板５１０としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第１４族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることもできる。市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）、直径１６インチ（４００ｍｍ）サイズの円形のものが代表的である。なお、単結晶半導体基板５１０の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結晶半導体基板５１０は、ＣＺ（チョクラルスキー）法やＦＺ（フローティングゾーン）法を用いて作製することができる。

単結晶半導体基板５１０の表面には酸化膜５１２を形成する（図１６（Ｃ）参照）。なお、汚染物除去の観点から、酸化膜５１２の形成前に、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）等を用いて単結晶半導体基板５１０の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に吐出して洗浄してもよい。

酸化膜５１２は、例えば、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層させて形成することができる。上記酸化膜５１２の作製方法としては、熱酸化法、ＣＶＤ法、スパッタリング法などがある。また、ＣＶＤ法を用いて酸化膜５１２を形成する場合、良好な貼り合わせを実現するためには、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ_２Ｈ_５）_４）等の有機シランを用いて酸化シリコン膜を形成することが好ましい。

本実施の形態では、単結晶半導体基板５１０に熱酸化処理を行うことにより酸化膜５１２（ここでは、ＳｉＯ_ｘ膜）を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行うことが好ましい。

例えば、塩素（Ｃｌ）が添加された酸化性雰囲気中で単結晶半導体基板５１０に熱酸化処理を行うことにより、塩素酸化された酸化膜５１２を形成することができる。この場合、酸化膜５１２は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不純物である重金属（例えば、Ｆｅ、Ｃｒ、Ｎｉ、Ｍｏ等）を捕集して金属の塩化物を形成し、これを外方に除去して単結晶半導体基板５１０の汚染を低減させることができる。

なお、酸化膜５１２に含有させるハロゲン原子は塩素原子に限られない。酸化膜５１２にはフッ素原子を含有させてもよい。単結晶半導体基板５１０表面をフッ素酸化する方法としては、ＨＦ溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、ＮＦ_３を酸化性雰囲気に添加して熱酸化処理を行う方法などがある。

次に、イオンを電界で加速して単結晶半導体基板５１０に照射し、添加することで、単結晶半導体基板５１０の所定の深さに結晶構造が損傷した脆化領域５１４を形成する（図１６（Ｄ）参照）。

脆化領域５１４が形成される領域の深さは、イオンの運動エネルギー、イオンの質量と電荷、イオンの入射角などによって調節することができる。また、脆化領域５１４は、イオンの平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さで、単結晶半導体基板５１０から分離される単結晶半導体層の厚さを調節することができる。例えば、単結晶半導体層の厚さが、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下程度となるように平均侵入深さを調節すれば良い。

当該イオンの照射処理は、イオンドーピング装置やイオン注入装置を用いて行うことができる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成された全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する。

本実施の形態では、イオンドーピング装置を用いて、水素を単結晶半導体基板５１０に添加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオンについては、Ｈ_３ ^＋の比率を高くすると良い。具体的には、Ｈ^＋、Ｈ_２ ^＋、Ｈ_３ ^＋の総量に対してＨ_３ ^＋の割合が５０％以上（より好ましくは８０％以上）となるようにする。Ｈ_３ ^＋の割合を高めることで、イオン照射の効率を向上させることができる。

なお、添加するイオンは水素に限定されない。ヘリウムなどのイオンを添加しても良い。また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例えば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、異なる工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体層の表面荒れを抑えることが可能である。

なお、イオンドーピング装置を用いて脆化領域５１４を形成する場合には、重金属も同時に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜５１２を介してイオンの照射を行うことによって、これら重金属による単結晶半導体基板５１０の汚染を防ぐことができる。

次に、半導体基板５００と、単結晶半導体基板５１０とを対向させ、酸化膜５１２を介して密着させる。これにより、半導体基板５００と、単結晶半導体基板５１０とが貼り合わされる（図１６（Ｅ）参照）。なお、単結晶半導体基板５１０と貼り合わせる半導体基板５００の表面に酸化膜または窒化膜を成膜してもよい。

貼り合わせの際には、半導体基板５００または単結晶半導体基板５１０の一箇所に、０．００１Ｎ／ｃｍ^２以上１００Ｎ／ｃｍ^２以下、例えば、１Ｎ／ｃｍ^２以上２０Ｎ／ｃｍ^２以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると、密着させた部分において半導体基板５００と酸化膜５１２の接合が生じ、当該部分を始点として自発的な接合がほぼ全面におよぶ。この接合には、ファンデルワールス力や水素結合が作用しており、常温で行うことができる。

なお、単結晶半導体基板５１０と半導体基板５００とを貼り合わせる前には、貼り合わせに係る表面につき、表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導体基板５１０と半導体基板５００との界面での接合強度を向上させることができる。

表面処理としては、ウェット処理、ドライ処理、またはウェット処理とドライ処理の組み合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いても良いし、異なるドライ処理どうしを組み合わせて用いても良い。

なお、貼り合わせの後には、接合強度を増加させるための熱処理を行ってもよい。この熱処理の温度は、脆化領域５１４における分離が生じない温度（例えば、室温以上４００℃未満）とする。また、この温度範囲で加熱しながら、半導体基板５００と酸化膜５１２とを接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱アニール、ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ）装置、マイクロ波加熱装置などを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の一態様がこれに限定して解釈されるものではない。

次に、熱処理を行うことにより、単結晶半導体基板５１０を脆化領域において分離して、半導体基板５００上に、酸化膜５１２を介して単結晶半導体層５１６を形成する（図１６（Ｆ）参照）。

なお、上記分離の際の熱処理温度は、できる限り低いものであることが望ましい。分離の際の温度が低いほど、単結晶半導体層５１６の表面荒れを抑制できるためである。具体的には、例えば、上記分離の際の熱処理温度は、３００℃以上６００℃以下とすればよく、５００℃以下（４００℃以上）とすると、より効果的である。

なお、単結晶半導体基板５１０を分離した後には、単結晶半導体層５１６に対して、５００℃以上の温度で熱処理を行い、単結晶半導体層５１６中に残存する水素の濃度を低減させてもよい。

次に、単結晶半導体層５１６の表面にレーザー光を照射することによって、表面の平坦性を向上させ、かつ欠陥を低減させた単結晶半導体層５１８を形成する（図１６（Ｇ）参照）。なお、レーザー光の照射処理に代えて、熱処理を行っても良い。

なお、本実施の形態においては、単結晶半導体層５１６の分離に係る熱処理の直後に、レーザー光の照射処理を行っているが、本発明の一態様はこれに限定して解釈されない。単結晶半導体層５１６の分離に係る熱処理の後にエッチング処理を施して、単結晶半導体層５１６表面の欠陥が多い領域を除去してから、レーザー光の照射処理を行っても良いし、単結晶半導体層５１６表面の平坦性を向上させてからレーザー光の照射処理を行ってもよい。なお、上記エッチング処理としては、ウェットエッチング、ドライエッチングのいずれを用いてもよい。また、本実施の形態においては、上述のようにレーザー光を照射した後、単結晶半導体層５１６の膜厚を小さくする薄膜化工程を行ってもよい。単結晶半導体層５１６の薄膜化には、ドライエッチングまたはウェットエッチングの一方、または双方を用いればよい。

以上の工程により、良好な特性の単結晶半導体層５１８を有するＳＯＩ基板を得ることができる（図１６（Ｇ）参照）。

＜半導体装置の作製方法＞
次に、上記のＳＯＩ基板を用いた半導体装置の作製方法について、図１７乃至図２０を参照して説明する。

＜下部のトランジスタの作製方法＞
はじめに下部のトランジスタ１６０の作製方法について、図１７および図１８を参照して説明する。なお、図１７および図１８は、図１６に示す方法で作成したＳＯＩ基板の一部であって、図２０（Ａ）に示す下部のトランジスタの作製方法を示す断面図である。

まず、単結晶半導体層５１８を島状に加工して、半導体層１２０を形成する（図１７（Ａ）参照）。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素や、ｐ型の導電性を付与する不純物元素を半導体層に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。

次に、半導体層１２０を覆うように絶縁層１２２を形成する（図１７（Ｂ）参照）。絶縁層１２２は、後にゲート絶縁層となるものである。絶縁層１２２は、例えば、半導体層１２０表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずかの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層１２２は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層１２２の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。ここでは、プラズマＣＶＤ法を用いて、酸化シリコンを含む絶縁層を単層で形成することとする。

次に、絶縁層１２２上にマスク１２４を形成し、一導電性を付与する不純物元素を半導体層１２０に添加して、不純物領域１２６を形成する（図１７（Ｃ）参照）。なお、ここでは、不純物元素を添加した後、マスク１２４は除去する。

次に、絶縁層１２２上にマスクを形成し、絶縁層１２２が不純物領域１２６と重畳する領域の一部を除去することにより、ゲート絶縁層１２２ａを形成する（図１７（Ｄ）参照）。絶縁層１２２の一部の除去方法として、ウェットエッチングまたはドライエッチングなどのエッチング処理を用いることができる。

次に、ゲート絶縁層１２２ａ上にゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極１２８ａおよび導電層１２８ｂを形成する（図１７（Ｅ）参照）。

ゲート電極１２８ａおよび導電層１２８ｂに用いる導電層としては、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。また、導電層の加工は、レジストマスクを用いたエッチングによって行うことができる。

次に、ゲート電極１２８ａおよび導電層１２８ｂをマスクとして、一導電型を付与する不純物元素を半導体層に添加して、チャネル形成領域１３４、不純物領域１３２、および不純物領域１３０を形成する（図１８（Ａ）参照）。ここでは、ｎ型トランジスタを形成するために、リン（Ｐ）やヒ素（Ａｓ）などの不純物元素を添加するが、ｐ型トランジスタを形成する場合には、ホウ素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで、添加される不純物元素の濃度は適宜設定することができる。また、不純物元素を添加した後には、活性化のための熱処理を行う。ここで、不純物領域の濃度は、不純物領域１２６、不純物領域１３２、不純物領域１３０の順に高くなる。

次に、ゲート絶縁層１２２ａ、ゲート電極１２８ａ、導電層１２８ｂを覆うように、絶縁層１３６、絶縁層１３８および絶縁層１４０を形成する（図１８（Ｂ）参照）。

絶縁層１３６、絶縁層１３８、絶縁層１４０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１３６、絶縁層１３８、絶縁層１４０に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１３６、絶縁層１３８、絶縁層１４０には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１３６や絶縁層１３８、絶縁層１４０は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。本実施の形態では、絶縁層１３６として酸化窒化シリコン、絶縁層１３８として窒化酸化シリコン、絶縁層１４０として酸化シリコンを用いる場合について説明する。なお、ここでは、絶縁層１３６、絶縁層１３８および絶縁層１４０の積層構造としているが、開示する発明の一態様はこれに限定されない。１層または２層としても良いし、４層以上の積層構造としても良い。

次に、絶縁層１３８および絶縁層１４０にＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより、絶縁層１３８および絶縁層１４０を平坦化する（図１８（Ｃ）参照）。ここでは、絶縁層１３８が一部露出されるまで、ＣＭＰ処理を行う。絶縁層１３８に窒化酸化シリコンを用い、絶縁層１４０に酸化シリコンを用いた場合、絶縁層１３８はエッチングストッパとして機能する。

次に、絶縁層１３８および絶縁層１４０にＣＭＰ処理やエッチング処理を行うことにより、ゲート電極１２８ａおよび導電層１２８ｂの上面を露出させる（図１８（Ｄ）参照）。ここでは、ゲート電極１２８ａおよび導電層１２８ｂが一部露出されるまで、エッチング処理を行う。当該エッチング処理は、ドライエッチングを用いることが好適であるが、ウェットエッチングを用いてもよい。ゲート電極１２８ａおよび導電層１２８ｂの一部を露出させる工程において、後に形成されるトランジスタ１６２の特性を向上させるために、絶縁層１３６、絶縁層１３８、絶縁層１４０の表面は可能な限り平坦にしておくことが好ましい。

以上の工程により、下部のトランジスタ１６０を形成することができる（図１８（Ｄ）参照）。

なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。

＜上部のトランジスタの作製方法＞
次に、上部のトランジスタ１６２の作製方法について、図１９および図２０を参照して説明する。

まず、ゲート電極１２８ａ、導電層１２８ｂ、絶縁層１３６、絶縁層１３８、絶縁層１４０などの上に酸化物半導体層を形成し、当該酸化物半導体層を加工して、酸化物半導体層１４４を形成する（図１９（Ａ）参照）。なお、酸化物半導体層を形成する前に、絶縁層１３６、絶縁層１３８、絶縁層１４０の上に、下地として機能する絶縁層を設けても良い。当該絶縁層は、スパッタリング法をはじめとするＰＶＤ法やプラズマＣＶＤ法などのＣＶＤ法などを用いて形成することができる。

酸化物半導体層に用いる材料としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材料や、一元系金属酸化物であるＩｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いることができる。また、上記の材料にＳｉＯ_２を含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物膜、という意味であり、その化学量論比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。

また、酸化物半導体層は、化学式ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０）で表記される材料を用いた薄膜とすることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎ、またはＧａおよびＣｏなどを用いることができる。

また、酸化物半導体層の厚さは、３ｎｍ以上３０ｎｍ以下とするのが望ましい。酸化物半導体層を厚くしすぎると（例えば、膜厚を５０ｎｍ以上）、トランジスタがノーマリーオンとなってしまう恐れがあるためである。

酸化物半導体層は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。

また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。

本実施の形態では、酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物ターゲットを用いたスパッタリング法により形成する。

Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物ターゲットとしては、例えば、組成比として、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の酸化物ターゲットを用いることができる。なお、ターゲットの材料および組成を上述に限定する必要はない。例えば、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比の酸化物ターゲットを用いることもできる。

酸化物ターゲットの充填率は、９０％以上１００％以下、好ましくは９５％以上９９．９％以下とする。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層は緻密な膜とすることができるためである。

成膜の雰囲気は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。

例えば、酸化物半導体層は、次のように形成することができる。

まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、２００℃を超えて５００℃以下、好ましくは３００℃を超えて５００℃以下、より好ましくは３５０℃以上４５０℃以下となるように加熱する。

次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素化物などの不純物（より好ましくは炭素原子を含む化合物も）などが除去されているため、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を低減することができる。

成膜中の基板温度が低温（例えば、１００℃以下）の場合、酸化物半導体に水素原子を含む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温となるため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込まれにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の成膜を行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減することができる。

成膜条件の一例として、基板とターゲットの間との距離を６０ｍｍ、圧力を０．４Ｐａ、直流（ＤＣ）電源を０．５ｋＷ、基板温度を４００℃、成膜雰囲気を酸素（酸素流量比率１００％）雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるため好ましい。

なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、基板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。

酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。

その後、酸化物半導体層１４４に対して、熱処理（第１の熱処理）を行ってもよい。熱処理を行うことによって、酸化物半導体層１４４中に含まれる水素原子を含む物質をさらに除去することができる。熱処理の温度は、不活性ガス雰囲気下、２５０℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。

熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層１４４は大気に触れさせず、水や水素の混入が生じないようにする。

ところで、上述の熱処理には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行ってもよい。

次に、酸化物半導体層１４４などの上に、ソース電極およびドレイン電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ソース電極１４２ａ、ドレイン電極１４２ｂを形成する（図１９（Ｂ）参照）。

導電層は、ＰＶＤ法や、ＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。

導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極１４２ａおよびドレイン電極１４２ｂへの加工が容易であるというメリットがある。

また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ_２Ｏ_３−ＳｎＯ_２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ_２Ｏ_３−ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。

導電層のエッチングは、形成されるソース電極１４２ａおよびドレイン電極１４２ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソース電極１４２ａ、ドレイン電極１４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４６の被覆性を向上し、段切れを防止することができる。

上部のトランジスタのチャネル長（Ｌ）は、ソース電極１４２ａ、およびドレイン電極１４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（ＥｘｔｒｅｍｅＵｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。

また、図１９（Ｂ）とは別の一例として、酸化物半導体層１４４とソース電極およびドレイン電極との間に、ソース領域およびドレイン領域として酸化物導電層を設けることができる。

例えば、酸化物半導体層１４４上に酸化物導電膜を形成し、その上に導電層を形成し、酸化物導電膜および導電層を同じフォトリソグラフィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層、ソース電極１４２ａ、ドレイン電極１４２ｂを形成することができる。

また、酸化物半導体膜と酸化物導電膜の積層を形成し、酸化物半導体膜と酸化物導電膜との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層１４４と酸化物導電膜を形成する。ソース電極１４２ａ、ドレイン電極１４２ｂを形成した後、ソース電極１４２ａ、ドレイン電極１４２ｂをマスクとして、さらに島状の酸化物導電膜をエッチングし、ソース領域およびドレイン領域となる酸化物導電層を形成することもできる。

なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件（エッチング剤の種類、濃度、エッチング時間等）を適宜調整する。

酸化物導電層の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電層として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。

酸化物導電層を酸化物半導体層とソース電極及びドレイン電極との間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタの高速動作をすることができる。

酸化物半導体層１４４、酸化物導電層、金属材料からなるドレイン電極の構成とすることによって、よりトランジスタの耐圧を向上させることができる。

ソース領域及びドレイン領域として酸化物導電層を用いることは、周辺回路（駆動回路）の周波数特性を向上させるために有効である。金属電極（モリブデン、タングステン等）と酸化物半導体層との接触に比べ、金属電極（モリブデン、タングステン等）と酸化物導電層との接触は、接触抵抗を下げることができるからである。酸化物半導体層とソース電極層及びドレイン電極層との間に酸化物導電層を介在させることで接触抵抗を低減でき、周辺回路（駆動回路）の周波数特性を向上させることができる。

次に、ソース電極１４２ａ、ドレイン電極１４２ｂを覆い、かつ、酸化物半導体層１４４の一部と接するように、ゲート絶縁層１４６を形成する（図１９（Ｃ）参照）。

ゲート絶縁層１４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、Ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、Ｚ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。

上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、Ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、Ｚ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。

また、酸化物半導体層１４４に接する絶縁層（本実施の形態においては、ゲート絶縁層１４６）は、第１３族元素および酸素を含む絶縁材料としてもよい。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁層に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。

第１３族元素を含む絶縁材料とは、絶縁材料に一または複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。

例えば、ガリウムを含有する酸化物半導体層に接してゲート絶縁層を形成する場合に、ゲート絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層とゲート絶縁層の界面特性を良好に保つことができる。また、酸化物半導体層と酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物半導体層と絶縁層の界面における水素のパイルアップを低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。

また、酸化物半導体層１４４に接する絶縁層は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。

例えば、酸化物半導体層１４４に接する絶縁層として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ_２Ｏ_ｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。また、酸化物半導体層１４４に接する絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。または、酸化物半導体層１４４に接する絶縁層として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａ_ＸＡｌ_２−ＸＯ_３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。

酸素ドープ処理等を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁層を形成することができる。このような領域を備える絶縁層と酸化物半導体層が接することにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、脱水、脱水化処理された酸化物半導体層中、または酸化物半導体層と絶縁層の界面における酸素不足欠陥を低減し、酸化物半導体層をｉ型化またはｉ型に限りなく近い酸化物半導体とすることができる。

なお、化学量論的組成比より酸素が多い領域を有する絶縁層は、ゲート絶縁層１４６に代えて、酸化物半導体層１４４の下地膜として形成する絶縁層に適用しても良く、ゲート絶縁層１４６および下地絶縁層の双方に適用しても良い。

ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、脱水、脱水化処理された酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性）半導体またはｉ型に限りなく近い酸化物半導体層を形成することもできる。

なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。

次に、ゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極１４８ａおよび導電層１４８ｂを形成する（図１９（Ｄ）参照）。

ゲート電極１４８ａおよび導電層１４８ｂは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、ゲート電極１４８ａおよび導電層１４８ｂは、単層構造としても良いし、積層構造としても良い。

次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および導電層１４８ｂ上に、絶縁層１５０を形成する（図２０（Ａ）参照）。絶縁層１５０は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層１５０には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層１５０の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層１５０の単層構造としているが、開示する発明の一態様はこれに限定されず、２層以上の積層構造としても良い。

次に、ゲート絶縁層１４６、絶縁層１５０に、ドレイン電極１４２ｂにまで達する開口を形成する。その後、絶縁層１５０上にドレイン電極１４２ｂと接する配線１５４を形成する（図２０（Ｂ）参照）。なお、当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。

配線１５４は、ＰＶＤ法や、ＣＶＤ法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。

より具体的には、例えば、絶縁層１５０の開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成した後に、開口に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではドレイン電極１４２ｂ）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。

絶縁層１５０に形成する開口は、導電層１２８ｂと重畳する領域に形成することが望ましい。このような領域に開口を形成することで、コンタクト領域に起因する素子面積の増大を抑制することができる。

ここで、導電層１２８ｂを用いずに、不純物領域１２６とドレイン電極１４２ｂとの接続と、ドレイン電極１４２ｂと配線１５４との接続とを重畳させる場合について説明する。この場合、不純物領域１２６上に形成された絶縁層１３６、絶縁層１３８および絶縁層１４０に開口（下部のコンタクトと呼ぶ）を形成し、下部のコンタクトにドレイン電極１４２ｂを形成した後、ゲート絶縁層１４６および絶縁層１５０において、下部のコンタクトと重畳する領域に開口（上部のコンタクトと呼ぶ）を形成し、配線１５４を形成することになる。下部のコンタクトと重畳する領域に上部のコンタクトを形成する際に、エッチングにより下部のコンタクトに形成されたドレイン電極１４２ｂが断線してしまうおそれがある。これを避けるために、下部のコンタクトと上部のコンタクトが重畳しないように形成することにより、素子面積が増大するという問題がおこる。

本実施の形態に示すように、導電層１２８ｂを用いることにより、ドレイン電極１４２ｂを断線させることなく、上部のコンタクトの形成が可能となる。これにより、下部のコンタクトと上部のコンタクトを重畳させて設けることができるため、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。

次に、配線１５４を覆うように絶縁層１５６を形成する（図２０（Ｃ）参照）。

以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２、および容量素子１６４が完成する（図２０（Ｃ）参照）。

１２０半導体層
１２２絶縁層
１２２ａゲート絶縁層
１２４マスク
１２６不純物領域
１２８ａゲート電極
１２８ｂ導電層
１３０不純物領域
１３２不純物領域
１３４チャネル形成領域
１３６絶縁層
１３８絶縁層
１４０絶縁層
１４２ａソース電極
１４２ｂドレイン電極
１４４酸化物半導体層
１４６ゲート絶縁層
１４８ａゲート電極
１４８ｂ導電層
１５０絶縁層
１５４配線
１５６絶縁層
１６０トランジスタ
１６２トランジスタ
１６４容量素子
１８０選択トランジスタ
１８２選択トランジスタ
１９０メモリセル
４００配線
４０１トランジスタ
４０２クロックドインバータ
４０３スイッチ
５００半導体基板
５１０単結晶半導体基板
５１２酸化膜
５１４脆化領域
５１６単結晶半導体層
５１８単結晶半導体層
６１０ＡＮＤ回路
６２０ＯＲ回路
７１０遅延回路
８００回路
８１０回路
８２０回路
９００レベルシフタ
１２００第１のｐ型トランジスタ
１２１０第２のｐ型トランジスタ
１２２０第１のｎ型トランジスタ
１２３０第３のｐ型トランジスタ
１２４０第４のｐ型トランジスタ
１２５０第２のｎ型トランジスタ

Claims

ビット線と、ｍ（ｍは３以上の自然数）本のワード線と、ソース線と、ｍ本の信号線と、第１乃至ｍのメモリセルと、駆動回路と、を有し、
前記第１乃至ｍのメモリセルはそれぞれ、
第１のゲート端子、第１のソース端子、及び第１のドレイン端子を含む第１のトランジスタと、
第２のゲート端子、第２のソース端子、及び第２のドレイン端子を含む第２のトランジスタと、
容量素子と、を有し、
前記第２のトランジスタは酸化物半導体層を有し、
前記第２のトランジスタのチャネルは前記酸化物半導体層に形成され、
前記ソース線は第ｍのメモリセルの前記第１のソース端子と電気的に接続され、
第ｋ（ｋは１以上ｍ以下の自然数）の信号線は、第ｋのメモリセルの前記第２のゲート端子と電気的に接続され、
第ｋのワード線は、前記第ｋのメモリセルの前記容量素子の第１の端子と電気的に接続され、
第ｊ（ｊは３以上ｍ以下の自然数）のメモリセルの前記第２のドレイン端子は、第（ｊ−１）のメモリセルの前記第１のゲート端子と、第（ｊ−１）のメモリセルの前記第２のソース端子と、第（ｊ−１）のメモリセルの前記容量素子の第２の端子と電気的に接続され、
前記第ｍのメモリセルの前記第１のゲート端子と、前記第ｍのメモリセルの前記第２のソース端子と、前記第ｍのメモリセルの前記容量素子の第２の端子とは電気的に接続され、
第ｊのメモリセルの前記第１のドレイン端子は、第（ｊ−１）のメモリセルの前記第１のソース端子と電気的に接続され、
前記駆動回路は、ｍ個の第１の回路と、（ｍ−１）個の第２の回路とを有し、書き込み制御信号と、ｍ個の行アドレス選択信号とが入力され、
前記（ｍ−１）個の第２の回路は入力された信号の少なくとも一つが”１”の場合に”１”を出力し、
第ｊの第１の回路には、前記書き込み制御信号と、第ｊの行アドレス選択信号が入力され、
第（ｊ−２）の第２の回路には、第（ｊ−２）の第１の回路の出力と、第（ｊ−１）の第２の回路の出力が入力され、
第（ｊ−１）の第２の回路の出力は、第（ｊ−１）の信号線に入力され、
第ｍの第１の回路の出力は、第ｍの信号線に入力される半導体装置。
前記駆動回路は、１個の遅延回路を有し、
前記第ｍの第１の回路の出力は、前記遅延回路を介して前記第ｍの信号線に入力される、請求項１に記載の半導体装置。
前記駆動回路は、ｍ個の遅延回路を有し、
前記第（ｊ−１）の第２の回路の出力は、第（ｊ−１）の遅延回路を介して前記第（ｊ−１）の信号線に入力され、
前記第ｍの第１の回路の出力は、第ｍの遅延回路を介して前記第ｍの信号線に入力される、請求項１または請求項２に記載の半導体装置。
前記第１のトランジスタは、
半導体材料を含む基板に設けられたチャネル形成領域と、
前記チャネル形成領域を挟むように設けられた不純物領域と、
前記チャネル形成領域上の第１のゲート絶縁層と、
前記チャネル形成領域と重畳して、前記第１のゲート絶縁層上に設けられた第１のゲート電極と、を有する請求項１乃至請求項３のいずれか一に記載の半導体装置。
前記半導体材料を含む基板は、単結晶半導体基板またはＳＯＩ基板である、請求項４に記載の半導体装置。
前記半導体材料はシリコンである、請求項４または請求項５に記載の半導体装置。
前記第２のトランジスタは、
前記酸化物半導体層と重畳して設けられた第２のゲート電極と、
前記酸化物半導体層と、前記第２のゲート電極との間に設けられた第２のゲート絶縁層と、を有する請求項１乃至請求項６のいずれか一に記載の半導体装置。
前記酸化物半導体層は、Ｉｎ、ＧａおよびＺｎを含んでなる酸化物半導体材料を有する、請求項１乃至請求項７のいずれか一に記載の半導体装置。