JP5745981B2

JP5745981B2 - 半導体チップテスト方法、半導体チップテスト装置

Info

Publication number: JP5745981B2
Application number: JP2011209160A
Authority: JP
Inventors: 卓也浜口; 哲次郎角田; 尚子金沢
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2011-09-26
Filing date: 2011-09-26
Publication date: 2015-07-08
Anticipated expiration: 2031-09-26
Also published as: DE102012216641A1; KR101362246B1; KR20130033303A; US9153502B2; DE102012216641B4; JP2013069991A; US20130080088A1

Description

この発明は、高い信頼性が求められる半導体チップテスト方法及び装置に関する。

半導体ウェハ上の複数の半導体チップをテストする従来の半導体チップテスト装置は、アプリケーション上要求されるスペック範囲に応じて、半導体チップの様々な電気的特性の良否判定を行っている（例えば特許文献１参照）。

特開平８−８６８３３号公報

半導体ウェハ（以下、ウェハとも称する）内に結晶欠陥があったり、半導体の製造プロセス装置の異常があったりすると、ウェハ上の特定の位置で電気的特性が否となりやすい傾向がある。従来の半導体チップテスト装置では、上記特定の位置に微小な欠陥がある場合でも、電気的特性で判別できない場合には良判定してしまうため、実際には欠陥がある半導体チップ（以下、チップとも称する）の出荷を許容してしまうという問題点が生じていた。

本発明は上述の問題点に鑑み、高い信頼性を有する半導体チップテスト方法及び半導体チップテスト装置の提供を目的とする。

本発明の半導体チップテスト方法は、（ａ）所定の関連を有する所定枚数の半導体ウェハ上に形成された各半導体チップについて、ウェハ状態またはチップ状態でその電気的特性を検査し、良否の判定を行う工程と、（ｂ）所定枚数の半導体ウェハ上の半導体チップの判定結果から、判定結果が否である半導体チップの割合を、半導体チップの半導体ウェハ上の位置を示すウェハアドレス毎に不良率として算出する工程と、（ｃ）不良率が閾値以上と算出されたウェハアドレスに係る半導体チップについて、判定結果が良の場合に当該判定結果を否に更新する工程と、（ｇ）チップ状態で検査を行う場合、工程（ａ）の後、各半導体チップをトレイに収納する工程と、を備え、工程（ｇ）は、（ｇ１）半導体チップを判定順にトレイに収納する工程と、（ｇ２）工程（ｇ１）及び工程（ｃ）の後、半導体チップを判定結果別にトレイに再収納する工程と、を備える。

本発明の半導体チップテスト装置は、所定の関連を有する所定枚数の半導体ウェハ上に形成された各半導体チップについて、ウェハ状態またはチップ状態でその電気的特性を検査し、良否の判定を行う判定手段と、所定枚数の半導体ウェハ上の半導体チップの判定結果から、否判定した半導体チップの割合を半導体チップの半導体ウェハ上の位置を示すウェハアドレス毎に不良率として算出する不良率算出手段と、不良率が閾値以上と算出されたウェハアドレスに係る半導体チップについて、判定結果が良の場合に当該判定結果を否に更新する判定更新手段と、を備え、判定手段は、チップ状態で半導体チップの電気的特性を検査する手段であり、判定手段で判定された各半導体チップをトレイに収納するトレイ収納手段をさらに備え、トレイ収納手段は、判定手段で判定された複数の半導体チップを判定順に収納した後、判定更新手段の更新状況に応じ判定結果別に分けて再収納する。

本発明の半導体チップテスト方法は、（ａ）所定の関連を有する所定枚数の半導体ウェハ上に形成された各半導体チップについて、ウェハ状態またはチップ状態でその電気的特性を検査し、良否の判定を行う工程と、（ｂ）所定枚数の半導体ウェハ上の半導体チップの判定結果から、判定結果が否である半導体チップの割合を、半導体チップの半導体ウェハ上の位置を示すウェハアドレス毎に不良率として算出する工程と、（ｃ）不良率が閾値以上と算出されたウェハアドレスに係る半導体チップについて、判定結果が良の場合に当該判定結果を否に更新する工程と、（ｇ）チップ状態で検査を行う場合、工程（ａ）の後、各半導体チップをトレイに収納する工程と、を備え、工程（ｇ）は、（ｇ１）半導体チップを判定順にトレイに収納する工程と、（ｇ２）工程（ｇ１）及び工程（ｃ）の後、半導体チップを判定結果別にトレイに再収納する工程と、を備える。そのため、高い信頼性を持つ半導体チップのみ良判定することが可能である。また、半導体素子の組立て時に信頼性の高い良判定の半導体チップのみ使うことが容易になる。

本発明の半導体チップテスト装置は、所定の関連を有する所定枚数の半導体ウェハ上に形成された各半導体チップについて、ウェハ状態またはチップ状態でその電気的特性を検査し、良否の判定を行う判定手段と、所定枚数の半導体ウェハ上の半導体チップの判定結果から、否判定した半導体チップの割合を半導体チップの半導体ウェハ上の位置を示すウェハアドレス毎に不良率として算出する不良率算出手段と、不良率が閾値以上と算出されたウェハアドレスに係る半導体チップについて、判定結果が良の場合に当該判定結果を否に更新する判定更新手段と、を備え、判定手段は、チップ状態で半導体チップの電気的特性を検査する手段であり、判定手段で判定された各半導体チップをトレイに収納するトレイ収納手段をさらに備え、トレイ収納手段は、判定手段で判定された複数の半導体チップを判定順に収納した後、判定更新手段の更新状況に応じ判定結果別に分けて再収納する。そのため、高い信頼性を持つ半導体チップのみ良判定することが可能である。また、半導体素子の組立て時に信頼性の高い良判定の半導体チップのみ使うことが容易になる。

実施の形態１の半導体チップテスト装置の構成を示すブロック図である。実施の形態１のカセット収納手段によりカセット収納されたウェハを示す図である。実施の形態１の半導体チップテスト装置の構成を動作を考慮して説明する図である。実施の形態１の半導体チップテスト装置の動作を示すフローチャートである。実施の形態１の変形例に係る半導体チップテスト装置の構成を動作を考慮して説明する図である。実施の形態２の半導体チップテスト装置の構成を示すブロック図である。実施の形態２の半導体チップテスト装置の構成を動作を考慮して説明する図である。実施の形態２の半導体チップテスト装置の動作を示すフローチャートである。実施の形態２のプレトレイ、良トレイ、否トレイを示す図である。実施の形態２の変形例に係る半導体チップを示す図である。実施の形態２の変形例に係る半導体チップテスト装置の構成を動作を考慮して説明する図である。

（実施の形態１）
＜構成＞
図１は、実施の形態１に係る半導体チップテスト装置１０の構成を示すブロック図である。半導体チップテスト装置１０は、判定手段１、カセット収納手段２、マーキング手段３、不良率算出手段４、不良率判定手段５、判定更新手段６、アラーム手段７を備えている。

半導体チップテスト装置１０は、同一製造装置で製造されたウェハ、あるいは同一インゴットに属するウェハ等の所定の関連を有するウェハを所定枚数単位でテストする。以下、上記所定枚数単位のウェハをウェハ群と呼ぶ。

判定手段１は、ウェハ上の各チップの電気的特性の良否判定を行う。そして、各チップの判定結果と、当該チップのウェハ上の位置を示すウェハアドレスや各ウェハに固有の番号であるウェハ番号を紐付けた判定データを作成し、不良率算出手段４へ出力する。

カセット収納手段２は、判定手段１での判定を終えた半導体ウェハ群を、図２に示すようにカセットに収納する。

マーキング手段３は、判定手段１や後述の判定更新手段６から判定データを受けて、否判定されたチップに、否判定されたことを示す情報をマーキングする。

不良率算出手段４は、判定手段１から各チップの判定データを受ける。そして、半導体ウェハ群の全チップについての判定データが集まったところで、ウェハアドレス毎に否判定となったチップ数を集計し、否判定の割合を不良率として算出する。

不良率判定手段５は、不良率算出手段４からウェハアドレス毎の不良率を受け、これらが予め定めた閾値以上であるか否かを判定して、判定結果を判定更新手段６およびアラーム手段７に出力する。

判定更新手段６は、不良率判定手段５からウェハ群の全チップの判定データと、ウェハアドレス毎の不良率の判定結果を受ける。そして、閾値以上の不良率を有するウェハアドレスがある場合には、同一半導体ウェハ群の中で当該ウェハアドレスを有するチップの判定結果を参照し、良判定のチップがあれば、判定結果を否に更新する。

アラーム手段７は、不良率判定手段５からウェハアドレス毎の不良率の判定結果を受け、閾値以上の不良率を有するウェハアドレスがある場合には、アラームを装置外部に発信する。例えば、不良率が閾値以上となったウェハアドレスを装置のインタフェースに表示する等の方法を採る。

＜動作＞
図３は、実施の形態１の半導体チップテスト装置１０の構成を動作を考慮して説明する図である。図３において、各点線枠が図１の各ブロックに対応しており、例えば参照符号１を付した点線枠内には、判定手段１が行う処理を示している。

図４は、実施の形態１の半導体チップテスト装置１０の動作を示すフローチャートである。以下、図４に沿って半導体チップテスト装置１０の動作を説明する。

まず、判定手段１が半導体ウェハ上の各半導体チップの電気的特性をテストし、良否判定を行う（ステップＳ１）。各チップの判定データは判定手段１からマーキング手段３に送られ、否判定されたチップには、否判定されたことを示す情報がマーキング手段３によってマーキングされる（ステップＳ２，Ｓ３）。

次に、判定手段１においてウェハ群のチップを全て判定したか否かを判断し（ステップＳ４）、未だであればステップＳ１に戻って残りのチップの判定を行う。判定手段１がウェハ群の全チップの判定を終えると、ウェハ群はカセット収納手段２によりカセットに収納され、不良率算出手段４が不良率を算出する間待機する（ステップＳ５、図２参照）。なお、カセット収納手段２は任意のウェハがカセット内のどの位置に収納されているかを示す収納位置情報を作成している。

不良率算出手段４は判定手段１から、各チップの判定データを受けている。そして、ウェハ群の全チップについての判定データに基づき、ウェハアドレス毎に否判定されたチップ数を集計して不良率を算出する（ステップＳ６）。

次に、不良率判定手段５は、ステップＳ６で算出した不良率が予め定めた閾値以上であるか否かを判断する（ステップＳ７）。各ウェハアドレスの不良率が全て閾値以下であれば、処理を終了する。閾値以上の不良率となったウェハアドレスがあれば、判定更新手段６が不良率判定手段５からウェハアドレス毎の不良率の判定結果を受け、さらに不良率算出手段４からウェハ群の全チップの判定データを受けて、同一ウェハ群の中で不良率が閾値を超えたウェハアドレスを有するチップのうち、判定結果が良であるチップの判定結果を否に更新する（ステップＳ８）。すなわち、当該半導体チップの判定データを書き換える。

ステップＳ８で書き換えられた判定データはマーキング手段３に送られ、マーキング手段３は、判定結果を更新したチップが属するウェハを、カセット収納手段２の収納位置情報を参照して取り出し、当該チップに否判定されたことを示す情報をマーキングする（ステップＳ９）。

特定のウェハアドレスで不良率が高い場合、当該ウェハアドレスをもち良判定されたチップは、電気的特性から検知できない微小な欠陥が発生している可能性が高いと考えられる。そこで、当該ウェハアドレスをもつチップを全て否判定とすることにより、信頼性の高いチップのみを残し、素子の組立てに使用することが出来る。

また、判定更新手段６による判定結果の更新と並行して、アラーム手段７がアラームを発信し、不良率が閾値以上となったウェハアドレスを装置外部に報知する（ステップＳ８）。これにより、半導体チップテスト装置１０のユーザーは、各チップの判定結果を確認することなく、特定のウェハアドレスに異常が多いことを把握することが可能で、製造プロセスへのフィードバックを行うことが出来る。

＜変形例＞
なお、以上の説明では、半導体チップテスト装置１０の各構成要素間で情報の伝達を行っていたが、図５に示すように、これらの情報を一括管理するデータサーバーを設け、各構成要素はデータサーバーとの間で情報の受け渡しを行うことによって動作をすることとしても良い。データサーバーが一括管理する情報としては、判定手段１が出力する判定結果、判定データや、不良率算出手段４が出力するウェハアドレス毎の不良率、不良率判定手段５が出力するウェハアドレス毎の不良率判定結果、マーキング手段３がマーキングしたチップの情報を示すマーキング情報、カセット収納手段２が作成する収納位置情報などがある。これらの情報を関連する情報は紐付けしてデータサーバーで一括管理すれば、データの管理、抽出が容易となる。

＜効果＞
実施の形態１の半導体チップテスト方法は、（ａ）所定の関連を有する所定枚数の半導体ウェハ上に形成された各半導体チップについて、ウェハ状態またはチップ状態でその電気的特性を検査し、良否判定する工程と、（ｂ）前記所定枚数の半導体ウェハ上の半導体チップの判定結果から、判定結果が否である半導体チップの割合を、半導体チップの半導体ウェハ上の位置を示すウェハアドレス毎に不良率として算出する工程と、（ｃ）不良率が閾値以上と算出されたウェハアドレスに係る半導体チップについて、判定結果が良の場合に当該判定結果を否に更新する工程と、を備えるので、高い信頼性を持つ半導体チップのみ良判定することが可能である。

また、実施の形態１の半導体チップテスト方法において、工程（ａ）は、同一製造装置で製造された、又は同一インゴットに属する、半導体ウェハ上に形成された半導体チップの電気的特性を検査し、良否判定する工程である。こうした関係にある半導体ウェハでは、結晶欠陥や製造プロセス装置の異常による欠陥が特定の位置（ウェハアドレス）に現れるため、所定枚数の半導体ウェハにおける不良率が高いウェハアドレスの半導体チップを否判定とすることにより、高い信頼性を持つ半導体チップのみ良判定することが可能である。

また、実施の形態１の半導体チップテスト方法は、（ｄ）いずれかのウェハアドレスの不良率が閾値以上である場合に、アラームを発信する工程をさらに備えるので、本方法のユーザーは、各チップの判定結果を確認することなく、特定のウェハアドレスに異常が多いことを把握し、製造プロセスへのフィードバックを行うことが出来る。

また、実施の形態１の半導体チップテスト方法は、（ｅ）工程（ａ）、（ｃ）で否判定された前記半導体チップに対して、否判定されたことを示す情報をマーキングする工程をさらに備えるので、半導体チップのマーキングを参照して、良判定の半導体チップのみを用いて半導体素子の組立てが可能になる。

また、実施の形態１の半導体チップテスト方法は、（ｆ）ウェハ状態で検査を行う場合、工程（ａ）の後、前記所定枚数の半導体ウェハをカセットに収納する工程をさらに備えるので、ウェハアドレス毎の不良率を算出する等の処理を行う間、半導体ウェハをカセット内で待機させることが可能である。

実施の形態１の半導体チップテスト装置は、所定の関連を有する所定枚数の半導体ウェハ上に形成された各半導体チップについて、ウェハ状態またはチップ状態でその電気的特性を検査し、良否の判定を行う判定手段１と、所定枚数の半導体ウェハ上の半導体チップの判定結果から、否判定した半導体チップの割合をウェハアドレス毎に不良率として算出する不良率算出手段４と、不良率が閾値以上と算出されたウェハアドレスに係る半導体チップについて、判定結果が良の場合に当該判定結果を否に更新する判定更新手段６と、を備えるので、高い信頼性を持つ半導体チップのみ良判定することが可能である。

また、実施の形態１の半導体チップテスト装置において、前記所定の関連とは、同一製造装置で製造された、又は同一インゴットに属することを示す。こうした関係にある半導体ウェハでは、結晶欠陥や製造プロセス装置の異常による欠陥が特定の位置（ウェハアドレス）に現れるため、所定枚数の半導体ウェハにおける不良率が高いウェハアドレスの半導体チップを否判定とすることにより、高い信頼性を持つ半導体チップのみ良判定することが可能である。

また、実施の形態１の半導体チップテスト装置は、いずれかのウェハアドレスの不良率が閾値以上である場合に、装置外部にアラームを発信するアラーム手段７をさらに備えるので、本装置のユーザーは、各チップの判定結果を確認することなく、特定のウェハアドレスに異常が多いことを把握し、製造プロセスへのフィードバックを行うことが出来る。

また、実施の形態１の半導体チップテスト装置は、判定手段１で否判定された半導体チップ、及び判定更新手段６で判定結果を否に更新された半導体チップに対して、否判定されたことを示す情報をマーキングするマーキング手段３をさらに備えるので、本装置のユーザーは、半導体チップのマーキングを参照し、良判定の半導体チップのみを用いて半導体素子の組立てが可能になる。

また、実施の形態１の半導体チップテスト装置において、判定手段１は、ウェハ状態で半導体チップの電気的特性を検査する手段であり、判定手段１で判定された半導体ウェハを所定枚数単位でカセットに収納するカセット収納手段２をさらに備えるので、ウェハアドレス毎の不良率を算出する等の処理を行う間、半導体ウェハをカセット内で待機させることが可能である。

また、実施の形態１の半導体チップテスト装置は、各構成要素が出力する情報を互いに関連付けて一元管理するデータサーバーをさらに備えるので、データの管理、抽出が容易となる。

（実施の形態２）
＜構成＞
図６は、実施の形態２の半導体チップテスト装置１１の構成を示すブロック図である。図６において、実施の形態１と同一又は対応する構成要素には同一の参照符号を付している。

半導体チップテスト装置１１は、実施の形態１の半導体チップテスト装置１０の構成からマーキング手段３とカセット収納手段２を排し、トレイ収納手段８を加えたものである。半導体チップテスト装置１１は、実施の形態１の半導体チップテスト装置１０と同様、同一製造装置で製造された、あるいは同一インゴットに属する所定枚数の半導体ウェハ（半導体ウェハ群）単位で半導体チップのテストを行う装置である。ただし、ダイシング済みの半導体ウェハを用いてチップ状態で電気的特性の検査を行う点が実施の形態１の半導体チップテスト装置１０とは異なる。

判定手段１は、ダイシングされたウェハからチップをピックアップし、チップの電気的特性をテストして良否判定を行う。そして、判定結果をウェハアドレス及びウェハ番号と紐付けした判定データとして、不良率算出手段４へ出力する。

不良率算出手段４、不良率判定手段５、アラーム手段７、判定更新手段６は実施の形態１と同様であるため、説明を省略する。

トレイ収納手段８は、判定手段１での判定を終えた半導体チップをトレイＩＤが付与されたトレイに収納する。

＜動作＞
図７は、実施の形態１の半導体チップテスト装置１０の構成を動作を考慮して説明する図である。図７において、各点線枠が図６の各ブロックに対応しており、例えば参照符号１を付した点線枠は判定手段１が行う処理を示している。

図８は、実施の形態２の半導体チップテスト装置１１の動作を示すフローチャートである。以下、図５に沿って半導体チップテスト装置１１の動作を説明する。

まず、判定手段１がダイシング済みのウェハからチップを取り出し、電気的特性を検査して良否判定を行う（ステップＳ１１）。良否判定されたチップは、トレイ収納手段８によって順次プレトレイ（図９参照）に収納される（ステップＳ１２）。

プレトレイにはトレイＩＤが付されている。任意の半導体チップについて、その判定データ、収納されたトレイのトレイＩＤ、トレイ内のどこに半導体チップが収納されているかを示すロケーション情報は、トレイ収納手段が全て紐付けて収納情報として管理している（ステップＳ１３）。これにより、半導体チップ内に直接書き込まなくても、トレイ内のチップの固有情報を把握することが出来る。

次に、判定手段１がウェハ群のチップを全て判定したか否かを判断し（ステップＳ１４）、未だであればステップＳ１１に戻って残りのチップの判定を行う。ウェハ群のチップを全て判定したら、不良率算出手段４でウェハアドレス毎の不良率を算出する。

不良率算出手段４は判定手段１から随時、チップの判定結果と、これに紐付けられたウェハアドレス、ウェハ番号を受けている。ウェハ群の全てのチップについてのこれらの情報に基づき、ウェハアドレス毎に否判定されたチップ数を集計し、不良率を算出する（ステップＳ１５）。

次に、不良率判定手段５は、ステップＳ１５で算出した不良率が予め定めた閾値以上であるか否かを判断する（ステップＳ１６）。各ウェハアドレスの不良率が全て閾値以下であれば、処理を終了する。閾値以上の不良率となったウェハアドレスがあれば、判定更新手段６が不良率判定手段５からウェハアドレス毎の不良率の判定結果を受け、さらに不良率算出手段４からウェハ群の全半導体チップの判定データを受けて、同一ウェハ群の中で不良率が閾値を超えたウェハアドレスを有する半導体チップのうち、判定結果が良である半導体チップの判定結果を否に更新する（ステップＳ１７）。すなわち、当該チップの判定データを書き換える。

次に、トレイ収納手段８がチップの再収納を行う（ステップＳ１８）。トレイ収納手段８は判定手段１からウェハ群の全チップの判定データを受け、さらに判定更新手段６から更新した判定データを受けており、この両者に基づき収納情報を参照しながら、図９に示すように良判定のチップを良トレイに、否判定のチップを否トレイに収納する。このように判定結果別に半導体チップを収納することによって、半導体素子の組立て時に信頼性の高い良判定の半導体チップのみ使うことが容易になる。

その後、トレイ収納手段８において収納情報を更新する（ステップＳ１９）。

また、判定更新手段６による判定結果の更新と並行して、アラーム手段７がアラームを発信し、不良率が閾値以上となったウェハアドレスを装置外部に報知する（ステップＳ１８）。これにより、半導体チップテスト装置１１のユーザーは、各チップの判定結果を確認することなく、特定のウェハアドレスに異常が多いことを把握することが可能で、製造プロセスへのフィードバックを行うことが出来る。

＜変形例＞
なお、図１０に示すように、各半導体チップに予めウェハアドレスを含むＩＤ情報を半導体チップ上から読み取り可能にして書き込んでおいても良い。そうすれば、トレイ収納手段で収納情報を管理しなくても、各半導体チップのＩＤ情報を読み取ることによって、所望のウェハ番号、ウェハアドレスを有する半導体チップを探索することができるので、トレイの再収納が可能である。

また、ＩＤ情報をＡｌパターンで形成する場合は、半導体チップの表面電極をＡｌで形成するプロセスと同時にＩＤ情報を形成できるので、製造工程を増やすことなくＩＤ情報を形成することが可能である。

また、ＩＤ情報を半導体チップのパッシベーション膜上に形成すれば、読み取りが容易であり、ＩＤ情報を形成することによる電気的特性への影響を少なくすることが可能である。

また、ＩＤ情報を２次元バーコードで形成する場合には、多くの情報を書き込むことが可能なので、ウェハアドレスの他、ロット中のウェハ位置など他のプロセス情報も書き込むことが可能である。

また、以上の説明では、半導体チップテスト装置１１の各構成要素間で情報の伝達を行っていたが、図１１に示すように、これらの情報を一括管理するデータサーバーを設け、各構成要素はデータサーバーとの間で情報の受け渡しを行うことによって動作をすることとしても良い。データサーバーが一括管理する情報としては、判定手段１が出力する判定結果、判定データや、不良率算出手段４が出力するウェハアドレス毎の不良率、不良率判定手段５が出力するウェハアドレス毎の不良率判定結果、トレイ収納手段８における収納情報などがある。これらの情報を関連する情報は紐付けしてデータサーバーで一括管理すれば、データの管理、抽出が容易となる。

＜効果＞
実施の形態２に係る半導体チップテスト方法は、（ｇ）チップ状態で検査を行う場合、工程（ａ）の後、各半導体チップをトレイに収納する工程を備えるので、ウェハアドレス毎の不良率を算出し判定する間、トレイ内で半導体チップを待機させることが出来る。

また、実施の形態２に係る半導体チップテスト方法において、工程（ｇ）は、（ｇ１）半導体チップを良否判定順にトレイ（プレトレイ）に収納する工程と、（ｇ２）工程（ｇ１）及び工程（ｃ）の後、半導体チップを判定結果別にトレイ（良トレイ、否トレイ）に再収納する工程とを備えるので、半導体素子の組立て時に信頼性の高い良判定の半導体チップのみ使うことが容易になる。

また、実施の形態２に係る半導体チップテスト方法において、工程（ｇ）は、トレイＩＤが付与されたトレイ（プレトレイ、良トレイ、否トレイ）に半導体チップを収納する工程であるので、任意の半導体チップについて、その判定データ、収納されたトレイのトレイＩＤ、ロケーション情報を全て紐付けて収納情報として管理することにより、半導体チップ内に直接書き込まなくても、トレイ内のチップの固有情報を把握することが出来る。

また、実施の形態２に係る半導体チップテスト方法は、（ｉ）工程（ａ）の前に、ウェハアドレスを含むＩＤ情報を、半導体チップ上から認識可能にして各半導体チップに書き込む工程をさらに備えるので、トレイ収納手段で収納情報を管理しなくても、各半導体チップのＩＤ情報を読み取ることによって、所望のウェハ番号、ウェハアドレスを有する半導体チップを探索することができるので、トレイの再収納が可能になる。

また、実施の形態２に係る半導体チップテスト方法において、工程（ｉ）でＩＤ情報をＡｌパターンで形成すれば、半導体チップの表面電極をＡｌで形成するプロセスと同時にＩＤ情報を形成できるので、製造工程を増やすことなくＩＤ情報を形成することが可能である。

また、実施の形態２に係る半導体チップテスト方法において、工程（ｉ）で半導体チップのパッシベーション膜上にＩＤ情報を書き込めば、読み取りが容易であり、ＩＤ情報を形成することによる電気的特性への影響を少なくすることが可能になる。

また、実施の形態２に係る半導体チップテスト方法において、工程（ｉ）でＩＤ情報を２次元バーコードで形成すれば、多くの情報を書き込むことが可能なので、ウェハアドレスの他、ロット中のウェハ位置など他のプロセス情報も書き込むことが可能である。

実施の形態２に係る半導体チップテスト装置において、判定手段１は、チップ状態で半導体チップの電気的特性を検査する手段であり、判定手段１で判定された各半導体チップをトレイに収納するトレイ収納手段８をさらに備えるので、不良率算出手段４がウェハアドレス毎の不良率を算出し判定する間、トレイ内で半導体チップを待機させることが出来る。

また、実施の形態２に係る半導体チップテスト装置において、トレイ収納手段８は、判定手段１で判定された複数の半導体チップを、判定更新手段６の更新状況に応じ判定結果別に分けて収納するので、半導体素子の組立て時に信頼性の高い良判定の半導体チップのみ使うことが容易になる。

また、実施の形態２に係る半導体チップテスト装置において、トレイ収納手段８は、トレイＩＤを有するトレイに半導体チップを収納するので、任意の半導体チップについて、その判定データ、収納されたトレイのトレイＩＤ、ロケーション情報を全て紐付けて収納情報として管理することにより、半導体チップ内に直接書き込まなくても、トレイ内のチップの固有情報を把握することが出来る。

また、実施の形態２に係る半導体チップテスト装置において、半導体チップ上から認識可能にしてウェハアドレスを含むＩＤ情報が書き込まれた半導体チップを用いれば、トレイ収納手段で収納情報を管理しなくても、各半導体チップのＩＤ情報を読み取ることによって、所望のウェハ番号、ウェハアドレスを有する半導体チップを探索することができるので、トレイの再収納が可能になる。

また、実施の形態２に係る半導体チップテスト装置において、半導体チップのパッシベーション膜上にＩＤ情報が形成された半導体チップを用いれば、ＩＤ情報の読み取りが容易で、かつＩＤ情報が形成されたことによる電気的特性への影響を少なくすることが可能になる。

また、実施の形態２に係る半導体チップテスト装置において、２次元バーコードで形成されたＩＤ情報を書き込んだ半導体チップを用いれば、ウェハアドレスの他、ロット中のウェハ位置など多くのプロセス情報をＩＤ情報として書き込むことが可能である。

１判定手段、２カセット収納手段、３マーキング手段、４不良率算出手段、５不良率判定手段、６アラーム手段、７判定更新手段、８トレイ収納手段、１０，１１半導体チップテスト装置。

Claims

（ａ）所定の関連を有する所定枚数の半導体ウェハ上に形成された各半導体チップについて、ウェハ状態またはチップ状態でその電気的特性を検査し、良否の判定を行う工程と、
（ｂ）前記所定枚数の半導体ウェハ上の前記半導体チップの前記判定結果から、前記判定結果が否である前記半導体チップの割合を、前記半導体チップの前記半導体ウェハ上の位置を示すウェハアドレス毎に不良率として算出する工程と、
（ｃ）前記不良率が閾値以上と算出された前記ウェハアドレスに係る前記半導体チップについて、前記判定結果が良の場合に当該判定結果を否に更新する工程と、
（ｇ）チップ状態で検査を行う場合、前記工程（ａ）の後、各前記半導体チップをトレイに収納する工程と、
を備え、
前記工程（ｇ）は、
（ｇ１）前記半導体チップを前記判定順に前記トレイに収納する工程と、
（ｇ２）前記工程（ｇ１）及び前記工程（ｃ）の後、前記半導体チップを前記判定結果別に前記トレイに再収納する工程と、
を備える、
半導体チップテスト方法。
前記工程（ａ）は、同一製造装置で製造された、又は同一インゴットに属する、前記半導体ウェハ上に形成された前記半導体チップの電気的特性を検査し、良否判定する工程である、
請求項１に記載の半導体チップテスト方法。
（ｄ）いずれかの前記ウェハアドレスの前記不良率が前記閾値以上である場合に、アラームを発信する工程
をさらに備える、
請求項１又は２に記載の半導体チップテスト方法。
（ｅ）前記工程（ａ）、（ｃ）で否判定された前記半導体チップに対して、否判定されたことを示す情報をマーキングする工程
をさらに備える、
請求項１〜３のいずれかに記載の半導体チップテスト方法。
（ｆ）ウェハ状態で検査を行う場合、前記工程（ａ）の後、前記所定枚数の前記半導体ウェハをカセットに収納する工程
をさらに備える、
請求項１〜４のいずれかに記載の半導体チップテスト方法。
前記工程（ｇ）は、トレイＩＤが付与された前記トレイに前記半導体チップを収納する工程である、
請求項１〜５のいずれかに記載の半導体チップテスト方法。
（ｉ）前記工程（ａ）の前に、前記ウェハアドレスを含むＩＤ情報を、前記半導体チップ上から認識可能にして各前記半導体チップに書き込む工程
をさらに備える、
請求項１〜６のいずれかに記載の半導体チップテスト方法。
前記工程（ｉ）は、前記ＩＤ情報をＡｌパターンで形成する、
請求項７に記載の半導体チップテスト方法。
前記工程（ｉ）は、前記半導体チップのパッシベーション膜上に前記ＩＤ情報を書き込む工程である、
請求項７に記載の半導体チップテスト方法。
前記工程（ｉ）は、前記ＩＤ情報を２次元バーコードで形成する工程である、
請求項７に記載の半導体チップテスト方法。
所定の関連を有する所定枚数の半導体ウェハ上に形成された各半導体チップについて、ウェハ状態またはチップ状態でその電気的特性を検査し、良否の判定を行う判定手段と、
所定枚数の前記半導体ウェハ上の前記半導体チップの前記判定結果から、否判定した前記半導体チップの割合を前記半導体チップの前記半導体ウェハ上の位置を示すウェハアドレス毎に不良率として算出する不良率算出手段と、
前記不良率が閾値以上と算出された前記ウェハアドレスに係る前記半導体チップについて、前記判定結果が良の場合に当該判定結果を否に更新する判定更新手段と、
を備え、
前記判定手段は、チップ状態で前記半導体チップの電気的特性を検査する手段であり、
前記判定手段で判定された各前記半導体チップをトレイに収納するトレイ収納手段をさらに備え、
前記トレイ収納手段は、前記判定手段で判定された複数の前記半導体チップを判定順に収納した後、前記判定更新手段の更新状況に応じ前記判定結果別に分けて再収納する、
半導体チップテスト装置。
前記所定の関連とは、同一製造装置で製造された、又は同一インゴットに属することを示す、
請求項１１に記載の半導体チップテスト装置。
いずれかの前記ウェハアドレスの前記不良率が前記閾値以上である場合に、装置外部にアラームを発信するアラーム手段をさらに備える、
請求項１１又は１２に記載の半導体チップテスト装置。
前記判定手段で否判定された前記半導体チップ、及び前記判定更新手段で前記判定結果を否に更新された前記半導体チップに対して、否判定されたことを示す情報をマーキングするマーキング手段をさらに備える、
請求項１１〜１３のいずれかに記載の半導体チップテスト装置。
前記判定手段は、ウェハ状態で前記半導体チップの電気的特性を検査する手段であり、
前記判定手段で判定された前記半導体ウェハを前記所定枚数単位でカセットに収納するカセット収納手段をさらに備える、
請求項１１〜１４のいずれかに記載の半導体チップテスト装置。
前記トレイ収納手段は、トレイＩＤを有するトレイに前記半導体チップを収納する、
請求項１１に記載の半導体チップテスト装置。
前記半導体チップには、当該半導体チップ上から認識可能にして前記ウェハアドレスを含むＩＤ情報が書き込まれた、
請求項１１〜１６のいずれかに記載の半導体チップテスト装置。
前記ＩＤ情報は前記半導体チップのパッシベーション膜上に形成された、
請求項１７に記載の半導体チップテスト装置。
前記ＩＤ情報は２次元バーコードで形成された、
請求項１７又は１８に記載の半導体チップテスト装置。
請求項１１〜１９のいずれかに記載の半導体チップテスト装置の各構成要素が出力する情報を互いに関連付けて一元管理するデータサーバーをさらに備える、
請求項１１〜１９のいずれかに記載の半導体チップテスト装置。