JP5754209B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造方法に関し、特に半導体基板の一方の面から他方の面に貫通する貫通電極を備えた貫通電極基板を用いた半導体装置の製造方法に関する。

近年、電子機器の高密度化、小型化が進み、ＬＳＩチップが半導体パッケージと同程度まで縮小化しており、パッケージ内におけるチップの２次元配置による高密度化は限界に達しつつある。そこで、パッケージ内におけるチップの実装密度を上げるため、ＬＳＩチップを３次元に積層する必要がある。また、ＬＳＩチップを積層した半導体パッケージ全体を高速動作させるために積層回路間の距離を近づける必要がある。

そこで、上記のような要求に応えるため、ＬＳＩチップ間のインターポーザとして基板の表面と裏面とを導通する導通部を備えた貫通電極基板が提案されている。このような貫通電極基板では、孔内部に導電材を充填することで貫通電極が形成されている。

貫通電極基板は、半導体基板にＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）、Ｄｅｅｐ−ＲＩＥ（以下、ＤＲＩＥ）、光エッチング、ウェットエッチング、レーザー加工、サンドブラスト、ドリル等の方法により開口部（貫通孔の場合もある）を形成し、開口部の側壁に絶縁層やバリア層を形成した後、絶縁層やバリア層を介して開口部内に導電材を充填し、半導体基板の表裏導通をとることにより得られる。

上述したような方法により形成された開口部の側壁には、意図しない凹凸構造が形成されることがある。例えば、ＤＲＩＥにより開口部を形成した場合、スキャロップがこの意図しない凹凸構造に相当する。このような開口部の側壁に対して、成膜する場合には成膜付き回り性の優れるＣＶＤ法を用いるのが一般的である。しかし、ＣＶＤ法のように熱プロセスを伴う方法は、予め素子の形成された半導体基板では素子が成膜時の熱の影響を受けるために採用できない。このため、蒸着法やスパッタ法等を用いて絶縁層を形成することがある。また、絶縁層を形成した開口部内に、バリア層及びシード層のメタル層の形成を行う工程においても、スパッタ法等を用いることがある。

しかしながら、高密度実装にあわせて開口径の更なる微細化、それによる高アスペクト化が進み、従来の蒸着法やスパッタ法等の成膜法で開口部の側壁全体に成膜することが困難になってきている。例えば、スパッタ法を用いて開口部の側壁に絶縁層やメタル層を成膜する場合、直進性の高いスパッタ粒子は、開口部の側壁に形成された凹凸構造の内部にまで十分に回り込むことができず、成膜されない箇所が生じることがある。このように開口部の内壁に絶縁層やバリア層が成膜されない箇所があると、絶縁性やバリア性の点で不良となる。また、開口部の内壁にシード層が成膜されない箇所があると、電解メッキ時にボイド発生や断線を招くこととなる。その結果、貫通電極の信頼性が低下するといった問題が生じてくる。

開口部内のシード層の成膜不良によりボイド発生を抑制するものとして、例えば、特許文献１には、底部近傍にノッチが存在する貫通孔にＣＶＤ法で絶縁層を被覆した後、スパッタ法によりメタル層を形成し、メタル層のスパッタ成膜中に基板バイアス（負電圧）を印加して、アルゴンやクリプトン等の希ガスのプロセスガスイオンを貫通孔内部へ引き込み、貫通孔底部に積層したメタル層をスパッタエッチングし、あるいは、貫通孔底部にメタル層を積層すると同時にそのメタル層をスパッタエッチングし、そのスパッタエッチングしたメタル材料を飛散させ、ノッチ部分にメタル層を充填することが提案されている。

特開２００９−２５９８７６号公報

しかしながら、特許文献１に開示された貫通電極の製造方法は、貫通孔底部にあるメタル層を用いて、貫通孔底部近傍の限られた範囲であるノッチに対してメタル層を付着させようとするものであるから、スパッタ粒子の指向性を高めて貫通孔底部へスパッタリングガスを引き込んだり、分子量が大きいガスを用いる。そのため、基板表面へダメージを与えてしまう虞がある。また、貫通孔側壁に凹凸構造が存在し、凹凸構造に成膜されてない部分があっても、当該部分にメタル層等を成膜することはできない。

本発明はこのような課題に鑑み、予め素子の形成された半導体基板に貫通電極を形成する際に、貫通孔又は貫通孔となる開口部の側壁全体に複数の凹凸構造が存在する場合でも、貫通孔又は貫通孔となる開口部の側壁全体に均一に成膜することができる半導体装置の製造方法を提供することを目的とする。

本発明の一実施形態に係る半導体装置の製造方法は、底壁及び複数の凹部を有する側壁により構成された開口部を素子が形成された半導体基板に形成し、前記開口部側から蒸着又はスパッタリングを行い、前記底壁及び前記側壁の各凹部の前記底壁側に成膜部材を堆積させ、前記半導体基板に０Ｖの電圧を印加しつつスパッタリングを行うことにより前記成膜部材を前記側壁の各凹部の前記開口部側に堆積させることを特徴とする。本発明の一実施形態に係る半導体装置の製造方法によれば、開口部の側壁全体に複数の凹凸形状が形成される場合にも、開口部の側壁全体に均一に成膜することができる。

前記複数の凹部は、エッチングによる前記半導体基板への溝の形成と、前記溝の内部への保護膜形成とを繰り返し行うことにより形成されてもよい。

前記開口部に対向して前記成膜部材を含むターゲットを配置し、前記ターゲットに所定の電圧を印加しつつスパッタリングを行うことにより、前記底壁及び前記側壁の各凹部の前記底壁側に前記成膜部材を堆積させてもよい。

前記成膜部材は絶縁部材であり、前記成膜部材を介して前記開口部内に導電部材を形成し、前記開口部が形成されている側と反対側の前記半導体基板の面から前記半導体基板を薄化して、前記半導体基板の表裏を導通する貫通電極を形成してもよい。

また、本発明の一実施形態に係る半導体装置の製造方法は、半導体基板の第１面と第２面を貫通し、側壁に複数の凹部を有する貫通孔を素子が形成された半導体基板に形成し、前記第１面側から蒸着又はスパッタリングを行い、前記側壁の各凹部の前記第２面側に第１成膜部材を堆積させ、前記半導体基板の第２面に直接又は離間して第２成膜部材を配置し、前記半導体基板に所定の電圧を印加しつつスパッタリングを行うことにより、前記第１成膜部材及び前記第２成膜部材を前記側壁の各凹部の前記第１面側に堆積させることを特徴とする。本発明の一実施形態に係る半導体装置の製造方法によれば、開口部の側壁全体に複数の凹凸形状が形成される場合にも、開口部の側壁全体に均一に成膜することができる。

前記複数の凹部は、エッチングによる前記半導体基板への溝の形成と、前記溝の内部への保護膜形成とを繰り返し行うことにより形成されてもよい。

前記貫通孔に対向して前記第１成膜部材を含むターゲットを配置し、前記ターゲットに所定の電圧を印加しつつスパッタリングを行うことにより、前記底壁及び前記側壁の各凹部の前記第２面側に前記第１成膜部材を堆積させてもよい。

前記第１成膜部材及び前記第２成膜部材は絶縁部材であり、前記第１成膜部材及び前記第２成膜部材を介して前記貫通孔の内部に導電部材を形成して貫通電極を形成してもよい。

本発明によれば、予め素子の形成された半導体基板に貫通電極を形成する際に、貫通孔又は貫通孔となる開口部の側壁全体に複数の凹凸形状が形成される場合にも、貫通孔又は貫通孔となる開口部の側壁全体に均一に成膜することができる半導体装置の製造方法を提供することができる。

本発明の第１の実施形態に係る半導体装置の製造方法において貫通電極基板を製造する工程を示す図であり、（ａ）は半導体基板に形成された開口部を示す断面図であり、（ｂ）は第１の成膜工程を示す図であり、（ｃ）は第２の成膜工程を示す図であり、（ｄ）は開口部に形成された薄膜を示す断面図である。 図１に示した貫通電極基板を製造する工程を一部拡大して示す図であり、（ａ）は、図１（ｃ）に示すＸ部分の拡大図であり、（ｂ）は、図１（ｄ）に示すＹ部分の拡大図である。 本発明の第１の実施形態に係る半導体装置の製造方法において貫通電極基板を製造する工程に用いる装置を説明するための図である。 半導体基板に形成された開口部の断面の一例を示すＳＥＭ写真である。 図４に示すＡ領域の第１の成膜工程を行った後のＳＥＭ写真である。 図４に示すＡ領域の第２の成膜工程を行った後のＳＥＭ写真である。 図４に示すＢ領域の第１の成膜工程を行った後のＳＥＭ写真である。 図４に示すＢ領域の第２の成膜工程を行った後のＳＥＭ写真である。 図４に示すＣ領域の第１の成膜工程を行った後のＳＥＭ写真である。 図４に示すＣ領域の第２の成膜工程を行った後のＳＥＭ写真である。 図４に示すＤ領域の第１の成膜工程を行った後のＳＥＭ写真である。 図４に示すＤ領域の第２の成膜工程を行った後のＳＥＭ写真である。 図４に示すＥ領域の第１の成膜工程を行った後のＳＥＭ写真である。 図４に示すＥ領域の第２の成膜工程を行った後のＳＥＭ写真である。 図４に示すシリコン基板の表面、図４に示すＡ〜Ｄ領域におけるスキャロップの上部、及び図４に示すＥ領域において、第１の成膜工程後と第２の成膜工程後とで、絶縁膜の膜厚の比較を示す図である。 本発明の第１の実施形態に係る半導体装置の製造方法において貫通電極基板を製造する工程を示す図であり、（ａ）はシード層の形成工程を示す図であり、（ｂ）は導通部の形成工程を示す図であり、（ｃ）は貫通電極基板を示す断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法において貫通電極基板を製造する工程を示す図であり、（ａ）は半導体基板に形成された貫通孔を示す断面図であり、（ｂ）は第１の成膜工程により形成された絶縁膜を示す断面図であり、（ｃ）は第２の成膜工程を示す図であり、（ｄ）は貫通孔に形成された薄膜を示す断面図であり、（ｅ）は（ｄ）に示した半導体基板から不要な部分を取り除いた後の断面図である。 半導体基板に開口部を形成する工程の一例を示す図であり、（ａ）は半導体基板にエッチングマスクを配置した断面図であり、（ｂ）はトレンチの形成工程を示す図であり、（ｃ）は保護膜の形成工程を示す図であり、（ｄ）はトレンチの形成工程を示す図であり、（ｅ）は完成した開口部を示す断面図である。 半導体基板に形成された開口部の側壁に形成された凹部の例を示す図であり、（ａ）は、開口部の側壁に形成された凹部の一例を示す断面図であり、（ｂ）は、開口部の側壁に形成された凹部の一例を示す断面図である。

（第１の実施形態）
以下、図面を参照して、本発明の第１の実施形態に係る半導体装置の製造方法について詳細に説明する。

第１の実施形態に係る半導体装置の製造方法は、貫通電極基板を用いた半導体装置の製造方法である。以下では、、図１、図２、図３、及び図１８を参照し、本実施形態に係る半導体装置の製造方法について説明する。なお、半導体装置とは、半導体特性を利用して機能し得る装置全般を指し、半導体集積回路、電子機器は半導体装置の範囲に含むものとする。

＜貫通電極基板の製造方法＞
図１は、本発明の第１の実施形態に係る半導体装置の製造方法において貫通電極基板を製造する工程を示す図であり、（ａ）は半導体基板に形成された開口部を示す断面図であり、（ｂ）は第１の成膜工程を示す図であり、（ｃ）は第２の成膜工程を示す図であり、（ｄ）は開口部に形成された薄膜を示す断面図である。図２は、図１に示した貫通電極基板を製造する工程を一部拡大して示す図であり、（ａ）は、図１（ｃ）に示すＸ部分の拡大図であり、（ｂ）は、図１（ｄ）に示すＹ部分の拡大図である。図３は、本発明の第１の実施形態に係る半導体装置の製造方法において貫通電極基板を製造する装置を説明するための図である。図１８は、半導体基板に開口部を形成する工程の一例を示す図であり、（ａ）は半導体基板にエッチングマスクを配置した断面図であり、（ｂ）はトレンチの形成工程を示す図であり、（ｃ）は保護膜の形成工程を示す図であり、（ｄ）はトレンチの形成工程を示す図であり、（ｅ）は完成した開口部を示す断面図である。

（１）半導体基板の準備
本実施形態においては、半導体基板としてシリコン基板１０１を準備する。シリコン基板１０１の厚さに制限はないが、取り扱い性を考慮すると５０μｍ〜７００μｍの範囲のものを用いるのが好ましい。シリコン基板１０１には予め素子（図示せず）が形成されている。なお、シリコン基板１０１に形成される素子（図示せず）は公知の方法により配置される。形成される素子は抵抗、コイル、キャパシタ等の受動素子、メモリ、ＩＣ等の能動素子、発光素子、受光素子、センサ素子、スイッチング素子などが挙げられる。素子は、シリコン基板１０１の片側又は両側或いはシリコン基板１０１の内部に配置されている。

（２）開口部１１１の形成
図１８を参照して、図１（ａ）に図示した開口部１１１をシリコン基板１０１に形成する工程を説明する。開口部１１１は、シリコン基板１０１の一方の面と他方の面とを貫通しない溝として形成されている。開口部１１１の開口径に制限はないが、加工性、微細化への対応を考慮すると１０μｍ〜２００μｍであることが好ましい。開口部１１１は、その内部に導電材を配置することによりシリコン基板１０１の一方の面と他方の面を導通する貫通電極が形成される部分である。図１８は、ＤＲＩＥにより、具体的にはボッシュプロセスにより開口部１１１を形成する工程を示している。

図１８（ａ）に図示したように、エッチングマスク１０６をシリコン基板１０１に配置する。エッチングマスク１０６をパターニングした後、図１８（ｂ）に図示したように、エッチングマスク１０６から露出したシリコン基板１０１に対して、エッチングガスとして例えば、ＳＦ_６（六フッ化硫黄）を用いてシリコン基板１０１をエッチングしてトレンチ（溝）１１１ｔを形成する。ＳＦ_６は等方性エッチングガスであるから、シリコン基板１０１の厚さ方向（縦方向ともよぶ）にエッチングが進むとともに、シリコン基板１０１の面方向（横方向ともよぶ）にもエッチングが進む。その後、図１８（ｃ）に図示したように、Ｃ_４Ｆ_８（パーフルオロシクロブタン）を用いてエッチング面に保護膜（フルオロカーボン膜）１０７を形成する。次いで、図１８（ｄ）に図示したように、保護膜１０７の形成されたエッチング底面を、ＳＦ_６（六フッ化硫黄）を用いてエッチングすることにより、保護膜１０７を除去してさらにトレンチ１１１ｔを形成する。このように、ボッシュプロセスでは、図１８（ｂ）又は（ｄ）に示したエッチングによりトレンチ１１１ｔを形成する工程と、図１８（ｃ）に示すエッチング面に保護膜１０７を形成する工程とを交互に繰り返す。これにより、図１８（ｅ）に図示したような開口部１１１を形成することができる。なお、エッチング工程と保護膜形成工程は各々重複しないよう設定されてもよいし、一部が重複するように設定されていてもよい。

図１８（ｅ）に図示したように、ボッシュプロセスでは、開口部１１１の側壁に複数の凹部が生じ、エッチングマスク１０６の境界である開口部１１１の開口側の径よりも横方向に広がったスキャロップと呼ばれる凹凸構造（以下、スキャロップ１１１ｓという）が連続して形成される。スキャロップ１１１ｓは開口部１１１の深さ方向に連続して形成され、開口部１１１の側壁に複数の凹部が形成される。スキャロップ１１１ｓは、エッチングと保護膜形成の強度関係や時間比などによりその形状が変化するが、通常、横方向の深さＰ−Ｖ値が０．１μｍ〜０．５μｍ程度であり、縦方向のスキャロップ幅が０．１μｍ〜２．０μｍ程度の大きさを有する。以下では、図１８（ｅ）に一例として図示したスキャロップ１１１ｓの形成された開口部１１１に貫通電極を形成する方法について説明するが、開口部１１１の側壁に形成される複数の凹部は、ボッシュプロセスにより形成されるスキャロップ１１１ｓに限らず、他の方法により開口部１１１の側壁に連続的または局所的に形成される凹部であってもよい。複数の凹部の例を図１９を用いて説明する。図１９は、開口部１１１の側壁に形成される複数の凹部の一例を示す断面図である。図１９（ａ）は、ＤＲＩＥにより側壁にえぐれのような凹部１１１ｕが形成されている例を示す。図１９（ｂ）は、サンドブラスト、ドリル加工等により生じた側壁表面の荒れにより凹部１１１ｖが形成されている例を示す。このように、複数の凹部は、図１８に図示したスキャロップ１１１ｓのような形状に限らず、図１９に図示した凹部１１１ｕ、１１１ｖのような形状であってもよい。

また、図１８（ｂ）〜（ｅ）ではスキャロップ１１１ｓのスキャロップ幅が全て一定として図示しているが、観察する側壁の位置により、その幅が異なる場合がある。例えば、エッチング条件を同一として実行した場合には、開口部側のスキャロップ幅及びＰ−Ｖ値の方が、底壁側のそれらよりも大きくなる傾向にある。このようなスキャロップ１１１ｓにより構成される側壁の凹凸構造は、開口部１１１内部に絶縁層やメタル層を形成する際に成膜できない部分を作り出し、後述する工程により形成される貫通電極の絶縁不良、バリア不良、導通不良などの諸々の原因となることがある。開口部側のスキャロップのＰ−Ｖ値が底壁側に比べて大きい場合、Ｐ−Ｖ値の高い箇所に均一に成膜することは困難となる。このため、スキャロップ１１１ｓを隙間なく覆い、開口部１１１の側壁面全体に均一に成膜する方法が求められる。

以下、図１〜図３を参照し、図１８（ｅ）に図示したスキャロップ１１１ｓの形成された開口部１１１の側壁に絶縁膜１０２を成膜する方法について説明する。絶縁膜１０２は、単層として形成してもよく、２層以上の積層構造として形成してもよい。以下では、絶縁膜１０２を成膜する場合について説明するが、成膜するものがバリア膜、シード膜であってもよい。なお、図１８（ｅ）に示した保護膜１０７は、開口部１１１を完成させた後に除去してもよい。また、図示していないが、開口部１１１を完成させた後、開口部１１１を形成した面とは反対側の面から研磨、エッチング等の方法でシリコン基板１０１を後退（薄化）させて孔を貫通させ、貫通孔を形成してもよい。本実施形態では、保護膜１０７を除去した後の開口部１１１に貫通電極を形成する方法について以下に述べる。

（３）絶縁膜１０２の形成
図１（ａ）に図示したように、開口部１１１の側壁には、上述した図１８に示す工程により、複数の凹部からなるスキャロップ１１１ｓが形成される。以下、スキャロップ１１１ｓの各凹部のうち、開口部１１１の開口側（図１に示すシリコン基板１０１の上面側）の部分をスキャロップ１１１ｓの上部１１１ｂといい、開口部１１１の底壁側（図１に示すシリコン基板１０１の下面側）の部分をスキャロップ１１１ｓの下部１１１ａという。図１（ａ）に示した開口部１１１の側壁及び底壁を含む内壁並びにシリコン基板１０１の上面に、絶縁膜１０２を形成する。絶縁膜１０２は、例えば、二酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、炭化シリコン（ＳｉＣ）等の絶縁層から構成されるものであってもよい。このような絶縁膜１０２は、スパッタ法や真空蒸着法等を用いて形成される。スパッタ法等を用いることにより、予めシリコン基板１０１に素子等が形成されている場合にも、熱プロセスを伴わないため、熱による素子への影響を与えないようにすることができる。

（３−１）第１の成膜工程
図１（ｂ）は、第１の成膜工程を示す図であり、図１（ｂ）に図示したように、開口部１１１の側壁、開口部１１１の底壁、及びシリコン基板１０１の上面に絶縁膜１０２を形成する。本実施形態として、以下では、図３に図示するスパッタ装置２００を用いてスパッタリングを行う工程を説明する。

図３に図示したように、スパッタ装置２００は、チャンバー２０１、ターゲット２０２、試料台２０３、電源２０４、ガス導入装置２０５、排気装置２０６、及び制御装置２０７を含む。スパッタ装置２００のチャンバー２０１内には、試料台２０３の上に、開口部１１１が上を向いて位置するようにシリコン基板１０１が配置され、シリコン基板１０１の開口部１１１と対向する位置に成膜材料であるターゲット２０２が配置される。本実施形態において、ターゲット２０２は絶縁部材からなる。チャンバー２０１内を真空にしてガス導入装置２０５から、例えばＡｒ（アルゴン）ガスを導入し、電源２０４を制御装置２０７により制御し、チャンバー２０１とターゲット２０２に高周波（ＲＦ）電圧をかけると、ターゲット２０２に負のバイアス電圧が生じ、Ａｒイオンがターゲット２０２に衝突し、ターゲット２０２に衝突したＡｒイオンは、ターゲット２０２の粒子をはじき飛ばし、はじき飛ばされた絶縁部材の粒子がシリコン基板１０１の上面及び開口部１１１の内壁に衝突、付着し、絶縁膜１０２が形成される。

ここで、第１の成膜工程におけるスパッタ装置２００のスパッタリング条件としては、以下のような条件で行ってもよい。例えば、ターゲット２０２とシリコン基板１０１との距離を１００ｍｍとし、圧力を０．３Ｐａ、ＲＦパワーを２０００Ｗ、基板バイアス負電圧を０Ｖ、Ａｒ流量を２０〜２５ｓｃｃｍとしてスパッタを行う。

第１の成膜工程によると、図１（ｂ）に図示したように、スキャロップ１１１ｓの下部１１１ａ（各凹部の底壁側の部分）と開口部１１１の底壁には絶縁膜１０２（１０２ａ、１０２ｃ）が堆積されることがわかる。しかしながら、図１（ｂ）に図示したスキャロップ１１１ｓの上部１１１ｂ（各凹部の開口部１１１側の部分）には、ほとんど絶縁膜１０２が堆積されないことがわかる。これは、開口部１１１の上部に配置されたターゲット２０２から飛散するスパッタ粒子が直進性を有していることや、スキャロップ１１１ｓの形状が庇のように働くため、スキャロップ１１１ｓの上部１１１ｂにまで到達しないと考えられる。

なお、第１の成膜工程として、スパッタ法を用いることを説明したが、真空蒸着法を用いてもよい。真空蒸着法による場合も、スキャロップ１１１ｓの下部１１１ａと開口部１１１の底壁には絶縁膜１０２（１０２ａ、１０２ｃ）が堆積されるが、スキャロップ１１１ｓの上部１１１ｂには、絶縁膜１０２が堆積されず、図１（ｂ）に図示したような絶縁膜１０２が形成される。

次にスキャロップ１１１ｓの上部１１１ｂに絶縁膜１０２を成膜するための第２の成膜工程について以下に述べる。

（３−２）第２の成膜工程
図１（ｃ）は、第２の成膜工程を示す図であり、図１（ｄ）は第２の成膜工程後の開口部１１１に形成された絶縁膜１０２を示す図である。また、図２（ａ）は、図１（ｃ）に示すＸ部分の拡大図であり、図２（ｂ）は、図１（ｄ）に示すＹ部分の拡大図である。

まず、図１（ｂ）に図示した第１の成膜工程後のシリコン基板１０１を、図３に図示したチャンバー２０１内の試料台２０３の上に配置する。チャンバー２０１内を真空にしてガス導入装置２０５から、例えばＡｒ（アルゴン）ガスを導入し、電源２０４を制御装置２０７により制御し、チャンバー２０１と試料台２０３に高周波電圧をかけると、シリコン基板１０１やスキャロップ１１１ｓの下部１１１ａ及び開口部１１１の底壁に堆積された絶縁膜１０２（１０２ａ、１０２ｃ）に負のバイアス電圧が生じる。これにより、Ａｒイオンはスキャロップ１１１ｓの下部１１１ａ及び開口部１１１の底壁に堆積された絶縁膜１０２（１０２ａ、１０２ｃ）に引き寄せられて衝突し、絶縁膜１０２ａ、１０２ｃの粒子をはじき飛ばし、はじき飛ばされた絶縁膜１０２ａ、１０２ｃの粒子が、開口部１１１の内壁に衝突、付着し、スキャロップ１１１ｓの上部１１１ｂにおいても、図２（ｄ）に図示したように絶縁膜１０２ｂが形成される。

ここで、第２の成膜工程では、Ａｒイオンの指向性を高めすぎないことにより、絶縁膜１０２ａをスパッタエッチングしてスキャロップ１１１ｓの上部１１１ｂに効果的に成膜を施すことができる。第２の成膜工程におけるスパッタ装置２００のスパッタリング条件として、例えば、圧力を０．１６Ｐａ、ＲＦパワーを３００Ｗ、Ａｒ流量を１０ｓｃｃｍ、基板バイアス負電圧を０Ｖとして、スパッタを行ってもよい。なお、以下に表１として、本発明の第一の実施形態に係る第１の成膜工程及び第２の成膜工程のスパッタリング条件の一例についてまとめた表を示す。

上述した条件によれば、例えばロングスロー法を用いたスパッタ装置において圧力を０．１Ｐａ程度としてスパッタリングを行うことと比較して、圧力を高めることにより指向性を低くすることができる。従って、第２の成膜工程によれば、指向性の高いロングスロー法やコリーメート法を用いたスパッタ装置よりも指向性を低くすることができ、スキャロップ１１１ｓの内部にまで十分にスパッタ粒子を飛散させることができる。

なお、第１の成膜工程と第２の成膜工程とで、いずれもスパッタ法を用いる場合には、スパッタ装置２００は、同じチャンバー２０１を用いるようにしてもよいが、異なるチャンバー２０１を用いるようにしてもよい。異なるチャンバー２０１を用いる場合には、連結された２つのチャンバー２０１を用いて、第１の成膜工程においては、チャンバー２０１とターゲット２０２に高周波電圧をかけ、第２の成膜工程においては、チャンバー２０１と試料台２０３に高周波電圧をかけるように、それぞれスパッタリング条件を異なるものに設定し、第１の成膜工程と第２の成膜工程とで、２つのチャンバー２０１間を、シリコン基板１０１を搬送できるようにスパッタ装置２００を構成してもよい。

このように、第２の成膜工程により、図１（ｄ）及び図２（ｂ）に図示したように、スキャロップ１１１ｓの上部１１１ｂにおいても絶縁膜１０２ｂを形成することができるため、開口部１１１の側壁面全体を隙間無く均一に覆う絶縁膜１０２ｂを形成することができる。また、図２（ａ）と図２（ｂ）とを比較すると、スキャロップ１１１ｓの凹部の横方向の深さを小さくすることができるため、開口部１１１の側壁面を平滑化することができることもわかる。開口部１１１の側壁を平滑化することにより、後述する導電材を充填する際の充填性を向上させる効果が期待できる。なお、開口部１１１は、後の工程においてシリコン基板１０１の下面を研磨、エッチング等することにより貫通孔として形成されるため、図１（ｄ）に図示したように、開口部１１１の底面に形成された絶縁膜１０２ｃが第２の成膜工程により削られ、除去されてもよい。

以下、さらに詳細に、本実施形態に係る半導体装置の製造方法の第１の成膜工程及び第２の成膜工程により開口部１１１の内壁に形成された絶縁膜１０２の状態について、図４〜図１５に示したＳＥＭ写真を参照して説明する。

図４は、半導体基板に形成された開口部１１１の断面の一例を示すＳＥＭ写真である。図５は、図４に示すＡ領域の第１の成膜工程を行った後のＳＥＭ写真である。図６は、図４に示すＡ領域の第２の成膜工程を行った後のＳＥＭ写真である。図７は、図４に示すＢ領域の第１の成膜工程を行った後のＳＥＭ写真である。図８は、図４に示すＢ領域の第２の成膜工程を行った後のＳＥＭ写真である。図９は、図４に示すＣ領域の第１の成膜工程を行った後のＳＥＭ写真である。図１０は、図４に示すＣ領域の第２の成膜工程を行った後のＳＥＭ写真である。図１１は、図４に示すＤ領域の第１の成膜工程を行った後のＳＥＭ写真である。図１２は、図４に示すＤ領域の第２の成膜工程を行った後のＳＥＭ写真である。図１３は、図４に示すＥ領域の第１の成膜工程を行った後のＳＥＭ写真である。図１４は、図４に示すＥ領域の第２の成膜工程を行った後のＳＥＭ写真である。図１５は、シリコン基板１０１の表面、図４に示すＡ〜Ｄ領域のスキャロップ１１１ｓの上部１１１ｂ、及び開口部１１１の底面である図４に示すＥ領域において、第１の成膜工程後と第２の成膜工程後とで、それぞれ絶縁膜１０２の膜厚の比較を示す図である。

図４に示す開口部１１１は、上述した図１８に示す形成工程によりシリコン基板１０１に形成された開口部１１１の一例を示したものである。開口部１１１の側壁面には、図４に示すように、スキャロップ１１１ｓが形成される。図４に示す開口部１１１の大きさは、開口径が１８０μｍ、深さが１８０μｍ、スキャロップ幅が１．５μｍ、Ｐ−Ｖ値が０．２６μｍ〜０．３５μｍである。図４に示す開口部１１１の内壁に対し、成膜材料にＳｉＯ_２を用いて、第１の成膜工程及び第２の成膜工程を行ったところ、図５〜図１４のＳＥＭ写真に示すように絶縁膜１０２が形成された。

図５及び図６は、図４に示すシリコン基板１０１の表面から深さ５μｍ程度の開口部１１１のＡ領域において、第１の成膜工程後又は第２の成膜工程後の内壁の断面をそれぞれ示したＳＥＭ写真である。図５と図６とを比較すると、第１の成膜工程後は、図５に示したように、スキャロップ１１１ｓの下部１１１ａに集中して絶縁膜１０２ａが形成されることがわかる。しかし、第２の成膜工程により、図６に示したように、スキャロップ１１１ｓの上部１１１ｂにおいても絶縁膜１０２ｂが形成され、絶縁膜１０２の膜厚が均一になることがわかる。

また、図５に示されるように、第１の成膜工程後は、シリコン基板１０１の表面には絶縁膜１０２が厚く堆積し、開口部１１１の開口の縁部に、開口の内側に向かって庇のように突出した形状を有する絶縁膜１０２ｄが形成されることがわかる。このような形状を有する絶縁膜１０２ｄは、さらに他の膜等を開口部１１１内部に形成する場合に、均一に膜等を形成することの妨げとなり、不具合を生じさせる原因となることがある。しかし、本実施形態によれば、第２の成膜工程により、スパッタリングによって開口部１１１の内壁に付着した絶縁膜１０２の粒子を、下から上方向に飛散させるため、開口の縁部から突出した絶縁膜１０２ｄの突出部分を削り取ることができる。これにより、図６に示した絶縁膜１０２ｅのように、絶縁膜１０２ｅの角部が平坦化されたような形状を有するように形成することもできる。従って、本実施形態によれば、第１の成膜工程により、開口部１１１の開口付近に突出して形成された絶縁膜１０２ｄの突出部分を、第２の成膜工程により除去することもできるため、開口部１１１の内壁にさらに他の膜等を形成する場合にも、均一に形成することができる。

図７及び図８は、図４に示すシリコン基板１０１の表面から深さ４５μｍ程度の開口部１１１のＢ領域において、第１の成膜工程後又は第２の成膜工程後の内壁の断面をそれぞれ示したＳＥＭ写真である。また、図９及び図１０は、図４に示すシリコン基板１０１の表面から深さ９０μｍ程度の開口部１１１のＣ領域において、第１の成膜工程後又は第２の成膜工程後の内壁の断面をそれぞれ示したＳＥＭ写真である。図１１及び図１２は、図４に示すシリコン基板１０１の表面から深さ１７５μｍ程度の開口部１１１のＤ領域において、第１の成膜工程後又は第２の成膜工程後の内壁の断面をそれぞれ示したＳＥＭ写真である。図７と図８、図９と図１０、図１１と図１２をそれぞれ比較すると、第１の成膜工程後は、スキャロップ１１１ｓの下部１１１ａに集中して絶縁膜１０２ａが形成されるが、第２の成膜工程により、スキャロップ１１１ｓの上部１１１ｂにも絶縁膜１０２ｂが形成され、開口部１１１の側壁面全体に成膜されることがわかる。従って、図５〜図１２に示したように、Ａ領域からＤ領域にわたって開口部１１１の側壁面全体にスキャロップ１１１のような凹凸構造を有する場合にも、絶縁膜１０２を均一に形成することができることがわかる。

図１３及び図１４は、図４に示すシリコン基板１０１の表面から深さ１８５μｍ程度の開口部１１１の底部であるＥ領域において、第１の成膜工程後及び第２の成膜工程後の成膜状態をそれぞれ示した底部の断面のＳＥＭ写真である。図１３と図１４とを比較すると、第１の成膜工程後、開口部１１１の底面に堆積していた絶縁膜１０２ｃは、第２の成膜工程のスパッタリングにより、ほぼ除去されていることがわかる。

図１５は、開口部１１１の開口付近のシリコン基板１０１の表面、図４に示すＡ〜Ｄ領域におけるスキャロップ１１１ｓの上部１１１ｂ、及び開口部１１１の底部である図４に示すＥ領域において、第１の成膜工程後と第２の成膜工程後とで、それぞれ絶縁膜１０２の膜厚の比較を示す図である。図１５に示すように、シリコン基板１０１の表面及び開口部１１１の底部であるＥ領域は、第２の成膜工程後に、第１の成膜工程により形成された絶縁膜１０２がスパッタリングにより削られ、シリコン基板１０１の表面においては絶縁膜１０２の膜厚が減少し、底部のＥ領域においてはほぼ除去されることがわかる。また、開口部１１１の側壁に形成されたスキャロップ１１１ｓの上部１１１ｂは、Ｃ領域及びＤ領域において、第１の成膜工程後に絶縁膜１０２が形成されないことがわかる。しかし、第２の成膜工程後は、Ｃ領域及びＤ領域のスキャロップ１１１ｓの上部１１１ｂにも絶縁膜１０２が形成され、Ａ〜Ｄ領域の内壁全体において、スキャロップ１１１ｓの上部１１１ｂの絶縁膜１０２の膜厚がそれぞれ増加していることがわかる。

以上のように、本発明の第１の実施形態によれば、開口部１１１の側壁全体にスキャロップ１１１ｓのような複数の凹凸が形成されている場合にも、第１の成膜工程により、開口部１１１の底壁及びスキャロップ１１１ｓの下部１１１ａに絶縁膜１０２を堆積した後、第２の成膜工程により、堆積された絶縁膜１０２を用いてシリコン基板１０１に所定の電圧を印加しつつスパッタリングを行うことによって、開口部１１１の側壁全体を均一に成膜することができる。従って、本発明の第１の実施形態によれば、側壁全体に隙間無く絶縁膜を形成することができるので、絶縁不良が防止され、貫通電極基板を製造する際の歩留まりを向上させ、その信頼性を向上させることができる。

次に、図１６を参照し、シード層１１３及び導通部１１４を形成する工程を説明する。図１６は、本発明の第１の実施形態に係る半導体装置の製造方法において貫通電極基板１１０を製造する工程を示す図であり、（ａ）はシード層１１３の形成工程を示す図であり、（ｂ）は導通部１１４の形成工程を示す図であり、（ｃ）は貫通電極基板１１０を示す断面図である。

（４）シード層１１３の形成
図１６（ａ）に示すように、シリコン基板１０１の絶縁膜１０２が形成された面及び開口部１１１の絶縁膜１０２が形成された内部に、シード層１１３を形成する。シード層１１３は、図示していないが、バリア膜とシード膜の積層構造により構成される。シード層１１３は、シリコン基板１０１側にバリア膜として例えばＴｉやＴｉＮ、その上にシード膜として例えばＣｕが積層された構造としてもよい。

絶縁膜１０２の形成されたシリコン基板１０１の上に、バリア膜として、例えば窒化チタン（ＴｉＮ）を成膜する。窒化チタンは絶縁膜１０２の成膜方法と同様に、予め素子が形成された基板に成膜することから、熱プロセスを伴わないスパッタ法等により成膜することが好ましい。上述した第１の成膜工程及び第２の成膜工程と同様の方法を用いることがより好ましい。これにより、開口部１１１の側壁に形成された絶縁膜１０２の表面を隙間無く覆うバリア膜を形成することができる。従って、後述する工程において充填される金属がシリコン基板１０１側に拡散することを防止することができる。

次に、バリア膜の上にシード膜を成膜する。シード膜の成膜方法は、蒸着法、スパッタ法などから適宜選択できる。しかし、基板に予め素子が形成されていることから、熱プロセスを伴わないスパッタ法等によることが好ましい。上述した第１の成膜工程及び第２の成膜工程と同様の方法を用いることがより好ましい。これにより、バリア膜の表面を隙間無く覆うシード膜を形成することができる。なお、シード膜に用いる金属材料は、後述する図１６（ｂ）に示す導通部１１４の金属材料によって適宜選択することができる。シード膜は、電解メッキによって導通部１１４を形成するためのシード部及び給電部となる。なお、他の方法で導通部１１４を形成する場合には、シード層１１３は導通部１１４との密着性を高めるためのメタル層として機能する。

このような工程によりバリア膜及びシード膜を形成することにより、図１６（ａ）に示すシード層１１３が形成される。シード層１１３は、上述した第１の成膜工程及び第２の成膜工程と同様の方法を用いて形成することにより、開口部１１１の側壁に形成された絶縁膜１０２の表面を隙間無く均一に覆うように形成することができる。

（５）導通部１１４の形成
次に、図１６（ｂ）に示すように、電解メッキによってシリコン基板１０１のシード層１１３を給電層として開口部１１１内部に導電材を充填して、導通部１１４を形成する。導電材の充填には、スパッタ法、電解メッキ法、溶融金属吸引法（圧力差を利用して溶融した金属を開口部へ引入れる方法）、印刷法等も使用することができる。開口部１１１が微細な場合には、電解メッキ法を用いることが好ましい。開口部１１１に充填する金属材料としては、銅（Ｃｕ）の他、金（Ａｕ）、ロジウム（Ｒｈ）、銀（Ａｇ）、白金（Ｐｔ）、スズ（Ｓｎ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）等の金属及びこれらの合金などから選択され組み合わせた材料を用いてもよい。電解メッキ法により導電材を充填する場合、シード層１１３が均一に形成されているので充填される金属にボイド等の不良が発生することを防止できる。

（６）不要な部分の除去
次に、シード層１１３及び導通部１１４の不要部をエッチングあるいはＣＭＰにより除去する。また、開口部１１１が形成されている側と反対側のシリコン基板１０１面をバックグラインドによって導通部１１４の表面が露出するまで研磨することにより、導通部１１４を形成する。研磨により、シリコン基板１０１の厚さを薄くしてもよい。以上のプロセスによって、第１の実施形態に係る貫通電極基板１１０を得ることができる。

このような製造工程により製造された貫通電極基板１１０を用いて、例えば、基板上に形成された素子の接続端子部と、貫通電極基板１１０の導通部１１４とを接続させることにより、半導体装置を形成することが可能となる。従って、本実施形態に係る半導体措置の製造方法によれば、貫通電極の絶縁不良、バリア不良、導通不良等を発生させないように貫通電極基板１１０を形成することができるため、信頼性を向上させた半導体装置を提供することが可能となる。

以上、本発明の第１の実施形態によれば、上述した第１の成膜工程及び第２の成膜工程によって、開口部１１１の側壁全体にスキャロップ１１１ｓが形成されている場合にも、スキャロップ１１１ｓを隙間なく均一に覆う絶縁膜１０２及び絶縁膜１０２を隙間無く均一に覆うシード層１１３を形成することができるため、開口部１１１内部に貫通電極を形成する際に、ボイド等を生じさせずに貫通電極を形成することができる。これにより、本実施形態に係る半導体装置の製造方法によれば、貫通電極基板を製造する際の歩留まりを向上させ、その信頼性を向上させることができる。

（第２の実施形態）
以下、図面を参照して、本発明の第２の実施形態に係る半導体装置の製造方法を詳細に説明する。第２の実施形態に係る半導体装置の製造方法は、第１の実施形態に係る半導体装置の製造方法と同様に、貫通電極基板を用いた半導体装置を製造するものである。なお、第１の実施形態に係る製造工程と同様の工程については、詳細な説明について省略する。

＜貫通電極基板の製造方法＞
第２の実施形態に係る半導体装置の製造方法について、図１７を参照して説明する。図１７は、本発明の第２の実施形態に係る半導体装置の製造方法において貫通電極基板を製造する工程を示す図であり、（ａ）はシリコン基板１０１に形成された貫通孔１１２を示す断面図であり、（ｂ）は第１の成膜工程により形成された絶縁膜１０２を示す断面図であり、（ｃ）は第２の成膜工程を示す図であり、（ｄ）は貫通孔１１２に形成された絶縁膜１０２を示す断面図であり、（ｅ）は（ｄ）に示したシリコン基板１０１から不要な部分を取り除いた後の断面図である。

（１）基板の準備
本実施形態においても、上述した第１の実施形態と同様に、基板としてシリコン基板１０１を準備する。シリコン基板１０１には予め素子（図示せず）が形成されている。形成される素子は抵抗、コイル、キャパシタ等の受動素子、メモリ、ＩＣ等の能動素子、発光素子、受光素子、センサ素子、スイッチング素子などが挙げられる。素子は、シリコン基板１０１の片側又は両側或いはシリコン基板１０１の内部に配置されている。

（２）貫通孔１１２の形成
図１７（ａ）に示す貫通孔１１２は、上述した第１の実施形態に係る開口部１１１の形成工程と同様に、ＤＲＩＥにより、具体的にはボッシュプロセスにより形成されてもよい。シリコン基板１１１は第１の面（以下、上面ともよぶ）と第２の面（以下、下面ともよぶ）を連通する少なくとも１つの貫通孔を有している。図１７（ａ）に図示していないが、シリコン基板１０１の下面にシリコン基板１０１を支持する基板を貼り付けてエッチングしてもよい。本実施形態においても、エッチングマスク（図示せず）をシリコン基板１０１の上面に配置し、ボッシュプロセスによりシリコン基板１０１を貫通する貫通孔１１２を形成する。これにより、図１７（ａ）に示すように、貫通孔１１２の側壁面全体に、図１（ａ）に示す開口部１１１の側壁面と同様の複数の凹部からなるスキャロップ１１１ｓが形成される。

（３）絶縁膜１０２の形成
（３−１）第１の成膜工程
図１７（ｂ）は、第１の成膜工程により形成された絶縁膜１０２を示す断面図であり、図１７（ａ）に図示した貫通孔１１２の側壁及びシリコン基板１０１の上面に、上述した第１の実施形態に係る第１の成膜工程と同様に、スパッタ法又は真空蒸着法等を用いて絶縁膜１０２を形成する。

スパッタ法を用いる場合には、上述した第１の実施形態に係る第１の成膜工程と同様に、貫通孔１１２が形成されたシリコン基板１０１を、図３に示すスパッタ装置２００の試料台２０３上に第１の面が上側となるように配置し、チャンバー２０１内を真空にしてガス導入装置２０５から、例えばＡｒ（アルゴン）ガスを導入し、電源２０４を制御装置２０７により制御し、チャンバー２０１とターゲット２０２に高周波（ＲＦ）電圧をかけると、ターゲット２０２に負のバイアス電圧が生じ、Ａｒイオンがターゲット２０２に衝突し、ターゲット２０２に衝突したＡｒイオンは、ターゲット２０２の粒子をはじき飛ばし、はじき飛ばされた成膜材料（絶縁部材）の粒子がシリコン基板１０１の上面及び貫通孔１１２の内壁に衝突、付着し、絶縁膜１０２が形成される。図１７（ｂ）に図示したように、第１の成膜工程によると、貫通孔１１２の側壁面において、スキャロップ１１１ｓの下部１１１ａ（各凹部の第２の面側）には絶縁膜１０２ａが形成されるが、スキャロップ１１１ｓの上部１１１ｂ（各凹部の第１の面側）には絶縁膜１０２が形成されない部分が生じる。

（３−２）第２の成膜工程
図１７（ｃ）は、第２の成膜工程を示す図であり、図１７（ｂ）に示す第１の成膜工程後のシリコン基板１０１の下面に、絶縁膜１０２の成膜材料であるターゲット基板１０３を配置する。ターゲット基板１０３は、第１の成膜工程に用いたターゲット２０２と同様の成膜材料を用いることが望ましい。ここでは、ターゲット基板１０３は、絶縁膜１０２の成膜材料を含むものとする。なお、図１７（ｃ）に図示するように、ターゲット基板１０３の下面には、別途、ターゲット基板１０３を支持する基板１０４を配置してもよい。ターゲット基板１０３は、シリコン基板１０１の下面に直接接するように配置されていてもよいが、所定の間隙をもって配置されていてもよい。シリコン基板１０１の下面とターゲット基板１０３を離間して配置する場合には、シリコン基板１０１の下面に素子等が配置される際素子等の破損する可能性が排除できる。また、シリコン基板１０１の下面への取り付け、第２の成膜後の取り外しが容易となる。

図１７（ｃ）に図示したターゲット基板１０３が下面に配置されたシリコン基板１０１を、図３に図示したスパッタ装置２００の試料台２０３上に第１の面が上側となるように配置し、上述した第１の実施形態に係る第２の成膜工程と同様に、チャンバー２０１内を真空にしてガス導入装置２０５から、例えばＡｒ（アルゴン）ガスを導入し、電源２０４を制御装置２０７により制御し、チャンバー２０１と試料台２０３に高周波電圧をかけると、シリコン基板１０１及びターゲット基板１０３に負のバイアス電圧が生じ、Ａｒイオンがスキャロップ１１１ｓの下部１１１ｂ及びターゲット基板１０３に引き寄せられ、Ａｒイオンがスキャロップ１１１ｓの下部１１１ａに形成された絶縁膜１０２ａ及びターゲット基板１０３に衝突して絶縁膜１０２の粒子をはじき飛ばし、はじき飛ばされた絶縁膜１０２の粒子が貫通孔１１２の側壁に衝突、付着し、スキャロップ１１１ｓの上部１１１ｂにも、図１７（ｄ）に図示したように絶縁膜１０２ｂが形成される。

このように、本発明の第２の実施形態によれば、貫通孔１１２の側壁面全体にスキャロップ１１１ｓのような複数の凹凸が形成されている場合にも、第１の成膜工程により、貫通孔１１２のスキャロップ１１１ｓの下部１１１ａに絶縁膜１０２を堆積した後、第２の成膜工程により、堆積された絶縁膜１０２を用いてシリコン基板１０１に所定の電圧を印加しつつスパッタリングを行うことによって、貫通孔１１２の側壁全体を均一に成膜することができる。従って、本発明の第２の実施形態によれば、後述する工程において貫通孔１１２に導電材を埋め込み貫通電極を形成した場合にも、ボイド等を生じさせずに形成することができるため、貫通電極基板を製造する際の歩留まりを向上させ、その信頼性を向上させることができる。

（４）シード層１１３の形成
次に、図１６を参照して、シード層１１３を形成する工程を説明する。上述した第１の実施形態と同様に、シリコン基板１０１の絶縁膜１０２が形成された面及び貫通孔１１２の内部に形成された絶縁膜１０２上に、シード層１１３を形成する。第１の実施形態と同様に、シード層１１３はバリア膜及びシード膜を含み、上述した第１の成膜工程及び第２の成膜工程を用いてバリア膜及びシード膜を成膜してもよい。これにより、貫通孔１１２の内部に形成された絶縁膜１０２の表面を隙間無く均一に覆うシード層１１３を形成することができる。従って、このような工程により形成されたシード層１１３によれば、第１の実施形態と同様に、後述する工程において充填される金属がシリコン基板１０１側に拡散することを防止し、且つボイド等の不良が発生することを防止することができる。

（５）導通部１１４の形成
次に、上述した第１の実施形態と同様に、図１６（ｂ）に示すように、電解メッキによってシリコン基板１０１のシード層１１３を給電層として貫通孔１１２内部に導電材を充填して、導通部１１４を形成する。上述したように、予め素子が形成された基板に導通部１１４を形成することから、熱プロセスを伴わないスパッタ法を用いることが好ましい。導通部１１４は、絶縁膜１０２の表面を隙間無く覆うシード層１１３上に形成することができるため、ボイド等を生じさせることなく形成することができる。なお、貫通孔１１２に充填する金属材料としては、銅（Ｃｕ）の他、金（Ａｕ）、ロジウム（Ｒｈ）、銀（Ａｇ）、白金（Ｐｔ）、スズ（Ｓｎ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）等の金属及びこれらの合金などから選択され組み合わせた材料を用いてもよい。

（６）不要な部分の除去
次に、上述した第１の実施形態と同様に、シード層１１３及び導通部１１４の不要部をエッチングあるいはＣＭＰにより除去する。研磨により、シリコン基板１０１の厚さを薄くしてもよい。以上のプロセスにより、図１６（ｅ）に示す貫通電極基板１１０と同様の、第２の実施形態に係る貫通電極基板１１０を得ることができる。

このような製造工程により製造された貫通電極基板１１０を用いて、例えば、基板上に形成された素子の接続端子部と、貫通電極基板１１０の導通部１１４とを接続させることにより、半導体装置を形成することが可能となる。従って、本実施形態に係る半導体措置の製造方法によれば、貫通電極の絶縁不良、バリア不良、導通不良等を発生させないように貫通電極基板１１０を形成することができるため、信頼性を向上させた半導体装置を提供することができる。

以上、本発明の第２の実施形態によれば、上述した第１の成膜工程及び第２の成膜工程によって、貫通孔１１２の側壁面全体にスキャロップ１１１ｓが形成されている場合にも、スキャロップ１１１ｓの形成された貫通孔１１２を隙間なく均一に覆う絶縁膜１０２及び絶縁膜１０２を隙間無く均一に覆うシード層１１３を形成することができるため、ボイド等を生じさせずに貫通電極を形成することができる。従って、本実施形態によれば、貫通電極基板を製造する際の歩留まりを向上させ、その信頼性を向上させることができる。

１０１…シリコン基板、１０２…絶縁膜、１１０…貫通電極基板、１１１…開口部、１１１ｓ…スキャロップ、１１２…貫通孔、２００…スパッタ装置

Claims (8)

1. 底壁及び複数の凹部を有する側壁により構成された開口部を素子が形成された半導体基板に形成し、
   前記開口部側から蒸着又はスパッタリングを行い、前記底壁及び前記側壁の各凹部の前記底壁側に成膜部材を堆積させ、
   前記半導体基板に０Ｖの電圧を印加しつつスパッタリングを行うことにより前記成膜部材を前記側壁の各凹部の前記開口部側に堆積させることを特徴とする半導体装置の製造方法。
2. エッチングによる前記半導体基板への溝の形成と、前記溝の内部への保護膜形成とを繰り返し行うことにより、前記複数の凹部を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記開口部に対向して前記成膜部材を含むターゲットを配置し、前記ターゲットに所定の電圧を印加しつつスパッタリングを行うことにより、前記底壁及び前記側壁の各凹部の前記底壁側に前記成膜部材を堆積させることを特徴とする請求項１または２に記載の半導体装置の製造方法。
4. 前記成膜部材は絶縁部材であり、前記成膜部材を介して前記開口部内に導電部材を形成し、前記開口部が形成されている側と反対側の前記半導体基板の面から前記半導体基板を薄化して、前記半導体基板の表裏を導通する貫通電極を形成することを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
5. 半導体基板の第１面と第２面を貫通し、側壁に複数の凹部を有する貫通孔を素子が形成された半導体基板に形成し、
   前記第１面側から蒸着又はスパッタリングを行い、前記側壁の各凹部の前記第２面側に第１成膜部材を堆積させ、
   前記半導体基板の第２面に直接又は離間して第２成膜部材を配置し、
   前記半導体基板に所定の電圧を印加しつつスパッタリングを行うことにより、前記第１成膜部材及び前記第２成膜部材を前記側壁の各凹部の前記第１面側に堆積させることを特徴とする半導体装置の製造方法。
6. エッチングによる前記半導体基板への溝の形成と、前記溝の内部への保護膜形成とを繰り返し行うことにより、前記複数の凹部を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記貫通孔に対向して前記第１成膜部材を含むターゲットを配置し、前記ターゲットに所定の電圧を印加しつつスパッタリングを行うことにより、前記底壁及び前記側壁の各凹部の前記第２面側に前記第１成膜部材を堆積することを特徴とする請求項５または６に記載の半導体装置の製造方法。
8. 前記第１成膜部材及び前記第２成膜部材は絶縁部材であり、前記第１成膜部材及び前記第２成膜部材を介して前記貫通孔の内部に導電部材を形成して貫通電極を形成することを特徴とする請求項５乃至７のいずれかに記載の半導体装置の製造方法。