JP5754399B2

JP5754399B2 - Semiconductor device driving apparatus

Info

Publication number: JP5754399B2
Application number: JP2012056038A
Authority: JP
Inventors: 洋羽生; 山本　雅裕; 雅裕山本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2012-03-13
Filing date: 2012-03-13
Publication date: 2015-07-29
Anticipated expiration: 2032-03-13
Also published as: JP2013191989A

Description

本発明は、半導体素子の駆動装置に関する。 The present invention relates to a semiconductor device driving apparatus.

従来、例えば、特開平１０−５６７８２号公報に開示されているように、ブートストラップ回路とともに使用され、ハイサイド半導体素子とローサイド半導体素子とを有するアーム回路の駆動に用いられる半導体素子の駆動装置が知られている。この駆動装置の入力端子には、電力変換装置等を構成するアーム回路を駆動するための信号として、ハイサイド半導体素子とローサイド半導体素子のそれぞれをオンオフする入力信号（オン信号）が入力される。当該駆動装置は、その入力信号からハイサイド半導体素子とローサイド半導体素子のそれぞれを駆動するための駆動信号を生成する。生成された駆動信号は、それぞれの各半導体素子の制御端子に与えられる。 2. Description of the Related Art Conventionally, as disclosed in, for example, Japanese Patent Application Laid-Open No. 10-56782, a semiconductor element driving apparatus that is used with a bootstrap circuit and is used for driving an arm circuit having a high-side semiconductor element and a low-side semiconductor element. Are known. An input signal (ON signal) for turning on / off each of the high-side semiconductor element and the low-side semiconductor element is input to an input terminal of the driving device as a signal for driving an arm circuit constituting the power conversion device or the like. The driving device generates a driving signal for driving each of the high-side semiconductor element and the low-side semiconductor element from the input signal. The generated drive signal is given to the control terminal of each semiconductor element.

当該公報にかかる半導体素子の駆動装置は、いわゆる高耐圧集積回路（以下、ＨＶＩＣとも称す）として提供されている。当該公報にかかるＨＩＶＣは、ブートストラップダイオード（ＢＳＤ）等のブートストラップ回路の構成の一部を内蔵している。ＨＩＶＣは、ブートストラップコンデンサ（ＢＳＣ）からの電圧をハイサイド半導体素子の駆動に用いることができる。 The semiconductor element driving apparatus according to this publication is provided as a so-called high voltage integrated circuit (hereinafter also referred to as HVIC). The HIVC according to the publication incorporates a part of the configuration of a bootstrap circuit such as a bootstrap diode (BSD). In the HIVC, the voltage from the bootstrap capacitor (BSC) can be used to drive the high-side semiconductor element.

この種の駆動回路とともに用いられるブートストラップコンデンサは、一般に、アーム回路におけるローサイド半導体素子がオンとなる期間に充電されるように回路の構築が行われる。通常、初期動作（起動時）においてブートストラップコンデンサの電圧は低いので、初期動作において先ずブートストラップコンデンサの充電を行うことが必要である。上記公報は、この初期充電に関して、ローサイド半導体素子を予め定めた時間だけ強制的かつ連続的にオンとする技術を開示している。これにより、初期充電の期間を強制的に確保して、確実にブートストラップコンデンサを充電することができる。 The bootstrap capacitor used with this type of drive circuit is generally constructed so that it is charged during the period when the low-side semiconductor element in the arm circuit is turned on. Usually, since the voltage of the bootstrap capacitor is low in the initial operation (when starting up), it is necessary to charge the bootstrap capacitor first in the initial operation. The above publication discloses a technique for forcibly and continuously turning on the low-side semiconductor element for a predetermined time with respect to the initial charging. As a result, the bootstrap capacitor can be reliably charged while forcibly securing the initial charging period.

特開平１０−５６７８２号公報Japanese Patent Laid-Open No. 10-56782 特開２００２−２３３１６７号公報JP 2002-233167 A 特開２０１０−１２４０８３号公報JP 2010-124083 A

本来、駆動装置に入力されるオン信号に従って駆動信号が生成され、その駆動信号がローサイド半導体素子の制御端子に与えられる。このようなローサイド半導体素子の通常のオン動作との関係について、上記従来の技術は考慮していない。上記従来の技術は、予め定めた時間だけローサイド半導体素子をオンとするものに過ぎない。具体的には、起動時に、画一的かつ固定的に、所定タイミングにおいて所定時間だけブートストラップコンデンサの充電を行うものに過ぎない。 Originally, a drive signal is generated in accordance with an ON signal input to the drive device, and the drive signal is given to the control terminal of the low-side semiconductor element. The conventional technique does not consider the relationship with the normal on-operation of such a low-side semiconductor element. The above-described conventional technique merely turns on the low-side semiconductor element for a predetermined time. Specifically, the bootstrap capacitor is merely charged at a predetermined timing for a predetermined time at a predetermined timing at startup.

また、上記従来の技術は、起動時におけるブートストラップコンデンサの充電について言及するにとどまる。ブートストラップコンデンサの電圧は、駆動装置の駆動中（ハイサイド半導体素子のオン動作期間中）に低下し、ローサイド半導体素子のオン動作中に充電される。ハイサイド半導体素子とローサイド半導体素子のそれぞれのオン動作を交互に繰り返す過程で、ブートストラップコンデンサの電圧が予定する電圧値よりも低くなってしまった場合には、ブートストラップコンデンサの電圧を適正範囲に戻すようにその充電機会を意図的に増大させる必要がある。このような事情について従来の技術は適切な解決手段を提供しておらず、未だ改善の余地が残されていた。 Moreover, the above conventional technique only refers to charging of the bootstrap capacitor at the time of startup. The voltage of the bootstrap capacitor decreases during driving of the driving device (during the ON operation period of the high side semiconductor element) and is charged during the ON operation of the low side semiconductor element. If the voltage of the bootstrap capacitor becomes lower than the expected voltage during the process of alternately turning on the high-side semiconductor element and the low-side semiconductor element, the bootstrap capacitor voltage is set within an appropriate range. It is necessary to intentionally increase the charging opportunity to return. The conventional technology has not provided an appropriate solution for such a situation, and there is still room for improvement.

本発明は、上述のような課題を解決するためになされたもので、適切なタイミングでブートストラップコンデンサを充電するように改善された半導体素子の駆動装置を提供することを目的とする。 The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a semiconductor device driving device improved to charge a bootstrap capacitor at an appropriate timing.

第１の発明は、ハイサイド半導体素子およびローサイド半導体素子を有するアーム回路の駆動に用いられる半導体素子の駆動装置であって、
電源に接続する電源端子と、
前記ローサイド半導体素子のオン信号が入力されるローサイド信号入力端子と、
前記電源端子の電源電圧の立ち上がり時にリセット信号を発生させるパワーオンリセット回路部と、
前記パワーオンリセット回路部のリセット信号発生から前記オン信号の立ち下がりまで出力を出し続けるラッチ回路部と、
前記ラッチ回路部の前記出力と前記オン信号との重複期間に遅延期間を加えた長さのパルス信号を生成するパルス生成回路部と、
前記パルス生成回路部の前記パルス信号に基づいて前記ローサイド半導体素子をオンするローサイド駆動回路部と、
前記ローサイド半導体素子のオン期間に充電されるブートストラップコンデンサと接続し、前記ハイサイド半導体素子を駆動するハイサイド駆動回路部と、
を備えることを特徴とする。 A first aspect of the present invention is a semiconductor element driving apparatus used for driving an arm circuit having a high-side semiconductor element and a low-side semiconductor element,
A power supply terminal connected to the power supply;
A low-side signal input terminal to which an ON signal of the low-side semiconductor element is input;
A power-on reset circuit section for generating a reset signal at the rise of the power supply voltage of the power supply terminal;
A latch circuit unit that continues to output from the reset signal generation of the power-on reset circuit unit to the fall of the on signal;
A pulse generation circuit unit that generates a pulse signal having a length obtained by adding a delay period to an overlap period between the output of the latch circuit unit and the ON signal;
A low side driver circuit for turning on the low side semiconductor elements on the basis of the pulse signal of the pulse producing formation circuit portion,
A high-side driving circuit unit that is connected to a bootstrap capacitor that is charged during an on period of the low-side semiconductor element and drives the high-side semiconductor element;
It is characterized by providing.

第２の発明は、ハイサイド半導体素子およびローサイド半導体素子を有するアーム回路の駆動に用いられる半導体素子の駆動装置であって、
電源に接続する電源端子と、
前記ローサイド半導体素子のオン信号が入力されるローサイド信号入力端子と、
前記ローサイド半導体素子のオン期間に充電されるブートストラップコンデンサと電気的に接続し、前記ブートストラップコンデンサの電圧が所定電圧を下回ったら出力信号を発する電圧識別回路部と、
前記電圧識別回路部が出力信号を出していたら前記ローサイド半導体素子のオン期間を長くしたパルス信号を生成するパルス生成回路部と、
前記パルス生成回路部の前記パルス信号に基づいて前記ローサイド半導体素子をオンするローサイド駆動回路部と、
前記ブートストラップコンデンサと接続し、前記ハイサイド半導体素子を駆動するハイサイド駆動回路部と、
を備えることを特徴とする。

A second invention is a driving device for a semiconductor element used for driving an arm circuit having a high-side semiconductor element and a low-side semiconductor element,
A power supply terminal connected to the power supply;
A low-side signal input terminal to which an ON signal of the low-side semiconductor element is input;
A voltage identification circuit unit that is electrically connected to a bootstrap capacitor that is charged during an on period of the low-side semiconductor element, and that generates an output signal when the voltage of the bootstrap capacitor falls below a predetermined voltage;
If the voltage identification circuit unit is outputting an output signal, a pulse generation circuit unit that generates a pulse signal with a longer on period of the low-side semiconductor element, and
A low side driver circuit for turning on the low side semiconductor elements on the basis of the pulse signal of the pulse producing formation circuit portion,
A high-side driving circuit unit connected to the bootstrap capacitor and driving the high-side semiconductor element;
It is characterized by providing.

第１の発明によれば、初期動作時にブートストラップコンデンサの充電を行うに当たって、電源オン後における初回のオン信号を正確に識別したうえで、このオン信号の幅を拡大することができる。これにより、ローサイド半導体素子で本来予定されるオン動作を反映させたうえでブートストラップの充電期間を確保でき、初期動作時におけるブートストラップコンデンサの充電タイミングをより適切なものとすることができる。 According to the first aspect of the present invention, when the bootstrap capacitor is charged during the initial operation, the first on signal after the power is turned on can be accurately identified, and the width of the on signal can be expanded. Thus, the bootstrap charging period can be secured after reflecting the originally planned on-operation in the low-side semiconductor element, and the bootstrap capacitor can be charged more appropriately during the initial operation.

第２の発明によれば、所定電圧との比較に基づき、ブートストラップコンデンサの電圧低下時に、ローサイド半導体素子のオン期間を調節することができる。これにより、初期動作時からその後の駆動中に渡って、必要なタイミングでブートストラップコンデンサを充電することができる半導体装置の駆動装置が提供される。 According to the second invention, the on-period of the low-side semiconductor element can be adjusted when the voltage of the bootstrap capacitor drops based on the comparison with the predetermined voltage. As a result, there is provided a semiconductor device driving device capable of charging the bootstrap capacitor at a necessary timing from the initial operation to the subsequent driving.

本発明の実施の形態１にかかる半導体素子の駆動装置の構成を示す回路図である。1 is a circuit diagram showing a configuration of a semiconductor element drive device according to a first exemplary embodiment of the present invention; 本発明の実施の形態１にかかる半導体素子の駆動装置の動作（回路各部の信号の時間的推移）を示すタイムチャートである。3 is a time chart showing the operation of the semiconductor element driving apparatus according to the first exemplary embodiment of the present invention (time transition of signals of each part of the circuit); 本発明の実施の形態２にかかる半導体素子の駆動装置の構成を示す回路図である。It is a circuit diagram which shows the structure of the drive device of the semiconductor element concerning Embodiment 2 of this invention. 本発明の実施の形態２にかかる半導体素子の駆動装置の動作（回路各部の信号の時間的推移）を示すタイムチャートである。It is a time chart which shows operation | movement (temporal transition of the signal of each part of a circuit) of the drive device of the semiconductor element concerning Embodiment 2 of this invention. 本発明の実施の形態３にかかる半導体素子の駆動装置の構成を示す回路図である。It is a circuit diagram which shows the structure of the drive device of the semiconductor element concerning Embodiment 3 of this invention. 本発明の実施の形態３にかかる半導体素子の駆動装置の動作（回路各部の信号の時間的推移）を示すタイムチャートである。It is a time chart which shows operation | movement (time transition of the signal of each part of a circuit) of the drive device of the semiconductor element concerning Embodiment 3 of this invention. 本発明の実施の形態４にかかる半導体素子の駆動装置の構成を示す回路図である。FIG. 6 is a circuit diagram showing a configuration of a semiconductor element drive device according to a fourth exemplary embodiment of the present invention; 本発明の実施の形態４にかかる半導体素子の駆動装置の動作（回路各部の信号の時間的推移）を示すタイムチャートである。It is a time chart which shows operation | movement (temporal transition of the signal of each part of a circuit) of the drive device of the semiconductor element concerning Embodiment 4 of this invention. 本発明の実施の形態３にかかる半導体素子の駆動装置の変形例の構成を示す回路図である。It is a circuit diagram which shows the structure of the modification of the drive device of the semiconductor element concerning Embodiment 3 of this invention.

実施の形態１．
図１は、本発明の実施の形態１にかかる半導体素子の駆動装置の構成を示す回路図である。図２は、本発明の実施の形態１にかかる半導体素子の駆動装置の動作（回路各部の信号の時間的推移）を示すタイムチャートである。説明の便宜のために、図１において回路上の配線近傍に、ＶＣＣ、ＬＰＯＲ，ＬＰＯＲ´、ＬＩＮ、ＨＩＮ、ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、ＬＩＮ´、ＨＩＮ´、ＬＯ、ＨＯという符号をそれぞれ付している。これらの符号は、それぞれ、当該配線を流れる信号（出力）を意味するものとし、各信号を図２のタイムチャート上に表している。 Embodiment 1 FIG.
FIG. 1 is a circuit diagram showing a configuration of a semiconductor element driving apparatus according to Embodiment 1 of the present invention. FIG. 2 is a time chart showing the operation of the semiconductor device driving apparatus according to the first embodiment of the present invention (the time transition of signals in each part of the circuit). For convenience of explanation, VCC, LPOR, LPOR ′, LIN, HIN, a, b, c, d, e, f, g, LIN ′, HIN ′, LO, Reference numerals HO are assigned respectively. Each of these symbols means a signal (output) flowing through the wiring, and each signal is shown on the time chart of FIG.

実施の形態１にかかる半導体素子の駆動装置は、高耐圧集積回路（High Voltage IC）であるＨＶＩＣ１０として提供される。ＨＶＩＣ１０は、ハイサイドパワー素子２およびローサイドパワー素子４からなるアーム回路を駆動する。ハイサイドパワー素子２およびローサイドパワー素子４は、半導体スイッチング素子であり、具体的にはＭＯＳＦＥＴである。ただし、ＭＯＳＦＥＴに代えて、ＩＧＢＴであってもよい。ＨＶＩＣ１０の端子ＨＯは、ハイサイドパワー素子２のゲート端子に接続しており、ＨＶＩＣ１０の端子ＬＯは、ローサイドパワー素子４のゲート端子に接続している。 The semiconductor device driving apparatus according to the first embodiment is provided as an HVIC 10 which is a high voltage integrated circuit (High Voltage IC). The HVIC 10 drives an arm circuit composed of the high side power element 2 and the low side power element 4. The high-side power element 2 and the low-side power element 4 are semiconductor switching elements, specifically MOSFETs. However, an IGBT may be used instead of the MOSFET. The terminal HO of the HVIC 10 is connected to the gate terminal of the high side power element 2, and the terminal LO of the HVIC 10 is connected to the gate terminal of the low side power element 4.

ＨＶＩＣ１０は、電源ＶＣＣに接続する電源端子と、ローサイドパワー素子４のオン信号ＬＩＮが入力されるローサイド信号入力端子と、ハイサイドパワー素子２のオン信号ＨＩＮが入力されるハイサイド信号入力端子と、を備えている。ＶＣＣは、制限抵抗Ｒ１の一端に接続している。制限抵抗Ｒ１の他端は、ブートストラップダイオードＢＳＤのアノードに接続している。ブートストラップダイオードＢＳＤのカソードは、端子ＶＢに接続している。 The HVIC 10 includes a power supply terminal connected to the power supply VCC, a low-side signal input terminal to which the ON signal LIN of the low-side power element 4 is input, a high-side signal input terminal to which the ON signal HIN of the high-side power element 2 is input, It has. VCC is connected to one end of the limiting resistor R1. The other end of the limiting resistor R1 is connected to the anode of the bootstrap diode BSD. The cathode of the bootstrap diode BSD is connected to the terminal VB.

（ローサイドＰＯＲ回路、ＶＣＣ、ＬＰＯＲ）
ＨＶＩＣ１０は、ローサイドＰＯＲ回路１２を備えている。ローサイドＰＯＲ回路１２は、電源電圧ＶＣＣの立ち上がり時にリセット信号を発生させるパワーオンリセット回路である。図２のＶＣＣに示す電源電圧の立ち上がり時に、ＬＰＯＲのように一定期間リセット信号を示すことができる。 (Low side POR circuit, VCC, LPOR)
The HVIC 10 includes a low side POR circuit 12. The low side POR circuit 12 is a power-on reset circuit that generates a reset signal when the power supply voltage VCC rises. At the rise of the power supply voltage indicated by VCC in FIG. 2, a reset signal can be indicated for a certain period like LPOR.

（ファーストパルス幅拡大回路）
ＨＶＩＣ１０は、ファーストパルス幅拡大回路２０を備えている。後述するように、ファーストパルス幅拡大回路２０は、ＬＩＮの複数のパルス信号のうち１ｓｔパルス信号のみに対してさらに遅延期間を加えた長さのパルス信号を、生成することができる。 (First pulse width expansion circuit)
The HVIC 10 includes a first pulse width expansion circuit 20. As will be described later, the first pulse width expansion circuit 20 can generate a pulse signal having a length obtained by adding a delay period to only the 1st pulse signal among the plurality of LIN pulse signals.

ファーストパルス幅拡大回路２０は、ローサイドＰＯＲ回路１２のリセット信号発生からオン信号の立ち下がりまで出力を出し続けるラッチ回路部としての、フリップフロップ回路２７を備えている。フリップフロップ回路２７は、セット側のＮＯＲゲート２４とリセット側のＮＯＲゲート２６とを有している。ＬＩＮは、ワンショット回路２２を介して、ＮＯＲゲート２６に入力される。ＮＯＲゲート２６には、ＮＯＲゲート２４の出力が入力される。一方、ＮＯＲゲート２４には、ローサイドＰＯＲ回路１２がインバータ１４で反転された信号であるＬＰＯＲ´が入力される。ＮＯＲゲート２４には、ＮＯＲゲート２６の出力も入力される。このように構成されたフリップフロップ回路２７は、ＬＰＯＲ´とワンショット回路２２の出力ａとが入力されるＲＳフリップフロップ回路（すなわちエッジトリガ）として働く。フリップフロップ回路２７の出力ｂは、電源投入後のリセット信号発生（ＬＰＯＲ´の立ち上がり）から、ＬＩＮの最初のパルス信号（１ｓｔパルス信号）の立下りまでの間のみ、ハイ信号となる。そして、出力ｂは、その最初のハイ信号の後、ロー信号に切り替わった後は、連続的にロー信号でありつづける。つまり、ＬＩＮに入力される２つめ以降のパルス信号（２ｎｄパルス信号）に対しては、出力ｂはロー信号である。 The first pulse width expanding circuit 20 includes a flip-flop circuit 27 as a latch circuit unit that continues to output from the reset signal generation of the low-side POR circuit 12 to the fall of the ON signal. The flip-flop circuit 27 includes a set-side NOR gate 24 and a reset-side NOR gate 26. LIN is input to the NOR gate 26 through the one-shot circuit 22. The output of the NOR gate 24 is input to the NOR gate 26. On the other hand, to the NOR gate 24, LPOR ′ which is a signal obtained by inverting the low-side POR circuit 12 by the inverter 14 is input. The output of the NOR gate 26 is also input to the NOR gate 24. The flip-flop circuit 27 configured as described above functions as an RS flip-flop circuit (that is, an edge trigger) to which LPOR ′ and the output a of the one-shot circuit 22 are input. The output b of the flip-flop circuit 27 becomes a high signal only during the period from the reset signal generation (LPOR 'rising) after power-on to the falling edge of the first pulse signal (1st pulse signal) of LIN. The output b continues to be a low signal continuously after switching to the low signal after the first high signal. That is, for the second and subsequent pulse signals (2nd pulse signal) input to LIN, the output b is a low signal.

フリップフロップ回路２７の出力ｂは、ＡＮＤゲート２８に入力されている。ＡＮＤゲート２８には、ＬＩＮも入力される。ＡＮＤゲート２８の出力ｃはインバータ３０に入力される。ここで、実施の形態１では、この出力ｃを「１ｓｔパルス識別信号」とも称す。出力ｃは、ＡＮＤゲート２８によってＬＩＮと出力ｂとの論理積（ＡＮＤ）を求めたものである。よって出力ｄは、「フリップフロップ回路２７の出力ｂ」と「ハイサイドパワー素子２のオン信号ＬＩＮ」との重複期間だけハイとなる。このようにすることで、出力ｃは、ＬＩＮに入力される複数のパルス信号のうち、電源電圧立ち上がり後の最初のパルス信号のみを抽出したパルス波形を示すことができる。 The output b of the flip-flop circuit 27 is input to the AND gate 28. LIN is also input to the AND gate 28. The output c of the AND gate 28 is input to the inverter 30. Here, in the first embodiment, the output c is also referred to as “1st pulse identification signal”. The output c is obtained by calculating the logical product (AND) of LIN and the output b by the AND gate 28. Therefore, the output d becomes high only during the overlap period of “the output b of the flip-flop circuit 27” and “the ON signal LIN of the high-side power element 2”. By doing in this way, the output c can show the pulse waveform which extracted only the first pulse signal after a power supply voltage rise among the several pulse signals input into LIN.

インバータ３０の出力は、インバータ３２へ入力される。インバータ３０とインバータ３２の間には、コンデンサＣ２０の一端が接続されており、このコンデンサＣ２０の他端はグランドに接続されている。これらの素子は遅延回路を構成しており、この遅延回路により出力ｃに表れる１ｓｔパルス識別信号のパルス幅を出力ｄのごとく長くすることができる。つまり、出力ｃのパルス信号の立下り時期を、所定の期間だけ遅延させて、パルス幅を拡大することができる。この遅延の程度つまりパルス幅の拡大量は、インバータ定数とコンデンサ容量とで決めることができる。 The output of the inverter 30 is input to the inverter 32. One end of a capacitor C20 is connected between the inverter 30 and the inverter 32, and the other end of the capacitor C20 is connected to the ground. These elements constitute a delay circuit, and the delay circuit can increase the pulse width of the 1st pulse identification signal appearing at the output c as the output d. That is, the pulse width can be expanded by delaying the falling timing of the pulse signal of the output c by a predetermined period. The degree of delay, that is, the amount of expansion of the pulse width can be determined by the inverter constant and the capacitor capacity.

インバータ３４に出力ｃが入力され、出力ｃが反転した出力ｅが、ＡＮＤゲート３６に入力される。ＡＮＤゲート３６には、ＬＩＮも入力される。その結果、これらの論理積が出力ｆとして表れる。この出力ｆは、ＬＩＮの複数のパルス信号のうち、２ｎｄパルス信号以降のパルス信号のみを示すことができる。 An output c is input to the inverter 34, and an output e obtained by inverting the output c is input to the AND gate 36. LIN is also input to the AND gate 36. As a result, these logical products appear as the output f. This output f can indicate only pulse signals after the 2nd pulse signal among the plurality of LIN pulse signals.

ＯＲゲート３８には、出力ｄと出力ｆが入力される。ＯＲゲート３８の出力ｇは、出力ｄと出力ｆの論理和（ＯＲ）である。つまり、１ｓｔパルスが拡大されたパルス信号である出力ｄと、ＬＩＮの２ｎｄパルス信号以降のパルス信号である出力ｆとを足し合わせたものが、出力ｇである。 An output d and an output f are input to the OR gate 38. The output g of the OR gate 38 is a logical sum (OR) of the output d and the output f. That is, the output g is the sum of the output d, which is a pulse signal in which the 1st pulse is expanded, and the output f, which is a pulse signal after the LIN 2nd pulse signal.

（インターロック回路）
インターロック回路とは、２つの入力信号（第１入力値と第２入力値）のうち、先に動作したほう（ハイとなったほう）が優先し、他方の動作（ハイとなる動作）を禁止する回路のことをいう。 (Interlock circuit)
The interlock circuit has the priority of the first input value (first input value and second input value) that operates first (higher one) and the other operation (higher operation). Refers to the circuit to be prohibited.

ＨＶＩＣ１０は、インターロック回路４０を備えている。インターロック回路４０は、ＮＡＮＤゲート４２、ＮＡＮＤゲート４４、インバータ４６およびインバータ４８を備えている。ＮＡＮＤゲート４２には、ハイサイドパワー素子２のオン信号であるＨＩＮおよびＮＡＮＤゲート４４の出力が入力される。ＮＡＮＤゲート４４には、上述した出力ｇと、ＮＡＮＤゲート４２の出力とが入力される。インバータ４６は、ＮＡＮＤゲート４２の出力を反転させてＨＩＮ´として出力する。インバータ４８は、ＮＡＮＤゲート４４の出力を反転させてＬＩＮ´として出力する。つまり、インターロック回路４０へは、第１入力値としてＨＩＮが入力されるとともに、第２入力値として出力ｇが入力される。前述したとおり、出力ｇは、「１ｓｔパルス信号が拡大された出力ｄと、２ｎｄパルス信号以降のパルス信号である出力ｆとの論理和」である。 The HVIC 10 includes an interlock circuit 40. The interlock circuit 40 includes a NAND gate 42, a NAND gate 44, an inverter 46 and an inverter 48. The NAND gate 42 receives the HIN that is the ON signal of the high-side power element 2 and the output of the NAND gate 44. The NAND gate 44 receives the output g described above and the output of the NAND gate 42. The inverter 46 inverts the output of the NAND gate 42 and outputs it as HIN ′. The inverter 48 inverts the output of the NAND gate 44 and outputs it as LIN ′. That is, to the interlock circuit 40, HIN is input as the first input value, and the output g is input as the second input value. As described above, the output g is “logical sum of the output d obtained by expanding the 1st pulse signal and the output f which is a pulse signal after the 2nd pulse signal”.

インターロック回路４０を介在させることによって、ＨＩＮと出力ｇとの間に両方がハイとなる期間があったとしても、その期間はＨＩＮと出力ｇのうち先にハイとなっているほうが優先し他方はローのまま保持されることができる。この動作を表すのが、図２のＬＩＮ´およびＨＩＮ´である。出力ｇは、ＨＩＮとの間で一部重複してハイとなる期間がある。しかし、ＨＩＮ´に破線で表すとおりパルス信号の立ち上がりが遅らされて、一定期間はローのままに維持される（ハイとなることを禁止される）。結果、ＨＩＮ´は実線のようになり、ＨＩＮのパルス幅が短縮化されたパルス信号としてＨＩＮ´が生成されたことになる。つまり、１ｓｔパルス幅の拡大分だけ、ＨＩＮ入力信号幅を減少させることができる。 By interposing the interlock circuit 40, even if there is a period in which both are high between HIN and the output g, the period in which HIN and the output g are high first takes precedence during that period. Can be held low. This operation is represented by LIN ′ and HIN ′ in FIG. There is a period during which the output g is high with some overlap with HIN. However, the rising edge of the pulse signal is delayed as indicated by the broken line at HIN ′, and is kept low for a certain period (high is prohibited). As a result, HIN ′ becomes a solid line, and HIN ′ is generated as a pulse signal with a shortened HIN pulse width. That is, the HIN input signal width can be reduced by an amount corresponding to the enlargement of the 1st pulse width.

（ワンショットレベルシフト回路）
ＨＩＮ´は、ワンショットレベルシフト回路５０を介してハイサイド駆動回路６０に入力される。ワンショットレベルシフト回路５０により、ローサイドからハイサイドへの信号伝達を確保することができる。ＬＩＮ´は、ローサイド駆動回路６２に入力される。ハイサイド駆動回路６０は、インターロック回路４０と電気的に接続するとともに、第１入力値に応じた信号（ＨＩＮ´）をＨＯに出力してハイサイドパワー素子２の制御端子に供給する。ローサイド駆動回路６２も、インターロック回路４０と電気的に接続するとともに、第２入力値に応じた信号（ＬＩＮ´）を端子ＬＯに出力してローサイドパワー素子４の制御端子に供給する。 (One-shot level shift circuit)
HIN ′ is input to the high side drive circuit 60 through the one-shot level shift circuit 50. The one-shot level shift circuit 50 can ensure signal transmission from the low side to the high side. LIN ′ is input to the low-side drive circuit 62. The high side drive circuit 60 is electrically connected to the interlock circuit 40 and outputs a signal (HIN ′) corresponding to the first input value to HO and supplies it to the control terminal of the high side power element 2. The low side drive circuit 62 is also electrically connected to the interlock circuit 40 and outputs a signal (LIN ′) corresponding to the second input value to the terminal LO and supplies it to the control terminal of the low side power element 4.

ハイサイド駆動回路６０は、端子ＶＢおよび端子ＶＳによってブートストラップコンデンサＢＳＣと接続している。ＶＳは、ハイサイドパワー素子２のソースとローサイドパワー素子４のドレーンの中間点に、電気的に接続している。ブートストラップコンデンサＢＳＣは、ローサイドパワー素子４のオン期間に充電される。実施の形態１によれば、図２の最下段のＢＳＣ間電圧に示すように充電及び放電がされる。 The high side drive circuit 60 is connected to the bootstrap capacitor BSC through the terminal VB and the terminal VS. The VS is electrically connected to the midpoint between the source of the high-side power element 2 and the drain of the low-side power element 4. The bootstrap capacitor BSC is charged during the ON period of the low side power element 4. According to the first embodiment, charging and discharging are performed as shown in the lowest BSC voltage in FIG.

実施の形態１によれば、ファーストパルス幅拡大回路２０により拡大されたパルス信号である出力ｄを、ＬＯに出力できるので、このようなパルス幅が拡大された期間の分だけ、ブートストラップコンデンサＢＳＣの充電期間を長めに確保することができる。十分に充電されたブートストラップコンデンサＢＳＣは、その電圧をハイサイド駆動回路６０の駆動に用いることができる。 According to the first embodiment, since the output d, which is a pulse signal expanded by the first pulse width expansion circuit 20, can be output to LO, the bootstrap capacitor BSC is equivalent to the period during which the pulse width is expanded. The charging period can be secured for a long time. The fully charged bootstrap capacitor BSC can use the voltage for driving the high-side drive circuit 60.

実施の形態１にかかるＨＶＩＣ１０は、ローサイドＰＯＲ回路１２、ファーストパルス幅拡大回路２０（フリップフロップ回路２７を含む）、ハイサイド駆動回路６０、およびローサイド駆動回路６２が集積回路装置として集積されたものである。このような構成によれば、特開平１０−５６７８２号公報が示す先行技術に対して下記の有利な効果を発揮する。 The HVIC 10 according to the first embodiment is an integrated circuit device in which a low-side POR circuit 12, a first pulse width expansion circuit 20 (including a flip-flop circuit 27), a high-side drive circuit 60, and a low-side drive circuit 62 are integrated. is there. According to such a configuration, the following advantageous effects are exhibited with respect to the prior art disclosed in Japanese Patent Laid-Open No. 10-56782.

特開平１０−５６７８２号公報にかかるインバータ装置の駆動方法によれば、オンオフ信号発生部が、前もって設定した期間中、下アーム半導体スイッチング素子を連続オン状態とする。しかしながら、当該公報に係る技術では、ＨＶＩＣの上位システム（演算装置を備えたオンオフ信号発生部）で、ブートストラップコンデンサを初期充電すべきかどうかの判断を行わざるをえない。この場合、システム開発上の負荷が増大するという問題がある。 According to the driving method of the inverter device according to Japanese Patent Application Laid-Open No. 10-56782, the on / off signal generator turns the lower arm semiconductor switching element on continuously during a preset period. However, in the technique according to the publication, it is necessary to determine whether or not the bootstrap capacitor should be initially charged by the HVIC host system (an on / off signal generation unit including an arithmetic unit). In this case, there is a problem that the load on system development increases.

この点、実施の形態１によれば、ＨＶＩＣ１０が、その内部に、ブートストラップコンデンサＢＳＣを初期充電すべきかどうかの判断機能を備えている。つまり、ローサイドＰＯＲ回路１２によるパワーオンリセット信号により、適切なタイミングで初期充電を開始することができる。これにより、システム全体の簡略化を実現しつつ、確実にブートストラップコンデンサＢＳＣの初期充電を実施可能なＨＶＩＣが提供される。 In this regard, according to the first embodiment, the HVIC 10 has a function for determining whether or not the bootstrap capacitor BSC should be initially charged. That is, the initial charge can be started at an appropriate timing by the power-on reset signal from the low-side POR circuit 12. Thus, an HVIC capable of reliably performing the initial charging of the bootstrap capacitor BSC while realizing simplification of the entire system is provided.

実施の形態２．
図３は、本発明の実施の形態２にかかる半導体素子の駆動装置の構成を示す回路図である。図４は、本発明の実施の形態２にかかる半導体素子の駆動装置の動作（回路各部の信号の時間的推移）を示すタイムチャートである。説明の便宜のために、図３において回路上の配線近傍に、ＶＣＣ、ＨＰＯＲ、ＨＰＯＲ´、ＬＩＮ、ＨＩＮ、ａ、ｂ、ｃ、ＬＩＮ´、ＨＩＮ´、ＬＯ、ＨＯという符号をそれぞれ付している。これらの符号は、それぞれ、当該配線を流れる信号（出力）を意味するものとし、各信号を図４のタイムチャート上に表している。 Embodiment 2. FIG.
FIG. 3 is a circuit diagram showing a configuration of a semiconductor element driving apparatus according to Embodiment 2 of the present invention. FIG. 4 is a time chart showing the operation of the semiconductor element driving apparatus according to the second embodiment of the present invention (the time transition of signals in each part of the circuit). For convenience of explanation, the reference numerals VCC, HPOR, HPOR ′, LIN, HIN, a, b, c, LIN ′, HIN ′, LO, and HO are attached to the vicinity of the wiring on the circuit in FIG. Yes. Each of these symbols means a signal (output) flowing through the wiring, and each signal is shown on the time chart of FIG.

実施の形態２にかかる半導体素子の駆動装置は、高耐圧集積回路（High Voltage IC）であるＨＶＩＣ１１０として提供される。ＨＶＩＣ１１０は、ハイサイドＰＯＲ回路１１１、ワンショット逆レベルシフト回路１１２、パルス幅拡大回路１２０を備えている。一方、ＨＶＩＣ１０とは異なり、ローサイドＰＯＲ回路１２、ファーストパルス幅拡大回路２０は備えていない。この点を除き、ＨＶＩＣ１１０は、ＨＶＩＣ１０と同様の構成を備えているため、同一の符号を付してその説明を省略ないしは簡略化する。 The semiconductor device driving apparatus according to the second embodiment is provided as an HVIC 110 which is a high voltage integrated circuit (High Voltage IC). The HVIC 110 includes a high-side POR circuit 111, a one-shot reverse level shift circuit 112, and a pulse width expansion circuit 120. On the other hand, unlike the HVIC 10, the low side POR circuit 12 and the first pulse width expansion circuit 20 are not provided. Except for this point, since the HVIC 110 has the same configuration as the HVIC 10, the same reference numerals are given and the description thereof is omitted or simplified.

ＨＶＩＣ１１０は、ハイサイドＰＯＲ回路１１１、ワンショット逆レベルシフト回路１１２およびインバータ１４の直列回路を備えている。この回路は、ブートストラップコンデンサＢＳＣの電圧が所定電圧を下回ったら、これに応じて特定の出力信号を発することができる。 The HVIC 110 includes a series circuit of a high side POR circuit 111, a one-shot reverse level shift circuit 112 and an inverter 14. When the voltage of the bootstrap capacitor BSC falls below a predetermined voltage, this circuit can generate a specific output signal in response thereto.

すなわち、ハイサイドＰＯＲ回路１１１は、ブートストラップダイオードＢＳＤのカソードに接続している。ブートストラップダイオードＢＳＤは、電源端子（電源電圧ＶＣＣ）に対して制限抵抗Ｒ１を介してアノードが電気的に接続しており、かつブートストラップコンデンサに対してカソードが電気的に接続している。ハイサイドＰＯＲ回路１１１は、ブートストラップダイオードＢＳＤのカソードとブートストラップコンデンサＢＳＣとの間の電圧が所定電圧を下回ったら、リセット信号（ロー信号）を発する。この出力の様子が、図４においてＨＰＯＲに示されている。ＢＳＣ間電圧が所定電圧Ｖｔｈを下回ったら、ＨＰＯＲはローであり、ＢＳＣ間電圧が所定電圧Ｖｔｈ以上であれば、ＨＰＯＲはハイとなっている。ハイサイドＰＯＲ回路１１１は、初期動作時つまりＶＣＣの立ち上り時のみならず、ＶＣＣが安定した後も、継続して上記の出力変化を実施する。 That is, the high side POR circuit 111 is connected to the cathode of the bootstrap diode BSD. The bootstrap diode BSD has an anode electrically connected to the power supply terminal (power supply voltage VCC) via the limiting resistor R1, and a cathode electrically connected to the bootstrap capacitor. The high-side POR circuit 111 issues a reset signal (low signal) when the voltage between the cathode of the bootstrap diode BSD and the bootstrap capacitor BSC falls below a predetermined voltage. The state of this output is shown in HPOR in FIG. When the voltage between BSC falls below the predetermined voltage Vth, HPOR is low, and when the voltage between BSC is equal to or higher than the predetermined voltage Vth, HPOR is high. The high-side POR circuit 111 continuously performs the above output change not only at the initial operation, that is, at the rise of VCC but also after the VCC is stabilized.

ハイサイドＰＯＲ回路１１１の出力は、ワンショットレベルシフト回路５０およびインバータ１４を介して、反転信号ＨＰＯＲ´となる。ＨＰＯＲ´は、パルス幅拡大回路１２０に入力される。 The output of the high side POR circuit 111 is an inverted signal HPOR ′ via the one-shot level shift circuit 50 and the inverter 14. HPOR ′ is input to the pulse width expansion circuit 120.

ＨＶＩＣ１１０はパルス幅拡大回路１２０を備えており、パルス幅拡大回路１２０はＡＮＤゲート１２２と、フリップフロップ回路２７と、ＯＲゲート１２８とを備えている。ＨＰＯＲ´およびＬＩＮが、ＡＮＤゲート１２２に入力される。ＡＮＤゲート１２２の出力ａは、フリップフロップ回路２７のセット入力となる。これにより、ＬＩＮがハイのときに、ＬＩＮパルス幅を伸ばすかどうかの判定を実施する。つまり、第１の条件として、ＬＩＮがハイである状態すなわちローサイドパワー素子４をオンにすべきタイミングであることが必要である。さらに、第２の条件として、ブートストラップコンデンサＢＳＣの電圧が所定電圧Ｖｔｈを下回っていること、つまりＨＰＯＲ´がハイであることが必要である。この第１の条件および第２の条件がともに成立していると、出力ａがハイとなり、出力ｂが立ち上がる。 The HVIC 110 includes a pulse width expanding circuit 120, and the pulse width expanding circuit 120 includes an AND gate 122, a flip-flop circuit 27, and an OR gate 128. HPOR ′ and LIN are input to AND gate 122. An output “a” of the AND gate 122 becomes a set input of the flip-flop circuit 27. Thereby, when LIN is high, it is determined whether or not to extend the LIN pulse width. That is, as the first condition, it is necessary that LIN is high, that is, the timing when the low-side power element 4 should be turned on. Further, as a second condition, it is necessary that the voltage of the bootstrap capacitor BSC is lower than the predetermined voltage Vth, that is, HPOR ′ is high. When both the first condition and the second condition are satisfied, the output a becomes high and the output b rises.

一方、フリップフロップ回路２７のリセット入力には、ＨＰＯＲが入力される。ＨＰＯＲは、ブートストラップコンデンサＢＳＣがＶｔｈ以上となればハイとなる。従って、ブートストラップコンデンサＢＳＣの電圧が十分に高くなれば、フリップフロップ回路２７にリセット信号が入力され、出力ｂが立ち下がってローとなる。 On the other hand, HPOR is input to the reset input of the flip-flop circuit 27. HPOR goes high when the bootstrap capacitor BSC is greater than or equal to Vth. Therefore, when the voltage of the bootstrap capacitor BSC becomes sufficiently high, a reset signal is input to the flip-flop circuit 27, and the output b falls and goes low.

ＯＲゲート１２８は、出力ｂとＬＩＮとの論理和である出力ｃを発する。この出力ｃは、インターロック回路４０に入力される。出力ｃは、図４に示すとおり、出力ｂがハイである場合には出力ｂがローとなるまでＬＩＮ信号の立ち下り時期を遅延させたパルス信号を示す。出力ｂがローとなるのは、ブートストラップコンデンサＢＳＣの充電が十分に行われた場合である。つまり、出力ｂの立ち下がりタイミングは、ＬＩＮのパルス信号の伸張を終了するタイミングを示している。 The OR gate 128 generates an output c that is a logical sum of the output b and LIN. This output c is input to the interlock circuit 40. As shown in FIG. 4, the output c indicates a pulse signal obtained by delaying the falling timing of the LIN signal until the output b becomes low when the output b is high. The output b becomes low when the bootstrap capacitor BSC is sufficiently charged. That is, the falling timing of the output b indicates the timing at which the expansion of the LIN pulse signal ends.

以上のように、ＨＶＩＣ１１０によれば、ハイサイドＰＯＲ回路１１１のリセット信号（ロー信号）が発生している間は、ＬＩＮのパルス信号の立下り時期が遅延される。その結果、パルス幅が拡大されたＬＩＮ´が生成されることとなり、このＬＩＮ´によりローサイドパワー素子４のオン期間を長くしたパルス信号がＬＯに出力される。出力ｃをインターロック回路４０に入力してＬＩＮ´信号に反映させることにより、ブートストラップコンデンサＢＳＣの容量によらず、十分な充電が行われるまで、確実にＬＩＮのパルス信号の幅を拡大することができる。 As described above, according to the HVIC 110, while the reset signal (low signal) of the high-side POR circuit 111 is generated, the falling timing of the LIN pulse signal is delayed. As a result, LIN ′ with an expanded pulse width is generated, and a pulse signal in which the ON period of the low-side power element 4 is extended is output to LO by this LIN ′. By inputting the output c to the interlock circuit 40 and reflecting it in the LIN ′ signal, the width of the LIN pulse signal is reliably expanded until sufficient charging is performed regardless of the capacity of the bootstrap capacitor BSC. Can do.

ローサイドパワー素子４のオン信号のパルス幅拡大の様子は、図４において、ＬＩＮ´およびＬＯのパルス幅（実線）が、もとのＬＩＮ波形（破線）から長く拡大されていることから理解できる。この様子は、図４において、ＬＩＮ´およびＬＯのパルス幅が、もとのＬＩＮ波形（破線）から長く拡大されていることから理解できる。また、このパルス幅拡大に応じた、ハイサイド側のオン信号の縮小は、図４において、ＨＩＮ´およびＨＯのパルス幅（実線）が、もとのＨＩＮ波形（破線）から縮小されていることから理解できる。 The manner in which the pulse width of the ON signal of the low-side power element 4 is expanded can be understood from the fact that the pulse widths of LIN ′ and LO (solid lines) are expanded from the original LIN waveform (broken line) in FIG. This state can be understood from the fact that in FIG. 4, the pulse widths of LIN ′ and LO are extended from the original LIN waveform (broken line). Further, the reduction of the ON signal on the high side in accordance with the pulse width expansion is that the pulse widths of HIN ′ and HO (solid line) in FIG. 4 are reduced from the original HIN waveform (broken line). It can be understood from.

なお、ＨＶＩＣ１１０は、ハイサイドＰＯＲ回路１１１のＨＰＯＲに基づくオン信号（ＨＰＯＲ´）とＬＩＮとを入力したＡＮＤゲート１２２を有している。実施の形態２では、このＡＮＤゲート１２２の出力に基づいて、ローサイドパワー素子４のオン期間を長くする。 The HVIC 110 includes an AND gate 122 that receives an ON signal (HPOR ′) based on HPOR of the high-side POR circuit 111 and LIN. In the second embodiment, the on period of the low-side power element 4 is lengthened based on the output of the AND gate 122.

実施の形態２にかかるＨＶＩＣ１１０においても、ハイサイドＰＯＲ回路１１１、パルス幅拡大回路１２０等の回路部が集積回路装置として集積されている。これにより、実施の形態１と同様に、システム全体の簡略化が可能である。 Also in the HVIC 110 according to the second embodiment, circuit portions such as the high side POR circuit 111 and the pulse width expanding circuit 120 are integrated as an integrated circuit device. As a result, similar to the first embodiment, the entire system can be simplified.

実施の形態３．
図５は、本発明の実施の形態３にかかる半導体素子の駆動装置の構成を示す回路図である。図６は、本発明の実施の形態３にかかる半導体素子の駆動装置の動作（回路各部の信号の時間的推移）を示すタイムチャートである。説明の便宜のために、図５において回路上の配線近傍に、ＶＣＣ、ＬＩＮ、ＨＩＮ、ａ、ｂ、ｃ、ｄ、ＬＩＮ´、ＨＩＮ´、ＬＯ、ＨＯという符号をそれぞれ付している。これらの符号は、それぞれ、当該配線を流れる信号（出力）を意味するものとし、各信号を図６のタイムチャート上に表している。 Embodiment 3 FIG.
FIG. 5 is a circuit diagram showing a configuration of a semiconductor element driving apparatus according to the third embodiment of the present invention. FIG. 6 is a time chart showing the operation of the semiconductor element driving apparatus according to the third embodiment of the present invention (the time transition of signals in each part of the circuit). For convenience of explanation, reference numerals VCC, LIN, HIN, a, b, c, d, LIN ′, HIN ′, LO, and HO are attached in the vicinity of the wiring on the circuit in FIG. Each of these symbols means a signal (output) flowing through the wiring, and each signal is shown on the time chart of FIG.

実施の形態３にかかる半導体素子の駆動装置は、高耐圧集積回路（High Voltage IC）であるＨＶＩＣ２１０として提供される。ＨＶＩＣ２１０は、比較器２１４、パルス幅拡大回路２２０を備えている。一方、ＨＶＩＣ１０とは異なり、ローサイドＰＯＲ回路１２、ファーストパルス幅拡大回路２０は備えていない。この点を除き、ＨＶＩＣ１１０は、ＨＶＩＣ１０と同様の構成を備えているため、同一の符号を付してその説明を省略ないしは簡略化する。 The semiconductor device driving apparatus according to the third embodiment is provided as an HVIC 210 which is a high voltage integrated circuit (High Voltage IC). The HVIC 210 includes a comparator 214 and a pulse width expansion circuit 220. On the other hand, unlike the HVIC 10, the low side POR circuit 12 and the first pulse width expansion circuit 20 are not provided. Except for this point, since the HVIC 110 has the same configuration as the HVIC 10, the same reference numerals are given and the description thereof is omitted or simplified.

比較器２１４は、プラス端子がリファレンス電圧Ｖｒｅｆと接続しており、マイナス端子が制限抵抗Ｒ１とブートストラップダイオードＢＳＤのアノードの間の電圧とを比較する。
実施の形態３では、ブートストラップコンデンサＢＳＣの電圧を、ブートストラップダイオードＢＳＤのアノードの電圧によりいわば間接的にＶｒｅｆと比較している。しかしながら、ブートストラップコンデンサＢＳＣの電圧値を直接的に比較器２１４への入力信号とするなどして、直接的に所定電圧と比較してもよい。 The comparator 214 has a positive terminal connected to the reference voltage Vref, and a negative terminal compares the voltage between the limiting resistor R1 and the anode of the bootstrap diode BSD.
In the third embodiment, the voltage of the bootstrap capacitor BSC is indirectly compared with Vref by the voltage of the anode of the bootstrap diode BSD. However, the voltage value of the bootstrap capacitor BSC may be directly compared with a predetermined voltage, for example, directly as an input signal to the comparator 214.

比較器２１４の出力ｃは、パルス幅拡大回路２２０に入力される。パルス幅拡大回路２２０は、ＯＲゲート２２２を備えている。ＯＲゲート２２２は、出力ｃとＬＩＮの入力を受けて、それらの論理和に従って信号（出力ｄ）を出力する。 The output c of the comparator 214 is input to the pulse width expansion circuit 220. The pulse width expanding circuit 220 includes an OR gate 222. The OR gate 222 receives the outputs c and LIN and outputs a signal (output d) according to the logical sum of them.

実施の形態３における電圧ｂは、制限抵抗Ｒ１とブートストラップダイオードＢＳＤとの間の電圧であり、つまり出力ｂが流れる配線２１８の電圧である。ローサイドパワー素子４がオンとなって、ＶＣＣ、ブートストラップコンデンサＢＳＣ、そしてグランドへと連通する経路（充電経路）が生じた場合において、ブートストラップコンデンサＢＳＣで放電がなされて電圧が低下していると、電圧ｂがＶｒｅｆより低くなる。図６に示すように、電圧ｂが電圧ａ（つまりＶｒｅｆ）より低いと、出力ｃはハイとなる。従って、ＬＩＮのパルス信号の立ち上がりによってブートストラップコンデンサＢＳＣの充電経路が生じた後、ブートストラップコンデンサＢＳＣが十分に充電されて電圧ｂがＶｒｅｆと一致するまで、出力ｃはハイを維持することができる。 The voltage b in the third embodiment is a voltage between the limiting resistor R1 and the bootstrap diode BSD, that is, a voltage of the wiring 218 through which the output b flows. When the low-side power element 4 is turned on, and VCC, the bootstrap capacitor BSC, and a path (charging path) communicating with the ground are generated, the bootstrap capacitor BSC is discharged and the voltage drops. The voltage b becomes lower than Vref. As shown in FIG. 6, when the voltage b is lower than the voltage a (that is, Vref), the output c becomes high. Accordingly, after the charging path of the bootstrap capacitor BSC is generated by the rising edge of the pulse signal of LIN, the output c can be kept high until the bootstrap capacitor BSC is sufficiently charged and the voltage b matches Vref. .

出力ｃがハイである限り、ＬＩＮのパルス信号が立ち下がっても、ＯＲゲート２２２の出力ｄはハイとなる。従って、ＬＩＮのパルス信号の立ち上がってから、ブートストラップコンデンサＢＳＣが十分に充電されて電圧ｂがＶｒｅｆと一致するまでは、そのＬＩＮのパルス信号の立下りが遅延する。よって、図６に示すように、ＬＩＮのパルス幅が拡大された出力ｄが生成されることとなる。 As long as the output c is high, the output d of the OR gate 222 is high even if the LIN pulse signal falls. Therefore, after the rise of the LIN pulse signal, the fall of the LIN pulse signal is delayed until the bootstrap capacitor BSC is sufficiently charged and the voltage b matches Vref. Therefore, as shown in FIG. 6, an output d in which the pulse width of LIN is expanded is generated.

出力ｄは、インターロック回路４０に入力される。インターロック回路４０は、ＨＩＮおよび出力ｄの入力を受けて、ＨＩＮ´およびＬＩＮ´を出力する。このように、ＨＶＩＣ２１０によれば、出力ｄにより、ローサイドパワー素子４のオン期間を長くしたパルス信号（ＬＩＮ´）を生成することができる。 The output d is input to the interlock circuit 40. The interlock circuit 40 receives the HIN and the output d and outputs HIN ′ and LIN ′. Thus, according to the HVIC 210, the pulse signal (LIN ′) in which the ON period of the low-side power element 4 is extended can be generated by the output d.

ローサイド側のオン信号のパルス幅拡大と縮小の様子は、図６において、ＬＩＮ´およびＬＯのパルス幅（実線）が、もとのＬＩＮ波形（破線）から長く拡大されていることから理解できる。このパルス幅拡大に応じた、ハイサイド側のオン信号の縮小は、図６において、ＨＩＮ´およびＨＯのパルス幅（実線）が、もとのＨＩＮ波形（破線）から縮小されていることから理解できる。 The state of the pulse width expansion and reduction of the ON signal on the low side can be understood from the fact that the pulse widths of LIN ′ and LO (solid line) are extended from the original LIN waveform (broken line) in FIG. The reduction of the ON signal on the high side in accordance with this pulse width expansion is understood from the fact that the pulse widths of HIN ′ and HO (solid line) in FIG. 6 are reduced from the original HIN waveform (dashed line). it can.

実施の形態３にかかるＨＶＩＣ２１０によれば、実施の形態２のＨＶＩＣ１１０とは異なり、ハイサイドＰＯＲ回路１１１およびワンショット逆レベルシフト回路１１２を有さなくとも良い。これらの回路の省略により、ＨＶＩＣ１１０と比べて、ＨＶＩＣ２１０は回路規模を小さくすることができる。 According to the HVIC 210 according to the third embodiment, unlike the HVIC 110 according to the second embodiment, the high-side POR circuit 111 and the one-shot reverse level shift circuit 112 may not be provided. By omitting these circuits, the HVIC 210 can be reduced in circuit scale as compared with the HVIC 110.

なお、リファレンス電圧Ｖｒｅｆの電圧源２１６は、制限抵抗Ｒ１およびブートストラップダイオードＢＳＤの温度特性をキャンセルするように、それらと同一の温度特性を有するものであってもよい。
なお、図９に示すように、制限抵抗Ｒ１とブートストラップダイオードＢＳＤの接続点（符号ｂを付した配線）とグランドＧＮＤとの間に、クランプ用ツェナー２１５を備えても良い。 Note that the voltage source 216 of the reference voltage Vref may have the same temperature characteristics as those of the limiting resistor R1 and the bootstrap diode BSD so as to cancel the temperature characteristics.
As shown in FIG. 9, a clamping Zener 215 may be provided between the connection point (the wiring with the symbol b) between the limiting resistor R1 and the bootstrap diode BSD and the ground GND.

実施の形態４．
図７は、本発明の実施の形態４にかかる半導体素子の駆動装置の構成を示す回路図である。図８は、本発明の実施の形態４にかかる半導体素子の駆動装置の動作（回路各部の信号の時間的推移）を示すタイムチャートである。説明の便宜のために、図７において回路上の配線近傍に、ＶＣＣ、ＬＩＮ、ＨＩＮ、ａ、ｂ、ｃ、ＬＩＮ´、ＨＩＮ´、ＬＯ、ＨＯという符号をそれぞれ付している。これらの符号は、それぞれ、当該配線を流れる信号（出力）を意味するものとし、各信号を図８のタイムチャート上に表している。 Embodiment 4 FIG.
FIG. 7 is a circuit diagram showing a configuration of a semiconductor element driving apparatus according to Embodiment 4 of the present invention. FIG. 8 is a time chart showing the operation of the semiconductor element driving apparatus according to the fourth embodiment of the present invention (the time transition of signals of each part of the circuit). For convenience of explanation, reference numerals VCC, LIN, HIN, a, b, c, LIN ′, HIN ′, LO, and HO are attached to the vicinity of the wiring on the circuit in FIG. Each of these symbols means a signal (output) flowing through the wiring, and each signal is shown on the time chart of FIG.

実施の形態４にかかる半導体素子の駆動装置は、高耐圧集積回路（High Voltage IC）であるＨＶＩＣ３１０として提供される。ＨＶＩＣ３１０は、比較器３１４周辺の構成を除き、ＨＶＩＣ２１０と同様の構成を備えているため、同一の符号を付してその説明を省略ないしは簡略化する。 The semiconductor device driving apparatus according to the fourth embodiment is provided as an HVIC 310 which is a high voltage integrated circuit (High Voltage IC). Since the HVIC 310 has the same configuration as the HVIC 210 except for the configuration around the comparator 314, the same reference numerals are used and the description thereof is omitted or simplified.

比較器３１４のプラス端子には、配線３１５を介して、配線３１１の電圧が入力される。この点が、ＨＶＩＣ２１０においてリファレンス電圧Ｖｒｅｆを比較器２１４のプラス端子に入力していたのとは、異なっている。 The voltage of the wiring 311 is input to the plus terminal of the comparator 314 through the wiring 315. This is different from the case where the reference voltage Vref is input to the plus terminal of the comparator 214 in the HVIC 210.

配線３１１は、電源電圧ＶＣＣが入力される電源端子と、制限抵抗Ｒ１との間を結ぶ配線である。つまり、電源電圧ＶＣＣが比較器３１４のプラス端子に入力され、制限抵抗Ｒ１による電圧降下後の電圧が比較器３１４のマイナス端子に入力される。このように、ＨＶＩＣ３１０において、電源端子の電圧ＶＣＣが、実施の形態３のリファレンス電圧そのものとして用いられる。これにより、実施の形態３と異なり、比較器を用いた検出の対象となる電圧がＶＣＣ電圧の値に依存しない。従って、ＶＣＣ電圧の値が異なったときも、ブートストラップコンデンサＢＳＣの電圧に基づく出力ｂのハイへの切り替えを、精度良く実施することができる。 The wiring 311 is a wiring connecting the power supply terminal to which the power supply voltage VCC is input and the limiting resistor R1. That is, the power supply voltage VCC is input to the plus terminal of the comparator 314, and the voltage after the voltage drop by the limiting resistor R1 is input to the minus terminal of the comparator 314. Thus, in HVIC 310, voltage VCC at the power supply terminal is used as the reference voltage itself in the third embodiment. Thereby, unlike the third embodiment, the voltage to be detected using the comparator does not depend on the value of the VCC voltage. Accordingly, even when the value of the VCC voltage is different, the output b can be switched to high based on the voltage of the bootstrap capacitor BSC with high accuracy.

なお、ローサイド側のオン信号のパルス幅拡大と縮小の様子は、図８において、ＬＩＮ´およびＬＯのパルス幅（実線）が、もとのＬＩＮ波形（破線）から長く拡大されていることから理解できる。このパルス幅拡大に応じた、ハイサイド側のオン信号の縮小は、図８において、ＨＩＮ´およびＨＯのパルス幅（実線）が、もとのＨＩＮ波形（破線）から縮小されていることから理解できる。 Note that the pulse width expansion and reduction of the ON signal on the low side is understood from the fact that in FIG. 8, the pulse widths of LIN ′ and LO (solid line) are extended from the original LIN waveform (broken line). it can. The reduction of the ON signal on the high side in accordance with this pulse width expansion is understood from the fact that the pulse widths of HIN ′ and HO (solid line) are reduced from the original HIN waveform (broken line) in FIG. it can.

２ハイサイドパワー素子
４ローサイドパワー素子
１０、１１０、２１０、３１０ＨＶＩＣ
１２ローサイドＰＯＲ回路
１４インバータ
２０ファーストパルス幅拡大回路
２２ワンショット回路
２７フリップフロップ回路
４０インターロック回路
５０ワンショットレベルシフト回路
６０ハイサイド駆動回路
６２ローサイド駆動回路
１１１ハイサイドＰＯＲ回路
１１２ワンショット逆レベルシフト回路
１２０、２２０パルス幅拡大回路
２１４、３１４比較器
２１６電圧源
２１８配線
３１１、３１５配線
ＢＳＣブートストラップコンデンサ
ＢＳＤブートストラップダイオード
Ｃ２０コンデンサ 2 High-side power element 4 Low-side power element 10, 110, 210, 310 HVIC
12 Low-side POR circuit 14 Inverter 20 First pulse width expansion circuit 22 One-shot circuit 27 Flip-flop circuit 40 Interlock circuit 50 One-shot level shift circuit 60 High-side drive circuit 62 Low-side drive circuit 111 High-side POR circuit 112 One-shot reverse level shift Circuit 120, 220 Pulse width expansion circuit 214, 314 Comparator 216 Voltage source 218 Wiring 311, 315 Wiring BSC Bootstrap capacitor BSD Bootstrap diode C20 Capacitor

Claims

A driving device for a semiconductor element used for driving an arm circuit having a high-side semiconductor element and a low-side semiconductor element,
A power supply terminal connected to the power supply;
A low-side signal input terminal to which an ON signal of the low-side semiconductor element is input;
A power-on reset circuit section for generating a reset signal at the rise of the power supply voltage of the power supply terminal;
A latch circuit unit that continues to output from the reset signal generation of the power-on reset circuit unit to the fall of the on signal;
A pulse generation circuit unit that generates a pulse signal having a length obtained by adding a delay period to an overlap period between the output of the latch circuit unit and the ON signal;
A low side driver circuit for turning on the low side semiconductor elements on the basis of the pulse signal of the pulse producing formation circuit portion,
A high-side driving circuit unit that is connected to a bootstrap capacitor that is charged during an on period of the low-side semiconductor element and drives the high-side semiconductor element;
A drive device for a semiconductor element, comprising:

A high-side signal input terminal to which an ON signal of the high-side semiconductor element is input;
An interlock circuit unit having an input signal to the high side signal input terminal as a first input value and an input signal to the low side signal input terminal and the pulse signal as a second input value;
With
The high side drive circuit unit is electrically connected to the interlock circuit unit, and supplies a signal corresponding to the first input value to a control terminal of the high side semiconductor element,
The low-side driving circuit unit is electrically connected to the interlock circuit unit and supplies a signal corresponding to the second input value to a control terminal of the low-side semiconductor element. Semiconductor device driving apparatus.

3. The semiconductor device according to claim 1, wherein the power-on reset circuit unit, the latch circuit unit, the pulse generation circuit unit, the low-side drive circuit unit, and the high-side drive circuit unit are integrated. Drive device.

A driving device for a semiconductor element used for driving an arm circuit having a high-side semiconductor element and a low-side semiconductor element,
A power supply terminal connected to the power supply;
A low-side signal input terminal to which an ON signal of the low-side semiconductor element is input;
A voltage identification circuit unit that is electrically connected to a bootstrap capacitor that is charged during an on period of the low-side semiconductor element, and that generates an output signal when the voltage of the bootstrap capacitor falls below a predetermined voltage;
If the voltage identification circuit unit is outputting an output signal, a pulse generation circuit unit that generates a pulse signal with a longer on period of the low-side semiconductor element, and
A low side driver circuit for turning on the low side semiconductor elements on the basis of the pulse signal of the pulse producing formation circuit portion,
A high-side driving circuit unit connected to the bootstrap capacitor and driving the high-side semiconductor element;
A drive device for a semiconductor element, comprising:

A bootstrap diode having an anode electrically connected to the power supply terminal and a cathode electrically connected to the bootstrap capacitor;
The voltage identification circuit unit is a power-on reset circuit unit that generates a reset signal during a period when the voltage between the cathode of the bootstrap diode and the bootstrap capacitor is lower than a predetermined voltage, or the voltage of the bootstrap capacitor. 5. The driving device for a semiconductor device according to claim 4, wherein the driving device is a comparator for comparing with a predetermined voltage.

6. The semiconductor element driving device according to claim 4, wherein the voltage identification circuit unit uses a voltage of the power supply terminal as the predetermined voltage.

The pulse generation circuit unit includes an AND gate to which a first on signal based on an output of the voltage identification circuit unit and a second on signal based on an input signal to the low side signal input terminal are input, and the AND gate drive apparatus for a semiconductor device according to any one of claims 4-6, characterized in that lengthening the oN period of the low side semiconductor device based on the output.

A high-side signal input terminal to which an ON signal of the high-side semiconductor element is input;
An interlock circuit unit having an input signal to the high side signal input terminal as a first input value and an input signal to the low side signal input terminal and the pulse signal as a second input value;
With
The high side drive circuit unit is electrically connected to the interlock circuit unit, and supplies a signal corresponding to the first input value to a control terminal of the high side semiconductor element,
Said low side driver circuit portion, the addition to an interlocking circuit portion electrically connected to, claims 4 to 7, a signal corresponding to the second input value and supplying the control terminal of the low side semiconductor element The driving device for a semiconductor element according to any one of the above.

The voltage identification circuit unit, the pulse generator circuit unit, the driving of the semiconductor device according to any one of claims 4-8, wherein the low-side driver circuit portion and the high-side drive circuit portion is characterized in that it is integrated apparatus.