JP5767695B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特に、バンプ電極（突起電極）を使用して半導体チップを配線基板上に搭載する半導体装置に適用して有効な技術に関する。

特開２００２−２４６５５２号公報（特許文献１）には、矩形形状をした半導体チップの周縁部にだけ外部接続端子であるバンプ電極を形成し、このバンプ電極によって、半導体チップを配線基板上に搭載する技術が記載されている。

特開２００２−２４６５５２号公報

半導体装置は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの半導体素子と多層配線を形成した半導体チップと、この半導体チップを覆うように形成されたパッケージから形成されている。パッケージには、（１）半導体チップに形成されている半導体素子と外部回路とを電気的に接続するという機能や、（２）湿度や温度などの外部環境から半導体チップを保護し、振動や衝撃による破損や半導体チップの特性劣化を防止する機能がある。さらに、パッケージには、（３）半導体チップのハンドリングを容易にするといった機能や、（４）半導体チップの動作時における発熱を放散し、半導体素子の機能を最大限に発揮させる機能なども合わせ持っている。このような機能を有するパッケージには様々な種類が存在する。

以下に、パッケージの構成例について説明する。例えば、半導体チップの表面に外部接続端子としてのバンプ電極（突起電極）を形成し、このバンプ電極によって、半導体チップを配線基板に実装するタイプのＢＧＡ（Ball Grid Array）パッケージが存在する。このＢＧＡパッケージでは、半導体チップに形成されたバンプ電極の高密度化、狭ピッチ化に対応してファインピッチ（狭ピッチ）の配線を形成しやすいビルドアップ基板が使用されている。このビルドアップ基板の構造の一例を挙げると、例えば、コア層を挟むようなビルドアップ層を有している。さらに、このビルドアップ層には微細なビアが形成され、このビアは自由に配置できる。また、この微細なビア上には、端子を配置することができる。その理由について説明する。ビルドアップ層に形成される微細なビアにおいては、ビア径が微細なため、ビアの内部に導体膜を埋め込むことは容易である。その結果、ビアの上部が導体膜で蓋をされた状態を作ることができるので、ビア上に端子を配置しても、ビアと端子との確実な電気的な接続を実現することができる。このように、ビルドアップ基板は、微細なビア上にも端子を配置できるので、配線を形成する際の制約が少なく、ファインピッチの配線を形成しやすいといった利点がある。

ところが、本発明者が検討したところ、ビルドアップ基板には、以下に示すような問題点があることを新たに見出した。この問題点について説明する。まずはじめに、ビルドアップ基板には、コア層と、このコア層を挟むように形成されたビルドアップ層が存在するが、この理由について説明する。

例えば、半導体装置が動作すると、半導体チップが発熱し、この発熱によって生じた熱が半導体チップからビルドアップ基板に伝達する。その結果、ビルドアップ基板に熱が加わることにより、ビルドアップ基板が膨張する。このビルドアップ基板の膨張が大きくなると、ビルドアップ基板と半導体チップとの隙間を封止する封止樹脂（例えばアンダーフィル材）にストレスが加わることにより、例えば、半導体チップと封止樹脂との界面や、封止樹脂とビルドアップ基板との界面にクラックが発生し、半導体装置の信頼性を低下させてしまう場合がある。このため、ビルドアップ基板は、その熱膨張係数（α）をできるだけ小さくするために（半導体チップの熱膨張係数に近づけるために）、ガラス繊維から作った織布であるガラスクロスを含有するコア層を設けて、ビルドアップ基板の熱膨張係数を小さくするようにしている。しかしながら、ガラスクロスを含有するコア層だけからビルドアップ基板を構成すると、微細なビアを形成することが困難となる。そのため、通常、ビルドアップ基板では、コア層を挟むようにビルドアップ層を設け、このビルドアップ層にガラスクロスを含有させないことで微細なビアを形成できるようにしている。つまり、ビルドアップ層は、ガラスクロスを含まないように構成しているため、微細なビアを形成することが可能となっている。ただし、ビルドアップ層においても、熱膨張係数を小さくする必要があることから、ガラスクロスの代わりにガラスフィラー（粒状、ビーズ状のガラス）を添加している。以上のことから、ビルドアップ基板は、コア層と、このコア層を挟むように形成されたビルドアップ層から構成されることになる。

ここで、上述したようにコア層にはガラスクロスが含有されている一方、ビルドアップ層にはガラスクロスに代えてガラスフィラーが含有されている。ところが、ガラスフィラーを含有するビルドアップ層の熱膨張係数は、ガラスクロスを含有するコア層の熱膨張係数程度には小さくならない。一例を挙げると、コア層の熱膨張係数は１７〜２０ｐｐｍ程度で、ビルドアップ層の熱膨張係数は４０〜６０ｐｐｍ程度である。この結果、ビルドアップ層とコア層の熱膨張係数が相違することとなり、ビルドアップ層とコア層との間に熱膨張係数の相違に起因する熱ストレスが加わることになる。そして、本発明者は、この熱ストレスによって、ビルドアップ層に形成されている微細なビアが電気的に切断されやすくなり、これによって、将来的に半導体装置の信頼性が低下するおそれがあることを見出した。

本発明の目的は、半導体装置の信頼性を向上できる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

代表的な実施の形態における半導体装置は、半導体チップを搭載する配線基板として、ビルドアップ基板を使用せずに、貫通基板を使用することを特徴とするものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

ビルドアップ層とコア層との熱膨張係数の相違を考慮する必要がなく、さらには、ビルドアップ層が存在しないので、ビルドアップ層に形成される微細なビアの電気的な切断も考慮する必要がなくなる。この結果、コスト低減を図りながら、半導体装置の信頼性を向上することができる。

本発明者が検討した半導体チップの外観構成を示す上面図である。 本発明者が検討した半導体装置の構成を示す側面図である。 本発明者が検討した半導体装置の一部を示す図であって、ビルドアップ基板の内部構造を示す図である。 実施の形態における半導体チップの表面構造を示す図である。 実施の形態における半導体装置の構成を示す側面図である。 実施の形態における半導体装置の一部を示す図であって、貫通基板の内部構造を示す図である。 実施の形態における貫通基板の一部構成を示す平面図である。 スルーホール上に端子を配置する構成例を示す図である。 スルーホールとランドの位置関係がずれた場合の構成例を示す図である。 半田からなる半球状のバンプ電極のサイズを小さくして、このバンプ電極を貫通基板上に搭載する状態を示す断面図である。 柱状バンプ電極を貫通基板上に搭載する状態を示す部分断面図である。 本発明者が検討した半導体チップに形成された再配線構造を示す断面図である。 実施の形態における半導体チップに形成されたバンプ構造を示す断面図である。 実施の形態における半導体装置の製造工程を示す側面図である。 図１４に続く半導体装置の製造工程を示す側面図である。 図１５に続く半導体装置の製造工程を示す側面図である。 図１６に続く半導体装置の製造工程を示す側面図である。 実施の形態における半導体装置の別の製造工程を示す側面図である。 図１８に続く半導体装置の製造工程を示す側面図である。 図１９に続く半導体装置の製造工程を示す側面図である。 図２０に続く半導体装置の製造工程を示す側面図である。 金からなるスタッドバンプ電極を貫通基板上に搭載する状態を示す断面図である。 変形例における半導体装置の製造工程を示す側面図である。 図２３に続く半導体装置の製造工程を示す側面図である。 図２４に続く半導体装置の製造工程を示す側面図である。 図２５に続く半導体装置の製造工程を示す側面図である。 本発明の位置づけを説明するためのグラフである。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

＜図面を使用した課題の説明＞
まず、本発明者が検討した半導体装置が有する課題について、図面を参照しながら説明する。図１は、本発明者が検討した半導体チップＣＨＰ１の外観構成を示す上面図である。図１に示すように、半導体チップＣＨＰ１は矩形形状をしており、半導体チップＣＨＰ１の表面全体にわたって外部接続端子であるバンプ電極ＢＭＰが形成されている。このように構成されている半導体チップＣＨＰ１をパッケージングすることにより、本発明者が検討した半導体装置を得ることができる。

図２は、本発明者が検討した半導体装置の構成を示す側面図である。図２に示すように、本発明者が検討した半導体装置は、ビルドアップ基板ＢＰＷＢを有し、このビルドアップ基板ＢＰＷＢの裏面（下面）に複数の半田ボールＳＢが形成されている。一方、ビルドアップ基板ＢＰＷＢの表面（上面）には、半導体チップＣＨＰ１が搭載されている。このとき、半導体チップＣＨＰ１に形成されている複数のバンプ電極ＢＭＰが、ビルドアップ基板ＢＰＷＢの表面に形成されている端子（図示せず）と電気的に接続されるように、半導体チップＣＨＰ１がビルドアップ基板ＢＰＷＢ上に配置されている。そして、半導体チップＣＨＰ１とビルドアップ基板ＢＰＷＢの間に形成される隙間には、封止用樹脂であるアンダーフィルＵＦが充填されている。このアンダーフィルＵＦは、エポキシ樹脂である場合が多く、半導体チップＣＨＰ１とビルドアップ基板ＢＰＷＢとの接続信頼性を確保するために使用されている。また、半導体チップＣＨＰ１の上面には、シリコーンレジンＳＣＥを介してヒートシンクＨＳが配置されている。このヒートシンクＨＳは、半導体チップＣＨＰ１で発生した熱が効率良く外部へ放散されるように設けられている。つまり、ヒートシンクＨＳは、半導体チップＣＨＰ１の放熱効率を向上させるために設けられている。

このように構成されている本発明者が検討した半導体装置に関し、特に、ビルドアップ基板ＢＰＷＢの内部構造について、さらに詳細に説明する。図３は、本発明者が検討した半導体装置の一部を示す図であって、ビルドアップ基板ＢＰＷＢの内部構造を示す図である。図３に示すように、ビルドアップ基板ＢＰＷＢは、コア層ＣＲＬと、このコア層ＣＲＬを挟むように配置されたビルドアップ層ＢＰＬ１とビルドアップ層ＢＰＬ２から形成されている。

具体的に、コア層ＣＲＬにはスルーホールＴＨが形成されており、ビルドアップ層ＢＰＬ１には、このスルーホールＴＨと接続する多層配線（図３では２層）が形成されている。この多層配線は、ビルドアップ層ＢＰＬ１に形成されたビアＶＡによって互いに接続されている。ビルドアップ層ＢＰＬ１の表面には、ソルダレジストＳＲが形成されており、このソルダレジストＳＲに設けられた開口部から、ビルドアップ層ＢＰＬ１を構成する端子（ランドパターン、フットパターン）ＴＥが露出している。そして、この端子ＴＥとバンプ電極ＢＭＰが電気的に接続するように、半導体チップＣＨＰ１がビルドアップ基板ＢＰＷＢ上に搭載されている。

一方、ビルドアップ層ＢＰＬ２にも、コア層ＣＲＬに形成されたスルーホールＴＨと接続する多層配線（図３では２層）が形成されている。ビルドアップ層ＢＰＬ２の表面には、ソルダレジストＳＲが形成されており、このソルダレジストＳＲに設けられた開口部から、ビルドアップ層ＢＰＬ２を構成する裏面端子ＢＴＥが露出している。そして、この裏面端子ＢＴＥと電気的に接続するように、裏面端子ＢＴＥ上に半田ボールＳＢが搭載されている。具体的に、図３に示すビルドアップ基板ＢＰＷＢでは、コア層ＣＲＬ（約０．８ｍｍ程度）とビルドアップ層ＢＰＬ１およびビルドアップ層ＢＰＬ２を合わせた基板厚は、約１．０ｍｍ程度であり、スルーホールＴＨの径は約１５０〜２５０μｍ程度、ビアＶＡの径は約５０μｍ程度である。

このように構成されているビルドアップ基板ＢＰＷＢには、半導体チップＣＨＰ１に形成されるバンプ電極ＢＭＰの高密度化に対応してファインピッチの配線を形成しやすいという利点がある。つまり、ビルドアップ基板ＢＰＷＢは、例えば、コア層ＣＲＬを挟むようにビルドアップ層ＢＰＬ１とビルドアップ層ＢＰＬ２を有しており、このビルドアップ層ＢＰＬ１やビルドアップ層ＢＰＬ２には微細なビアＶＡが形成され、このビアＶＡは自由に配置できる。また、この微細なビアＶＡ上に端子ＴＥを配置することができる。その理由について説明する。ビルドアップ層ＢＰＬ１やビルドアップ層ＢＰＬ２に形成される微細なビアＶＡにおいては、ビア径が微細なため、ビアＶＡの内部に導体膜を埋め込むことは容易である。その結果、ビアＶＡの上部が導体膜で蓋をされた状態を作ることができるので、ビアＶＡ上に端子ＴＥを配置しても、ビアＶＡと端子ＴＥとの確実な電気的な接続を実現することができる。このように、ビルドアップ基板ＢＰＷＢは、微細なビアＶＡ上にも端子ＴＥを配置できるので、配線を形成する際の制約が少なく、ファインピッチの配線を形成しやすいといった利点がある。

さらに、図３に示すように、ビルドアップ基板ＢＰＷＢにおいては、コア層ＣＲＬに形成されるスルーホールＴＨの壁面にはめっき膜が形成されるが、スルーホールＴＨの径は大きいので、スルーホールＴＨの内部にはめっき膜が形成されない。しかし、図３に示すように、スルーホールＴＨの内部には、穴埋め用樹脂が埋め込まれており、スルーホールＴＨの内部が充填されている。このため、図３に示すビルドアップ基板ＢＰＷＢでは、スルーホールＴＨ上にも微細なビアＶＡや配線を配置することができ、この点からも、配線を形成する際の制約が少なくなり、ファインピッチの配線を形成しやすくなっている。

ところが、本発明者が検討したところ、上述したビルドアップ基板ＢＰＷＢには、以下に示すような問題点があることを新たに見出した。例えば、半導体装置が動作すると、半導体チップＣＨＰ１が発熱し、この発熱によって生じた熱が半導体チップＣＨＰ１からビルドアップ基板ＢＰＷＢに伝達する。その結果、ビルドアップ基板ＢＰＷＢに熱が加わることにより、ビルドアップ基板ＢＰＷＢが膨張する。このビルドアップ基板ＢＰＷＢの膨張が大きくなると、ビルドアップ基板ＢＰＷＢと半導体チップＣＨＰ１との隙間を封止する封止樹脂（アンダーフィルＵＦ）にストレスが加わることにより、例えば半導体チップと封止樹脂との界面や、封止樹脂とビルドアップ基板との界面にクラックが発生し、半導体装置の信頼性を低下させてしてしまう場合がある。このため、ビルドアップ基板ＢＰＷＢは、その熱膨張係数（α）を小さくするために（半導体チップＣＨＰ１の熱膨張係数に近づけるために）、ガラス繊維から作った織布であるガラスクロスを含有するコア層ＣＲＬを設けて、ビルドアップ基板ＢＰＷＢの熱膨張係数を小さくするようにしている。しかしながら、ガラスクロスを含有するコア層ＣＲＬだけからビルドアップ基板ＢＰＷＢを構成すると、微細なビアＶＡを形成することが困難となる。そのため、通常、ビルドアップ基板ＢＰＷＢでは、コア層ＣＲＬを挟むようにビルドアップ層ＢＰＬ１（ＢＰＬ２）を設け、このビルドアップ層ＢＰＬ１（ＢＰＬ２）にガラスクロスを含有させないことで微細なビアＶＡを形成するようにしている。つまり、ビルドアップ層ＢＰＬ１（ＢＰＬ２）は、ガラスクロスを含まないように構成しているため、微細なビアＶＡを形成することが可能となっている。ただし、ビルドアップ層ＢＰＬ１（ＢＰＬ２）においても、熱膨張係数を小さくする必要があることから、ガラスクロスの代わりにガラスフィラー（粒状、ビーズ状のガラス）を添加している。

ここで、上述したようにコア層ＣＲＬにはガラスクロスが含有されている一方、ビルドアップ層ＢＰＬ１（ＢＰＬ２）にはガラスクロスに代えてガラスフィラーが含有されている。ところが、ガラスフィラーを含有するビルドアップ層ＢＰＬ１（ＢＰＬ２）の熱膨張係数は、ガラスクロスを含有するコア層ＣＲＬの熱膨張係数程度には小さくならない。一例を挙げると、コア層の熱膨張係数は１７〜２０ｐｐｍ程度で、ビルドアップ層の熱膨張係数は４０〜６０ｐｐｍ程度である。この結果、ビルドアップ層ＢＰＬ１（ＢＰＬ２）とコア層ＣＲＬの熱膨張係数が相違することとなり、ビルドアップ層ＢＰＬ１（ＢＰＬ２）とコア層ＣＲＬとの間に熱膨張係数の相違に起因する熱ストレスが加わることになる。そして、本発明者は、この熱ストレスによって、ビルドアップ層ＢＰＬ１（ＢＰＬ２）に形成されている微細なビアＶＡが電気的に切断されやすくなり、これによって、半導体装置の信頼性が低下するおそれがあることを見出したのである。そこで、本実施の形態では、半導体装置の信頼性を向上できる工夫を施している。以下に、この工夫を施した本実施の形態における半導体装置について説明する。

＜本実施の形態における半導体装置の構成＞
図４は、本実施の形態における半導体チップＣＨＰ２の表面構造を示す図である。図４に示すように、本実施の形態における半導体チップＣＨＰ２は、矩形形状をしており、半導体チップＣＨＰ２の表面領域に柱状バンプ電極（柱状突起電極）ＰＬＢＭＰ１および柱状バンプ電極ＰＬＢＭＰ２が形成されている。なお、これら柱状バンプ電極ＰＬＢＭＰ１および柱状バンプ電極ＰＬＢＭＰ２は、例えば、銅（Ｃｕ）からなる柱状部と、この柱状部上に形成された半田からなる接続部とから構成されている。柱状部の高さは、例えばここでは約３０μｍ程度であり、接続部の高さ（半田高さ）は約１５μｍ程度である。柱状部の形状は、円柱形状や直方体形状であり、平面視で見たときに、円柱形状のときの直径は約３０〜３５μｍ程度であり、直方体形状のときの１辺の長さは、約３０〜３５μｍ程度である。

具体的に、本実施の形態における半導体チップＣＨＰ２では、図４に示すように、半導体チップＣＨＰ２の表面領域を、領域ＡＲ１と、この領域ＡＲ１の内側にある領域ＡＲ２と、この領域ＡＲ２の内側にある領域ＡＲ３に分けた場合、領域ＡＲ１に複数の柱状バンプ電極ＰＬＢＭＰ１が形成され、領域ＡＲ３に複数の柱状バンプ電極ＰＬＢＭＰ２が形成されている。つまり、柱状バンプ電極ＰＬＢＭＰ１と柱状バンプ電極ＰＬＢＭＰ２とは、領域ＡＲ２を挟んで離れて配置されている。このとき、領域ＡＲ１においては、複数列（図４では２列）にわたって複数の柱状バンプ電極ＰＬＢＭＰ１が形成されており、領域ＡＲ３においては、均等に複数の柱状バンプ電極ＰＬＢＭＰ２が形成されている。

なお、ここでは、領域ＡＲ１に配置された柱状バンプ電極ＰＬＢＭＰ１のそれぞれのバンプ間の最小ピッチは、領域ＡＲ２に配置された柱状バンプ電極ＰＬＢＭＰ２のそれぞれのバンプ間の最小ピッチよりも小さくなっている。領域ＡＲ１に配置された柱状バンプ電極ＰＬＢＭＰ１のそれぞれのバンプ間の最小ピッチは、ここでは約４０〜６０μｍ程度である。但し、柱状バンプ電極ＰＬＢＭＰ１のそれぞれのバンプ間の最小ピッチが、柱状バンプ電極ＰＬＢＭＰ２のそれぞれのバンプ間の最小ピッチに対して同等以上になる場合でも、特に問題はない。

一方、領域ＡＲ２には、柱状バンプ電極ＰＬＢＭＰ１および柱状バンプ電極ＰＬＢＭＰ２のいずれも形成されていない。

つまり、本実施の形態における半導体チップＣＨＰ２の特徴は、半導体チップＣＨＰ２の表面全体に柱状バンプ電極ＰＬＢＭＰ１（ＰＬＢＭＰ２）が形成されているのではなく、領域ＡＲ１と領域ＡＲ３にだけ柱状バンプ電極ＰＬＢＭＰ１（ＰＬＢＭＰ２）が形成され、領域ＡＲ２には柱状バンプ電極ＰＬＢＭＰ１（ＰＬＢＭＰ２）が形成されていない点にある。例えば、図１に示す本発明者が検討した半導体チップＣＨＰ１では、半導体チップＣＨＰ１の表面全体にバンプ電極ＢＭＰが形成されているのに対し、図４に示す本実施の形態における半導体チップＣＨＰ２では、領域ＡＲ１と領域ＡＲ３にだけ柱状バンプ電極ＰＬＢＭＰ１（ＰＬＢＭＰ２）が形成され、領域ＡＲ２には柱状バンプ電極ＰＬＢＭＰ１（ＰＬＢＭＰ２）が形成されていないことがわかる。

続いて、本実施の形態における半導体装置の構成について説明する。図５は、本実施の形態における半導体装置の構成を示す側面図である。図５に示すように、本実施の形態における半導体装置は、貫通基板ＴＨＷＢを有し、この貫通基板ＴＨＷＢの裏面（下面）に複数の半田ボールＳＢが形成されている。一方、貫通基板ＴＨＷＢの表面（上面）には、半導体チップＣＨＰ２が搭載されている。このとき、半導体チップＣＨＰ２に形成されている複数の柱状バンプ電極ＰＬＢＭＰ１および柱状バンプ電極ＰＬＢＭＰ２が、貫通基板ＴＨＷＢの表面に形成されている端子（図示せず）と電気的に接続されるように、半導体チップＣＨＰ２が貫通基板ＴＨＷＢ上に配置されている。そして、半導体チップＣＨＰ２と貫通基板ＴＨＷＢの間に形成される隙間には、封止用樹脂であるアンダーフィルＵＦが充填されている。このアンダーフィルＵＦは、エポキシ樹脂である場合が多く、半導体チップＣＨＰ２と貫通基板ＴＨＷＢとの接続信頼性を確保するために使用されている。

このように構成されている本実施の形態における半導体装置に関し、特に、貫通基板ＴＨＷＢの内部構造について、さらに詳細に説明する。図６は、本実施の形態における半導体装置の一部を示す図であって、貫通基板ＴＨＷＢの内部構造を示す図である。図６に示すように、本実施の形態では、ガラスクロスを含有するコア層ＣＲＬによって貫通基板ＴＨＷＢが形成されている。この貫通基板ＴＨＷＢにおいては、貫通基板ＴＨＷＢの表面（上面）から裏面（下面）へ貫通するスルーホールＴＨ１、ＴＨ２、ＴＨ３が形成されている。そして、貫通基板ＴＨＷＢの表面には、ソルダレジストＳＲ（第１ソルダレジスト）が形成されており、このソルダレジストＳＲは、スルーホールＴＨ１、ＴＨ２、ＴＨ３の内部にも充填されている。ソルダレジストＳＲには、開口部が形成されており、この開口部から複数の端子（ランドパターン、フットパターン）ＴＥ１や複数の端子（ランドパターン、フットパターン）ＴＥ２が露出している。

例えば、貫通基板ＴＨＷＢの表面には、複数の端子ＴＥ１が形成されており、複数の端子ＴＥ１の一部は、貫通基板ＴＨＷＢの表面で、スルーホールＴＨ１と電気的に接続され、複数の端子ＴＥ１の他の一部は、貫通基板ＴＨＷＢの表面で、スルーホールＴＨ２と電気的に接続されている。また、貫通基板ＴＨＷＢの表面には、複数の端子ＴＥ２も形成されており、複数の端子ＴＥ２は、貫通基板ＴＨＷＢの表面で、スルーホールＴＨ３と電気的に接続されている。このとき、貫通基板ＴＨＷＢの表面上には、半導体チップＣＨＰ２が搭載されており、この半導体チップＣＨＰ２に形成されている柱状バンプ電極ＰＬＢＭＰ１と、貫通基板ＴＨＷＢの表面に形成されている端子ＴＥ１が電気的に接続されている。同様に、半導体チップＣＨＰ２に形成されている柱状バンプ電極ＰＬＢＭＰ２と、貫通基板ＴＨＷＢの表面に形成されている端子ＴＥ２が電気的に接続されている。つまり、貫通基板ＴＨＷＢは、コア層ＣＲＬの表裏面に１層の配線層しか有していない構造であり、本実施の形態における半導体装置は、その配線層に柱状バンプ電極が直接電気的に接続された構造であるといえる。

一方、貫通基板ＴＨＷＢの裏面にも、ソルダレジストＳＲ（第２ソルダレジスト）が形成されている。そして、ソルダレジストＳＲには、開口部が形成されており、この開口部から複数の裏面端子ＢＴＥが露出している。これらの裏面端子ＢＴＥは、貫通基板ＴＨＷＢの裏面で、スルーホールＴＨ１、ＴＨ２、ＴＨ３に電気的に接続されており、これらの裏面端子ＢＴＥ上に半田ボールＳＢが搭載されている。具体的に、本実施の形態における貫通基板ＴＨＷＢでは、コア層ＣＲＬ（０．４ｍｍ程度）による基板厚（表面および裏面の配線厚を考慮）は、０．５ｍｍ程度であり、スルーホール径は１５０μｍ程度である。

本実施の形態では、貫通基板ＴＨＷＢに形成されるスルーホールＴＨ１、ＴＨ２、ＴＨ３の形成位置や、貫通電極ＴＨＷＢの表面に形成される端子ＴＥ１や端子ＴＥ２の形成位置に特徴があるので、その概略構成についても説明する。まず、図６において、貫通基板ＴＨＷＢ上には半導体チップＣＨＰ２が搭載されており、以下に示すような領域に分割される。すなわち、図６に示すように、貫通基板ＴＨＷＢ上の領域のうち、半導体チップＣＨＰ２が搭載されていない外側の領域を領域ＡＲ０と定義する。そして、半導体チップＣＨＰ２上の領域に関し、図４に示した領域区分に対応して、半導体チップＣＨＰ２の領域ＡＲ１と、半導体チップＣＨＰ２の領域ＡＲ２と、半導体チップＣＨＰ２の領域ＡＲ３とに分割する。このようにして、貫通基板ＴＨＷＢの表面領域は、上述した４つの領域に分割することができる。

ここで、領域ＡＲ０について説明する。貫通基板ＴＨＷＢにおいて、領域ＡＲ０には、複数のスルーホールＴＨ２が形成されている。つまり、貫通基板ＴＨＷＢの表面領域のうち領域ＡＲ０に複数のスルーホールＴＨ２が形成されている一方、端子ＴＥ１や端子ＴＥ２は形成されていない。特に、スルーホールＴＨ２は、端子ＴＥ１と電気的に接続されるが、この端子ＴＥ１は、スルーホールＴＨ２が形成されている領域ＡＲ０には形成されていない。

続いて、領域ＡＲ１について説明する。貫通基板ＴＨＷＢにおいて、領域ＡＲ１には、複数の端子ＴＥ１が形成されている。つまり、貫通基板ＴＨＷＢの表面領域のうち領域ＡＲ１に複数の端子ＴＥ１が形成されている一方、スルーホールＴＨ１、ＴＨ２、ＴＨ３は形成されていない。特に、複数の端子ＴＥ１のうちの一部の端子ＴＥ１は、スルーホールＴＨ１と電気的に接続され、複数の端子ＴＥ１のうちの他の一部の端子ＴＥ１は、スルーホールＴＨ２と電気的に接続されるが、これらのスルーホールＴＨ１やスルーホールＴＨ２は、端子ＴＥ１が形成されている領域ＡＲ１には形成されていない。なお、半導体チップＣＨＰ２における領域ＡＲ１には、複数の柱状バンプ電極ＰＬＢＭＰ１が形成されており、半導体チップＣＨＰ２の領域ＡＲ１に形成されている柱状バンプ電極ＰＬＢＭＰ１は、貫通基板ＴＨＷＢの領域ＡＲ１に形成されている端子ＴＥ１と直接接続されている。

次に、領域ＡＲ２について説明する。貫通基板ＴＨＷＢにおいて、領域ＡＲ２には、複数のスルーホールＴＨ１が形成されている。つまり、貫通基板ＴＨＷＢの表面領域のうち領域ＡＲ２に複数のスルーホールＴＨ１が形成されている一方、端子ＴＥ１や端子ＴＥ２は形成されていない。特に、スルーホールＴＨ１は、端子ＴＥ１と電気的に接続されるが、この端子ＴＥ１は、スルーホールＴＨ１が形成されている領域ＡＲ２には形成されていない。なお、半導体チップＣＨＰ２における領域ＡＲ２には、複数の柱状バンプ電極ＰＬＢＭＰ１および柱状バンプ電極ＰＬＢＭＰ２が形成されていない。

さらに、領域ＡＲ３について説明する。貫通基板ＴＨＷＢにおいて、領域ＡＲ３には、複数のスルーホールＴＨ３および複数の端子ＴＥ２が形成されている。つまり、貫通基板ＴＨＷＢの表面領域のうち領域ＡＲ３に複数のスルーホールＴＨ３と複数の端子ＴＥ２が同じ領域に形成されている。特に、スルーホールＴＨ３は、端子ＴＥ２と電気的に接続されるが、この端子ＴＥ２も、スルーホールＴＨ３が形成されている領域ＡＲ３に形成されている。なお、半導体チップＣＨＰ２における領域ＡＲ３には、複数の柱状バンプ電極ＰＬＢＭＰ２が形成されており、半導体チップＣＨＰ２の領域ＡＲ３に形成されている柱状バンプ電極ＰＬＢＭＰ２は、貫通基板ＴＨＷＢの領域ＡＲ３に形成されている端子ＴＥ２と直接接続されている。

本実施の形態における貫通基板ＴＨＷＢは上記のように構成されているが、さらに、スルーホールＴＨ１、ＴＨ２、ＴＨ３および端子ＴＥ１、ＴＥ２の位置関係が明瞭となるように平面図を用いて説明する。図７は、本実施の形態における貫通基板ＴＨＷＢの一部構成を示す平面図である。図７では、概ね、貫通基板ＴＨＷＢの全領域のうちの１／４の領域が示されている。また、図７においては、領域ＡＲ０、領域ＡＲ１、領域ＡＲ２および領域ＡＲ３が図示されている。

ここで、図６と図７より、領域ＡＲ０は、平面視において半導体チップＣＨＰ２の外周よりも外側に位置する領域である。別の表現をすると、領域ＡＲ０は、平面視において、半導体チップＣＨＰと重ならない領域ともいえる。さらに、領域ＡＲ１、領域ＡＲ２および領域ＡＲ３は、平面視において半導体チップＣＨＰ２の外周よりも内側に位置する領域である。別の表現をすると、領域ＡＲ１、領域ＡＲ２および領域ＡＲ３は、平面視において、半導体チップＣＨＰと重なっている領域ともいえる。

図７において、領域ＡＲ１には、複数の端子ＴＥ１が形成されている。具体的に、領域ＡＲ１においては、２列にわたって複数の端子ＴＥ１が形成されており、例えば、外側に近い列に配置されている端子ＴＥ１の数は、内側に近い列に配置されている端子ＴＥ１の数よりも多くなっている。そして、外側に近い列に配置されている端子ＴＥ１は、領域ＡＲ０に形成されているスルーホールＴＨ２と電気的に接続されている。具体的に、領域ＡＲ０には、複数のスルーホールＴＨ２が形成されており、これらのスルーホールＴＨ２に接触するようにランドＬＮＤ２が形成されている。そして、このランドＬＮＤ２と、外側に近い列に配置されている端子ＴＥ１とが、配線ＷＩＲＥ２で接続されている。

一方、内側に近い列に配置されている端子ＴＥ１は、領域ＡＲ２に形成されているスルーホールＴＨ１と電気的に接続されている。具体的に、領域ＡＲ２には、複数のスルーホールＴＨ１が形成されており、これらのスルーホールＴＨ１に接触するようにランドＬＮＤ１が形成されている。そして、このランドＬＮＤ１と、内側に近い列に配置されている端子ＴＥ１とが、配線ＷＩＲＥ１で接続されている。

続いて、領域ＡＲ３には、複数のスルーホールＴＨ３および複数の端子ＴＥ２が形成されている。領域ＡＲ３に形成されている端子ＴＥ２は、同じく領域ＡＲ３に形成されているスルーホールＴＨ３と電気的に接続されている。具体的に、領域ＡＲ３には、複数のスルーホールＴＨ３が形成されており、これらのスルーホールＴＨ３に接触するようにランドＬＮＤ３が形成されている。そして、このランドＬＮＤ３と、端子ＴＥ２とが、配線ＷＩＲＥ３で接続されている。つまり、端子ＴＥ１と端子ＴＥ２とは、領域ＡＲ２を挟んで離れて配置されている。

＜本実施の形態における半導体装置の特徴＞
本実施の形態における半導体装置は上記のように構成されており、以下に、その特徴点について詳細に説明する。まず、本実施の形態における第１特徴点は、例えば、図６に示すように、半導体チップＣＨＰ２を搭載する配線基板として、貫通基板ＴＨＷＢを採用している点にある。すなわち、本実施の形態では、図３に示すようなビルドアップ基板ＢＰＷＢを使用せずに、図６に示すような貫通基板ＴＨＷＢを使用している。

例えば、図３に示すようなビルドアップ基板ＢＰＷＢにおいては、ガラスクロスを含むコア層ＣＲＬと、ガラスクロスの代わりにガラスフィラーを含有するビルドアップ層ＢＰＬ１（ＢＰＬ２）との材質の違いから、コア層ＣＲＬとビルドアップ層ＢＰＬ１（ＢＰＬ２）の間に熱膨張係数（α）の相違が存在する。そして、半導体チップＣＨＰ１が加熱してビルドアップ基板ＢＰＷＢに熱負荷が加わると、コア層ＣＲＬとビルドアップ層ＢＰＬ１（ＢＰＬ２）との熱膨張係数の相違から、ビルドアップ層ＢＰＬ１（ＢＰＬ２）に形成された微細なビアＶＡに熱ストレスが加わり、微細なビアＶＡが電気的に切断されやすくなる。この結果、半導体装置の信頼性低下を招くことになる。

これに対し、本実施の形態では、ビルドアップ基板ＢＰＷＢを使用せず、貫通基板ＴＨＷＢを使用している。この貫通基板ＴＨＷＢは、例えば、図６に示すように、ガラスクロスを含むコア層ＣＲＬだけから構成されており、ビルドアップ層ＢＰＬ１（ＢＬＰ２）は設けられていない。このため、貫通基板ＴＨＷＢにおいては、コア層ＣＲＬとビルドアップ層ＢＰＬ１（ＢＰＬ２）の熱膨張係数の相違により、ビルドアップ層ＢＰＬ１（ＢＰＬ２）に形成される微細なビアの電気的な切断ということが生じない。つまり、貫通基板ＴＨＷＢでは、そもそも、ビルドアップ層ＢＰＬ１（ＢＰＬ２）が存在しないことから、ビルドアップ層ＢＰＬ１（ＢＰＬ２）に形成される微細なビアも存在せず、微細なビアの電気的な切断という問題点を回避することができるのである。このように本実施の形態では、コア層ＣＲＬだけからなる貫通基板ＴＨＷＢを使用することにより、ビルドアップ層ＢＰＬ１（ＢＰＬ２）とコア層ＣＲＬとの熱膨張係数の相違を考慮する必要がなく、さらには、ビルドアップ層ＢＰＬ１（ＢＰＬ２）が存在しないので、ビルドアップ層ＢＰＬ１（ＢＰＬ２）に形成される微細なビアＶＡの電気的な切断も考慮する必要がなくなる。この結果、本実施の形態によれば、半導体装置の信頼性向上を図ることができる。

さらに、ビルドアップ基板ＢＰＷＢには熱膨張係数の大きなビルドアップ層ＢＰＬ１（ＢＰＬ２）が形成されているので、ビルドアップ基板ＢＰＷＢと半導体チップＣＨＰ１との隙間を封止する封止樹脂（アンダーフィルＵＦ）にも大きな熱ストレスが加わりやすく、封止樹脂にクラックが発生するポテンシャルも高くなる。これに対し、本実施の形態では、熱膨張係数の大きなビルドアップ層ＢＰＬ１（ＢＰＬ２）が形成されておらず、熱膨張係数の小さなコア層ＣＲＬだけから構成される貫通基板ＴＨＷＢを使用している。このため、貫通基板ＴＨＷＢと半導体チップＣＨＰ２との隙間を封止する封止樹脂（アンダーフィルＵＦ）に、ビルドアップ基板ＢＰＷＢを使用する場合ほどの大きな熱ストレスが加わりにくくなるので、封止樹脂にクラックが発生するポテンシャルも低くすることができる。したがって、この点からも、本実施の形態によれば、半導体装置の信頼性を向上させることができる。

以上のように貫通基板ＴＨＷＢを使用することによる利点について説明したが、貫通基板ＴＨＷＢには上述した長所の他に短所も存在する。以下に、この短所についても説明し、本実施の形態では、この貫通基板ＴＨＷＢの短所を克服する工夫を施していることを説明する。まず、ビルドアップ基板ＢＰＷＢでは、例えば、図３に示すように、微細なビアＶＡの内部は導体膜で埋め込まれているため、微細なビアＶＡ上にも端子ＴＥを形成することができる。したがって、ビルドアップ基板ＢＰＷＢでは、例えば、微細なビアＶＡ上にも端子ＴＥを配置できるというように配線を形成する際の制約が少ないことから、ファインピッチの配線を形成しやすい。

これに対し、貫通基板ＴＨＷＢは、例えば、図６に示すように、コア層ＣＲＬだけから構成されており、このコア層ＣＲＬを貫通するスルーホールＴＨ１、ＴＨ２、ＴＨ３が形成されている。言い換えれば、本実施の形態における貫通基板ＴＨＷＢでは、表面から裏面へ貫通するスルーホールＴＨ１、ＴＨ２、ＴＨ３が形成されているが、このスルーホールＴＨ１、ＴＨ２、ＴＨ３上に端子ＴＥ１や端子ＴＥ２を配置することができないという制約がある。この理由について説明する。貫通基板ＴＨＷＢに形成されるスルーホールＴＨ１、ＴＨ２、ＴＨ３の径は、例えば、１５０μｍ程度であり、微細なビアの径（５０μｍ程度）よりも大きくなっている。このことから、スルーホールＴＨ１、ＴＨ２、ＴＨ３にめっき膜（導体膜）を形成しても、内壁にだけめっき膜が形成され、スルーホールＴＨ１、ＴＨ２、ＴＨ３の内部はめっき膜で充填されずに中空状態となる。

このように構成されているスルーホールＴＨ１、ＴＨ２、ＴＨ３のうち、スルーホールＴＨ１を例に挙げて、このスルーホールＴＨ１上に端子ＴＥ１を配置する場合を考える。図８は、スルーホールＴＨ１上に端子ＴＥ１を配置する構成例を示す図である。図８に示すように、中空状のスルーホールＴＨ１の上面を囲むようにランドＬＮＤ１が形成されている。ランドＬＮＤ１の径は、２５０μｍ程度である。つまり、スルーホールＴＨ１は中空状になっていることから、スルーホールＴＨ１の上面を囲むようにランドＬＮＤ１を形成することにより、スルーホールＴＨ１の側面に形成されためっき膜とランドＬＮＤ１とを電気的に接続している。そして、このランドＬＮＤ１上に端子ＴＥ１を形成することにより、スルーホールＴＨ１上にランドＬＮＤ１を介して端子ＴＥ１を配置することができると考えられる。

ところが、実際には、図９に示すように、スルーホールＴＨ１およびランドＬＮＤ１の形成する際のパターニング精度が高くないので、ランドＬＮＤ１の位置とスルーホールＴＨ１との位置がずれる場合が考えられる。この場合、端子ＴＥ１はランドＬＮＤ１上に配置されることなく、中空状のスルーホールＴＨ１上に配置されることになる。すると、スルーホールＴＨ１の内部は中空状態となっていることから、端子ＴＥ１とスルーホールＴＨ１とは電気的に接続されなくなってしまう。このように、貫通基板ＴＨＷＢに形成されているスルーホールＴＨ１は径が大きいために内部が中空状態となることと、パターニング精度の問題によりスルーホールＴＨ１とランドＬＮＤ１との位置関係がずれるということの両方に起因して、スルーホールＴＨ１上に端子ＴＥ１を配置するように構成すると、スルーホールＴＨ１と端子ＴＥ１との接続不良が発生しやすくなるのである。

ここで、図３に示すビルドアップ基板ＢＰＷＢに形成されているスルーホールＴＨのように、スルーホールＴＨの内部に穴埋め用樹脂を埋め込むことが考えられる。つまり、ビルドアップ基板ＢＰＷＢでは、径の大きなスルーホールＴＨにおいては、内部に穴埋め用樹脂を埋め込んでいる。そして、内部が穴埋め用樹脂で埋め込まれたスルーホールＴＨ上に蓋めっき膜を形成し、この蓋めっき膜上にビアＶＡや配線を形成している。このようにビルドアップ基板ＢＰＷＢでは、径の大きなスルーホールＴＨ上にもビアＶＡや配線を配置することができる結果、配線を形成する際の制約を少なくすることができる。

ところが、本実施の形態における貫通基板ＴＨＷＢ（図６参照）では、上述した図３に示すビルドアップ基板ＢＰＷＢのように、径の大きなスルーホールＴＨの内部に穴埋め用樹脂を埋め込む構造になっていない。なぜならば、穴埋め用樹脂を使用する場合、穴埋め用樹脂が新たに必要となること、スルーホールＴＨの内部に穴埋め用樹脂を埋め込む手間が発生すること等によりコストが高くなってしまうからである。そのため、貫通基板ＴＨＷＢは、基板表裏面に施されたソルダレジストＳＲで、スルーホールＴＨ１、ＴＨ２、ＴＨ３の内部も充填した構造になっている。別の表現をすると、貫通基板ＴＨＷＢの表面に施されたソルダレジストＳＲ（第１ソルダレジスト）と貫通基板ＴＨＷＢの裏面に施されたソルダレジストＳＲ（第２ソルダレジスト）とは、スルーホール（ＴＨ１、ＴＨ２、ＴＨ３）の内部に充填されたソルダレジストＳＲを介して繋がっている。なお、貫通基板ＴＨＷＢの表面に施されたソルダレジストＳＲ（第１ソルダレジスト）、貫通基板ＴＨＷＢの裏面に施されたソルダレジストＳＲ（第２ソルダレジスト）、およびスルーホール（ＴＨ１、ＴＨ２、ＴＨ３）の内部に充填されたソルダレジストＳＲは、全て同一材料である。このことは、貫通基板ＴＨＷＢの構造がビルドアップ基板ＢＰＷＢの構造と異なるいくつかの点のうちの１つである。

本実施の形態における貫通基板ＴＨＷＢでも、スルーホールＴＨ１に穴埋め用樹脂を埋め込んで蓋めっき膜を形成する構成を取ることにより、スルーホールＴＨ１上に端子ＴＥ１を形成しても、確実にスルーホールＴＨ１と端子ＴＥ１とを電気的に接続することができる。しかし、このような構成にすると、貫通基板ＴＨＷＢのコストが高くなってしまうため、本実施の形態における貫通基板ＴＨＷＢでは、上述した構成を取っていないのである。したがって、本実施の形態における貫通基板ＴＨＷＢにおいては、スルーホールＴＨ１上に端子ＴＥ１を配置することができないという問題が顕在化するのである。そこで、本実施の形態では、スルーホールＴＨ１上に端子ＴＥ１を配置することができないという制約を前提としながらも、貫通基板ＴＨＷＢ上の配線レイアウトをできるだけ効率良く実施し、かつコスト上昇も抑える工夫を施している。この工夫点が本実施の形態における第２特徴点である。以下に、この第２特徴点について図面を参照しながら説明する。

まず、本実施の形態における第２特徴点は、例えば、図６に示すように、スルーホールＴＨ１の形成領域、スルーホールＴＨ２の形成領域、および、端子ＴＥ１の形成領域を別々に分離しながら、配線レイアウトを工夫する点にある。具体的には、図６に示すように、貫通基板ＴＨＷＢの領域ＡＲ０に複数のスルーホールＴＨ２を設け、貫通基板ＴＨＷＢの領域ＡＲ１に複数の端子ＴＥ１を設けている。そして、貫通基板ＴＨＷＢの領域ＡＲ２に複数のスルーホールＴＨ１を設けている。このような構成にすることにより、スルーホールＴＨ１上およびスルーホールＴＨ２上に端子ＴＥ１を配置することなく、貫通基板ＴＨＷＢにスルーホールＴＨ１、ＴＨ２および端子ＴＥ１を形成することができる。

さらに、工夫を施した配線レイアウト構成について図７を参照しながら説明する。図７において、貫通基板ＴＨＷＢの領域ＡＲ１には２列にわたって端子ＴＥ１が形成されている。そして、領域ＡＲ１の外側領域である領域ＡＲ０に複数のスルーホールＴＨ２が配置されている。一方、領域ＡＲ１の内側領域である領域ＡＲ２に複数のスルーホールＴＨ１が配置されている。このとき、領域ＡＲ１に２列にわたって形成されている端子ＴＥ１のうち、外側に近い列の配置されている端子ＴＥ１が領域ＡＲ０に配置されているスルーホールＴＨ２と電気的に接続されている。これに対し、領域ＡＲ１に２列にわたって形成されている端子ＴＥ１のうち、内側に近い列の配置されている端子ＴＥ１が領域ＡＲ２に配置されているスルーホールＴＨ１と電気的に接続されている。このように、本実施の形態では、領域ＡＲ０に形成されているスルーホールＴＨ２と電気的に接続する端子ＴＥ１を、領域ＡＲ０に近い側へ配置し、かつ、領域ＡＲ２に形成されているスルーホールＴＨ１と電気的に接続する端子ＴＥ１を、領域ＡＲ２に近い側へ配置している。このように構成することにより、スルーホールＴＨ１の形成領域、スルーホールＴＨ２の形成領域、および、端子ＴＥ１の形成領域を別々に分離しながら、効率良くスルーホールＴＨ１と端子ＴＥ１との接続、およびスルーホールＴＨ２と端子ＴＥ２との接続を実現することができる。

例えば、領域ＡＲ０に形成されているスルーホールＴＨ２と、領域ＡＲ２に近い列の配置されている端子ＴＥ１とを接続するように構成したり、あるいは、領域ＡＲ２に形成されているスルーホールＴＨ１と、領域ＡＲ０に近い列の配置されている端子ＴＥ１とを接続するように構成したりする場合には、領域ＡＲ１に形成される配線の引き回しが複雑となり、効率的な配線レイアウトを構成することが困難になる。

これに対し、本実施の形態では、図７に示すように、領域ＡＲ０に形成されているスルーホールＴＨ２と電気的に接続する端子ＴＥ１を、領域ＡＲ０に近い側へ配置し、かつ、領域ＡＲ２に形成されているスルーホールＴＨ１と電気的に接続する端子ＴＥ１を、領域ＡＲ２に近い側へ配置している。

別の表現をすると、領域ＡＲ１において、スルーホールＴＨ２と電気的に接続された端子ＴＥ１は、領域ＡＲ２よりも領域ＡＲ０に近くなるように配置され、スルーホールＴＨ１と電気的に接続する端子ＴＥ１は、領域ＡＲ０よりも領域ＡＲ２に近くなるように配置されており、端子ＴＥ１はスルーホールＴＨ１およびＴＨ２と配線ＷＩＲＥ１およびＷＩＲＥ２によりそれぞれ電気的に接続されている。つまり、領域ＡＲ１内を横断して領域ＡＲ０と領域ＡＲ２とを結ぶような配線や、各端子ＴＥ１間を通る配線の存在は無い。
このように結線することにより、本実施の形態によれば、領域ＡＲ１内での配線引き回しが不要となり、スルーホールＴＨ１の形成領域、スルーホールＴＨ２の形成領域、および、端子ＴＥ１の形成領域を別々に分離しながらも、効率良くスルーホールＴＨ１と端子ＴＥ１とを接続し、かつ、効率良くスルーホールＴＨ２と端子ＴＥ２とを接続することができる。貫通基板ＴＨＷＢは、コア層ＣＲＬの表裏面に１層の配線層しか有していない構造であり、ビルドアップ基板ＢＰＷＢのコア層ＣＲＬの表裏面に複数のビルドアップ層（ＢＰＬ１を複数層、ＢＰＬ２を複数層）を設けて配線層を複数層化できる構造に比べて配線を高密度化できない。従って、前述した配線の引き回しの特徴は、貫通基板ＴＨＷＢで、ビルドアップ基板ＢＰＷＢ並みの配線の高密度化を実現する上において重要である。

さらに、本実施の形態では、図７に示すように、端子ＴＥ１が形成されている領域ＡＲ１の外側領域である領域ＡＲ０と、領域ＡＲ１の内側領域である領域ＡＲ２に分けて、スルーホールＴＨ１およびスルーホールＴＨ２を形成している点にも特徴がある。例えば、端子ＴＥ１が形成されている領域ＡＲ１の外側領域である領域ＡＲ０にだけスルーホールＴＨ２を形成することを考える。この場合、領域ＡＲ０にだけスルーホールＴＨ２が形成されるので、領域ＡＲ０に形成されるスルーホールＴＨ２の数が多くなる。したがって、領域ＡＲ０に形成されている複数のスルーホールＴＨ２のそれぞれと、領域ＡＲ１に形成されている複数の端子ＴＥ１のそれぞれとを電気的に接続する配線数も多くなる。この結果、領域ＡＲ０から領域ＡＲ１へ敷設される配線のファインピッチ化が要求されることになる。

ところが、本実施の形態では、ファインピッチ化に適しているビルドアップ基板ではなく、ビルドアップ基板よりもファインピッチ化しにくい貫通基板ＴＨＷＢを使用している。このため、上述したように、領域ＡＲ０にだけスルーホールＴＨ２を固めて配置するレイアウト構成は、貫通基板ＴＨＷＢでは実現しにくくなることがわかる。

そこで、本実施の形態では、スルーホールＴＨ２を領域ＡＲ０にだけ固めて配置するのではなく、端子ＴＥ１が形成されている領域ＡＲ１を挟む領域ＡＲ０と領域ＡＲ２に分けてスルーホールＴＨ１およびスルーホールＴＨ２を配置するという工夫を施している。これにより、スルーホールＴＨ１およびスルーホールＴＨ２が領域ＡＲ０と領域ＡＲ２に分散されて配置されることになるので、スルーホールＴＨ１と端子ＴＥ１とを接続する配線ＷＩＲＥ１と、スルーホールＴＨ２と端子ＴＥ１とを接続する配線ＷＩＲＥ２とを密集させずに異なる領域に分散させることができる。この結果、ファインピッチ化しにくい貫通基板ＴＨＷＢを使用する場合であっても、半導体装置の高機能化に伴うスルーホールＴＨ１（ＴＨ２）の数および端子ＴＥ１の数の増加に対応することができる。この観点からも、本実施の形態によれば、効率的な配線レイアウトを実現していることがわかる。

ここで、図７に示すように、領域ＡＲ０の面積は、領域ＡＲ２の面積に比べて大きいので、領域ＡＲ０に形成されるスルーホールＴＨ２の数は、領域ＡＲ２に形成されるスルーホールＴＨ１の数に比べて多くなっている。したがって、領域ＡＲ０に形成されているスルーホールＴＨ２と電気的に接続される端子ＴＥ１の数も、領域ＡＲ２に形成されているスルーホールＴＨ１と電気的に接続される端子ＴＥ１の数よりも多くなっている。このことから、領域ＡＲ１に２列にわたって形成されている端子ＴＥ１のうち、領域ＡＲ０に近い側へ配置されている端子ＴＥ１の数は、領域ＡＲ２に近い側へ配置されている端子ＴＥ１の数よりも多くなっているということができる。そして、領域ＡＲ０に形成されているスルーホールＴＨ２と、領域ＡＲ１に形成されている端子ＴＥ１とを接続する配線には、例えば、電源電位を供給する電源ラインや、基準電位（ＧＮＤ電位）を供給するＧＮＤライン、あるいは、信号（信号電圧）を伝達する信号ラインが含まれる。同様に、領域ＡＲ２に形成されているスルーホールＴＨ１と、領域ＡＲ１に形成されている端子ＴＥ１とを接続する配線にも、例えば、電源電位を供給する電源ラインや、基準電位（ＧＮＤ電位）を供給するＧＮＤライン、あるいは、信号（信号電圧）を伝達する信号ラインが含まれる。

続いて、本実施の形態における第３特徴点は、図６に示すように、複数のスルーホールＴＨ３および複数の端子ＴＥ２を領域ＡＲ３に形成する点にある。つまり、本実施の形態における基本的な技術的思想は、第２特徴点でも説明したように、スルーホールＴＨ１の形成領域、スルーホールＴＨ２の形成領域、および、端子ＴＥ１の形成領域を別々に分離しながらも、効率良くスルーホールＴＨ１と端子ＴＥ１とを接続し、かつ、効率良くスルーホールＴＨ２と端子ＴＥ２とを接続することある。ただし、本実施の形態では、さらなる第３特徴点として、領域ＡＲ３においては、複数のスルーホールＴＨ３および複数の端子ＴＥ２を形成する点にも特徴がある。

具体的には、図７に示すように、領域ＡＲ３には、複数のスルーホールＴＨ３および複数の端子ＴＥ２が形成されているが、スルーホールＴＨ３上には端子ＴＥ２が配置されないようにしている。つまり、図７に示すように、スルーホールＴＨ３上を囲むようにランドＬＮＤ３が形成されているが、このランドＬＮＤ３上に端子ＴＥ２は配置されておらず、このランドＬＮＤ３と端子ＴＥ２とは配線ＷＩＲＥ３によって接続されている。この領域ＡＲ３に形成されているスルーホールＴＨ３と端子ＴＥ２とを接続する配線ＷＩＲＥ３は、例えば、電源電位を供給する電源ラインや、基準電位（ＧＮＤ電位）を供給するＧＮＤラインだけから構成されている。つまり、領域ＡＲ３に形成されているスルーホールＴＨ３と端子ＴＥ２とを接続する配線ＷＩＲＥ３は、信号（信号電圧）を伝達する信号ラインを含んでいない。

これにより、本実施の形態によれば、領域ＡＲ１に形成されている端子ＴＥ１の一部から半導体チップＣＨＰ２へ電源電位および基準電位を供給するだけでなく、領域ＡＲ３に形成されている端子ＴＥ２からも半導体チップＣＨＰ２へ電源電位および基準電位を供給することができる。つまり、半導体チップＣＨＰ２の領域ＡＲ１だけでなく領域ＡＲ３からも電源電位および基準電位を供給することができるので、半導体チップＣＨＰ２内での電源ドロップ（ＩＲドロップ）を低減することができる。

例えば、領域ＡＲ３に電源配線および基準配線を構成するスルーホールＴＨ３および端子ＴＥ２を形成しない場合には、領域ＡＲ１に形成されている端子ＴＥ１からしか半導体チップＣＨＰ２の内部へ電源電位および基準電位を供給することができなくなる。この場合、半導体チップＣＨＰ２の領域ＡＲ３に形成されている集積回路に電源電位および基準電位を供給するには、半導体チップＣＨＰ２の領域ＡＲ１から領域ＡＲ３へ半導体チップＣＨＰ２の内部配線を引き回す必要がある。このとき、この内部配線の引き回しによる抵抗成分により、電源電位の低下（電源ドロップ）が引き起こされてしまう。

これに対し、本実施の形態では、貫通基板ＴＨＷＢの領域ＡＲ３に電源配線および基準配線を構成するスルーホールＴＨ３および端子ＴＥ２を形成し、この端子ＴＥ２から半導体チップＣＨＰ２の領域ＡＲ３へ電源電位および基準電位を供給している。このため、本実施の形態によれば、領域ＡＲ１に形成されている端子ＴＥ１の一部から半導体チップＣＨＰ２へ電源電位および基準電位を供給するだけでなく、領域ＡＲ３に形成されている端子ＴＥ２からも半導体チップＣＨＰ２へ電源電位および基準電位を供給することができる。つまり、半導体チップＣＨＰ２の領域ＡＲ１だけでなく領域ＡＲ３からも電源電位および基準電位を供給することができるので、半導体チップＣＨＰ２内での電源ドロップ（ＩＲドロップ）を低減することができる。

なお、領域ＡＲ１に形成されている複数の端子ＴＥ１の一部から供給される電源電位および基準電位は、半導体チップＣＨＰ２に形成されるＩ／Ｏ回路（外部インターフェース回路）に供給することできる。一方、領域ＡＲ３に形成されている複数の端子ＴＥ２の一部から供給される電源電位および基準電位は、半導体チップＣＨＰ２に形成されるコア回路（内部回路）に供給することができる。つまり、領域ＡＲ１に形成されている複数の端子ＴＥ１からは、Ｉ／Ｏ回路に電源電位および基準電位を供給し、領域ＡＲ３に形成されている複数の端子ＴＥ２からは、Ｉ／Ｏ回路よりも低い電圧で駆動するコア回路に電源電位および基準電位を供給することが望ましい。言い換えれば、領域ＡＲ１に形成されている複数の端子ＴＥ１から供給される電源電位は、領域ＡＲ３に形成されている複数の端子ＴＥ２から供給される電源電位よりも高い電位を供給することになる。

このように構成することにより、例えば、端子ＴＥ１が接続する半導体チップＣＨＰ２の柱状バンプ電極ＰＬＢＭＰ１は、入出力信号ピンを含むバンプ電極であるため、端子ＴＥ１にＩ／Ｏ回路用の電源電位および基準電位を供給することにより、最短距離で効率良くＩ／Ｏ回路用として電源電位および基準電位を供給することができる。一方、端子ＴＥ２が接続する半導体チップＣＨＰ２の柱状バンプ電極ＰＬＢＭＰ２は、入出力信号ピンを含まないバンプ電極であるため、半導体チップＣＨＰ２の中央部に配置される内部回路（コア回路）を駆動するコア回路用の電源電位および基準電位を供給することにより、最短距離で効率良くコア回路用として電源電位および基準電位を供給することができる。

さらに、本実施の形態では、貫通基板ＴＨＷＢの領域ＡＲ３に配置されているスルーホールＴＨ３は、電源電位を供給するスルーホールＴＨ３と、基準電位を供給するスルーホールＴＨ３が交互に配置されていることが望ましい。この場合、半導体チップＣＨＰ２の領域ＡＲ３の全体にわたって均等に電源電位および基準電位を供給することができる。具体的には、半導体チップＣＨＰ２の中央部である領域ＡＲ３には内部回路（コア回路）が形成されているが、電源電位を供給するスルーホールＴＨ３と、基準電位を供給するスルーホールＴＨ３を交互に配置することにより、このコア回路に均等に電源電位および基準電位を供給することができる。つまり、例えば、電源電位を供給するスルーホールＴＨ３と、基準電位を供給するスルーホールＴＨ３が偏って配置されている場合、領域ＡＲ３に形成されているコア回路に均等に電源電位や基準電位を供給しにくくなるが、電源電位を供給するスルーホールＴＨ３と、基準電位を供給するスルーホールＴＨ３が交互に配置することにより、コア回路に均等に電源電位および基準電位を供給することができ、この結果、コア回路の動作安定性を向上させることができる。

以上のことから、本実施の形態における貫通基板ＴＨＷＢは、上述した第２特徴点および第３特徴点を備えていることになり、図６に示すように、貫通基板ＴＨＷＢの領域ＡＲ１に端子ＴＥ１が形成され、貫通基板ＴＨＷＢの領域ＡＲ３に端子ＴＥ２が形成されていることになる。つまり、本実施の形態では、半導体チップＣＨＰ２が搭載される貫通基板ＴＨＷＢの領域ＡＲ１、領域ＡＲ２および領域ＡＲ３のすべてに端子（端子ＴＥ１、ＴＥ２）が存在するわけではないので、貫通基板ＴＨＷＢに搭載される半導体チップＣＨＰ２に形成されるバンプ電極の配置位置も変更される。具体的には、図１に示すように、矩形形状をした半導体チップＣＨＰ１の表面全体にバンプ電極ＢＭＰが形成されている構成から、図４に示すように、矩形形状をした半導体チップＣＨＰ２の領域ＡＲ１と領域ＡＲ３にだけ柱状バンプ電極ＰＬＢＭＰ１（ＰＬＢＭＰ２）が形成された構成に変更される。

以下では、本実施の形態における貫通基板ＴＨＷＢに搭載される半導体チップＣＨＰ２の特徴について説明する。本実施の形態における第４特徴点は、貫通基板ＴＨＷＢに搭載される半導体チップＣＨＰ２のバンプ構造にある。具体的には、図４に示すように、本実施の形態における半導体チップＣＨＰ２は、領域ＡＲ１と、この領域ＡＲ１よりも内側の領域ＡＲ２と、この領域ＡＲ２よりも内側の領域ＡＲ３とを有している。そして、領域ＡＲ１に柱状バンプ電極ＰＬＢＭＰ１が形成され、かつ、領域ＡＲ３に柱状バンプ電極ＰＬＢＭＰ２が形成されている一方、領域ＡＲ２には、柱状バンプ電極ＰＬＢＭＰ１および柱状バンプ電極ＰＬＢＭＰ２は形成されていない。

このように構成された半導体チップＣＨＰ２を貫通基板ＴＨＷＢに搭載した状態が図６に示されている。図６に示すように、半導体チップＣＨＰ２の領域ＡＲ１に形成されている柱状バンプ電極ＰＬＢＭＰ１が、貫通基板ＴＨＷＢの領域ＡＲ１に形成されている端子ＴＥ１と直接接続され、半導体チップＣＨＰ２の領域ＡＲ３に形成されている柱状バンプ電極ＰＬＢＭＰ２が、貫通基板ＴＨＷＢの領域ＡＲ３に形成されている端子ＴＥ２と直接接続されていることがわかる。つまり、柱状バンプ電極ＰＬＢＭＰ１と端子ＴＥ１とが接続されている部分と柱状バンプ電極ＰＬＢＭＰ２と端子ＴＥ２とが接続されている部分とは、半導体チップＣＨＰ２（貫通基板ＴＨＷＢ）の領域ＡＲ２を挟んで離れて配置されている。

ここで、図１に示す半導体チップＣＨＰ１のバンプ構造から、図４に示す半導体チップＣＨＰ２のバンプ構造へ変更する際の問題点について説明する。例えば、図１に示す半導体チップＣＨＰ１に形成されているバンプ電極数を変更することなく、図１に示す半導体チップＣＨＰ１のバンプ構造から、図４に示す半導体チップＣＨＰ２のバンプ構造へ変更することを考える。この場合、図１に示す半導体チップＣＨＰ１では、表面領域全体にバンプ電極ＢＭＰが配置されているのに対し、図４に示す半導体チップＣＨＰ２では、表面領域の一部（領域ＡＲ１と領域ＡＲ３）にだけバンプ電極が配置されることになる。このことは、図４に示す半導体チップＣＨＰ２でのバンプ電極を配置する面積が、図１に示す半導体チップＣＨＰ１でのバンプ電極ＢＭＰを配置する面積よりも小さくなることを意味している。したがって、図１に示す半導体チップＣＨＰ１のバンプ電極数と、図４に示す半導体チップＣＨＰ２のバンプ電極数を同じにする場合、図１に示す半導体チップＣＨＰ１のバンプ電極ＢＭＰの大きさよりも、図４に示す半導体チップＣＨＰ２のバンプ電極の大きさを小さくする必要がある。

図１に示す半導体チップＣＨＰ１に形成されているバンプ電極ＢＭＰは、例えば半田から構成される半球状のバンプ電極ＢＭＰであり、まず、このバンプ電極ＢＭＰの大きさを小さくすることを考える。

図１０は、半田からなる半球状のバンプ電極ＢＭＰのサイズを小さくして、このバンプ電極ＢＭＰを貫通基板ＴＨＷＢ上に搭載する状態を示す断面図である。図１０に示すように、貫通基板ＴＨＷＢ上には端子ＴＥ１が形成されており、この端子ＴＥ１上にバンプ電極ＢＭＰが搭載される。このバンプ電極ＢＭＰは、例えば、窒化シリコン膜からなるパッシベーション膜（表面保護膜）ＰＡＳに形成された開口部ＯＰに形成されており、バンプ電極ＢＭＰは、開口部ＯＰから露出するパッドＰＤ上に形成されている。そして、このパッドＰＤは、層間絶縁膜ＩＬ上に形成されている。

このとき、半球状のバンプ電極ＢＭＰの大きさを小さくすると、それとともに、半導体チップと貫通基板ＴＨＷＢとの間との隙間（スタンドオフ）Ａ１も小さくなってしまう。このように半導体チップと貫通基板ＴＨＷＢとの間の隙間（スタンドオフ）Ａ１が狭くなると、この隙間に充填されるアンダーフィルの充填性が低下し、アンダーフィル内にボイド（気泡）を生じる場合がある。アンダーフィル内にボイドが生じると、ボイド内に水分が侵入し、実装基板に半田実装する際の高温リフロー（例えば２４０〜２６０℃程度）によりボイド内の水分が膨張し、ボイドを起点にアンダーフィル内にクラックが発生する場合がある。さらに、バンプ電極にボイドが隣接した場合、ボイド内に水分が侵入することにより、バンプ電極ＢＭＰと端子ＴＥ１との接続部が腐食を起こし、半導体チップと貫通基板ＴＨＷＢとの接続信頼性が低下するおそれがある。つまり、図１に示す半導体チップＣＨＰ１に形成されている半球状のバンプ電極ＢＭＰを、単に、小さくしただけでは、半導体チップと貫通基板ＴＨＷＢとの間との隙間（スタンドオフ）Ａ１が小さくなり、半導体装置の信頼性低下を招くことになる。

本発明者が検討した結果、アンダーフィルの充填性を確保するためには、半導体チップと貫通基板ＴＨＷＢとの間との隙間（スタンドオフ）Ａ１は、約２０μｍ程度以上は必要である。そこで、本実施の形態では、図１０に示すような半球状のバンプ電極ＢＭＰではなく、図１１に示すような柱状バンプ電極ＰＬＢＭＰ１を採用している。図１１は、柱状バンプ電極ＰＬＢＭＰ１を貫通基板ＴＨＷＢ上に搭載する状態を示す部分断面図である。図１１に示すように、貫通基板ＴＨＷＢ上には端子ＴＥ１が形成されており、この端子ＴＥ１上に柱状バンプ電極ＰＬＢＭＰ１が搭載される。この柱状バンプ電極ＢＭＰは、例えば、銅（Ｃｕ）からなる柱状部と、この柱状部上に形成された半田からなる接続部とから構成される。別の表現をすると、柱状バンプ電極ＰＬＢＭＰ１は、半田からなる第1部分とその第１部分（半田）の融点よりも高い融点を有する第２部分（銅）とで構成されているともいえる。この柱状バンプ電極ＰＬＢＭＰ１は、例えば、窒化シリコン膜からなるパッシベーション膜（表面保護膜）ＰＡＳに形成された開口部ＯＰに形成されており、柱状バンプ電極ＰＬＢＭＰ１は、開口部ＯＰから露出するパッドＰＤ上に形成されている。そして、このパッドＰＤは、層間絶縁膜ＩＬ上に形成されている。

このように構成されている柱状バンプ電極ＰＬＢＭＰ１では、柱状バンプ電極ＰＬＢＭＰ１の大きさを小さくしても、銅からなる柱状部によって、半導体チップと貫通基板ＴＨＷＢとの間の隙間（スタンドオフ）Ａ２が、図１０に示す半球状のバンプ電極ＢＭＰで接続した時の隙間（スタンドオフ）Ａ１に比べて小さくならない（Ａ２＞Ａ１）。つまり、柱状バンプ電極ＢＭＰは、半田からなる第1部分と、その第１部分（半田）の融点よりも高い融点を有する第２部分（銅）とで構成されている。そのため、半導体チップを貫通基板ＴＨＷＢ上に実装し、半導体チップの柱状バンプ電極ＰＬＢＭＰ１と貫通基板ＴＨＷＢ上の端子ＴＥ１とを、柱状バンプ電極ＰＬＢＭＰ１の第１部分（半田）を高温（例えば２４０〜２６０℃程度）で溶融させて電気的に接続する際、バンプ電極ＰＬＢＭＰ１の第２部分（銅）の融点は、第１部分（半田）の融点よりも高いので、高温にした時に溶融することはない。したがって、半導体チップと貫通基板ＴＨＷＢとの間の隙間（スタンドオフ）Ａ２が、柱状バンプ電極ＰＬＢＭＰ１の第２部分（銅）の高さよりも小さくなることはない。前述した通り、アンダーフィルの充填性を確保するために、半導体チップと貫通基板ＴＨＷＢとの間の隙間（スタンドオフ）Ａ２は、約２０μｍ程度以上必要であるが、柱状バンプ電極ＰＬＢＭＰ１の第２部分（銅）の高さは約３０μｍ程度あるので、十分満足している。

この結果、図１１に示すような柱状バンプ電極ＰＬＢＭＰ１を使用する場合、柱状バンプ電極ＰＬＢＭＰ１自体の大きさを小さくしても、スタンドオフを確保できるので、アンダーフィルの充填性の低下や、半導体チップと貫通基板ＴＨＷＢとの接続信頼性の低下を抑制することができる。このことから、本実施の形態における半導体チップＣＨＰ２では、例えば、図５および図６に示すように、柱状バンプ電極ＰＬＢＭＰ１や柱状バンプ電極ＰＬＢＭＰ２を使用している。

なお、ここでは、柱状バンプ電極ＰＬＢＭＰ１の第２部分は銅である場合を例に挙げて説明したが、第１部分の半田よりも融点が高い（金属）材料であれば問題は無い。第２部分は、銅以外の材料として、金（Ａｕ）等でもよい。第２部分を銅にした場合、金に比べてコスト（材料費）を抑えることができる。また、柱状バンプ電極ＰＬＢＭＰ１の第２部分は、めっき法により積み上げて形成すると容易に高く形成することができる。

また、柱状バンプ電極ＰＬＢＭＰ１の第１部分の半田は、Ｓｎ−Ａｇ系やＳｎ−Ａｇ−Ｃｕ系の鉛フリー対応の半田を用いるとよい。

以上のことから、本実施の形態における第４特徴点は、例えば、図４に示すように、半導体チップＣＨＰ２の表面領域の一部（領域ＡＲ１と領域ＡＲ３）にだけ柱状バンプ電極ＰＬＢＭＰ１（ＰＬＢＭＰ２）を形成する点にあるといえる。これにより、第２特徴点と第３特徴点を備える貫通基板ＴＨＷＢに対応した半導体チップＣＨＰ２を構成することができる。そして、第２特徴点と第３特徴点を備える貫通基板ＴＨＷＢ上に、第４特徴点を備える半導体チップＣＨＰ２を搭載することにより、半導体装置の信頼性向上およびコスト低減を図ることができる。

さらに、本実施の形態における半導体チップＣＨＰ２では、上述した第４特徴点を備えることにより、以下に示す効果も得られる。すなわち、本実施の形態における半導体チップＣＨＰ２では、例えば、図４に示すように、領域ＡＲ１に柱状バンプ電極ＰＬＢＭＰ１が形成され、かつ、領域ＡＲ１との間に領域ＡＲ２を挟む領域ＡＲ３に柱状バンプ電極ＰＬＢＭＰ２が形成されている。このことは、領域ＡＲ１に形成されている柱状バンプ電極ＰＬＢＭＰ１と、領域ＡＲ３に形成されている柱状バンプ電極ＰＬＢＭＰ２が、領域ＡＲ１と領域ＡＲ３との間に形成されている領域ＡＲ２分のスペースだけ離れて形成されていることを意味する。ここで、領域ＡＲ３に形成されている柱状バンプ電極ＰＬＢＭＰ２は、電源ラインと接続されており、半導体チップＣＨＰ２の内部に形成されている集積回路に電源電位、あるいは、基準電位を供給する機能を有するものである。一方、領域ＡＲ１に形成されている柱状バンプ電極ＰＬＢＭＰ１は、電源ラインに接続されているものの他に信号ラインと接続されているものもある。したがって、領域ＡＲ３に形成されている柱状バンプ電極ＰＬＢＭＰ２に隣接するように、領域ＡＲ１に形成されている柱状バンプ電極ＰＬＢＭＰ１を配置すると、柱状バンプ電極ＰＬＢＭＰ１と柱状バンプ電極ＰＬＢＭＰ２との間で相互干渉（クロスカップリング）が起こりやすくなり、電源ラインと接続されている柱状バンプ電極ＰＬＢＭＰ２に供給される電源電圧や基準電圧にノイズが発生しやすくなる。これに対し、本実施の形態における半導体チップＣＨＰ２では、領域ＡＲ１と領域ＡＲ３の間にバンプ電極が形成されていない領域ＡＲ２が存在し、この領域ＡＲ２によって、領域ＡＲ３に形成されている柱状バンプ電極ＰＬＢＭＰ２と、領域ＡＲ１に形成されている柱状バンプ電極ＰＬＢＭＰ１との間の距離を大きくすることができる。このことは、本実施の形態における半導体チップＣＨＰ２によれば、領域ＡＲ３に形成されている柱状バンプ電極ＰＬＢＭＰ２と接続されている電源ラインと、領域ＡＲ１に形成されている柱状バンプ電極ＰＬＢＭＰ１と接続される信号ラインとのクロスカップリングを抑制できることを意味する。この結果、本実施の形態によれば、領域ＡＲ３に形成されている柱状バンプ電極ＰＬＢＭＰ２と接続されている電源ラインに印加される電源電圧、あるいは、基準電圧の安定性を高めることができ、半導体チップＣＨＰ２に形成されている集積回路の動作信頼性の向上を図ることができる。

続いて、本実施の形態における第５特徴点について説明する。本実施の形態における第５特徴点は、半導体チップの構造に関するものであり、具体的に、本実施の形態における第５特徴点は、図１に示す本発明者が検討した半導体チップＣＨＰ１では、いわゆる再配線構造をしているのに対し、図４に示す本実施の形態における半導体チップＣＨＰ２では、再配線構造をしていない点にある。これにより、本実施の形態における半導体装置では、半導体チップに再配線構造を形成しなくて済むので、半導体チップの設計を簡素化できる利点が得られる。

例えば、図１に示す本発明者が検討した半導体チップＣＨＰ１では、表面領域全体にわたってバンプ電極ＢＭＰを形成する必要があるため、いわゆる再配線構造が必要となる。以下に、この再配線構造について説明する。図１２は、半導体チップＣＨＰ１に形成された再配線構造を示す断面図である。図１２に示すように、半導体チップＣＨＰ１において、最上層の層間絶縁膜ＩＬ上にパッドＰＤが形成されており、このパッドＰＤを覆うように、例えば、窒化シリコン膜からなるパッシベーション膜ＰＡＳが形成されている。そして、このパッシベーション膜ＰＡＳに開口部が形成されており、この開口部からパッドＰＤが露出している。さらに、パッシベーション膜ＰＡＳ上には、例えば、ポリイミド樹脂膜からなる樹脂膜ＰＩ１が形成されており、この樹脂膜ＰＩ１にも開口部が形成されている。そして、パッドＰＤと電気的に接続されて、樹脂膜ＰＩ１上に延在するように再配線ＲＷが形成されている。次に、再配線ＲＷを覆うように、例えば、ポリイミド樹脂膜からなる樹脂膜ＰＩ２が形成され、この樹脂膜ＰＩ２に開口部ＯＰ１が形成されている。そして、この開口部ＯＰ１から露出する再配線ＲＷ上にバンプ電極ＢＭＰが形成されている。以上のようにして、図１に示す本発明者が検討した半導体チップＣＨＰ１では、再配線構造が形成されていることになる。このようにして、再配線構造が形成された半導体チップＣＨＰ１では、パッドＰＤとバンプ電極ＢＭＰとを接続する再配線ＲＷのレイアウト設計をする必要が生じるため、半導体チップＣＨＰ１の設計が複雑化してしまう。また、パッドＰＤとバンプ電極ＢＭＰとの間に再配線ＲＷが入ることは、伝送経路に配線抵抗やインダクタンスが付くことになり、半導体装置の高速動作に影響を及ぼすことになる。

これに対し、図４に示す本実施の形態における半導体チップＣＨＰ２では、半導体チップＣＨＰ２の表面全体にわたって柱状バンプ電極ＰＬＢＭＰ１（ＰＬＢＭＰ２）を形成する必要がなく、領域ＡＲ１と領域ＡＲ３にだけ柱状バンプ電極ＰＬＢＭＰ１（ＰＬＢＭＰ２）を形成すればよいので、再配線構造を使用する必要はない。図１３は、半導体チップＣＨＰ２に形成されたバンプ構造を示す断面図である。図１３に示すように、半導体チップＣＨＰ２において、最上層の層間絶縁膜ＩＬ上にパッドＰＤが形成されており、このパッドＰＤを覆うように、例えば、窒化シリコン膜からなるパッシベーション膜ＰＡＳが形成されている。さらに、このパッシベーション膜ＰＡＳに開口部が形成されており、この開口部からパッドＰＤが露出している。そして、パッドＰＤ上に柱状バンプ電極ＰＬＢＭＰ１が直接形成されている。このように本実施の形態における半導体チップＣＨＰ２によれば、パッドＰＤの上部に再配線が形成されていないことがわかる。言い換えれば、本実施の形態における半導体チップＣＨＰ２では、パッシベーション膜（表面保護膜）ＰＡＳ（あるいはパッシベーション膜ＰＡＳ上にポリイミド樹脂膜が形成される場合はポリイミド樹脂膜）の上部に再配線が形成されていない点に本実施の形態における第５特徴点があるといえる。このように本実施の形態よれば、半導体チップに再配線構造を形成しなくて済むので、半導体チップの設計を簡素化できる利点が得られる。また、再配線ＲＷが形成されていないので、前述の再配線構造に比べて、伝送経路の配線抵抗やインダクタンスを低減することができ、その結果、半導体装置を高速動作させることができる。

次に、本実施の形態における第６特徴点について説明する。例えば、図６や図７に示すように、本実施の形態における半導体装置では、貫通基板ＴＨＷＢの領域ＡＲ２および領域ＡＲ３に複数のスルーホールＴＨ１およびスルーホールＴＨ３が形成されている。このことは、貫通基板ＴＨＷＢ上に半導体チップＣＨＰ２を搭載した場合、半導体チップＣＨＰ２と平面的に重なる貫通基板ＴＨＷＢの領域（領域ＡＲ２および領域ＡＲ３）に多数のスルーホールＴＨ１およびスルーホールＴＨ３が存在することを意味する。そして、スルーホールＴＨ１およびスルーホールＴＨ３の内壁には、例えば熱伝導率の良好な銅からなるめっき膜が形成されているため、半導体チップＣＨＰ２で発生した熱を半導体チップＣＨＰ２の直下に形成されている多数のスルーホールＴＨ１およびスルーホールＴＨ３から効率良く放散することができる。したがって、本実施の形態における半導体装置によれば、半導体チップＣＨＰ２で発生した熱の放熱特性を向上させることができる。その結果、図２で示したヒートシンクＨＳを不要とすることができる場合もある。ヒートシンクＨＳが不要となれば、その分の材料コストを低減させることができる。

上述したように、本実施の形態には、少なくとも、第１特徴点〜第６特徴点が存在するが、この第１特徴点〜第６特徴点をまとめると以下に示すようになる。

（１）本実施の形態における第１特徴点は、半導体チップＣＨＰ２を搭載する配線基板として、図３に示すようなビルドアップ基板ＢＰＷＢを使用せずに、図６に示すような貫通基板ＴＨＷＢを使用している点にある。これにより、本実施の形態では、コア層ＣＲＬだけからなる貫通基板ＴＨＷＢを使用することにより、ビルドアップ層ＢＰＬ１（ＢＰＬ２）とコア層ＣＲＬとの熱膨張係数の相違を考慮する必要がなく、さらには、ビルドアップ層ＢＰＬ１（ＢＰＬ２）が存在しないので、ビルドアップ層ＢＰＬ１（ＢＰＬ２）に形成される微細なビアＶＡの電気的な切断も考慮する必要がなくなる。この結果、本実施の形態によれば、コスト低減を図りながら、半導体装置の信頼性向上を図ることができる。

（２）本実施の形態における第２特徴点は、例えば、図６に示すように、スルーホールＴＨ１の形成領域、スルーホールＴＨ２の形成領域、および、端子ＴＥ１の形成領域を別々に分離しながら、配線レイアウトを工夫する点にある。具体的には、図６に示すように、貫通基板ＴＨＷＢの領域ＡＲ０に複数のスルーホールＴＨ２を設け、貫通基板ＴＨＷＢの領域ＡＲ１に複数の端子ＴＥ１を設けている。そして、貫通基板ＴＨＷＢの領域ＡＲ２に複数のスルーホールＴＨ１を設けている。そして、本実施の形態では、図７に示すように、領域ＡＲ０に形成されているスルーホールＴＨ２と電気的に接続する端子ＴＥ１を、領域ＡＲ０に近い側へ配置し、かつ、領域ＡＲ２に形成されているスルーホールＴＨ１と電気的に接続する端子ＴＥ１を、領域ＡＲ２に近い側へ配置している。これにより、本実施の形態によれば、領域ＡＲ１内での配線引き回しが不要となり、スルーホールＴＨ１の形成領域、スルーホールＴＨ２の形成領域、および、端子ＴＥ１の形成領域を別々に分離しながらも、効率良くスルーホールＴＨ１と端子ＴＥ１とを接続し、かつ、効率良くスルーホールＴＨ２と端子ＴＥ２とを接続することができる。

（３）本実施の形態における第３特徴点は、図６に示すように、複数のスルーホールＴＨ３および複数の端子ＴＥ２を領域ＡＲ３に形成し、この領域ＡＲ３に形成されているスルーホールＴＨ３と端子ＴＥ２とを接続する配線は、例えば、電源電位を供給する電源ラインや、基準電位（ＧＮＤ電位）を供給するＧＮＤラインだけから構成される。これにより、本実施の形態によれば、領域ＡＲ１に形成されている端子ＴＥ１の一部から半導体チップＣＨＰ２へ電源電位および基準電位を供給するだけでなく、領域ＡＲ３に形成されている端子ＴＥ２からも半導体チップＣＨＰ２へ電源電位および基準電位を供給することができる。つまり、半導体チップＣＨＰ２の領域ＡＲ１だけでなく領域ＡＲ３からも電源電位および基準電位を供給することができるので、半導体チップＣＨＰ２内での電源ドロップ（ＩＲドロップ）を低減することができる。

（４）本実施の形態における第４特徴点は、例えば、図４に示すように、半導体チップＣＨＰ２の表面領域の一部（領域ＡＲ１と領域ＡＲ３）にだけ柱状バンプ電極ＰＬＢＭＰ１（ＰＬＢＭＰ２）を形成する点にある。これにより、柱状バンプ電極ＰＬＢＭＰ１（ＰＬＢＭＰ２）自体の大きさを小さくしても、スタンドオフをかせげるので、アンダーフィルの充填性の低下や、半導体チップと貫通基板ＴＨＷＢとの接続信頼性の低下を抑制することができる。さらに、第２特徴点と第３特徴点を備える貫通基板ＴＨＷＢに対応した半導体チップＣＨＰ２を構成することができる。さらに、本実施の形態における第４特徴点によれば、領域ＡＲ１と領域ＡＲ３の間にバンプ電極が形成されていない領域ＡＲ２が存在し、この領域ＡＲ２によって、領域ＡＲ３に形成されている柱状バンプ電極ＰＬＢＭＰ２と、領域ＡＲ１に形成されている柱状バンプ電極ＰＬＢＭＰ１との間の距離を大きくすることができる。この結果、本実施の形態によれば、領域ＡＲ３に形成されている柱状バンプ電極ＰＬＢＭＰ２と接続されている電源ラインと、領域ＡＲ１に形成されている柱状バンプ電極ＰＬＢＭＰ１と接続される信号ラインとのクロスカップリングを抑制できる。したがって、本実施の形態によれば、領域ＡＲ３に形成されている柱状バンプ電極ＰＬＢＭＰ２と接続されている電源ラインに印加される電源電圧、あるいは、基準電圧の安定性を高めることができ、半導体チップＣＨＰ２に形成されている集積回路の動作信頼性の向上を図ることができる。

（５）本実施の形態における第５特徴点は、例えば、図４に示す本実施の形態における半導体チップＣＨＰ２において、再配線構造をしていない点にある。これにより、本実施の形態における半導体装置では、半導体チップに再配線構造を形成しなくて済むので、半導体チップの設計を簡素化できる利点が得られる。

（６）本実施の形態における第６特徴点は、貫通基板ＴＨＷＢ上に半導体チップＣＨＰ２を搭載した場合、半導体チップＣＨＰ２と平面的に重なる貫通基板ＴＨＷＢの領域（領域ＡＲ２および領域ＡＲ３）に多数のスルーホールＴＨ１およびスルーホールＴＨ３が存在している点にある。これにより、本実施の形態における半導体装置によれば、半導体チップＣＨＰ２で発生した熱の放熱特性を向上させることができる。

＜実施の形態における半導体装置の製造方法＞
本実施の形態における半導体装置は上記のように構成されており、以下に、その製造方法の一例について図面を参照しながら説明する。

まず、図１４に示すように、本実施の形態における貫通基板ＴＨＷＢを用意する。この貫通基板ＴＨＷＢには、例えば、図７に示すようなレイアウト構成で、端子ＴＥ１、ＴＥ２、および、スルーホールＴＨ１、ＴＨ２などが形成されている。

そして、図１５に示すように、貫通基板ＴＨＷＢの表面にあるチップ搭載領域にアンダーフィルＵＦを塗布する。なお、ここで用いるアンダーフィルＵＦとして、速硬化性樹脂ＮＣＰ(Non-Conductive Paste)を用いるとよい。

その後、図１６に示すように、貫通基板ＴＨＷＢ上に半導体チップＣＨＰ２を搭載する。このとき搭載される半導体チップＣＨＰ２の表面（主面）には、例えば、図４に示すような柱状バンプ電極ＰＬＢＭＰ１および柱状バンプ電極ＰＬＢＭＰ２が形成されている。そして、半導体チップＣＨＰ２に形成されている柱状バンプ電極ＰＬＢＭＰ１（ＰＬＢＭＰ２）を貫通基板ＴＨＷＢに形成されている端子（図示せず）に直接接触するように、貫通基板ＴＨＷＢ上に半導体チップＣＨＰ２を搭載し、高温に加熱する。その結果、柱状バンプ電極ＰＬＢＭＰ１（ＰＬＢＭＰ２）の半田が溶融し、貫通基板ＴＨＷＢ上の端子ＴＥ１（ＴＥ２）と柱状バンプ電極ＰＬＢＭＰ１（ＰＬＢＭＰ２）の銅とが電気的に接続する。このとき、半導体チップＣＨＰ２と貫通基板ＴＨＷＢとの間の隙間にアンダーフィルＵＦが濡れ広がって充填される。しかも、アンダーフィルＵＦとして速硬化性樹脂ＮＣＰを用いているので、アンダーフィルＵＦは硬化する。ここで、本実施の形態では、半導体チップＣＨＰ２と貫通基板ＴＨＷＢとの接続にサイズを小さくしても高さを確保できる柱状バンプ電極ＰＬＢＭＰ１（ＰＬＢＭＰ２）を使用しているので、アンダーフィルＵＦの濡れ広がりが阻害されることはない。

続いて、図１７に示すように、貫通基板ＴＨＷＢの裏面（チップ搭載面とは反対側の面）に半田ボールＳＢを搭載する。以上のようにして、本実施の形態における半導体装置を製造することができる。

次に、本実施の形態における半導体装置の別の製造方法について説明する。まず、図１８に示すように、本実施の形態における貫通基板ＴＨＷＢを用意する。この貫通基板ＴＨＷＢには、例えば、図７に示すようなレイアウト構成で、端子ＴＥ１、ＴＥ２、および、スルーホールＴＨ１、ＴＨ２などが形成されている。

続いて、図１９に示すように、貫通基板ＴＨＷＢ上に半導体チップＣＨＰ２を搭載する。このとき搭載される半導体チップＣＨＰ２の表面（主面）には、例えば、図４に示すような柱状バンプ電極ＰＬＢＭＰ１および柱状バンプ電極ＰＬＢＭＰ２が形成されている。そして、半導体チップＣＨＰ２に形成されている柱状バンプ電極ＰＬＢＭＰ１（ＰＬＢＭＰ２）を貫通基板ＴＨＷＢに形成されている端子（図示せず）に直接接触するように、貫通基板ＴＨＷＢ上に半導体チップＣＨＰ２を搭載する。その後、高温に加熱し、柱状バンプ電極ＰＬＢＭＰ１（ＰＬＢＭＰ２）の半田を溶融させ、貫通基板ＴＨＷＢ上の端子ＴＥ１（ＴＥ２）と柱状バンプ電極ＰＬＢＭＰ１（ＰＬＢＭＰ２）の銅とを電気的に接続する。

そして、図２０に示すように、半導体チップＣＨＰ２と貫通基板ＴＨＷＢとの隙間にアンダーフィルＵＦを充填する。ここで、本実施の形態では、半導体チップＣＨＰ２と貫通基板ＴＨＷＢとの接続にサイズを小さくしても高さを確保できる柱状バンプ電極ＰＬＢＭＰ１（ＰＬＢＭＰ２）を使用しているので、アンダーフィルＵＦの充填性を確保することができる。

その後、図２１に示すように、貫通基板ＴＨＷＢの裏面（チップ搭載面とは反対側の面）に半田ボールＳＢを搭載する。以上のようにして、本実施の形態における半導体装置を製造することができる。

＜変形例＞
次に、本実施の形態の変形例について説明する。前記実施の形態では、半導体チップＣＨＰ２に形成するバンプ電極を柱状バンプ電極ＰＬＢＭＰ１（ＰＬＢＭＰ２）から構成する例について説明したが、本変形例では、半導体チップＣＨＰ２に形成するバンプ電極をスタッドバンプ電極から構成する例について説明する。

図２２は、例えば金からなるスタッドバンプ電極ＳＤＢＭＰ１を貫通基板ＴＨＷＢ上に搭載する状態を示す断面図である。図２２に示すように、貫通基板ＴＨＷＢ上には端子ＴＥ１が形成されており、この端子ＴＥ１上にスタッドバンプ電極ＳＤＢＭＰ１が搭載されるとともに、端子ＴＥ１とスタッドバンプ電極ＳＤＢＭＰ１の接続部を覆うように半田Ｓが形成されている。スタッドバンプ電極ＳＤＢＭＰ１は、例えば、窒化シリコン膜からなるパッシベーション膜（表面保護膜）ＰＡＳに形成された開口部ＯＰに形成されており、スタッドバンプ電極ＳＤＢＭＰ１は、開口部ＯＰから露出するパッドＰＤ上に形成されている。そして、このパッドＰＤは、層間絶縁膜ＩＬ上に形成されている。

このように構成されているスタッドバンプ電極ＳＤＢＭＰ１では、スタッドバンプ電極ＳＤＢＭＰ１の大きさを小さくしても、半導体チップと貫通基板ＴＨＷＢとの間の隙間（スタンドオフ）Ａ３（＞Ａ１）を確保することができる。つまり、ここでもスタッドバンプ電極ＳＤＢＭＰ１（第２部分）の融点は、半田Ｓ（第１部分）の融点よりも高い材料構成となっている。これによりスタッドバンプ電極ＳＤＢＭＰ１（第２部分）を貫通基板ＴＨＷＢ上の端子ＴＥ１と半田Ｓ（第１部分）を高温で溶融させて電気的に接続させる際、スタッドバンプ電極ＳＤＢＭＰ１（第２部分）の融点は、半田Ｓ（第１部分）の融点よりも高いので、高温にした時に溶融することはない。したがって、半導体チップと貫通基板ＴＨＷＢとの間の隙間（スタンドオフ）Ａ３が、スタッドバンプ電極ＳＤＢＭＰ１（第２部分、金）の高さよりも小さくなることはない。

この結果、図２２に示すようなスタッドバンプ電極ＳＤＢＭＰ１を使用する場合、スタッドバンプ電極ＳＤＢＭＰ１自体の大きさを小さくしても、スタンドオフを確保できるので、アンダーフィルの充填性の低下や、半導体チップと貫通基板ＴＨＷＢとの接続信頼性の低下を抑制することができる。このように、前記実施の形態で説明した柱状バンプ電極ＰＬＢＭＰ１（ＰＬＢＭＰ２）に代えて、本変形例で説明したスタッドバンプ電極ＳＤＢＭＰ１を使用することもできる。

なお、ここではスタッドバンプ電極ＳＤＢＭＰ１に金を用いる場合を例に挙げて説明したが、例えば銅ワイヤを用いて形成した銅のスタッドバンプ電極であってもよい。

本変形例における半導体装置は上記のように構成されており、以下に、その製造方法の一例について説明する。

まず、図２３に示すように、本変形例における貫通基板ＴＨＷＢを用意する。この貫通基板ＴＨＷＢには、例えば、図７に示すようなレイアウト構成で、端子ＴＥ１、ＴＥ２、および、スルーホールＴＨ１、ＴＨ２などが形成されている。

続いて、図２４に示すように、貫通基板ＴＨＷＢ上に半導体チップＣＨＰ２を搭載する。このとき搭載される半導体チップＣＨＰ２の表面（主面）には、例えば、スタッドバンプ電極ＳＤＢＭＰ１、ＳＤＢＭＰ２が形成されている。そして、半導体チップＣＨＰ２に形成されているスタッドバンプ電極ＳＤＢＭＰ１、ＳＤＢＭＰ２を貫通基板ＴＨＷＢに形成されている端子（図示せず）に直接接触するとともに、端子ＴＥ１とスタッドバンプ電極ＳＤＢＭＰ１、ＳＤＢＭＰ２を覆うように半田Ｓを溶融させて接続部を形成する。このようにして、貫通基板ＴＨＷＢ上に半導体チップＣＨＰ２を搭載する。なお、半田Ｓは予め端子ＴＥ１上に施しておく（半田プリコートしておく）ことにより、組立を容易に行うことができる。

そして、図２５に示すように、半導体チップＣＨＰ２と貫通基板ＴＨＷＢとの隙間にアンダーフィルＵＦを充填する。ここで、本変形例では、半導体チップＣＨＰ２と貫通基板ＴＨＷＢとの接続にサイズを小さくしても高さを確保できるスタッドバンプ電極ＳＤＢＭＰ１、ＳＤＢＭＰ２を使用しているので、アンダーフィルＵＦの充填性を確保することができる。

その後、図２６に示すように、貫通基板ＴＨＷＢの裏面（チップ搭載面とは反対側の面）に半田ボールＳＢを搭載する。以上のようにして、本変形例における半導体装置を製造することができる。

なお、ここでは、半導体チップＣＨＰ２を貫通基板ＴＨＷＢに実装してから、アンダーフィルＵＦを充填する製造方法（組立方法）について説明したが、これに限定されない。前述の貫通基板ＴＨＷＢにアンダーフィルＵＦ（速硬化性樹脂ＮＣＰ）を予め塗布し、その後、半導体チップＣＨＰ２を搭載する製造方法で組み立ててもよい。

＜本発明の位置づけ＞
最後に本発明の位置づけについて、図面を参照しながら説明する。図２７は、本発明の位置づけを説明するグラフである。図２７において、横軸はチップサイズを示しており、縦軸はチップに形成されるパッド数（バンプ電極数）を示している。

まず、領域（１）で示される領域で使用される半導体装置の構造について説明する。領域（１）で使用される半導体装置の形態は、配線基板にビルドアップ基板を使用し、半導体チップに形成される半球状のバンプ電極がエリアバンプ配置（例えば、図１の配置）となっている形態である。

次に、領域（２）で示される領域で使用される半導体装置の構造について説明する。領域（２）で使用される半導体装置の形態は、配線基板に貫通基板を使用し、半導体チップにバンプ電極ではなく半導体チップの周縁部にパッドが形成されている形態である。具体的には、ワイヤボンディング構造を指すものである。

続いて、領域（３）で示される領域で使用される半導体装置の構造について説明する。領域（３）で使用される半導体装置の形態は、配線基板にビルドアップ基板を使用し、半導体チップに柱状バンプ電極を形成し、この柱状バンプ電極がエリアバンプ配置となっている形態である。

最後に、領域（４）で示される領域で使用される半導体装置の構造について説明する。領域（４）で使用される半導体装置の形態は、配線基板に貫通基板を使用し、半導体チップに柱状バンプ電極を形成した本発明の形態である。

ここで、領域（１）に示される半導体装置の形態から、領域（４）に示される半導体装置の形態（本発明の形態）へ変更する利点は、ビルドアップ基板を使用せずに貫通基板を使用することによって、半導体装置の信頼性向上を図ることができる点である。つまり、微細なビアおよびビルドアップ層を使用しないことによる信頼性向上を図ることができる。さらに、高価なビルドアップ基板から安価な貫通基板に変更することにより、半導体装置のコスト削減を図ることもできる。特に、領域（１）に示される半導体装置の形態のうち、比較的バンプ電極数が少ないためにビルドアップ基板で配線レイアウトすると基板上で無駄なエリアが多くなってしまうが、これまで説明した本発明の特徴を用いることにより貫通基板でも配線レイアウトが可能になるような製品の場合には、領域（４）に示される半導体装置の形態（本発明の形態）へ変更する有用性が大きくなる。

一方、領域（２）に示される半導体装置の形態から、領域（４）に示される半導体装置の形態（本発明の形態）へ変更する利点は、半導体チップの周縁部からだけでなく、半導体チップの中央部からも電源電圧および基準電圧を供給することによって、半導体装置の高性能化を図ることができる点である。つまり、領域（２）に示される半導体装置の形態では、半導体チップの周縁部に形成されているパッドからしか半導体チップの内部へ電源供給ができないが、領域（４）に示される半導体装置の形態（本発明の形態）では、半導体チップの周縁領域だけでなく中央領域からも電源供給することができるので、半導体チップ内での電源ドロップ（ＩＲドロップ）を低減することができる。特に、領域（２）に示される半導体装置の形態のうち、比較的電源電圧が低い製品の場合には、領域（４）に示される半導体装置の形態（本発明の形態）へ変更する有用性が大きくなる。

また、領域（２）に示される半導体装置の形態は、具体的にはワイヤボンディング構造である。ピン数（パッド数）が増加した際、チップサイズを大きくしないで、パッドを配置しようとすると、半導体チップ中心付近にパッドを設けることになる。この場合、半導体チップ周縁部のパッドに張られたワイヤに比べてワイヤ長が長くなるので、封止樹脂で封止する際にワイヤ流れが発生し易くなる等の理由からワイヤボンディングを行うことが困難になる。こういった場合にも、これまで説明した本発明の特徴を用いることにより、半導体チップの周縁領域だけでなく中央領域にもバンプ電極を配置することが可能となる。その結果、半導体チップのサイズをワイヤボンディング構造のときよりも同等、もしくはそれ以下にすることができる場合もあるので、領域（４）に示される半導体装置の形態（本発明の形態）へ変更する有用性が大きくなる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

なお、上述のＭＯＳＦＥＴは、ゲート絶縁膜を酸化膜から形成する場合に限定するものではなく、ゲート絶縁膜を広く絶縁膜から形成するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor)をも含むものと想定している。つまり、本明細書では、便宜上ＭＯＳＦＥＴという用語を使用しているが、このＭＯＳＦＥＴは、ＭＩＳＦＥＴをも含む意図の用語として本明細書では使用している。

さらに、ここまで貫通基板ＴＨＷＢの裏面（チップ搭載面とは反対側の面）に半田ボールＳＢを搭載したＢＧＡパッケージ構造を例に挙げて説明したが、半田ボールＳＢを搭載しないＬＧＡ（Land Grid Array）パッケージでもよい。半田ボールＳＢを搭載しないことにより、その分の材料コストを下げることができる。

本発明は、半導体装置を製造する製造業に幅広く利用することができる。

ＡＲ０ 領域
ＡＲ１ 領域
ＡＲ２ 領域
ＡＲ３ 領域
Ａ１ 隙間
Ａ２ 隙間
Ａ３ 隙間
ＢＭＰ バンプ電極
ＢＰＬ１ ビルドアップ層
ＢＰＬ２ ビルドアップ層
ＢＰＷＢ ビルドアップ基板
ＢＴＥ 裏面端子
ＣＨＰ１ 半導体チップ
ＣＨＰ２ 半導体チップ
ＣＲＬ コア層
ＨＳ ヒートシンク
ＩＬ 層間絶縁膜
ＬＮＤ１ ランド
ＬＮＤ２ ランド
ＬＮＤ３ ランド
ＯＰ 開口部
ＯＰ１ 開口部
ＰＡＳ パッシベーション膜
ＰＤ パッド
ＰＩ１ 樹脂膜
ＰＩ２ 樹脂膜
ＰＬＢＭＰ１ 柱状バンプ電極
ＰＬＢＭＰ２ 柱状バンプ電極
ＲＷ 再配線
Ｓ 半田
ＳＢ 半田ボール
ＳＣＥ シリコーンレジン
ＳＤＢＭＰ１ スタッドバンプ電極
ＳＤＢＭＰ２ スタッドバンプ電極
ＳＲ ソルダレジスト
ＴＥ 端子
ＴＥ１ 端子
ＴＥ２ 端子
ＴＨ１ スルーホール
ＴＨ２ スルーホール
ＴＨ３ スルーホール
ＴＨＷＢ 貫通基板
ＵＦ アンダーフィル
ＶＡ ビア
ＷＩＲＥ１ 配線
ＷＩＲＥ２ 配線
ＷＩＲＥ３ 配線

Claims (21)

1. （ａ）表面に複数の突起電極が配置された半導体チップと、
   （ｂ）前記複数の突起電極に対応した複数の端子が配置された第１表面と、前記第１表面とは反対側の第１裏面と、を備えたコア層を有し、前記コア層の前記第１表面に前記半導体チップが実装され、前記複数の突起電極と前記複数の端子とがそれぞれ電気的に接続された基板と、
   （ｃ）前記半導体チップと前記基板との間に充填された封止樹脂と、を備え、
   前記基板の前記コア層は、
   （ｂ１）前記複数の端子の内、前記コア層の第１領域に配置され、かつ前記半導体チップの前記複数の突起電極の内の複数の第１突起電極のそれぞれと電気的に接続された複数の第１端子と、
   （ｂ２）前記第１領域よりも内側の第２領域に配置された複数の第１スルーホールと、
   （ｂ３）前記複数の端子の内、前記第２領域よりも内側の第３領域に配置され、かつ前記半導体チップの前記複数の突起電極の内の複数の第２突起電極のそれぞれと電気的に接続された複数の第２端子と、を有し、
   前記複数の第１スルーホールのそれぞれは、前記コア層の前記第１表面から前記第１裏面にかけて貫通し、
   前記コア層の前記第１表面において、前記複数の第１スルーホールの一部は、前記複数の第１端子の一部と電気的に接続され、
   前記複数の第１スルーホール上には、平面視において重なる前記半導体チップの前記複数の突起電極は配置されておらず、
   前記複数の第１端子は、外部から第１電源電圧、あるいは第１基準電圧が供給可能な端子と、外部と信号電圧を伝達可能な端子と、を含み、
   前記複数の第２端子は、外部から第２電源電圧、あるいは第２基準電圧が供給可能な端子のみで構成されている、半導体装置。
2. 請求項１に記載の半導体装置において、
   前記複数の第２端子は、前記半導体チップに形成されたコア回路に前記第２電源電圧、あるいは前記第２基準電圧を供給可能な端子である、半導体装置。
3. 請求項２に記載の半導体装置において、
   前記複数の第１端子の内、前記第１電源電圧、あるいは前記１基準電圧が供給可能な端子は、前記半導体チップに形成された外部インターフェース回路に前記第１電源電圧、あるいは前記第１基準電圧を供給可能な端子である、半導体装置。
4. 請求項３に記載の半導体装置において、
   前記第２電源電圧は、前記第１電源電圧よりも電位が低い、半導体装置。
5. 請求項１に記載の半導体装置において、
   前記基板の前記コア層はガラスクロスを含有する、半導体装置。
6. 請求項１に記載の半導体装置において、
   平面視において、前記基板の前記コア層の前記第２領域と重なる前記半導体チップの前記表面には、前記複数の突起電極が形成されていない、半導体装置。
7. 請求項１に記載の半導体装置において、
   前記基板の前記コア層の前記第３領域には、複数の第３スルーホールが形成され、
   前記複数の第２端子のそれぞれは、前記複数の第３スルーホールと前記コア層の前記第１表面上で配線を介して電気的に接続されている、半導体装置。
8. 請求項１に記載の半導体装置において、
   前記基板の前記コア層は、前記第１領域よりも外側の第４領域に配置された複数の第２スルーホールをさらに有し、
   前記コア層の前記第１表面において、前記複数の第２スルーホールの一部は、前記複数の第１端子の一部と電気的に接続されている、半導体装置。
9. 請求項８に記載の半導体装置において、
   前記複数の第１端子は、複数列にわたって配置されており、
   前記複数の第１端子の内、前記複数の第１スルーホールの一部と電気的に接続されている第１端子は、前記複数の第２スルーホールの一部と電気的に接続されている第１端子よりも内側に配置されている、半導体装置。
10. 請求項８に記載の半導体装置において、
    前記複数の第２スルーホールの数は、前記複数の第１スルーホールの数より多い、半導体装置。
11. 請求項８に記載の半導体装置において、
    前記第４領域は、平面視において、前記半導体チップの外周よりも外側に位置する領域である、半導体装置。
12. 請求項１に記載の半導体装置において、
    前記半導体チップの前記複数の突起電極のそれぞれは、前記複数の端子のそれぞれと電気的に接続された第１部分と、前記第１部分の融点よりも高い融点を有する第２部分と、を有する、半導体装置。
13. 請求項１２に記載の半導体装置であって、
    前記第１部分は、半田であって、前記第２部分は、銅または金である、半導体装置。
14. 請求項１に記載の半導体装置において、
    前記基板の前記コア層の前記第１表面上には、開口部が形成された第１ソルダレジストが形成され、
    前記複数の第１端子は、前記第１ソルダレジストに形成された前記開口部から露出している、半導体装置。
15. 請求項１４に記載の半導体装置において、
    前記複数の第１スルーホールの内部には、前記第１ソルダレジストが充填され、前記コア層の前記第１表面上に形成された前記第１ソルダレジストと繋がっている、半導体装置。
16. 請求項１４に記載の半導体装置において、
    前記基板の前記コア層の前記第１裏面上には、第２ソルダレジストが形成されている、半導体装置。
17. 請求項１に記載の半導体装置において、
    前記基板の前記コア層の前記第１表面には、前記複数の第１スルーホールのそれぞれと電気的に接続された複数のランドが形成され、
    前記複数の第１端子の一部と前記複数のランドの一部とは、配線を介して電気的に接続されている、半導体装置。
18. 請求項１に記載の半導体装置において、
    前記半導体チップの前記表面には、樹脂膜が形成され、
    前記樹脂膜上には、再配線が形成されていない、半導体装置。
19. 請求項１に記載の半導体装置において、
    前記半導体チップの前記表面には、窒化シリコン膜を含むパッシベーション膜が形成されており、
    前記パッシベーション膜上には、再配線が形成されていない、半導体装置。
20. （ａ）表面に複数の突起電極が配置された半導体チップと、
    （ｂ）前記複数の突起電極に対応した複数の端子が配置された第１表面と、前記第１表面とは反対側の第１裏面と、を備えたコア層を有し、前記コア層の前記第１表面に前記半導体チップが実装され、前記複数の突起電極と前記複数の端子とがそれぞれ電気的に接続された基板と、
    （ｃ）前記半導体チップと前記基板との間に充填された封止樹脂と、を備え、
    前記基板の前記コア層は、
    （ｂ１）前記複数の端子の内、前記コア層の第１領域に複数列にわたって配置され、かつ前記半導体チップの前記複数の突起電極の内の複数の第１突起電極のそれぞれと電気的に接続された複数の第１端子と、
    （ｂ２）前記第１領域よりも内側の第２領域に配置された複数の第１スルーホールと、
    （ｂ３）前記第１領域よりも外側の領域に配置された複数の第２スルーホールと、
    （ｂ４）前記複数の端子の内、前記第２領域よりも内側の第３領域に配置され、かつ前記半導体チップの前記複数の突起電極の内の複数の第２突起電極のそれぞれと電気的に接続された複数の第２端子と、を有し、
    前記複数の第１スルーホールおよび前記第２スルーホールのそれぞれは、前記コア層の前記第１表面から前記第１裏面にかけて貫通し、
    前記コア層の前記第１表面において、前記複数の第１スルーホールおよび前記第２スルーホールの一部は、前記複数の第１端子の一部と電気的に接続され、
    前記複数の第１スルーホール上には、平面視において重なる前記半導体チップの前記複数の突起電極は配置されておらず、
    前記複数の第１端子の内、前記複数の第１スルーホールの一部と電気的に接続されている第１端子は、前記複数の第２スルーホールの一部と電気的に接続されている第１端子よりも内側に配置され、
    前記複数の第１端子は、外部から第１電源電圧、あるいは第１基準電圧が供給可能な端子と、外部と信号電圧を伝達可能な端子と、を含み、
    前記複数の第２端子は、外部から第２電源電圧、あるいは第２基準電圧が供給可能な端子のみで構成されている、半導体装置。
21. （ａ）表面に複数の突起電極が配置された半導体チップと、
    （ｂ）前記複数の突起電極に対応した複数の端子が配置された第１表面と、前記第１表面とは反対側の第１裏面と、を備えたコア層を有し、前記コア層の前記第１表面に前記半導体チップが実装され、前記複数の突起電極と前記複数の端子とがそれぞれ電気的に接続された基板と、
    （ｃ）前記半導体チップと前記基板との間に充填された封止樹脂と、
    （ｄ）前記コア層の前記第１裏面に搭載された複数の半田ボールと、を備え、
    前記基板の前記コア層は、
    （ｂ１）前記複数の端子の内、前記コア層の第１領域に複数列にわたって配置され、かつ前記半導体チップの前記複数の突起電極の内の複数の第１突起電極のそれぞれと電気的に接続された複数の第１端子と、
    （ｂ２）前記第１領域よりも内側の第２領域に配置された複数の第１スルーホールと、
    （ｂ３）前記第１領域よりも外側の領域に配置された複数の第２スルーホールと、
    （ｂ４）前記複数の端子の内、前記第２領域よりも内側の第３領域に配置され、かつ前記半導体チップの前記複数の突起電極の内の複数の第２突起電極のそれぞれと電気的に接続された複数の第２端子と、を有し、
    前記複数の第１スルーホールおよび前記第２スルーホールのそれぞれは、前記コア層の前記第１表面から前記第１裏面にかけて貫通し、
    前記コア層の前記第１表面において、前記複数の第１スルーホールおよび前記第２スルーホールの一部は、前記複数の第１端子の一部と電気的に接続され、
    前記複数の半田ボールは、前記複数の第１スルーホールおよび前記第２スルーホールの一部を介して、前記複数の第１端子の一部と電気的に接続され、
    前記複数の第１スルーホール上には、平面視において重なる前記半導体チップの前記複数の突起電極は配置されておらず、
    前記複数の第１端子の内、前記複数の第１スルーホールの一部と電気的に接続されている第１端子は、前記複数の第２スルーホールの一部と電気的に接続されている第１端子よりも内側に配置されており、
    前記複数の突起電極のそれぞれは、第１部分と、前記第１部分の融点よりも高い融点を有する第２部分と、を有し、前記第１部分は前記複数の端子と電気的に接続され、
    前記複数の第１端子は、外部から第１電源電圧、あるいは第１基準電圧が供給可能な端子と、外部と信号電圧を伝達可能な端子と、を含み、
    前記複数の第２端子は、外部から第２電源電圧、あるいは第２基準電圧が供給可能な端子のみで構成されている、半導体装置。

Images