Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP5772987B2 - 半導体装置とその製造方法 - Google Patents
[go: Go Back, main page]

JP5772987B2 - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法 Download PDF

Info

Publication number
JP5772987B2
JP5772987B2 JP2013553204A JP2013553204A JP5772987B2 JP 5772987 B2 JP5772987 B2 JP 5772987B2 JP 2013553204 A JP2013553204 A JP 2013553204A JP 2013553204 A JP2013553204 A JP 2013553204A JP 5772987 B2 JP5772987 B2 JP 5772987B2
Authority
JP
Japan
Prior art keywords
insulating layer
trench
electrode
semiconductor substrate
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2013553204A
Other languages
English (en)
Other versions
JPWO2013105350A1 (ja
Inventor
康弘 平林
康弘 平林
明徳 榊原
明徳 榊原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Motor Corp
Original Assignee
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Motor Corp filed Critical Toyota Motor Corp
Priority to JP2013553204A priority Critical patent/JP5772987B2/ja
Publication of JPWO2013105350A1 publication Critical patent/JPWO2013105350A1/ja
Application granted granted Critical
Publication of JP5772987B2 publication Critical patent/JP5772987B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
    • H10D12/038—Manufacture or treatment of IGBTs of vertical IGBTs having a recessed gate, e.g. trench-gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/112—Field plates comprising multiple field plate segments
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/117—Recessed field plates, e.g. trench field plates or buried field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/112—Constructional design considerations for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layers, e.g. by using channel stoppers

Landscapes

  • Electrodes Of Semiconductors (AREA)

Description

本明細書が開示する技術は、半導体装置の外周領域の構造に関する。
特開２００５−２０９９８３号公報には、半導体素子が形成されているアクティブ領域と半導体基板の端面との間に外周領域を備える半導体装置が開示されている。外周領域の上部には、絶縁層が形成されている。外周領域上部の絶縁層の表面に、外来電荷（例えば、外部から飛来したイオン等）が付着することがある。外来電荷の電界の影響によって、外周領域の半導体層内の電界が乱されると、局所的な高電界が発生して半導体装置にストレスが加わる。しかしながら、この半導体装置は、絶縁層の内部に複数のフローティング電極を有している。フローティング電極によって、外来電荷の電界が外周領域の半導体層内に影響することを抑制することができる。
上記した従来の半導体装置では、外周領域上部の絶縁層上に、２つの層を構成するようにフローティング電極が配置されている。下側の層のフローティング電極は、上側の層のフローティング電極と部分的に重なるように配置されている。これによって、各フローティング電極間で高い容量を確保している。このようにフローティング電極間の容量を高くすることで、各フローティング電極間のコンデンサに蓄えられる電荷量が多くなる。これによって、外来電荷の電界による外周領域内の半導体層への影響をより少なくすることができる。しかしながら、２つの層を構成するようにフローティング電極を形成するためには、金属層や絶縁層の成長や各層のパターニングを複数回行う必要があり、半導体装置の製造工程が増大する。このため、従来の半導体装置は、製造効率が悪いという問題があった。したがって、本明細書では、外来電荷の影響を抑制することが可能であるとともに、効率的に製造することができる半導体装置を提供する。
本明細書が開示する半導体装置は、半導体基板を有する。半導体基板は、半導体素子が形成されているアクティブ領域と、アクティブ領域と半導体基板の端面との間の外周領域を有している。外周領域の少なくとも一部の上面には、絶縁層が形成されている。絶縁層内に、半導体基板の厚み方向における幅がアクティブ領域から半導体基板の端面に向かう方向における幅よりも大きい複数のフローティング電極が、アクティブ領域から半導体基板の端面に向かう方向に沿って間隔を隔てて配置されている。
この半導体装置では、各フローティング電極が、半導体基板の厚み方向に長く伸びている。また、各フローティング電極が、アクティブ領域から半導体基板の端面に向かう方向に間隔を隔てて配置されている。したがって、各フローティング電極の幅広面が、アクティブ領域から半導体基板の端面に向かう方向において、互いに向き合っている。このため、各フローティング電極により構成されるコンデンサの容量が高い。すなわち、一層分のフローティング電極で、高い容量を確保できる。したがって、この半導体装置は、外来電荷の電界の影響を効果的に抑制することができる。また、フローティング電極が一層であるので、この半導体装置は効率的に製造可能である。
また、本明細書は、半導体装置の製造方法を提供する。この製造方法は、半導体基板のうちの半導体素子が形成されるアクティブ領域と半導体装置の端面となる箇所との間の外周領域上に絶縁層を形成する工程と、絶縁層に、半導体基板の厚み方向における幅がアクティブ領域から半導体基板の端面となる箇所に向かう方向における幅よりも大きい複数のトレンチを、アクティブ領域から半導体装置の端面となる箇所に向かう方向に沿って間隔を隔てて形成する工程と、絶縁層上に金属層を形成する工程と、トレンチの上部の金属層をマスクしていない状態で、各トレンチ内に金属層が残存し、かつ、各トレンチ内の金属層が互いに分離されるように金属層をエッチングする工程を有する。
絶縁層上に金属層を形成する工程では、トレンチ内にも金属層が形成される。金属層をエッチングする工程では、トレンチの外側の金属層を除去し、トレンチ内に金属層を残存させる。これによって、各トレンチ内の金属層が互いに分離される。エッチング時には、トレンチの幅が狭いため、トレンチ内の金属層のエッチング速度は極めて遅くなる。このため、トレンチ内に金属層を容易に残存させることができる。トレンチ内に残存した複数の金属層は、半導体基板の厚み方向における幅がアクティブ領域から半導体基板の端面に向かう方向における幅よりも大きく、アクティブ領域から半導体基板の端面に向かう方向に沿って間隔を隔てて配置された複数のフローティング電極となる。したがって、この製造方法によれば、外来電荷の影響を受けにくい外周領域を有する半導体装置を製造することができる。また、この製造方法では、フローティング電極を一層分形成するだけでよく、かつ、上記の通りフローティング電極を容易に形成することができる。したがって、この製造方法によれば、効率的に半導体装置を製造することができる。
半導体装置１０の縦断面図。 半導体装置１０を上面側から見たときにおけるアクティブ領域２０と外周領域５０とトレンチ電極４０ａ〜４０ｃの配置を示す図。 半導体装置１０の製造工程を示す半導体ウエハの縦断面図。 半導体装置１０の製造工程を示す半導体ウエハの縦断面図。 半導体装置１０の製造工程を示す半導体ウエハの縦断面図。 半導体装置１０の製造工程を示す半導体ウエハの縦断面図。 半導体装置１０の製造工程を示す半導体ウエハの縦断面図。 半導体装置１０の製造工程を示す半導体ウエハの縦断面図。 変形例の半導体装置の縦断面図。 変形例の半導体装置の図２に対応する図。 変形例の半導体装置の図２に対応する図。 実施例２の半導体装置１０ａの縦断面図。 実施例２の半導体装置１０ａの平面図。 実施例２の変形例の半導体装置の外周領域５０の部分拡大図。 実施例２の他の変形例の半導体装置の外周領域５０の部分拡大図。 実施例２の他の変形例の半導体装置の外周領域５０の部分拡大図。 実施例２の他の変形例の半導体装置の外周領域５０の部分拡大図。 実施例３の半導体装置１０ｂの縦断面図。 実施例３の変形例の半導体装置の外周領域５０の部分拡大図。 実施例３の他の変形例の半導体装置の外周領域５０の部分拡大図。 実施例３の他の変形例の半導体装置の外周領域５０の部分拡大図。 実施例３の他の変形例の半導体装置の外周領域５０の部分拡大図。 実施例３の他の変形例の半導体装置の外周領域５０の部分拡大図。
以下に説明する実施例の主要な特徴を列記しておく。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。
本明細書が開示する半導体装置では、絶縁層内に配置されるフローティング電極は、絶縁層の上面または下面の少なくとも一方の面に露出していてもよい。フローティング電極が絶縁層の上面に露出する場合は、フローティング電極を絶縁層内に埋設しなくてもよいため、フローティング電極を容易に形成することができる。フローティング電極が絶縁層の下面に露出する場合は、外来電荷が絶縁層の下面側を移動することを物理的に遮断することができる。
本明細書が開示する半導体装置では、絶縁層を半導体基板の厚み方向に直交する平面で切断した任意の断面において、アクティブ領域から半導体基板の端面に向かう任意の直線上に、少なくとも１つのフローティング電極が存在してもよい。この構成によると、外来電荷が絶縁層内を移動することが抑制され、外来電荷の局所的な集中が発生することを抑制することができる。
本明細書が開示する半導体装置では、フローティング電極は、絶縁層の上面に露出しており、絶縁層の下面には露出していなくてもよい。この構成によると、フローティング電極を形成する際に半導体領域がエッチングされることが防止される。
本明細書が開示する半導体装置では、フローティング電極は、絶縁層の上面及び下面に露出していてもよい。この構成によると、絶縁層内において隣接するフローティング電極間の領域は、アクティブ領域から半導体基板の端面に向かう方向において閉空間となるため、外来電荷、及び絶縁層内に存在している可動イオンはその閉空間内でしか移動できない。即ち、外来電荷及び可動イオンの移動を物理的に遮断することができる。
本明細書が開示する半導体装置では、絶縁層内に配置される複数のフローティング電極は、絶縁層の上面に露出している第１フローティング電極と、絶縁層の下面に露出している第２フローティング電極とを有しており、第１フローティング電極と第２フローティング電極が交互に配置されていてもよい。この構成によると、第１フローティング電極と第２フローティング電極の幅広面が互いに向き合っている。このため、第１フローティング電極と第２フローティング電極により構成されるコンデンサの容量が高くなり、各コンデンサに蓄えられる電荷量が多くなる。従って、外来電荷や可動イオンの電界の影響を効果的に抑制することができる。
本明細書が開示する半導体装置では、フローティング電極をその長手方向と直交する平面で切断した断面において、フローティング電極の下面と側面のコーナ部が曲線状となっていてもよい。一般に、フローティング電極の上記断面におけるコーナ部が略直角（即ち、断面が矩形状）の場合は、この略直角のコーナ部に電界が集中し易い。そこで、コーナ部を曲線状とすることにより、コーナ部への電界集中が抑制され、耐圧の低下を効果的に抑制することができる。
また、本明細書に開示の製造方法は、絶縁層を形成する工程では、アクティブ領域上にも絶縁層を形成することが好ましい。また、この製造方法は、金属層を形成する工程の前にアクティブ領域上の絶縁層にコンタクトホールを形成する工程をさらに有することが好ましい。また、金属層を形成する工程では、コンタクトホール内にも金属層を形成し、金属層をエッチングする工程は、コンタクトホールの上部の金属層をマスクした状態で行うことが好ましい。このような構成によれば、上記の金属層によって、フローティング電極だけでなく、コンタクトホールを介してアクティブ領域と導通する電極を形成することができる。したがって、より効率的に半導体装置を製造することができる。
本明細書に開示の製造方法は、トレンチを形成する工程と、コンタクトホールを形成する工程を、共通のエッチングにより行ってもよい。このような構成によれば、より効率的に半導体装置を製造することができる。
図１に示す半導体装置１０は、半導体基板１２と、半導体基板１２の上面及び下面に形成されている電極、絶縁層等によって構成されている。半導体基板１２は、アクティブ領域２０と、外周領域５０を有している。アクティブ領域２０には、ＩＧＢＴが形成されている。アクティブ領域２０は、半導体基板１２を上面側から見たときに、半導体基板１２の略中央部に形成されている。外周領域５０は、アクティブ領域２０と半導体基板１２の端面（外周面）１２ａとの間の領域である。したがって、半導体基板１２を上方から平面視した場合には、アクティブ領域２０は外周領域５０に囲まれている。
アクティブ領域２０の上面にはトレンチが形成されている。トレンチの内面は、ゲート絶縁膜に覆われている。トレンチ内には、ゲート電極２８が形成されている。ゲート電極２８の上面は、絶縁層５８に覆われている。アクティブ領域２０の上面にはエミッタ電極２２が形成されている。エミッタ電極２２は、絶縁層５８によってゲート電極２８から絶縁されている。半導体基板１２の下面には、コレクタ電極３４が形成されている。
アクティブ領域２０内には、ｎ型のエミッタ領域２４、ｐ型のボディ領域２６、ｎ型のドリフト領域３０、ｐ型のコレクタ領域３２が形成されている。エミッタ領域２４は、半導体基板１２の上面に露出する範囲に形成されている。エミッタ領域２４は、ゲート絶縁膜に接する範囲に形成されている。エミッタ領域２４は、エミッタ電極２２に対してオーミック接続されている。ボディ領域２６は、エミッタ領域２４の側方及びエミッタ領域２４の下側に形成されている。ボディ領域２６は、エミッタ領域２４の下側でゲート絶縁膜に接している。２つのエミッタ領域２４の間のボディ領域２６は、ｐ型不純物濃度が高く、エミッタ電極２２に対してオーミック接続されている。ドリフト領域３０は、ボディ領域２６の下側に形成されている。ドリフト領域３０は、ボディ領域２６によってエミッタ領域２４から分離されている。ドリフト領域３０は、トレンチの下端部のゲート絶縁膜と接している。コレクタ領域３２は、ドリフト領域３０の下側に形成されている。コレクタ領域３２は、ｐ型不純物濃度が高く、コレクタ電極３４に対してオーミック接続されている。上述した各電極及び各半導体領域によって、アクティブ領域２０内にＩＧＢＴが形成されている。
外周領域５０内には、ディープｐ型領域５２、リサーフ領域５６、及び、端部ｎ型領域６２が形成されている。ディープｐ型領域５２は、アクティブ領域２０と外周領域５０の境界に位置している。ディープｐ型領域５２は、半導体基板１２の上面に露出する範囲に形成されている。ディープｐ型領域５２は、ボディ領域２６と接している。ディープｐ型領域５２は、アクティブ領域２０内のゲート電極２８よりも深い深さまで形成されている。ディープｐ型領域５２は、高濃度にｐ型不純物を含有しており、ディープｐ型領域５２上に形成されている電極２２、５４に対してオーミック接続されている。リサーフ領域５６は、ディープｐ型領域５２に隣接している。リサーフ領域５６は、半導体基板１２の上面に露出する範囲に形成されている。リサーフ領域５６は、ディープｐ型領域５２よりも浅い範囲に形成されている。リサーフ領域５６のｐ型不純物濃度は、ディープｐ型領域５２よりも低い。また、リサーフ領域５６のｐ型不純物濃度は、端部ｎ型領域６２のｎ型不純物濃度よりも低い。端部ｎ型領域６２は、半導体基板１２の端面１２ａに露出するとともに半導体基板１２の上面に露出する範囲に形成されている。端部ｎ型領域６２は、比較的高濃度にｎ型不純物を含有しており、端部ｎ型領域６２上に形成されている電極６４に対してオーミック接続されている。ディープｐ型領域５２、リサーフ領域５６、及び、端部ｎ型領域６２の下側には、上述したドリフト領域３０が形成されている。すなわち、ドリフト領域３０は、アクティブ領域２０から外周領域５０まで広がっている。また、ドリフト領域３０は、リサーフ領域５６と端部ｎ型領域６２の間の範囲にも存在しており、その範囲内で半導体基板１２の上面に露出している。以下では、リサーフ領域５６と端部ｎ型領域６２の間のドリフト領域３０を、周辺ドリフト領域３０ａという。ドリフト領域３０のｎ型不純物濃度は、ディープｐ型領域５２のｐ型不純物濃度よりも低く、端部ｎ型領域６２のｎ型不純物濃度よりも低い。外周領域５０内においても、ドリフト領域３０の下側にコレクタ領域３２が形成されている。
外周領域５０上には、絶縁層５８と、絶縁層６０と、複数のトレンチ電極４０（４０ａ〜４０ｃ）が形成されている。なお、図１では、図の見易さを考慮して、絶縁層５８を実際よりも厚く示している。絶縁層５８は、半導体基板１２の上面に接する範囲に形成されている。絶縁層５８は、ＳｉＯ２により構成されている。絶縁層５８は、リサーフ領域５６と周辺ドリフト領域３０ａの上面を覆っている。また、絶縁層５８は、他の領域（アクティブ領域２０内のゲート電極２８上等）にも形成されている。複数のトレンチ電極４０は、絶縁層５８内に形成されている。なお、図１の断面は、アクティブ領域２０から半導体基板１２の端面１２ａに向かう方向（すなわち、Ｘ方向）、及び、半導体基板１２の厚み方向（すなわち、Ｚ方向）に沿った断面である。当該断面において、各トレンチ電極４０は、半導体基板１２の厚み方向に沿って伸びている。すなわち、各トレンチ電極４０は、Ｘ方向の幅よりもＺ方向の幅の方が大きい。また、図２に示すように、半導体基板１２を上面側から見た場合には、各トレンチ電極４０は、半導体基板１２の端面１２ａに沿って伸び、アクティブ領域２０を一巡するように形成されている。トレンチ電極４０は、アクティブ領域２０から半導体基板１２の端面１２ａに向かう方向に沿って間隔を隔てて配置されている。したがって、各トレンチ電極４０の幅広面は、他のトレンチ電極４０の幅広面と向かい合っている。このため、各トレンチ電極４０の間の容量（すなわち、隣接する一対のトレンチ電極４０によって構成されるコンデンサの容量）は大きい。各トレンチ電極４０は、略均等の間隔を空けて配置されている。各トレンチ電極４０は、互いに電気的に分離されている。図１に示すように、最もアクティブ領域２０側のトレンチ電極４０ａは、電極５４に接続されている。最も端面１２ａ側のトレンチ電極４０ｃは、電極６４に接続されている。その他のトレンチ電極４０ｂは、他の電極に接続されていない。このため、各トレンチ電極４０ｂの電位は、その周囲の電位分布によって変化する。すなわち、トレンチ電極４０ｂは、フローティング電極である。絶縁層６０は、ＳｉＮにより構成されており、絶縁層６０上及び各電極上を覆っている。したがって、各トレンチ電極４０の上面は、絶縁層６０に覆われている。
アクティブ領域２０内のＩＧＢＴがターンオフすると、コレクタ電極３４とエミッタ電極２２の間に高い電圧Ｖｃｅが印加される。このとき、端部ｎ型領域６２は、コレクタ電極３４と略同じ電位となる。また、ディープｐ型領域５２は、エミッタ電極２２と略同じ電位となる。したがって、端部ｎ型領域６２とディープｐ型領域５２の間には、電圧Ｖｃｅと略等しい電圧Ｖ１が印加される。すると、ディープｐ型領域５２から端部ｎ型領域６２に向かって空乏層が広がる。リサーフ領域５６は、この空乏層の伸びを促進する。このため、空乏層が、リサーフ領域５６と周辺ドリフト領域３０ａの略全体に広がる。このように広がった空乏層によって、端部ｎ型領域６２とディープｐ型領域５２の間の絶縁性が確保される。このため、ＩＧＢＴがオフしている状態では、図１の点線に示すように半導体基板１２内に等電位線が分布する。
上記の通り、トレンチ電極４０ａは、電極５４を介してディープｐ型領域５２に接続されている。また、トレンチ電極４０ｃは、電極６４を介して端部ｎ型領域６２に接続されている。したがって、トレンチ電極４０ａとトレンチ電極４０ｃの間には、端部ｎ型領域６２とディープｐ型領域５２の間の電圧Ｖ１と略等しい電圧が印加される。トレンチ電極４０ａとトレンチ電極４０ｃの間の絶縁層５８の内部には、複数のトレンチ電極４０ｂが存在している。このため、これらのトレンチ電極４０の間に、電圧Ｖ１を分割した電圧が印加される。各トレンチ電極４０は略均等間隔で配置されているので、トレンチ電極４０の間の各電位差は互いに略等しくなる。このため、図１に示すように、外周領域５０内に略均等間隔で等電位線が分布する。したがって、リサーフ領域５６及び周辺ドリフト領域３０ａ内の電界が均一化され、局所的な高電界が発生することが抑制される。
また、図１に示すように、外周領域５０の表面に、外来電荷９０（例えば、Ｎａ、Ｃｕ、Ｃｌ等の可動イオン）が付着することがある。外来電荷９０により生じる電界によって、外周領域５０内の電界が乱されると、外周領域５０内で電界集中が生じる。しかしながら、本実施例の半導体装置１０では、外周領域５０の表面の絶縁層５８内に複数のトレンチ電極４０が形成されている。各トレンチ電極４０により構成されている各コンデンサには、これらへの印加電圧によって電荷が蓄えられている。各コンデンサに蓄えられた電荷が生ずる電界によって、外来電荷９０からの電界がリサーフ領域５６及び周辺ドリフト領域３０ａに影響することが抑制される。特に、上述のように、各トレンチ電極４０は幅広面どうしが向かい合うように配置されているので、上述した各コンデンサの容量は大きい。このため、各コンデンサが蓄える電荷量が大きい。また、トレンチ電極４０間に発生する電界により、外来電荷が一方のトレンチ電極４０に移動され、そこで固定される。このため、外来電荷９０からの電界がリサーフ領域５６及び周辺ドリフト領域３０ａに影響することがより効果的に抑制される。したがって、この半導体装置１０では、外来電荷９０の付着により外周領域５０内で局所的な高電界が発生することを効果的に抑制することができる。このため、半導体装置１０は、耐電圧特性に優れる。
次に、半導体装置１０の製造方法について説明する。半導体装置１０を製造する際には、最初に、図３に示すように、ｎ型の半導体ウエハの上面側に、各半導体層（エミッタ領域２４、ボディ領域２６、ディープｐ型領域５２、リサーフ領域５６、端部ｎ型領域６２）と、ゲート電極２８及びゲート絶縁膜を形成する。これらは、従来公知の方法により形成される。
次に、図４に示すように、半導体ウエハの上面全域に絶縁層５８（ＳｉＯ２層）を形成する。次に、図５に示すように絶縁層５８上にマスク７４を設けた状態で、ＲＩＥやドライエッチングによって、絶縁層５８をエッチングする。これによって、トレンチ７０（トレンチ７０ａ〜７０ｃ）とコンタクトホール７２を形成する。なお、トレンチ７０ａはトレンチ電極４０ａが形成されるトレンチであり、トレンチ７０ｂはトレンチ電極４０ｂが形成されるトレンチであり、トレンチ７０ｃはトレンチ電極４０ｃが形成されるトレンチである。トレンチ７０は、半導体層に達しない（すなわち、トレンチ７０の底面の下側に絶縁層５８が残る）ように形成される。コンタクトホール７２は、電極２２、５４、６４等を半導体層に接続するための穴である。コンタクトホール７２は、半導体層に達するように形成される。トレンチ７０の幅はコンタクトホール７２に比べて狭い。したがって、トレンチ７０を形成する領域におけるエッチング速度は、コンタクトホール７２を形成する領域におけるエッチング速度よりも小さい。したがって、半導層に達しないトレンチ７０と半導体層に達するコンタクトホール７２とを、一度のエッチングにより形成することができる。トレンチ７０とコンタクトホール７２を形成したら、マスク７４を除去する。
次に、スパッタリング等によって、図６に示すように、半導体ウエハ上に金属層７６を形成する。このとき、トレンチ７０内とコンタクトホール７２内にも金属層７６が充填される。また、ここでは、金属層７６を厚く形成することで、金属層７６の上面を略平坦化する。
次に、図７に示すように、電極２２、５４、６４等の電極として残存させるべき金属層７６の表面にマスク７８を形成する。なお、ここでは、トレンチ７０ｂ上の金属層７６の表面にはマスク７８を形成しない。次に、金属層７６をエッチングして、図８に示すように金属層７６をパターニングする。これによって、エミッタ電極２２、電極５４、及び、電極６４が形成される。トレンチ７０ａ内の金属層７６はトレンチ電極４０ａとなり、トレンチ７０ｃ内の金属層７６はトレンチ電極４０ｃとなる。また、このとき、マスク７８が形成されていない範囲の絶縁層５８上の金属層７６が除去され、かつ、トレンチ７０ｂ内に金属層７６が残存するように、エッチングを行う。トレンチ７０ｂの幅が狭いので、トレンチ７０ｂ内のエッチング速度は極めて遅くなる。したがって、容易にトレンチ７０ｂ内に金属層７６を残存させることができる。これによって、各トレンチ７０ｂ内の金属層７６が互いに分離され、トレンチ電極４０ｂが形成される。
次に、半導体ウエハ上に、絶縁層６０（ＳｉＮ層）を形成する。これにより、半導体装置１０の上面側の構造が完成する。その後、従来公知の方法によって、下面側の構造（コレクタ領域３２、コレクタ電極３４）を形成する。その後、半導体ウエハをダイシングすることで、図１に示す半導体装置１０が完成する。
以上に説明したように、この製造方法では、絶縁層５８にコンタクトホール７２を形成する際に、同時に、トレンチ７０を形成する。また、この製造方法では、金属層７６によって、トレンチ電極４０をその他の電極と共に形成する。また、この製造方法では、各電極をパターニングする際に、同時に、各トレンチ７０ｂ内の金属層７６を互いに分離させてトレンチ電極４０ｂを形成する。このように、この製造方法によれば、トレンチ電極４０を形成するための特別な工程を追加することなく、トレンチ電極４０を形成することができる。したがって、トレンチ電極４０を有する半導体装置１０を極めて効率的に製造することができる。
なお、上述した実施例では、トレンチ電極４０の下側にＳｉＯ２の絶縁層５８が形成されていた。しかしながら、図９に示すように、トレンチ電極４０の下側に、ＳｉＮの絶縁層６８が形成されていてもよい。ＳｉＮとＳｉＯ２は選択的にエッチングができる。このため、ＳｉＯ２の絶縁層５８にトレンチ７０を形成する工程において、トレンチ７０がＳｉＮの絶縁層６８に達したときにそれ以上エッチングが進まなくなる。したがって、トレンチ７０が意図したよりも深く形成されることを防止することができる。この構成によれば、エッチング時間の管理がより容易となる。
また、上述した実施例では、図２に示すようにトレンチ電極４０が端面１２ａに沿って長く伸びていた。しかしながら、図１０に示すように、トレンチ電極４０が破線状に伸びていてもよい。また、図１１に示すように、トレンチ電極４０がドット状に形成されていてもよい。すなわち、外周領域５０の少なくとも一部において、図１に示す断面構造が得られていれば、実施例の技術の利益を得ることができる。
また、上述した実施例では、アクティブ領域内にＩＧＢＴが形成されていたが、アクティブ領域内にＭＯＳ−ＦＥＴやダイオード等のように他の半導体素子が形成されていてもよい。
実施例２の半導体装置１０ａを図１２、１３を用いて説明する。実施例２の半導体装置１０ａは、実施例１の半導体装置１０の一部を変更したものである。従って、ここでは実施例１の半導体装置１０との相違点について説明する。なお、実施例１の半導体装置１０と同一の部材については同一符号を用い、その詳細な説明を省略することとする。
図１２の断面は、アクティブ領域２０から半導体基板１２の端面１２ａに向かう方向（すなわち、Ｘ方向）で、かつ、半導体基板１２の厚み方向（すなわち、Ｚ方向）に沿った断面である。外周領域５０上には、絶縁層５８と、絶縁層６０と、複数のトレンチ電極４１（４１ａ〜４１ｃ）が形成されている。トレンチ電極４１は、導電材料（例えば、ポリシリコン等）によって形成することができる。図１２の断面において、各トレンチ電極４１は、半導体基板１２の厚み方向に沿って伸びている。すなわち、各トレンチ電極４１は、Ｘ方向の幅よりもＺ方向の幅の方が大きい。また、Ｘ方向の幅は各トレンチ電極４１において略等しい。各トレンチ電極４１は、絶縁層５８の上面及び下面に露出している。本実施例では、トレンチ電極４１ａ、４１ｃの上部は、絶縁層５８の上面の一部を覆っている電極５４、６４内にそれぞれ位置しており、トレンチ電極４１ｂの上部は、絶縁層５８の上面及び電極５４、６４の上面に形成されている絶縁層６０内に位置している。一方、トレンチ電極４１の下部は半導体層内に位置している。即ち、各トレンチ電極４１は、絶縁層５８をＺ方向に貫通するように形成されている。
また、図１３に示すように、半導体基板１２を上面側から見たときに、各トレンチ電極４１は、半導体基板１２の端面１２ａに沿って伸び、アクティブ領域２０を一巡するように形成されている。トレンチ電極４１の長手方向（即ち、アクティブ領域２０を一巡する方向）に直交する平面（例えば、ＹＺ平面やＺＸ平面）で切断した断面の形状（即ち、図１２に示されるトレンチ電極４１の形状）は、トレンチ電極４１の上面と側面のコーナ部、及びトレンチ電極４１の下面と側面のコーナ部が曲線状になっている。別言すれば、トレンチ電極４１の断面は、矩形の４隅のコーナ部が丸みを帯びた形状となっている。なお、半導体基板１２を上面側から見たときに、トレンチ電極４１が矩形状のアクティブ領域２０のコーナ部Ｃ１〜Ｃ４において丸みを帯びて曲がる位置においては、上記の「長手方向に直交する平面」とは、「トレンチ電極４１上の当該位置における接線と直交する平面」を意味することに留意されたい。例えば、接点Ｐにおける接線ＴＬと接点Ｐにおいて直交する直線Ｌを含む、Ｚ方向に延びる平面が、「長手方向に直交する平面」の一例に相当する。トレンチ電極４１は、図１２のＸ方向に沿って、略均等の間隔を隔てて配置されている。従って、絶縁層５８を半導体基板１２の厚み方向に直交する平面（即ち、ＸＹ平面）で切断すると、アクティブ領域２０から半導体基板１２の端面１２ａに向かう任意の直線上に、少なくとも１つのトレンチ電極４１が存在することになる。各トレンチ電極４１は、互いに電気的に分離されている。図１２に示すように、最もアクティブ領域２０側のトレンチ電極４１ａは、電極５４に接続されている。最も端面１２ａ側のトレンチ電極４１ｃは、電極６４に接続されている。その他のトレンチ電極４１ｂは、他の電極に接続されていない。このため、各トレンチ電極４１ｂの電位は、その周囲の電位分布によって変化する。すなわち、トレンチ電極４１ｂは、フローティング電極である。各トレンチ電極４１ｂの上面は、絶縁層６０に覆われている。
実施例２の半導体装置１０ａは、実施例１の半導体装置１０と同様の作用効果を奏する。加えて、実施例２の半導体装置１０ａでは、トレンチ電極４１が絶縁層５８をＺ方向に貫通するように形成されている。即ち、絶縁層５８内において、隣接するトレンチ電極４１間の領域は、図１２のＸ方向において閉空間となる。このため、外来電荷、及び絶縁層５８内に予め存在していた可動イオンは、その閉空間内でしか移動することができない。このようにトレンチ電極４１は外来電荷及び可動イオンの移動を物理的に遮断する。これにより、外来電荷や可動イオンが熱や印加電圧により駆動されて絶縁層５８内をアクティブ領域２０側に移動して局所的な高電界が発生することを抑制することができる。従って、半導体装置１０ａは、優れた耐圧特性を確保することができる。なお、本実施例のトレンチ電極４１は、外来電荷及び可動イオンの移動を物理的に遮断することに加え、隣接するトレンチ電極４１間でコンデンサを形成して、コンデンサ間の電界により外来電荷及び可動イオンをコンデンサの一方に移動させて固定することによっても、局所的な高電界の発生を抑制することができることは言うまでもない。また、本実施例では、トレンチ電極４１のコーナ部を曲線状とすることで、コーナ部に電界集中が生じることを抑制し、初期耐圧の低下を抑制することができる。さらに、本実施例のトレンチ電極４１は絶縁層５８の上面及び下面から突出して形成されるため、トレンチ電極４１が絶縁層５８に埋設される場合と比較して容易に製造することが可能となる。なお、トレンチ電極４１をポリシリコンで形成する場合は、半導体装置１０ａの他の部分（例えば、ゲート電極２８等）と同一の材料で形成されることとなる。このため、トレンチ電極用に新たに材料を用意する必要がなくなり、製造コストの上昇を抑制することができる。
次に、実施例２の変形例１〜変形例４について、図１４〜１７を参照して説明する。変形例１〜変形例４の半導体装置は、実施例２の半導体装置１０ａの外周領域５０の構造を変更したものである。従って、図１４〜１７は外周領域５０のみを示すこととし、実施例２の半導体装置１０ａとの相違点について説明する。なお、実施例２の半導体装置１０ａと同一の部材については同一符号を用い、その詳細な説明を省略することとする。
（変形例１）
図１４に示すように、変形例１のトレンチ電極４２（４２ａ〜４２ｃ）は、Ｘ方向の幅がそれぞれ同一でない点で実施例２のトレンチ電極４１と異なる。なお、トレンチ電極４２は、隣接するトレンチ電極４２の対向する面同士の間隔が略均等となるように配置される。この構成によっても、変形例１の半導体装置は、実施例２の半導体装置１０ａと同様の作用効果を有する。
（変形例２）
図１５に示すように、変形例２の半導体装置は、絶縁層５８の上面に複数の電極７４が形成されている点で実施例２の半導体装置１０ａと異なる。電極７４は、絶縁層５８の上面に形成され、絶縁層５８の上面から突出しているトレンチ電極４１に接触しないように配置されている。これにより、隣接する電極７４同士でもコンデンサが形成される。この構成によれば、外来電荷が絶縁層５８の上面に付着することを物理的に抑制するとともに、電極７４により形成されるコンデンサにより、外来電荷が絶縁層５８内に進入することを電気的に抑制することができる。従って、外来電荷に起因して耐圧が低下することをより抑制することができる。なお、電極７４は、例えば、電極５４，６４を形成する金属と同一の金属（例えば、アルミニウム）により形成されるが、電極７４を形成する物質はこれに限られない。例えば、電極７４は、ポリシリコンにより形成してもよい。
（変形例３）
図１６に示すように、変形例３の半導体装置は、絶縁層５８の上面に半導電性のシリコン窒化膜（いわゆるＳＩｎＳｉＮ膜）７８が形成されている点で実施例２の半導体装置１０ａと異なる。半導電性シリコン窒化膜７８は、電極５４と電極６４の間に位置しており、絶縁層５８の上面に接触するとともに、電極５４の一方の側面の少なくとも一部、及び電極６４の一方の側面の少なくとも一部と接触するように形成されている。即ち、半導電性シリコン窒化膜７８は、トレンチ電極４１ｂを覆うように形成され、電極５４，６４に接続されている。この構成によれば、外来電荷が絶縁層５８の上面に付着することを抑制することができ、外来電荷に起因して耐圧が低下することを抑制することができる。
（変形例４）
図１７に示すように、変形例４の半導体装置は、トレンチ電極４１の下部に複数のｐ型拡散層８０が形成されている点で実施例２の半導体装置１０ａと異なる。ｐ型拡散層８０は、リサーフ領域５６及び周辺ドリフト領域３０ａに露出しているトレンチ電極４１ａ、４１ｂの下部に形成されている。即ち、ｐ型拡散層８０は、端部ｎ型領域６２に露出しているトレンチ電極４１ｃの下部には形成されていない。ｐ型拡散層８０の不純物濃度は、リサーフ領域５６のｐ型不純物濃度よりも高い。この構成によれば、電気力線が複数のｐ型拡散層８０を回避して表面側へ抜ける。このため、トレンチ電極４１ａ、４１ｂの下端のコーナ部は曲線状でなくてもよく、例えば略直角であってもよい。
次に、実施例３の半導体装置１０ｂを図１８を用いて説明する。実施例３の半導体装置１０ｂは、実施例２の半導体装置１０ａの一部を変更したものである。従って、ここでは実施例２の半導体装置１０ａとの相違点について説明する。なお、実施例２の半導体装置１０ａと同一の部材については同一符号を用い、その詳細な説明を省略することとする。
図１８の断面は、図１２と同様、半導体基板１２の厚み方向（すなわち、Ｚ方向）に沿った断面である。外周領域５０上には、絶縁層５８と、絶縁層６０と、複数のトレンチ電極４３（４３ａ〜４３ｃ）が形成されている。各トレンチ電極４３は、Ｘ方向の幅よりもＺ方向の幅の方が大きい。また、Ｘ方向の幅は各トレンチ電極４３において同じである。トレンチ電極４３は、その上端が絶縁層５８の上面に露出している上側トレンチ電極４３ａ１〜４３ｃ１と、その下端が絶縁層５８の下面に露出している下側トレンチ電極４３ｂ２とを有する。上側トレンチ電極４３ａ１〜４３ｃ１の下端は絶縁層５８内に位置しており、下側トレンチ電極４３ｂ２の上端は絶縁層５８内に位置している。上側トレンチ電極４３ａ１〜４３ｃ１と下側トレンチ電極４３ｂ２は、Ｘ方向に交互に配置されている。複数の上側トレンチ電極４３ａ１〜４３ｃ１及び下側トレンチ電極４３ｂ２は、次の条件を満たすように形成される。即ち、絶縁層５８を、半導体基板１２の厚み方向に直交する平面で切断した任意の断面において、アクティブ領域２０から半導体基板１２の端面１２ａに向かう方向の任意の直線上に、少なくとも１つのトレンチ電極４３が存在する。別言すれば、上記の任意の断面にトレンチ電極４３が存在しない場合がない。上側トレンチ電極４３ａ１〜４３ｃ１は「第１フローティング電極」の一例に相当し、下側トレンチ電極４３ｂ２は「第２フローティング電極」の一例に相当する。
また、トレンチ電極４３の長手方向（即ち、アクティブ領域２０を一巡する方向）に直交する平面で切断した断面の形状（即ち、図１８に示されるトレンチ電極４３の形状）は、トレンチ電極４１と同様に、トレンチ電極４３の上面と側面のコーナ部、及びトレンチ電極４３の下面と側面のコーナ部が曲線状になっている。トレンチ電極４３は、図１８のＸ方向に沿って、略均等の間隔を隔てて配置されている。各トレンチ電極４３は、互いに電気的に分離されている。図１８に示すように、最もアクティブ領域２０側の上側トレンチ電極４３ａ１は、電極５４に接続されている。最も端面１２ａ側の上側トレンチ電極４３ｃ１は、電極６４に接続されている。その他のトレンチ電極４３ｂ１、４３ｂ２は、他の電極に接続されていない。すなわち、トレンチ電極４３ｂ１、４３ｂ２は、フローティング電極である。上側トレンチ電極４３ａ１〜４３ｃ１の上面は、絶縁層６０に覆われている。
実施例３の半導体装置１０ｂは、実施例１の半導体装置１０と同様の作用効果を奏する。加えて、実施例３の半導体装置１０ｂでは、上側トレンチ電極４３ａ１〜４３ｃ１と下側トレンチ電極４３ｂ２とが交互に配置される。即ち、上側トレンチ電極４３ａ１〜４３ｃ１と下側トレンチ電極４３ｂ２の幅広面が互いに向き合っている。このため、上側トレンチ電極４３ａ１〜４３ｃ１と下側トレンチ電極４３ｂ２とにより構成されるコンデンサの容量が高くなり、各コンデンサに蓄えられる電荷量が多くなる。また、トレンチ電極４３間に発生する電界により、外来電荷が一方のトレンチ電極４３に移動され、そこで固定される。従って、外来電荷や可動イオンの電界の影響を効果的に抑制することができる。
次に、実施例３の変形例１〜変形例５について、図１９〜図２３を参照して説明する。変形例１〜変形例５の半導体装置は、実施例３の半導体装置１０ｂの外周領域５０の構造を変更したものである。従って、図１９〜図２３は外周領域５０のみを示すこととし、実施例３の半導体装置１０ｂとの相違点について説明する。なお、実施例３の半導体装置１０ｂと同一の部材については同一符号を用い、その詳細な説明を省略することとする。
（変形例１）
図１９に示すように、変形例１のトレンチ電極４４（４４ａ１〜４４ｃ１、４４ｂ２）は、Ｘ方向の幅がそれぞれ等しくない点で実施例３のトレンチ電極４３と異なる。この場合でも、トレンチ電極４４は、隣接するトレンチ電極４４の対向する面同士の間隔が略均等となるように配置される。この構成によっても、実施例３の半導体装置１０ｂと同様の作用効果を奏することができる。
（変形例２）
図２０に示すように、変形例２のトレンチ電極４５（４５ａ１〜４５ｃ１、４５ｂ２）は、Ｚ方向の幅がそれぞれ等しくない点で実施例３のトレンチ電極４３と異なる。なお、各トレンチ電極４３は、その上端又は下端の少なくとも一方が、絶縁層５８の上面又は下面にそれぞれ露出している。この構成によっても、実施例３の半導体装置１０ｂと同様の作用効果を奏することができる。
（変形例３）
図２１に示すように、変形例３の半導体装置は、絶縁層５８の上面に複数の電極８２が形成されている点で実施例３の半導体装置１０ｂと異なる。電極８２は、絶縁層５８の上面から突出している上側トレンチ電極４３に接触しないように形成されている。これにより、隣接する電極８２同士がコンデンサを形成する。この構成によれば、外来電荷が絶縁層５８の上面に付着することを物理的に抑制するとともに、電極８２により形成されるコンデンサにより、外来電荷が絶縁層５８内に進入することを電気的に抑制することができる。従って、外来電荷に起因して耐圧が低下することをより抑制することができる。なお電極８２は、例えばアルミニウムやポリシリコン等により形成されるが、電極８２を形成する物質はこれに限られない。
（変形例４）
図２２に示すように、変形例４の半導体装置は、絶縁層５８の上面に半導電性のシリコン窒化膜（いわゆるＳＩｎＳｉＮ膜）８６が形成されている点で実施例３の半導体装置１０ｂと異なる。半導電性シリコン窒化膜８６は、図１６に示す変形例と同様、電極５４と電極６４の間に位置し、上側トレンチ電極４３ｂ１を覆うように形成されている。この構成によれば、外来電荷が絶縁層５８の上面に付着することを抑制することができ、外来電荷に起因して耐圧が低下することを抑制することができる。
（変形例５）
図２３に示すように、変形例５の半導体装置は、下側トレンチ電極４３ｂ２の下部に複数のｐ型拡散層８８が形成されている点で実施例３の半導体装置１０ｂと異なる。ｐ型拡散層８８は、リサーフ領域５６及び周辺ドリフト領域３０ａに露出している下側トレンチ電極４３ｂ２の下部に形成されている。ｐ型拡散層８８の不純物濃度は、リサーフ領域５６のｐ型不純物濃度よりも高い。この構成によれば、電気力線が複数のｐ型拡散層８０を回避して表面側へ抜ける。このため、トレンチ電極４３ｂ２の下端のコーナ部は曲線状でなくてもよい。
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、請求の範囲を限定するものではない。請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
例えば、実施例２、３ではＺ方向におけるトレンチ電極の断面のコーナ部はいずれも曲線状であったが、絶縁層５８の下面に露出しているトレンチ電極の少なくとも下端のコーナ部が曲線状であることが好ましい。即ち、絶縁層５８の上面に露出しているトレンチ電極の上端のコーナ部、及び絶縁層５８内に位置しているトレンチ電極のコーナ部の形状は曲線状に限られず、例えば略直角であってもよい。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

Claims (7)

  1. 半導体基板を有する半導体装置であって、
    半導体基板が、
    半導体素子が形成されているアクティブ領域と、
    アクティブ領域と半導体基板の端面との間の外周領域、
    を有しており、
    外周領域の少なくとも一部には、半導体基板の上面に臨む範囲にリサーフ領域が形成されており、
    外周領域の少なくとも一部の半導体基板の上面に、絶縁層が形成されており、
    前記絶縁層内には、複数のフローティング電極が、アクティブ領域から半導体基板の端面に向かう方向に沿って間隔を隔てて配置されており、
    フローティング電極の半導体基板の厚み方向における幅は、アクティブ領域から半導体基板の端面に向かう方向における幅よりも大きく、
    前記絶縁層を前記厚み方向に直交する平面で切断した任意の断面において、アクティブ領域から半導体基板の端面に向かう任意の直線上に、少なくとも１つのフローティング電極が存在しており、
    フローティング電極をその長手方向と直交する平面で切断した断面において、フローティング電極の下面と側面のコーナ部が曲線状となっている、
    半導体装置。
  2. 絶縁層内に配置されるフローティング電極は、前記絶縁層の上面または下面の少なくとも一方の面に露出していることを特徴とする請求項１に記載の半導体装置。
  3. フローティング電極は、前記絶縁層の上面及び下面に露出していることを特徴とする、請求項１又は２に記載の半導体装置。
  4. 絶縁層内に配置される複数のフローティング電極は、前記絶縁層の上面に露出している第１フローティング電極と、前記絶縁層の下面に露出している第２フローティング電極とを有しており、第１フローティング電極と第２フローティング電極が交互に配置されていることを特徴とする、請求項１又は２に記載の半導体装置。
  5. 半導体装置の製造方法であって、
    半導体基板のうちの半導体素子が形成されるアクティブ領域と半導体基板の端面となる箇所との間の外周領域上に絶縁層を形成する工程と、
    絶縁層に、半導体基板の厚み方向における幅がアクティブ領域から半導体基板の端面となる箇所に向かう方向における幅よりも大きい複数のトレンチを、アクティブ領域から半導体基板の端面となる箇所に向かう方向に沿って間隔を隔てて形成する工程と、
    絶縁層上に金属層を形成する工程と、
    トレンチの上部の金属層をマスクしていない状態で、各トレンチ内に金属層が残存し、かつ、各トレンチ内の金属層が互いに分離されるように金属層をエッチングする工程、
    を有する製造方法。
  6. 絶縁層を形成する工程では、アクティブ領域上にも絶縁層を形成し、
    金属層を形成する工程の前に、アクティブ領域上の絶縁層にコンタクトホールを形成する工程をさらに有し、
    金属層を形成する工程では、コンタクトホール内にも金属層を形成し、
    金属層をエッチングする工程は、コンタクトホールの上部の金属層をマスクした状態で行う、
    請求項５の製造方法。
  7. トレンチを形成する工程と、コンタクトホールを形成する工程を、共通のエッチングにより行う請求項６に記載の製造方法。
JP2013553204A 2012-01-12 2012-11-27 半導体装置とその製造方法 Expired - Fee Related JP5772987B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013553204A JP5772987B2 (ja) 2012-01-12 2012-11-27 半導体装置とその製造方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2012003877 2012-01-12
JP2012003877 2012-01-12
PCT/JP2012/080624 WO2013105350A1 (ja) 2012-01-12 2012-11-27 半導体装置とその製造方法
JP2013553204A JP5772987B2 (ja) 2012-01-12 2012-11-27 半導体装置とその製造方法

Publications (2)

Publication Number Publication Date
JPWO2013105350A1 JPWO2013105350A1 (ja) 2015-05-11
JP5772987B2 true JP5772987B2 (ja) 2015-09-02

Family

ID=48781313

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013553204A Expired - Fee Related JP5772987B2 (ja) 2012-01-12 2012-11-27 半導体装置とその製造方法

Country Status (5)

Country Link
US (1) US9385188B2 (ja)
EP (1) EP2804214B1 (ja)
JP (1) JP5772987B2 (ja)
CN (1) CN104040720B (ja)
WO (1) WO2013105350A1 (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112012005981B4 (de) * 2012-03-05 2025-04-30 Mitsubishi Electric Corporation Halbleitervorrichtungen
US9412809B2 (en) 2013-02-15 2016-08-09 Toyota Jidosha Kabushiki Kaisha Semiconductor device and manufacturing method thereof
JP2014204038A (ja) * 2013-04-08 2014-10-27 三菱電機株式会社 半導体装置及びその製造方法
JP6277623B2 (ja) * 2013-08-01 2018-02-14 住友電気工業株式会社 ワイドバンドギャップ半導体装置
KR20150030799A (ko) * 2013-09-12 2015-03-23 매그나칩 반도체 유한회사 반도체 소자 및 그 제조 방법
WO2015040675A1 (ja) * 2013-09-17 2015-03-26 株式会社日立製作所 半導体装置、電力変換装置、鉄道車両、および半導体装置の製造方法
JP6340200B2 (ja) * 2014-01-27 2018-06-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
DE102014005879B4 (de) 2014-04-16 2021-12-16 Infineon Technologies Ag Vertikale Halbleitervorrichtung
DE102014020089B4 (de) 2014-04-16 2026-04-23 Infineon Technologies Ag Vertikale halbleitervorrichtungen
US9553184B2 (en) * 2014-08-29 2017-01-24 Nxp Usa, Inc. Edge termination for trench gate FET
US9397213B2 (en) 2014-08-29 2016-07-19 Freescale Semiconductor, Inc. Trench gate FET with self-aligned source contact
CN105990408A (zh) 2015-02-02 2016-10-05 无锡华润上华半导体有限公司 横向绝缘栅双极型晶体管
JP6363540B2 (ja) * 2015-03-16 2018-07-25 株式会社東芝 半導体装置
US9680003B2 (en) 2015-03-27 2017-06-13 Nxp Usa, Inc. Trench MOSFET shield poly contact
US9806186B2 (en) * 2015-10-02 2017-10-31 D3 Semiconductor LLC Termination region architecture for vertical power transistors
CN105762181A (zh) * 2016-03-04 2016-07-13 李思敏 一种多晶硅发射极晶体管及其制造方法
JP6588363B2 (ja) * 2016-03-09 2019-10-09 トヨタ自動車株式会社 スイッチング素子
JP6841634B2 (ja) 2016-11-08 2021-03-10 ローム株式会社 電子部品
JP6804379B2 (ja) * 2017-04-24 2020-12-23 三菱電機株式会社 半導体装置
CN110571153B (zh) * 2018-06-05 2023-02-21 比亚迪半导体股份有限公司 半导体功率器件及其终端区的制备方法
JP2020105590A (ja) * 2018-12-27 2020-07-09 キオクシア株式会社 基板処理装置および基板処理方法
JP7335190B2 (ja) * 2020-03-23 2023-08-29 株式会社東芝 半導体装置
US11538934B2 (en) * 2021-01-12 2022-12-27 Sanken Electric Co., Ltd. Semiconductor device having a group of trenches in an active region and a mesa portion
US11777027B2 (en) * 2021-06-29 2023-10-03 Sanken Electric Co., Ltd. Semiconductor device

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5607718A (en) * 1993-03-26 1997-03-04 Kabushiki Kaisha Toshiba Polishing method and polishing apparatus
JPH09283754A (ja) * 1996-04-16 1997-10-31 Toshiba Corp 高耐圧半導体装置
JP3958404B2 (ja) * 1997-06-06 2007-08-15 三菱電機株式会社 横型高耐圧素子を有する半導体装置
JP3850146B2 (ja) * 1998-07-07 2006-11-29 三菱電機株式会社 分離構造とその分離構造を備える半導体装置
JP2001111034A (ja) * 1999-10-07 2001-04-20 Fuji Electric Co Ltd プレーナ型半導体装置
JP2003188381A (ja) * 2001-12-21 2003-07-04 Denso Corp 半導体装置
JP4731816B2 (ja) 2004-01-26 2011-07-27 三菱電機株式会社 半導体装置
US7368785B2 (en) * 2005-05-25 2008-05-06 United Microelectronics Corp. MOS transistor device structure combining Si-trench and field plate structures for high voltage device
JP5050329B2 (ja) 2005-08-26 2012-10-17 サンケン電気株式会社 トレンチ構造半導体装置及びその製造方法
JP2007123570A (ja) * 2005-10-28 2007-05-17 Toyota Industries Corp 半導体装置
JP2008187125A (ja) 2007-01-31 2008-08-14 Toshiba Corp 半導体装置
JP2008227474A (ja) * 2007-02-13 2008-09-25 Toshiba Corp 半導体装置
JP5315638B2 (ja) 2007-07-24 2013-10-16 サンケン電気株式会社 半導体装置
JP5358963B2 (ja) * 2008-02-04 2013-12-04 富士電機株式会社 半導体装置およびその製造方法
CN101414635B (zh) * 2008-12-01 2010-08-11 西安电子科技大学 凹槽绝缘栅型栅-漏复合场板功率器件及其制作方法
JP5182376B2 (ja) * 2008-12-10 2013-04-17 トヨタ自動車株式会社 半導体装置
JP5391447B2 (ja) 2009-04-06 2014-01-15 三菱電機株式会社 半導体装置およびその製造方法
JP5376365B2 (ja) 2009-04-16 2013-12-25 三菱電機株式会社 半導体装置
JP5748188B2 (ja) * 2009-09-29 2015-07-15 富士電機株式会社 半導体装置
JP5543758B2 (ja) * 2009-11-19 2014-07-09 ルネサスエレクトロニクス株式会社 半導体装置
JP2011159903A (ja) * 2010-02-03 2011-08-18 Rohm Co Ltd 半導体装置
CN102214689B (zh) * 2010-04-06 2012-11-07 上海华虹Nec电子有限公司 超级结器件的终端保护结构及其制造方法
JP5269852B2 (ja) * 2010-10-04 2013-08-21 三菱電機株式会社 半導体装置

Also Published As

Publication number Publication date
WO2013105350A1 (ja) 2013-07-18
EP2804214A1 (en) 2014-11-19
CN104040720B (zh) 2016-12-14
US20140374871A1 (en) 2014-12-25
JPWO2013105350A1 (ja) 2015-05-11
US9385188B2 (en) 2016-07-05
EP2804214B1 (en) 2021-02-24
CN104040720A (zh) 2014-09-10
EP2804214A4 (en) 2015-03-18

Similar Documents

Publication Publication Date Title
JP5772987B2 (ja) 半導体装置とその製造方法
US8994102B2 (en) Semiconductor device
JP6666671B2 (ja) 半導体装置
JP7223543B2 (ja) 半導体装置
JP6854598B2 (ja) 半導体装置
JP6193163B2 (ja) 絶縁ゲート型半導体装置
TW201543671A (zh) 半導體裝置
CN102403356A (zh) 半导体装置
WO2013128833A1 (ja) 半導体装置
JP6953499B2 (ja) 半導体装置
US10204980B2 (en) Semiconductor device and manufacturing method of the same
WO2015141327A1 (ja) 半導体装置
WO2014162498A1 (ja) トレンチゲート電極を利用するｉｇｂｔ
JP2017022185A (ja) 半導体装置及びその製造方法
JP7291679B2 (ja) 半導体装置
JP7680503B2 (ja) 縦型電界効果トランジスタおよびその形成のための方法
KR100904785B1 (ko) 박형층 실리콘 온 인슐레이터(ｓｏｉ) 디바이스
JP2006186108A (ja) 半導体装置
JP2018101668A (ja) 半導体装置
JP2012004466A (ja) 半導体装置
CN117080245B (zh) 一种功率半导体器件及其制备方法
JP4882212B2 (ja) 縦型半導体装置
TWI511294B (zh) 半導體裝置及其製造方法
JP2014236160A (ja) 半導体装置
US12557334B2 (en) Semiconductor device and manufacturing method of semiconductor device

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150309

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150602

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150615

R151 Written notification of patent or utility model registration

Ref document number: 5772987

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees