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JP5777964B2 - 半導体装置 - Google Patents
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Description

開示する発明は、半導体素子を利用した半導体装置およびその作製方法、ならびに半導体装置の駆動方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、半導体回路、記憶装置、撮像装置、表示装置、電気光学装置及び電子機器などは全て半導体装置である。
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタ（容量素子）に電荷を蓄積することで、情報（データ）を記憶する。
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み込みの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにはリーク電流が存在し、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、有限回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
また、フローティングゲートに電荷を注入させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、高い電圧を生み出すための回路も必要である。さらに、電荷の注入、または除去の動作には比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
特開昭５７−１０５８８９号公報
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状態でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
高集積化、大記憶容量化が可能な半導体装置を提供することを目的の一とする。
動作が安定し、信頼性の高い半導体装置を提供することを目的の一とする。
高速動作が可能な半導体装置を提供することを目的の一とする。
消費電力が低減された半導体装置を提供することを目的の一とする。
本明細書で開示する発明の一態様は、上記課題の少なくとも一つを解決する。
開示する発明の一態様では、トランジスタに酸化物半導体を用いた記憶ゲートを設ける。記憶ゲートをＮ型化（導電体化）させ、該記憶ゲートに特定の電位を供給した後、該記憶ゲートを絶縁体化させて電位（電荷）を保持させる。
本発明の一態様は、第１のゲートと、第２のゲートと、酸化物半導体を有する第３のゲートと、チャネル形成領域を含む半導体層と、を有するトランジスタと、データ線と、を有し、第１のゲートは、チャネル形成領域と重なる位置に、第３のゲートを間に挟んで設けられ、第３のゲートは、チャネル形成領域と重なる領域と、第１のゲートの端部を超えて延伸し、前記データ線に接続するオフセット領域を有し、第２のゲートは、オフセット領域と重なる位置に設けられていることを特徴とする半導体装置である。
第２のゲートは、第１のゲートの端部と、オフセット領域と、データ線の端部と重なる位置に設ける。
本発明の一態様は、第１の制御ゲートと、第２の制御ゲートと、記憶ゲートと、チャネル形成領域を含む半導体層と、を有するトランジスタを有し、ワード線と、データ線と、制御線と、読み出し信号線と、ビット線を有し、第１の制御ゲートはワード線と接続され、第２の制御ゲートは制御線と接続され、記憶ゲートはデータ線と接続され、トランジスタのソースまたはドレインの一方は、読み出し信号線と接続され、ソースまたはドレインの他方は、ビット線と接続され、第１の制御ゲートは、チャネル形成領域と重なる位置に、記憶ゲートを間に挟んで設けられ、記憶ゲートは、チャネル形成領域と重なる領域と、第１の制御ゲートの端部を超えて延伸し、データ線に接続するオフセット領域を有し、第２の制御ゲートは、オフセット領域と重なる位置に設けられていることを特徴とする半導体装置である。
第２の制御ゲートは、第１の制御ゲートの端部と、オフセット領域と、データ線の端部と重なる位置に設ける。
本発明の一態様は、第１のゲートと、第２のゲートと、酸化物半導体を有する第３のゲートと、を有するトランジスタを含むメモリセルと、第１の配線と、第２の配線と、第４の配線と、第５の配線を有し、第１のゲートは第１の配線と電気的に接続され、第２のゲートは第５の配線と電気的に接続され、第３のゲートは第２の配線と電気的に接続され、トランジスタのソースまたはドレインの一方は第５の配線と電気的に接続され、トランジスタのソースまたはドレインの他方は、第４の配線と電気的に接続されていることを特徴とする半導体装置である。
第３のゲートは、第１のゲートと重なる領域と、第２の配線に接続する領域と、第１のゲートの端部を超えて、第２の配線に接続する領域まで延伸するオフセット領域を有し、第２のゲートは、第１のゲートの端部と、第３のゲートが第２の配線と接続する領域と、第３のゲートのオフセット領域と重なる位置に設ける。
記憶ゲートまたは第３のゲートに用いる酸化物半導体は、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることが好ましい。ｉ型化された酸化物半導体（電界を加えてｉ型化された酸化物半導体を含む）のキャリア密度は、十分に小さい値（１×１０１２／ｃｍ３未満、もしくは、１．４５×１０１０／ｃｍ３未満）をとるため、絶縁体として機能する。
記憶ゲートまたは第３のゲートに用いる酸化物半導体は、電界を加えることによりｉ型化可能な酸化物半導体であれば、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体でなくとも用いることができる。
記憶ゲートまたは第３のゲートに用いる酸化物半導体に電界を加え、酸化物半導体を導電体として機能させた時に、記憶させる情報の電位を与え、その後、酸化物半導体をｉ型化（絶縁体化）することで電位を保持させ、情報を記憶させることができる。
記憶ゲートまたは第３のゲートは、トランジスタが有する半導体層のチャネル形成領域と重なる位置に設ける。
トランジスタのチャネルが形成される半導体には、単結晶半導体、多結晶半導体、微結晶半導体、非晶質半導体等を用いることができる。半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を挙げることができる。
トランジスタのチャネルが形成される半導体に酸化物半導体を用いると、オフ電流が極めて少ないトランジスタを実現することができる。このため、消費電力の小さい半導体装置を実現することができる。
また、上記半導体装置において、第１の制御ゲート及び第２の制御ゲートの電位を、記憶ゲートを導電体化（ｎ型化）させる電位とし、記憶ゲートに、メモリセルに記憶する電位を供給し、第１の制御ゲート及び第２の制御ゲートの電位を記憶ゲートを絶縁体化（ｉ型化）させる電位とすることで情報の書き込みを行う。
また、上記半導体装置において、第１の配線の電位を第３のゲートを導電体化させる電位とし、第２の配線に第３のゲートに記憶させる電位を供給し、第１の配線の電位を第３のゲートを絶縁体化させる電位とすることで情報の書き込みを行う。
また、上記半導体装置において、トランジスタのドレインに第１の電位とするための電荷を供給（プリチャージ）し、トランジスタのソースに第２の電位を供給し、第１の制御ゲートに情報を読み出すための電位を供給し、ドレインの電位変化を検出することで情報の読み出しを行う。
また、上記半導体装置において、第４の配線に、第４の配線を第１の電位とするための電荷を供給（プリチャージ）し、第３の配線に第２の電位を供給し、第１の配線に情報を読み出すための電位を供給し、第４の配線の電位変化を検出することで情報の読み出しを行う。
なお、本明細書等において、不揮発性の半導体装置とは、電力が供給されない状態でも、一定期間以上（少なくとも１×１０４秒以上、好ましくは１×１０６秒以上）情報を保持可能な半導体装置をいう。
本発明の一態様によれば、半導体装置の専有面積を削減できるため、高集積化、大記憶容量化が可能な半導体装置を提供することができる。
また、情報の書き込みに高い電圧を必要としないため、ゲート絶縁層の劣化といった問題が生じにくく、書き換え可能回数や信頼性が飛躍的に向上する。
さらに、情報を消去するための動作も不要であるため、高速な動作も容易に実現しうる。
また、酸化物半導体を絶縁体化させて情報を記憶させるため、極めて長期にわたり記憶した情報を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、半導体装置の消費電力を低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能となる。
半導体装置の回路図。 酸化物半導体を用いた容量素子の過渡電流特性を説明する図。 半導体装置の動作を説明するタイミングチャート。 半導体装置の回路図。 半導体装置の平面図および断面図。 半導体装置の作製工程を説明する断面図。 半導体装置の断面図。 半導体装置の回路図。 半導体装置の動作を説明するタイミングチャート。 半導体装置の平面図および断面図。 半導体装置を用いた電子機器を説明するための図。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、一体となった複数の「電極」や「配線」を指す場合もある。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
なお、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含む。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成およびその動作の一例について、図１乃至図４を参照して説明する。本実施の形態では、トランジスタにｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合について説明する。
図１（Ａ）は、トランジスタ２１０を含む不揮発性のメモリセル２００の回路構成を示している。トランジスタ２１０は、第１の制御ゲート２１１と、記憶ゲート２１２と、第２の制御ゲート２１３を有している。図１（Ａ）において、トランジスタ２１０の第１の制御ゲート２１１は、第１の配線２０１（ワード線ＷＬとも呼ぶ）と、電気的に接続されている。トランジスタ２１０の記憶ゲート２１２は、第２の配線２０２（データ線ＤＬとも呼ぶ）と、電気的に接続されている。第２の制御ゲート２１３は、第３の配線２０３（制御線ＣＬとも呼ぶ）と、電気的に接続されている。
第１の制御ゲート２１１は、トランジスタ２１０のチャネル形成領域と、記憶ゲート２１２の一部と重なるように配置されている。第２の制御ゲート２１３は、記憶ゲート２１２のうち、トランジスタ２１０のチャネル形成領域と第２の配線２０２の間の領域に重なるように配置されている。
トランジスタ２１０のソースまたはドレインの一方は、第４の配線２０４（ビット線ＢＬとも呼ぶ）と電気的に接続されている。トランジスタ２１０のソースまたはドレインの他方は、第５の配線２０５（読み出し信号線ＲＬとも呼ぶ）と、電気的に接続されている。
トランジスタ２１０のチャネルが形成される半導体には、単結晶半導体、多結晶半導体、微結晶半導体、非晶質半導体等を用いることができる。半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を挙げることができる。このような半導体材料を用いたトランジスタ２１０は、十分な高速動作が可能なため、記憶した情報の読み出しなどを高速に行うことが可能である。つまり、半導体装置の高速動作が実現される。
また、トランジスタ２１０のチャネルが形成される半導体に酸化物半導体を用いることもできる。酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては、オフ状態での単位チャネル幅（１μｍ）あたりのソースとドレイン間のリーク電流値（オフ電流値）を、使用時の温度条件下（例えば、２５℃）において１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、もしくは１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下、さらには１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下とすることができる。このため、消費電力の小さい半導体装置を実現することができる。
トランジスタ２１０が有する記憶ゲート２１２は、酸化物半導体で形成する。酸化物半導体には、電界が加えられるとｎ型化する酸化物半導体と、電界が加えられるとｐ型化する酸化物半導体があることが知られているが、本明細書では電界が加えられるとｎ型となる場合を例に説明する。また、記憶ゲート２１２に用いる酸化物半導体はｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることが好ましい。
記憶ゲート２１２に用いる酸化物半導体は、電界を加えることによりｉ型化可能な酸化物半導体であれば、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体でなくとも用いることができる。ただし、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体は、電界を加えなくともｉ型であるため、回路設計がしやすく、消費電力を抑えた半導体装置を作製することができる。
ここで、図２を用いて、誘電体として絶縁体と酸化物半導体の積層体を用いた、容量素子３００の過渡電流特性の測定結果を説明しておく。図２（Ａ）は、測定した容量素子３００の積層構成を説明する模式図である。
容量素子３００は、電極３０１と電極３０４の間に、酸化物半導体３０２と絶縁体３０３を有している。電極３０１は酸化物半導体３０２と接しており、電極３０４は絶縁体３０３と接している。酸化物半導体３０２には、厚さ３０ｎｍのＩｎ−Ｇａ−Ｚｎ系の酸化物半導体を用いた。絶縁体３０３には、厚さ１００ｎｍの酸化珪素を用いた。また、電極３０１と電極３０４が重なる面積を１ｍｍ２とした。
過渡電流の測定は、アジレントテクノロジー株式会社製プレシジョン半導体パラメータアナライザ４１５６Ｃを用いて行った。測定は、まず、電極３０１の電位を０Ｖとし、電極３０４の電位を２Ｖとして、電極３０１と電極３０４の間に流れる電流値を６０秒間測定した。次に、電極３０１の電位を０Ｖとし、電極３０４の電位を−２Ｖとして、電極３０１と電極３０４の間に流れる電流値を６０秒間測定した。
図２（Ｂ）に、過渡電流の測定結果を示す。図２（Ｂ）において、横軸は電圧印加時間（測定時間）を示し、縦軸は電極３０１と電極３０４の間に流れる電流の絶対値を示している。図２（Ｂ）中の曲線３１１は、電極３０４に２Ｖを加えた時の電極３０１と電極３０４の間に流れる電流値の変化を示しており、曲線３１２は、電極３０４に−２Ｖを加えた時の電極３０１と電極３０４の間に流れる電流値の変化を示している。
曲線３１１及び曲線３１２より、電極３０４に２Ｖを加えた場合は、電極３０１と電極３０４の間にほとんど電流が流れないが、その後、電極３０４に−２Ｖを加えると、電圧を加えてから３０秒間ほどは、電極３０４に２Ｖを加えた場合に比較して明らかに多くの電流が流れていることがわかる。なお、図ではわかりにくいが、３０秒経過後も曲線３１２で示される電流値は、曲線３１１で示される電流値よりも大きいことが確認できている。
なお、酸化物半導体はエネルギーギャップが３．０〜３．５ｅＶ以上と大きく、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、もしくは、１．４５×１０１０／ｃｍ３未満）をとる。すなわち、ｉ型化または実質的にｉ型化された酸化物半導体は、シリコンなどを用いた半導体と比較して遙かに絶縁体に近い状態となる。
また、シリコンやゲルマニウムなどを用いた半導体は、半導体に正の電界が加わると、該半導体がｎ型化され、負の電界が加わるとｐ型化されるため、電界が加わると常に導電体となる。一方、Ｉｎ−Ｇａ−Ｚｎ系などの酸化物半導体では、酸化物半導体に正の電界が加わると、該酸化物半導体はｎ型化されるが、負の電界が加えられてもｉ型のままとなる。
図２（Ｂ）に示す過渡電流の測定結果から、以下の考察が得られる。
電極３０４に２Ｖを加えると、絶縁体３０３を介して酸化物半導体３０２に正の電界が加えられ、酸化物半導体３０２がｎ型化する。酸化物半導体３０２はｎ型化すると、電極３０１から酸化物半導体３０２中に電荷が供給されて導電体として機能するため、容量素子３００の誘電体層は絶縁体３０３のみとなる。絶縁体３０３は絶縁体であるため、電極３０１と電極３０４の間に電流はほとんど流れない。
次に、電極３０４に−２Ｖを加えると酸化物半導体３０２がｉ型となる。前述したように、酸化物半導体はエネルギーギャップが３．０ｅＶ以上と大きく、ｉ型化または実質的にｉ型化された酸化物半導体は、シリコンなどを用いた半導体と比較して遙かに絶縁体に近い状態となる。そのため、ｎ型化（導電体化）された時に酸化物半導体３０２中に供給された電荷は、ｉ型化（絶縁体化）された酸化物半導体３０２から容易に移動することができない。図２（Ｂ）の曲線３１２は、酸化物半導体３０２が絶縁体化されたことにより、まず電極３０１と酸化物半導体３０２の接合界面近傍の、酸化物半導体３０２中の電荷の移動が起こり、その後は電極３０１から離れた位置にある酸化物半導体３０２中の電荷が電界ドリフト効果により、ゆっくりと移動していることを示している。
酸化物半導体は加えられた電界に応じて、導電体と絶縁体のどちらかの状態となり、酸化物半導体が導電体化された状態で与えられた電荷は、酸化物半導体が絶縁体化（ｉ型化）されても保持することが可能となる。また、電極３０１と酸化物半導体３０２が重なる面積を小さくすることで、酸化物半導体３０２が絶縁体化した時の、酸化物半導体３０２から電極３０１への電荷の移動を起きにくくすることができる。すなわち、電極３０４と酸化物半導体３０２が重なる面積よりも、電極３０１と酸化物半導体３０２が重なる面積を小さくすることで、絶縁体化した酸化物半導体３０２による電荷の保持をより確実なものとすることができる。
酸化物半導体の上記特性を利用することで、従来よりも低い電圧で情報の書き込み及び読み出しが可能で、書き込み及び読み出し動作の速い記憶素子を実現することができる。
続いて、本実施の形態で開示する半導体装置に、２値の情報（例えば、０または１の情報）を記憶するための、書き込み動作（書き込みモード）および読み出し動作（読み出しモード）の一例について、図３に示すタイミングチャートを用いて具体的に説明する。図３に示すタイミングチャートは、図１（Ａ）に示す各部位の電位または状態の時間変化を示している。本実施の形態では、２値の情報として、メモリセル２００にハイレベル電位ＶＤＬＨまたはローレベル電位ＶＤＬＬを記憶させ、また、記憶させた情報を読み出す動作について説明する。
図３では、第１の配線２０１（ワード線ＷＬ）に、ハイレベル電位ＶＷＬＨまたはローレベル電位ＶＷＬＬが与えられるものとする。また、第２の配線２０２（データ線ＤＬ）に、ハイレベル電位ＶＤＬＨまたはローレベル電位ＶＤＬＬが与えられるものとする。また、第３の配線２０３（制御線ＣＬ）にハイレベル電位ＶＣＬＨまたはローレベル電位ＶＣＬＬが与えられるものとする。また、第４の配線２０４（ビット線ＢＬ）に、ハイレベル電位ＶＢＬＨまたはローレベル電位ＶＢＬＬが与えられるものとする。第５の配線２０５（読み出し信号線ＲＬ）にハイレベル電位ＶＲＬＨまたはローレベル電位ＶＲＬＬが与えられるものとする。
また、図３では、酸化物半導体で形成されている記憶ゲート２１２（図３中、ＭＬと表記する）が導電体化（ｎ型化）する電圧（以下、Ｖｔｈｏｓともいう）を１Ｖと仮定し、ＶＷＬＨを３Ｖとし、ＶＷＬＬを０Ｖとする。なお、酸化物半導体がｎ型化する電位を１Ｖとすると、記憶ゲート２１２が導電体化（ｎ型化）する電位ＶＷＬＨは１Ｖ以上とすればよい。また、記憶ゲート２１２が絶縁体化する電位ＶＷＬＬは１Ｖ未満とすればよい。また、ＶＤＬＨを０Ｖとし、ＶＤＬＬを−２Ｖとし、ＶＲＬＨを２Ｖとし、ＶＲＬＬを０Ｖとし、ＶＢＬＨを２Ｖとし、ＶＢＬＬを０Ｖとする。
また、記憶ゲート２１２にＶＤＬＨが書き込まれ、記憶ゲート２１２が絶縁体化した後の記憶ゲート２１２の電位をＶＭＬＨとし、記憶ゲート２１２にＶＤＬＬが書き込まれ、記憶ゲート２１２が絶縁体化した後の記憶ゲート２１２の電位をＶＭＬＬとする。なお、本実施の形態では、ＶＭＬＨは−１Ｖとなり、ＶＭＬＬは−３Ｖとなる。また、トランジスタ２１０（図３中、ＴＲと表記する）のしきい値電圧を１Ｖとする。
絶縁体化した記憶ゲート２１２は、電気的に浮遊した（フローティング）状態となる。このため、絶縁体化した記憶ゲート２１２の電位は、第１の配線２０１（ワード線ＷＬ）、第５の配線２０５（読み出し信号線ＲＬ）、第４の配線２０４（ビット線ＢＬ）の電位が変動すると、それに連動して変化してしまう。
絶縁体化した記憶ゲート２１２の電位の変動量は、第１の配線２０１（ワード線ＷＬ）が電気的に接続している第１の制御ゲート２１１と、記憶ゲート２１２の間に生じる容量成分（以下、「ＣＣＭ」と言う）、及び、記憶ゲート２１２と、トランジスタ２１０のチャネル形成領域の間に生じる容量成分（以下、「ＣＭＳ」と言う）の比により決定される。
ＣＣＭの容量値をＣＭＳの容量値よりも大きくすると、絶縁体化した記憶ゲート２１２の電位は、制御ゲート２１１すなわち第１の配線２０１（ワード線ＷＬ）の電位変動にほぼ連動して変化するが、第５の配線２０５（読み出し信号線ＲＬ）や第４の配線２０４（ビット線ＢＬ）の電位変動の影響をほとんど受けなくなる。
すなわち、ＣＣＭの容量値をＣＭＳの容量値よりも大きくすることで、読み出し動作における第４の配線２０４（ビット線ＢＬ）や、第５の配線２０５（読み出し信号線ＲＬ）の電位変動の影響を抑制し、記憶ゲート２１２に記憶された情報を正確に読み出すことができる。
ＣＣＭの容量値は、ＣＭＳの容量値の１．５倍以上とすることが好ましく、５倍以上もしくは１０倍以上とするとさらに好ましい。本実施の形態では、ＣＣＭの容量値がＣＭＳの容量値よりも十分大きく、第４の配線２０４（ビット線ＢＬ）や、第５の配線２０５（読み出し信号線ＲＬ）の電位変動の影響は無視できるものとする。
はじめに、メモリセル２００への情報の書き込み（書き換え）動作について説明する。ここでは、トランジスタ２１０にｎ型（ｎチャネル型）のトランジスタを用いて、記憶ゲート２１２にハイレベル電位ＶＭＬＨを保持させる動作について説明する。まず、第１の動作として、書き込み対象として選択されたメモリセル２００に接続する第１の配線２０１（ワード線ＷＬ）に、ハイレベル電位ＶＷＬＨを与え、第３の配線２０３（制御線ＣＬ）に、ハイレベル電位ＶＣＬＨを与え、第２の配線２０２（データ線ＤＬ）にハイレベル電位ＶＤＬＨを与える。
第１の配線２０１（ワード線ＷＬ）にハイレベル電位ＶＷＬＨが与えられると、第１の制御ゲート２１１の電位がハイレベル電位ＶＷＬＨとなる。また、第３の配線２０３（制御線ＣＬ）に、ハイレベル電位ＶＣＬＨが与えられると、第２の制御ゲート２１３の電位がハイレベル電位ＶＣＬＨとなる。すると、第２の配線２０２（データ線ＤＬ）を基準としたときの、第２の配線２０２（データ線ＤＬ）と第１の制御ゲート２１１の電位差が３Ｖとなり、第２の配線２０２（データ線ＤＬ）と第２の制御ゲート２１３の電位差が２Ｖとなる。すなわち、どちらもＶｔｈｏｓ（１Ｖ）以上となるため、記憶ゲート２１２の全体が導電体化し、記憶ゲート２１２に第２の配線２０２（データ線ＤＬ）の電位が供給され、記憶ゲート２１２の電位がハイレベル電位ＶＤＬＨとなる。
なお、書き込み動作において、第４の配線２０４（ビット線ＢＬ）と第５の配線２０５（読み出し信号線ＲＬ）の電位に特段の制約は無いが、ここではどちらも０Ｖとしている。
次に、第２の動作として、第１の配線２０１（ワード線ＷＬ）にローレベル電位ＶＷＬＬを与え、第３の配線２０３（制御線ＣＬ）にローレベル電位ＶＣＬＬを与える。この時、第２の配線２０２（データ線ＤＬ）の電位は、ハイレベル電位ＶＤＬＨのままとする。第１の配線２０１（ワード線ＷＬ）及び第３の配線２０３（制御線ＣＬ）にローレベル電位が与えられると、第１の制御ゲート２１１及び第２の制御ゲート２１３の電位がローレベル電位となる。すると、第２の配線２０２（データ線ＤＬ）を基準としたときの、第２の配線２０２（データ線ＤＬ）と第１の制御ゲート２１１の電位差、及び、第２の配線２０２（データ線ＤＬ）と第２の制御ゲート２１３の電位差が、どちらもＶｔｈｏｓ（１Ｖ）未満となり、記憶ゲート２１２が絶縁体化する。
この時、記憶ゲート２１２がｎ型化する電圧は１Ｖであるため、第２の配線２０２（データ線ＤＬ）と第１の配線２０１の電位（制御ゲート２１１の電位）差が１Ｖ未満となるまでは、記憶ゲート２１２の電位はハイレベル電位ＶＤＬＨであるが、該電位差が１Ｖ未満となると、記憶ゲート２１２が絶縁体化する。すると、第１の配線２０１（ワード線ＷＬ）の電位変動の影響により、絶縁体化した記憶ゲート２１２の電位はＶＤＬＨ−１Ｖ−ＶＷＬＬとなる。すなわち、本実施の形態では−１Ｖ（ハイレベル電位ＶＭＬＨ）となる。
記憶ゲート２１２が絶縁体化すると、記憶ゲート２１２中の電荷は移動することができないため、第２の配線２０２の電位が変動しても、記憶ゲート２１２の電位はハイレベル電位ＶＭＬＨのままとなる。このようにして、記憶ゲート２１２に情報を記憶させることができる。
記憶ゲート２１２にローレベル電位ＶＭＬＬを保持させる動作は、図３（Ａ）中のＶＤＬＨとＶＤＬＬを互いに置き換え、上記原理を勘案することで理解できる。
また、記憶ゲート２１２に記憶するハイレベル電位ＶＭＬＨ及びローレベル電位ＶＭＬＬは、どちらもトランジスタ２１０をオフ状態とする電位とする。記憶ゲート２１２に記憶する電位をトランジスタ２１０をオフ状態とする電位とすることで、メモリセル２００を複数接続する構成とした時に、異なるメモリセルの読み出し動作時の誤動作を防ぎ、正確な読み出し動作を実現し、半導体装置の信頼性を高めることができる。
続いて、メモリセル２００に記憶されている情報の読み出し動作について説明する。図３（Ｂ）は、読み出しモードの動作を説明するタイミングチャートである。ここでは、記憶ゲート２１２にハイレベル電位ＶＭＬＨが保持されている場合の動作について説明する。
まず、第１の動作として、第４の配線２０４（ビット線ＢＬ）に電荷を与え（プリチャージ）、ハイレベル電位ＶＢＬＨとする。なお、ハイレベル電位ＶＢＬＨとローレベル電位ＶＲＬＬは異なる電位とする。この時、第１の配線２０１（ワード線ＷＬ）及び第３の配線２０３（制御線ＣＬ）は、それぞれローレベル電位のままとする。なお、第２の配線２０２（データ線ＤＬ）の電位に特段の制約はないが、ここではハイレベル電位ＶＤＬＨとしている。
次に、第２の動作として、第３の配線２０３（制御線ＣＬ）の電位をローレベル電位ＶＣＬＬのままとし、第１の配線２０１（ワード線ＷＬ）の電位をハイレベル電位ＶＷＬＨとする。ここで、記憶ゲート２１２に記憶されているハイレベル電位ＶＭＬＨは−１Ｖであり、ローレベル電位ＶＲＬＬは０Ｖであるため、ゲート−ソース間電圧は、ＶＷＬＨ＋ＶＭＬＨ−ＶＲＬＬ＝３＋（−１）−０＝２Ｖとなり、トランジスタ２１０のしきい値電圧（本実施の形態では１Ｖ）以上の電圧となるため、トランジスタ２１０がオン状態となる。トランジスタ２１０がオン状態となると、トランジスタ２１０を介して第４の配線２０４（ビット線ＢＬ）に第５の配線２０５（読み出し信号線ＲＬ）の電位が供給されるため、第４の配線２０４（ビット線ＢＬ）の電位が変化する。
記憶ゲート２１２にローレベル電位ＶＭＬＬが記憶されている場合は、第１の配線２０１（ワード線ＷＬ）の電位をハイレベル電位ＶＷＬＨとしても、ゲート−ソース間電圧は、ＶＷＬＨ＋ＶＭＬＬ−ＶＲＬＬ＝３＋（−３）−０＝０Ｖであり、トランジスタ２１０のしきい値電圧を超えることができない。この場合は、トランジスタ２１０はオフ状態のままであるため、第４の配線２０４の電位は変化しない。このようにして、第５の配線２０５（読み出し信号線ＲＬ）の電位をローレベル電位ＶＲＬＬとした時の第４の配線２０４（ビット線ＢＬ）の電位変動を検出することで、記憶ゲート２１２に記憶されている情報を読み出すことができる。
読み出し動作において、第３の配線２０３（制御線ＣＬ）の電位をローレベル電位ＶＣＬＬとしておくことで、記憶ゲート２１２のうち第２の制御ゲート２１３と重なる領域は絶縁体化されたままとなる。このため、第３の配線２０３（制御線ＣＬ）の電位をローレベル電位ＶＷＬＬとしておくことで、第１の配線２０１（ワード線ＷＬ）の電位がハイレベル電位ＶＷＬＨとなり、記憶ゲート２１２のうち第１の制御ゲートと重なる領域が導電体化された場合でも、記憶ゲート２１２が第２の配線２０２（データ線ＤＬ）の電位に影響を受けることはない。つまり、第３の配線２０３（制御線ＣＬ）の電位をローレベル電位ＶＷＬＬとしておくことで、第２の配線２０２（データ線ＤＬ）や第１の配線２０１（ワード線ＷＬ）の電位が変動しても、記憶ゲート２１２は記憶された情報を保持することが可能となる。
このように、記憶ゲート２１２に保持されている情報（電荷）は、書き込みモードにより新たな情報に書き換えられるまで保持される。絶縁体化された酸化物半導体は、抵抗率が高く、電荷の移動がほとんどおきないため、記憶ゲート２１２の電位を極めて長時間にわたって保持することが可能となる。
ところで、いわゆるフラッシュメモリでは、制御ゲートの電位の影響が、隣接するセルのフローティングゲートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの原理に起因するものである。
また、フラッシュメモリの上記原理によって、絶縁膜の劣化が進行し、書き換え回数の限界（１００００回程度）という別の問題も生じる。
開示する発明に係る半導体装置は、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、制御ゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
また、トンネル電流による電荷の注入を行わないため、トンネル電流によるメモリセルの劣化が起きない。つまり、フラッシュメモリと比較して高い耐久性および信頼性を有することになる。
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対する有利な点である。
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタを用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キャリアとするｐ型トランジスタを用いることもできる。トランジスタをｐ型トランジスタとして構成する場合は、上記動作原理を踏まえて、各配線に供給する電位を決定すればよい。
図１（Ｂ）に、図１（Ａ）に示した半導体装置を用いた、ｍ×ｎビットの記憶容量を有する半導体装置の回路図の一例を示す。図１（Ｂ）は、メモリセル１２００が並列に接続された、いわゆるＮＯＲ型の半導体装置の回路図である。
図１（Ｂ）に示す半導体装置は、ｍ本のワード線ＷＬと、ｎ本のデータ線ＤＬと、ｎ本の制御線ＣＬと、ｎ本の読み出し信号線ＲＬと、ｎ本のビット線ＢＬと、複数のメモリセル１２００が縦ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルアレイと、第１の駆動回路１２２１と、第２の駆動回路１２２２と、第３の駆動回路１２２３と、第４の駆動回路１２２４と、第５の駆動回路１２２５といった周辺回路によって構成されている。ここで、メモリセル１２００としては、図１（Ａ）に示した構成が適用される。
各メモリセル１２００は、トランジスタ１２１０を有している。トランジスタ１２１０は、第１の制御ゲート１２１１と、第２の制御ゲート１２１３と、記憶ゲート１２１２を有している。第１の制御ゲート１２１１はワード線ＷＬと電気的に接続され、第２の制御ゲート１２１３は制御線ＣＬと電気的に接続され、記憶ゲート１２１２はデータ線ＤＬと電気的に接続されている。トランジスタ１２１０のソースまたはドレインの一方は読み出し信号線ＲＬと電気的に接続され、ソースまたはドレインの他方はビット線ＢＬと電気的に接続されている。
また、ｉ行ｊ列のメモリセル１２００（ｉ、ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、データ線ＤＬ＿ｊ、制御線ＣＬ＿ｊ、読み出し信号線ＲＬ＿ｊ、ビット線ＢＬ＿ｊ、ワード線ＷＬ＿ｉ、にそれぞれ電気的に接続されている。
ワード線ＷＬは、第１の駆動回路１２２１と電気的に接続されており、データ線ＤＬは、第２の駆動回路１２２２と電気的に接続されており、制御線ＣＬは第３の駆動回路１２２３と電気的に接続されており、読み出し信号線ＲＬは第４の駆動回路１２２４と電気的に接続されており、ビット線ＢＬは、第５の駆動回路１２２５と電気的に接続されている。なお、ここでは、第１の駆動回路１２２１、第２の駆動回路１２２２、第３の駆動回路１２２３、第４の駆動回路１２２４、第５の駆動回路１２２５をそれぞれ独立に設けているが、いずれか一、または複数の機能を有するデコーダを用いても良い。
メモリセル１２００への情報の書き込みは、前述の書き込み動作により行うことができるが、ワード線ＷＬにＶＷＬＨが加えられると、該ワード線ＷＬに接続している全てのトランジスタ１２１０が有する記憶ゲートが導電体化してしまう。このため、書き込み動作時に、書き込み対象のメモリセル１２００に接続する制御線ＣＬの電位をハイレベル電位ＶＣＬＨとし、書き込み対象でないメモリセル１２００に接続されている制御線ＣＬの電位をローレベル電位ＶＣＬＬとすることで、書き込み対象でないメモリセル１２００の情報が、誤って書き換えられることを防ぐ。
また、書き込み対象以外のメモリセル１２００に接続するワード線ＷＬの電位をローレベル電位ＶＷＬＬとしておくことで、書き込み対象以外のメモリセル１２００に接続する制御線ＣＬの電位がハイレベル電位ＶＣＬＨとなっても、書き込み対象以外のメモリセル１２００の情報が書き換えられることを防ぐことができる。
なお、選択されたワード線ＷＬに接続しているメモリセルであれば、１つのメモリセルのみに情報を書き込む以外にも、複数または全数のメモリセルに同時に情報を書き込むことも可能である。
メモリセル１２００からの情報の読み出しは、前述の読み出し動作により行うことができる。読み出し動作時は、全ての制御線ＣＬの電位をローレベル電位ＶＣＬＬとすることで、情報を読み出すために選択されたワード線ＷＬに接続している読み出し対象以外のメモリセルの情報が、誤って書き換えられることを防ぐ。また、読み出し対象のメモリセルの情報と他のメモリセルの情報の混同を防ぐため、情報を読み出すために選択されたワード線ＷＬ以外のワード線ＷＬの電位はローレベル電位ＶＷＬＬとしておく。
なお、選択されたワード線ＷＬに接続しているメモリセルであれば、１つのメモリセルの情報の読み出しだけでなく、複数または全数のメモリセルの情報を同時に読み出すことも可能である。
なお、上記説明は、ｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、ｐ型トランジスタを用いることもできる。トランジスタをｐ型トランジスタとして構成する場合は、上記動作原理を踏まえて、各配線に供給する電位を決定すればよい。
本実施の形態で開示する半導体装置は、動作原理上、ＤＲＡＭで必須とされるキャパシタを用いない構成であるため、単位メモリセル当たりの面積が削減可能となり、高集積化が可能となる。例えば、最小加工寸法をＦとして、メモリセルの占める面積を１５Ｆ２〜２５Ｆ２とすることが可能となる。また、半導体装置の歩留まり向上やコストダウンを図ることができる。
また、本実施の形態で開示する半導体装置は、酸化物半導体を絶縁体化させて情報を記憶させるため、保持された電荷の移動がほとんど起こらない。このため、従来のＤＲＡＭで必要とされたリフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低く（例えば、一ヶ月乃至一年に一度程度）することが可能となり、半導体装置の消費電力を十分に低減することができる。
また、本実施の形態で開示する半導体装置は、メモリセルへの再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。また、従来のフローティングゲート型トランジスタで書き込みや消去の際に必要とされた高い電圧を必要としないため、半導体装置の消費電力をさらに低減することができる。
図４に、メモリセルに記憶されているデータを読み出すための、読み出し回路の概略を示す。当該読出し回路は、トランジスタとセンスアンプ回路を有する。
読み出し時には、端子Ａは読み出しを行うメモリセルが接続されたビット線ＢＬに接続される。また、トランジスタのゲート電極にはバイアス電位Ｖｂｉａｓが印加され、端子Ａの電位が制御される。
センスアンプ回路は、端子Ａの電位が参照電位Ｖｒｅｆ（例えば、０Ｖ）より高いとハイデータを出力し、端子Ａの電位が参照電位Ｖｒｅｆより低いとローデータを出力する。まず、トランジスタをオン状態として、端子Ａに接続されたビット線ＢＬにＶＢＬＨの電位をプリチャージする。次に、読み出しを行うメモリセルを読み出しモードとし、端子Ａに接続されたビット線ＢＬの電位を、参照電位Ｖｒｅｆと比較すると、メモリセルに記憶された情報に応じて、出力データがハイデータもしくはローデータを出力する。
このように、読み出し回路を用いることで、メモリセルに記憶されているデータを読み出すことができる。なお、本実施の形態の読み出し回路は一例である。他の公知の回路を用いても良い。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、実施の形態１に示した半導体装置の構成およびその作製方法の一例について、図５乃至図７を参照して説明する。
〈半導体装置の断面構成および平面構成〉
図５は、記憶素子として適用することができるトランジスタの一例を示している。図５（Ａ）は、トランジスタ１５０の平面を示しており、図５（Ｂ）は、図５（Ａ）におけるＸ１−Ｘ２で示した部位の断面を示している。図５（Ｃ）は、図５（Ｂ）における部位１９０の拡大図である。
トランジスタ１５０は、基板１００上に第１の制御ゲート１０１が設けられている。また、第１の制御ゲート１０１上に第１のゲート絶縁層１０２が設けられ、第１のゲート絶縁層１０２上に電極１０３が設けられ、第１のゲート絶縁層１０２と電極１０３に接して記憶ゲート１０４が設けられている。また、記憶ゲート１０４上に第２のゲート絶縁層１０５が設けられ、第２のゲート絶縁層１０５上に第２の制御ゲート１１０と、半導体層１０６が設けられている。また、半導体層１０６上にソース電極１０７ａ及びドレイン電極１０７ｂが設けられている。また、半導体層１０６、ソース電極１０７ａ及びドレイン電極１０７ｂ上に絶縁層１０８が設けられ、絶縁層１０８上に保護絶縁層１０９が設けられている。トランジスタ１５０は、ボトムゲート構造のトランジスタの一つであり、逆スタガ型トランジスタの一つでもある。
なお、図示していないが、第１の制御ゲート１０１はワード線ＷＬに電気的に接続され、ソース電極１０７ａは読み出し信号線ＲＬに電気的に接続され、ドレイン電極１０７ｂはビット線ＢＬに電気的に接続され、電極１０３はデータ線ＤＬに電気的に接続され、第２の制御ゲート１１０は制御線ＣＬに電気的に接続されている。また、第１の制御ゲート１０１は、第１の制御ゲート２１１に相当し、第２の制御ゲート１１０は第２の制御ゲート２１３に相当する。
電極１０３は、記憶ゲート１０４の一部に接して設けられ、記憶ゲート１０４に記憶させる情報を供給する。記憶ゲート１０４は、第１のゲート絶縁層１０２と第２のゲート絶縁層１０５の間に挟まれて設けられている。また、記憶ゲート１０４は、少なくとも半導体層１０６のチャネル形成領域（半導体層１０６中の、ソース電極１０７ａ及びドレイン電極１０７ｂの間に位置する領域）と重なる部分において、第１のゲート絶縁層１０２と第２のゲート絶縁層１０５に接して設けられている。
第１の制御ゲート１０１は、記憶ゲート１０４と半導体層１０６のチャネル形成領域と重なる位置に設けられている。記憶ゲート１０４は、第１の制御ゲート１０１と半導体層１０６の間に挟まれて設けられている。電極１０３は、第１の制御ゲート１０１及び半導体層１０６のチャネル形成領域から離れた位置に設けられている。
図５（Ｃ）は、第１の制御ゲート１０１の端部から電極１０３の端部までの領域を拡大した図である。記憶ゲート１０４は、第１の制御ゲート１０１の端部を超えて延伸し、電極１０３に接する領域（以下、オフセット領域１１２という）を有している。第２の制御ゲート１１０は、第１の制御ゲート１０１の端部と、記憶ゲート１０４が有するオフセット領域１１２と、電極１０３の端部に重なるように配置される。
このような構成とすることで、記憶ゲート１０４に情報を書き込む際に、第１の制御ゲート１０１及び第２の制御ゲート１１０にハイレベル電位を供給して、少なくとも記憶ゲート１０４の半導体層１０６のチャネル形成領域と重なる部位と、電極１０３と接する部位までの記憶ゲート１０４を導電体化することで、記憶ゲート１０４への情報の書き込みを確実に行うことができる。
また、第１の制御ゲート１０１にハイレベル電位を供給して情報を読み出す際に、第２の制御ゲート１１０の電位を、記憶ゲート１０４が有するオフセット領域１１２が絶縁体化する電位としておくことで、電極１０３の電位が記憶ゲート１０４に供給されることを防ぐことができる。
〈半導体装置の作製方法〉
次に、上記トランジスタ１５０の作製方法の一例について図６を参照して説明する。なお、特段の説明が無い限り、本明細書で言うフォトリソグラフィ工程には、レジストマスクの形成工程と、導電層または絶縁層のエッチング工程と、レジストマスクの剥離工程が含まれているものとする。
まず、基板１００上に導電層を形成し、第１のフォトリソグラフィ工程により導電層（これと同じ層で形成される配線を含む）を部分的にエッチング除去し、第１の制御ゲート１０１を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
基板１００に使用することができる基板に大きな制限はないが、ガラス基板、セラミック基板、石英基板、サファイア基板の他、結晶化ガラスなどを用いることができる。
また、基板１００として、可撓性基板（フレキシブル基板）を用いてもよい。可撓性基板を用いる場合、可撓性基板上に、トランジスタを直接作製してもよいし、他の作製基板上にトランジスタを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトランジスタとの間に、剥離層を設けるとよい。
また、基板１００と第１の制御ゲート１０１の間に、下地層を設けてもよい。下地層は、窒化アルミニウム、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化シリコン、酸化シリコン、窒化酸化シリコンまたは酸化窒化シリコンから選ばれた一又は複数の絶縁層による積層構造により形成することができ、基板１００からの不純物元素の拡散を防止する機能がある。
また、下地層に、塩素、フッ素などのハロゲン元素を含ませることで、基板１００からの不純物元素の拡散を防止する機能をさらに高めることができる。下地層に含ませるハロゲン元素の濃度は、ＳＩＭＳ（二次イオン質量分析計）を用いた分析により得られる濃度ピークにおいて、１×１０１５／ｃｍ３以上１×１０２０／ｃｍ３以下とすればよい。
また、下地層として酸化ガリウムを用いてもよい。また、下地層を酸化ガリウムと上記絶縁層の積層構造としてもよい。酸化ガリウムは帯電しにくい材料であるため、絶縁層のチャージアップによるしきい値電圧の変動を抑えることができる。
また、制御ゲート１０１の材料は、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）、マグネシウム（Ｍｇ）等の金属材料又はこれらを主成分とする合金材料を用いて、単層又は積層して形成することができる。
続いて、第１の制御ゲート１０１上に第１のゲート絶縁層１０２を形成する（図６（Ａ）参照）。第１のゲート絶縁層１０２には、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化タンタル、酸化ガリウム、酸化ランタン、酸化セシウム、酸化マグネシウム、酸化イットリウム、酸化ハフニウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が導入されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が導入されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））等を用いることができ、プラズマＣＶＤ法やスパッタリング法等で形成することができる。また、第１のゲート絶縁層１０２は単層に限らず異なる層の積層でも良い。例えば、ゲート絶縁層ＡとしてプラズマＣＶＤ法により窒化シリコン層（ＳｉＮｙ（ｙ＞０））を形成し、ゲート絶縁層Ａの上にゲート絶縁層Ｂとして酸化シリコン層（ＳｉＯｘ（ｘ＞０））を積層して、第１のゲート絶縁層１０２としても良い。
第１のゲート絶縁層１０２の形成は、スパッタリング法やプラズマＣＶＤ法などの他、μ波（例えば周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法などの成膜方法を適用することができる。
また、第１のゲート絶縁層１０２には、この後形成する酸化物半導体と同種の成分を含む絶縁材料を用いると特に好ましい。このような材料は酸化物半導体との相性が良く、これを第１のゲート絶縁層１０２に用いることで、酸化物半導体との界面の状態を良好に保つことができるからである。ここで、「酸化物半導体と同種の成分」とは、酸化物半導体の構成元素から選択される一または複数の元素を意味する。例えば、酸化物半導体がＩｎ−Ｇａ−Ｚｎ系の酸化物半導体材料によって構成される場合、同種の成分を含む絶縁材料としては酸化ガリウムなどがある。
また、第１のゲート絶縁層１０２を積層構造とする場合には、酸化物半導体と同種の成分を含む絶縁材料でなる膜と、該膜の成分材料とは異なる材料を含む膜との積層構造としても良い。
次に、第１のゲート絶縁層１０２上に導電層を形成し、第２のフォトリソグラフィ工程により導電層を部分的にエッチング除去し、電極１０３（これと同じ層で形成される配線を含む）を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
電極１０３に用いる導電層としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属、または上述した元素を成分とする金属窒化物（窒化チタン、窒化モリブデン、窒化タングステン）等を用いることができる。また、Ａｌ、Ｃｕなどの金属層の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属またはそれらの金属窒化物（窒化チタン、窒化モリブデン、窒化タングステン）を積層させた構成としても良い。
次いで、電極１０３及び第１のゲート絶縁層１０２上に、膜厚２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下の酸化物半導体層を形成する。
また、酸化物半導体層に水素、水酸基及び水分がなるべく含まれないようにするために、酸化物半導体層の成膜の前処理として、スパッタリング装置の予備加熱室で電極１０３及び第１のゲート絶縁層１０２が形成された基板１００を予備加熱し、基板１００に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、絶縁層１０８の成膜前に、ソース電極１０７ａ及びドレイン電極１０７ｂまで形成した基板１００にも同様に行ってもよい。
酸化物半導体層に用いる酸化物半導体としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物半導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ系酸化物半導体、Ｉｎ−Ｈｆ−Ｚｎ系酸化物半導体、Ｉｎ−Ｌａ−Ｚｎ系酸化物半導体、Ｉｎ−Ｃｅ−Ｚｎ系酸化物半導体、Ｉｎ−Ｐｒ−Ｚｎ系酸化物半導体、Ｉｎ−Ｎｄ−Ｚｎ系酸化物半導体、Ｉｎ−Ｐｍ−Ｚｎ系酸化物半導体、Ｉｎ−Ｓｍ−Ｚｎ系酸化物半導体、Ｉｎ−Ｅｕ−Ｚｎ系酸化物半導体、Ｉｎ−Ｇｄ−Ｚｎ系酸化物半導体、Ｉｎ−Ｔｂ−Ｚｎ系酸化物半導体、Ｉｎ−Ｄｙ−Ｚｎ系酸化物半導体、Ｉｎ−Ｈｏ−Ｚｎ系酸化物半導体、Ｉｎ−Ｅｒ−Ｚｎ系酸化物半導体、Ｉｎ−Ｔｍ−Ｚｎ系酸化物半導体、Ｉｎ−Ｙｂ−Ｚｎ系酸化物半導体、Ｉｎ−Ｌｕ−Ｚｎ系酸化物半導体や、二元系金属酸化物であるＩｎ−Ｚｎ系酸化物半導体、Ｓｎ−Ｚｎ系酸化物半導体、Ａｌ−Ｚｎ系酸化物半導体、Ｚｎ−Ｍｇ系酸化物半導体、Ｓｎ−Ｍｇ系酸化物半導体、Ｉｎ−Ｍｇ系酸化物半導体や、Ｉｎ−Ｇａ系酸化物半導体、Ｉｎ系酸化物半導体、Ｓｎ系酸化物半導体、Ｚｎ系酸化物半導体などを用いることができる。また、上記酸化物半導体にＳｉＯ２を含ませてもよい。なお、酸化物半導体は非晶質でもよく、一部または全部が結晶化していてもよい。
酸化物半導体に、結晶性を有する酸化物半導体を用いる場合は、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下の表面上に形成するとよい。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
酸化物半導体は、好ましくはＩｎを含有する酸化物半導体、さらに好ましくは、Ｉｎ、及びＺｎを含有する酸化物半導体である。さらに、Ｇａ、Ｓｎ、Ｈｆ、Ａｌ、ランタノイドを含有させてもよい。
ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比はとくに問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでもよい。
また、酸化物半導体層は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｓｎ、Ｚｎ、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。
本実施の形態では、酸化物半導体層をＩｎ−Ｇａ−Ｚｎ系金属酸化物ターゲットを用いてスパッタリング法により成膜する。また、酸化物半導体層は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下においてスパッタリング法により形成することができる。
酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の金属酸化物ターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を成膜する。また、このターゲットの材料及び組成に限定されず、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の金属酸化物ターゲットを用いてもよい。なお、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体は、ＩＧＺＯと呼ぶことができる。
また、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体は、ＩＴＺＯと呼ぶことができる。酸化物半導体層としてＩＴＺＯの薄膜を用いる場合は、ＩＴＺＯをスパッタ法で成膜するためのターゲットの組成比を、原子数比でＩｎ：Ｓｎ：Ｚｎ＝１：２：２、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、または２０：４５：３５などとすればよい。
また、金属酸化物ターゲットの相対密度は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができる。
酸化物半導体層を成膜する際に用いるスパッタガスは水素、水、水酸基を有する化合物又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。例えば、スパッタガスとしてアルゴンを用いる場合は、純度９Ｎ、露点−１２１℃、含有Ｈ２Ｏ量０．１ｐｐｂ以下、含有Ｈ２量０．５ｐｐｂ以下が好ましく、酸素を用いる場合は、純度８Ｎ、露点−１１２℃、含有Ｈ２Ｏ量１ｐｐｂ以下、含有Ｈ２量１ｐｐｂ以下が好ましい。
酸化物半導体層の成膜は、減圧状態に保持された成膜室内に基板を保持し、基板温度を１００℃以上６００℃以下好ましくは３００℃以上５００℃以下として行う。基板を加熱しながら成膜することにより、成膜した酸化物半導体層に含まれる水素、水分、水素化物、または水酸化物などの不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を成膜する。
成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。
また、酸化物半導体層中のＮａやＬｉなどのアルカリ金属の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下とするとよい。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源電力０．５ｋＷ、スパッタガスとして酸素（酸素流量比率１００％）を用いる条件が適用される。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるために好ましい。
次いで、第１の加熱処理を行う。この第１の加熱処理によって酸化物半導体層中の過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）し、酸化物半導体層を高純度化することができる。
第１の加熱処理は、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、２５０℃以上７５０℃以下、または４００℃以上基板の歪み点未満の温度で行う。例えば、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行う。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性ガスが用いられる。
例えば、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。
加熱処理を、窒素または希ガスなどの不活性ガス、酸素、超乾燥エアのガス雰囲気下で行なう場合は、これらの雰囲気に水、水素などが含まれないことが好ましい。また、加熱処理装置に導入する窒素、酸素、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
次いで、酸化物半導体層を第３のフォトリソグラフィ工程により部分的にエッチング除去し、記憶ゲート１０４を形成する（図６（Ｂ）参照）。また、記憶ゲート１０４を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、第１のゲート絶縁層１０２にコンタクトホールを形成する場合、その工程は酸化物半導体層の加工時に同時に行うことができる。
なお、ここでの酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体層のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。
レジストマスクを除去した後、イオン注入法により記憶ゲート１０４に酸素を導入してもよい。また、酸素の導入は、プラズマドープ法により行ってもよい。具体的には、高周波（ＲＦ）を用いて酸素をプラズマ化し、酸素ラジカル、酸素イオンを基板上の酸化物半導体層へ導入する。この時、記憶ゲート１０４が形成される基板にバイアスを印加すると好ましい。基板に印加するバイアスを大きくすることで、より深くまで酸素を導入することができる。酸素の導入は、イオン注入法により行ってもよい。
プラズマドープ法により記憶ゲート１０４にドープされる酸素（酸素ラジカル、酸素原子、及び／又は酸素イオン）は、酸素を含むガスを用いてプラズマ発生装置により供給されてもよいし、又はオゾン発生装置により供給されてもよい。より具体的には、例えば、半導体装置に対してエッチング処理を行うための装置や、レジストマスクに対してアッシングを行うための装置などを用いて酸素を発生させ、記憶ゲート１０４を処理することができる。
記憶ゲート１０４に酸素を導入することで、酸素が過剰に導入された記憶ゲート１０４（酸化物半導体）が形成される。酸化物半導体層に酸素を導入することで、Ｍ−Ｈ結合より水素原子を奪い、Ｍ−ＯＨ基を形成する。
すなわち、酸素の導入により、酸化物半導体に残存する金属と水素の間の結合、或いは該金属上の水酸基の酸素−水素結合を切断するとともに、水を生成する。特に不対電子を有する酸素は、酸化物半導体中に残存する水素と容易に反応し、水を生成しやすい。よって、後に行われる加熱処理により、不純物である水素、または水酸基を、水として、脱離させやすくすることができる。
記憶ゲート１０４に酸素を導入した後、第２の加熱処理（好ましくは２００℃以上６００℃以下、例えば２５０℃以上５５０℃以下）を行う。例えば、窒素雰囲気下で４５０℃、１時間の第２の加熱処理を行う。なお、上記雰囲気に水、水素などが含まれないことが好ましい。
以上の工程を経ることによって、酸素の導入及び加熱処理によって、酸化物半導体層の脱水化または脱水素化を行うことができ、第１の加熱処理で除去しきれなかった水素、水、水酸基又は水素化物（「水素化合物」ともいう）などの水素原子を含む不純物を記憶ゲート１０４中から排除することができる。また、不純物の排除工程によって同時に減少してしまう酸化物半導体を構成する主成分材料の一つである酸素を補い、酸化物半導体層をｉ型（真性）化することができる。また、記憶ゲート１０４と、記憶ゲート１０４が接する絶縁層との界面に生じた欠陥を低減することができる。このようにして、記憶ゲート１０４を構成する酸化物半導体を高純度化して、電気的にｉ型化された酸化物半導体とすることができる。
続いて、記憶ゲート１０４及び電極１０３を覆って第２のゲート絶縁層１０５を形成する（図６（Ｃ）参照）。第２のゲート絶縁層１０５は、前述した第１のゲート絶縁層１０２と同様の材料及び方法で形成することができる。
続いて、第２のゲート絶縁層１０５上に半導体層を形成し、第４のフォトリソグラフィ工程により半導体層を部分的にエッチング除去し、トランジスタ１５０のチャネルが形成される島状の半導体層１０６を形成する。半導体層１０６には、単結晶半導体、多結晶半導体、微結晶半導体、非晶質半導体等を用いることができる。半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を挙げることができる。このような半導体材料を用いたトランジスタ１５０は、十分な高速動作が可能なため、記憶した情報の読み出しなどを高速に行うことが可能である。つまり、半導体装置の高速動作が実現される。
また、半導体層１０６として、酸化物半導体を用いることもできる。酸化物半導体は、記憶ゲート１０４と同様の材料及び方法を用いて形成することができる。酸化物半導体は、水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化され、ｉ型化されているものであることが望ましい。具体的には、例えば、酸化物半導体層の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定したものである。
このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は、１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは、１０ｚＡ／μｍ以下となる。また、８５℃では、１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、望ましくは１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて低いオフ電流特性のトランジスタ１５０を得ることができる。
次いで、第２のゲート絶縁層１０５上、および半導体層１０６上に、第２の制御ゲート１１０、ソース電極及びドレイン電極（これと同じ層で形成される配線を含む）となる導電層を形成する。第２の制御ゲート１１０、ソース電極及びドレイン電極に用いる導電層は、電極１０３と同様の材料及び方法で形成することができる。また、第２の制御ゲート１１０、ソース電極及びドレイン電極に用いる導電層として、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ混合酸化物（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛混合酸化物（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
第５のフォトリソグラフィ工程により導電層上にレジストマスクを形成し、選択的にエッチングを行って第２の制御ゲート１１０、ソース電極１０７ａ、ドレイン電極１０７ｂを形成した後、レジストマスクを除去する。また、レジストマスクはインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
次いで、半導体層１０６、第２の制御ゲート１１０、ソース電極１０７ａ及びドレイン電極１０７ｂの上に、絶縁層１０８を形成する（図６（Ｄ）参照）。絶縁層１０８は、第１のゲート絶縁層１０２と同様の材料及び方法で形成することができる。なお、水素や水などが混入しにくいという点では、スパッタリング法による形成が好適である。絶縁層１０８に水素が含まれると、その水素の酸化物半導体層への侵入、又は水素による酸化物半導体層中の酸素の引き抜きが生じ、酸化物半導体層が低抵抗化（ｎ型化）する恐れがある。従って、絶縁層１０８は、水素及び水素を含む不純物が含まれない手段を用いて成膜することが重要である。
絶縁層１０８としては、代表的には酸化シリコン、酸化窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化ガリウムなどの無機絶縁材料を用いることができる。酸化ガリウムは帯電しにくい材料であるため、絶縁層のチャージアップによるしきい値電圧の変動を抑えることができる。なお、半導体層１０６に酸化物半導体を用いる場合、絶縁層１０８として、または、絶縁層１０８と積層して、酸化物半導体と同種の成分を含む金属酸化物層を形成してもよい。
本実施の形態では、絶縁層１０８として膜厚２００ｎｍの酸化シリコンをスパッタリング法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化シリコン層のスパッタリング法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において行うことができる。また、ターゲットには、酸化シリコンまたはシリコンを用いることができる。例えば、シリコンをターゲットに用いて、酸素を含む雰囲気下でスパッタを行うと酸化シリコンを形成することができる。
絶縁層１０８の成膜時における成膜室内の残留水分を除去するためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した絶縁層１０８は、絶縁層１０８中に含まれる不純物の濃度を低減することができる。また、絶縁層１０８の成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。
絶縁層１０８を成膜する際に用いるスパッタガスは水素、水、水酸基を有する化合物、又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
次いで、減圧雰囲気下、不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア雰囲気下で第３の加熱処理（好ましくは２００℃以上６００℃以下、例えば２５０℃以上５５０℃以下）を行ってもよい。例えば、窒素雰囲気下で４５０℃、１時間の第３の加熱処理を行ってもよい。第３の加熱処理を行うと、酸化物半導体層の一部（チャネル形成領域）が絶縁層１０８と接した状態で昇温される。なお、上記雰囲気に水、水素などが含まれないことが好ましい。
半導体層１０６に酸化物半導体を用いた場合、半導体層１０６と酸素を含む絶縁層１０８とを接した状態で熱処理を行うと、酸素を含む絶縁層１０８から酸素を半導体層１０６へ供給することができる。なお、酸素を含む絶縁層１０８は、酸素過剰領域を有する絶縁層であることが好ましい。
以上の工程でトランジスタ１５０が形成される。また、絶縁層１０８上にさらに保護絶縁層１０９を形成してもよい。保護絶縁層１０９には、水分や、水素イオンや、ＯＨ−などの不純物をほとんど含まず、更にアルカリ金属や、水素及び酸素に対するバリア性の高い材料を用いるとよい。具体的には、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、酸化アルミニウム、酸化窒化アルミニウムなどを用いると良い。本実施の形態では、保護絶縁層１０９に酸化アルミニウムを用いる（図６（Ｄ）参照）。
保護絶縁層１０９に用いる酸化アルミニウムは、絶縁層１０８まで形成された基板１００を１００℃〜４００℃の温度で加熱し、水素及び水分が除去された高純度酸素を含むスパッタガスを導入し、アルミニウムのターゲットを用いて成膜する。この場合においても、絶縁層１０８と同様に、処理室内の残留水分を除去しつつ保護絶縁層１０９を成膜することが好ましい。
また、保護絶縁層１０９は、保護絶縁層１０９の下方に設ける第１のゲート絶縁層１０２または下地層（図示せず）と接する構成とすることが好ましく、基板の端部近傍からの水分や、水素イオンや、ＯＨ−などの不純物が侵入することをブロックする。加えて、酸化物半導体層中からの酸素脱離を防ぐことができる。
トランジスタ１５０の形成後、さらに大気中で１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から加熱温度への昇温と加熱温度から室温までの降温を１サイクルとする処理を複数回繰り返して行ってもよい。
また、第１の加熱処理を行わず、第２の加熱処理を第１の加熱処理の条件で行ってもよい。
なお、トランジスタ１５０において、制御ゲート１０１、電極１０３、ソース電極１０７ａ及びドレイン電極１０７ｂの端部は、テーパー形状であることが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下とする。なお、テーパー角とは、層をその断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。制御ゲート１０１、電極１０３、ソース電極１０７ａ及びドレイン電極１０７ｂの端部をテーパー形状とすることにより、以降の工程で形成される層の被覆性を向上し、段切れを防止することができる。
図７（Ａ）に、トランジスタ１５０にバックゲート１１１を形成した構成例として、トランジスタ１６０を示す。バックゲート１１１は、第１の制御ゲート１０１と、バックゲート１１１で半導体層１０６のチャネル形成領域を挟むように配置される。バックゲート１１１は、第１の制御ゲート１０１、ソース電極１０７ａ、ドレイン電極１０７ｂなどと同様の材料及び方法により形成することができる。
図７（Ａ）において、バックゲート１１１は、半導体層１０６のチャネル形成領域上に、絶縁層１０８及び保護絶縁層１０９を介して形成されている。図７（Ａ）は、バックゲート１１１を保護絶縁層１０９上に形成する例を示しているが、バックゲート１１１は、絶縁層１０８と保護絶縁層１０９の間に形成してもよい。
バックゲート１１１は、ソース電極１０７ａまたはドレイン電極１０７ｂのどちらかに接続しても良いし、どこにも接続せず電気的に浮遊した状態（フローティング）としても良い。バックゲート１１１を設けると、半導体装置に複数のトランジスタを形成した時の特性ばらつきが低減し、半導体装置の動作が安定する効果が得られる。
本実施の形態の半導体層に用いる酸化物半導体は、ドナーとなる性質を持つ水素を酸化物半導体から極力除去し、不純物が極力含まれないように高純度化し、その後、酸化物半導体に酸素を供給して、酸化物半導体内の酸素欠損を低減することによりｉ型（真性）の酸化物半導体、又はｉ型に限りなく近い酸化物半導体としたものである。従って、上述のトランジスタに用いられる酸化物半導体層は、電気的にｉ型化した酸化物半導体層である。
また、高純度化され電気的にｉ型化した酸化物半導体中にはキャリアが極めて少なく（ゼロに近い）、キャリア濃度は１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満とすることができる。
なお、酸化物半導体は、酸化物半導体の化学量論比に対し、酸素を過剰にすると好ましい。酸素を過剰にすることで酸化物半導体の酸素欠損に起因するキャリアの生成を抑制することができる。
酸化物半導体中にキャリアが極めて少ないため、酸化物半導体をチャネル形成領域に用いたトランジスタは、オフ電流を少なくすることができる。オフ電流は少なければ少ないほど好ましい。
具体的には、上述の酸化物半導体をチャネル形成領域に用いたトランジスタは、単位チャネル幅（１μｍ）あたりのオフ電流値を室温下において１０ａＡ／μｍ（１×１０−１７Ａ／μｍ）以下にすること、さらには、１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、さらには１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下、さらには１ｙＡ／μｍ（１×１０−２４Ａ／μｍ）以下にすることが可能である。
また、上述の酸化物半導体をチャネル形成領域に用いたトランジスタは、オン電流の温度依存性がほとんど見られず、オフ電流の変化も非常に小さい。
また、上述の酸化物半導体をチャネル形成領域に用いたトランジスタは、外部刺激（例えばバイアス−熱ストレス試験）によるトランジスタのしきい値電圧の変化量が低減でき、信頼性の高いトランジスタとすることができる。
また、上述の酸化物半導体を用いたトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。
以上のように、安定した電気的特性を有する酸化物半導体を用いた半導体装置を提供することができる。よって、信頼性の高い半導体装置を提供することができる。
なお、本実施の形態では、ボトムゲート構造のトランジスタを一例としてその作製方法を説明したが、本実施の形態の構成はこれに限られるものではない。図７（Ｂ）に示すトランジスタ１７０は、トップゲート構造のトランジスタの一例であり、トランジスタ１５０と第１の制御ゲート１０１や半導体層１０６の積層位置などが異なるが、トランジスタ１５０と同様の材料、方法を用いて形成することができる。
また、トランジスタ１７０は、基板１００と半導体層１０６の間に下地層１２０を設けている。トランジスタ１７０にバックゲート１１１を設ける場合は、例えば、基板１００と下地層１２０の間の、半導体層１０６と重なる位置に設けることができる。
また、トップゲート構造の場合は、半導体層１０６を最下層に設けることができるため、基板１００にシリコンウェハなどの単結晶基板を用いて、単結晶基板の一部を半導体層１０６として用いることが容易となる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、実施の形態１とは異なる回路構成およびその動作について、図８及び図９を参照して説明する。本実施の形態では、トランジスタにｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合について説明する。なお、実施の形態１と同一部分又は同様な機能を有する部分、及び工程は、実施の形態１と同様とすればよく、その繰り返しの説明や、同じ箇所の詳細な説明は原則省略する。
図８（Ａ）は、トランジスタ２３０を含む不揮発性のメモリセル２２０の回路構成を示している。実施の形態１で説明したトランジスタ２１０は、第２の制御ゲート２１３が制御線ＣＬに接続されていたが、本実施の形態では第３の配線２０３（制御線ＣＬ）を設けず、第２の制御ゲート２１３を第５の配線２０５（読み出し信号線ＲＬ）に接続している。
本実施の形態で開示するメモリセル２２０は、実施の形態１で説明したメモリセル２００と比較して、単位メモリセル当たりの配線数を削減した構成となっている。このため、更なる、単位メモリセル当たりの面積削減及びメモリセルの高集積化が可能となる。
続いて、本実施の形態で開示する半導体装置の書き込み動作および読み出し動作について、図９に示すタイミングチャートを用いて具体的に説明する。図９に示すタイミングチャートは、図８に示す各部位の電位または状態の時間変化を示している。なお、各配線に供給される電位や、トランジスタ２３０のしきい値電圧などの前提条件は、実施の形態１と同じとする。
はじめに、メモリセル２２０への情報の書き込み（書き換え）動作について説明する。ここでは、トランジスタ２３０にｎ型（ｎチャネル型）のトランジスタを用いて、記憶ゲート２１２にハイレベル電位ＶＭＬＨを保持させる動作について説明する。まず、第１の動作として、書き込み対象として選択されたメモリセル２２０に接続する第１の配線２０１（ワード線ＷＬ）にハイレベル電位ＶＷＬＨを与え、第５の配線２０５（読み出し信号線ＲＬ）にハイレベル電位ＶＲＬＨを与え、第２の配線２０２（データ線ＤＬ）にハイレベル電位ＶＤＬＨを与える。
第１の配線２０１（ワード線ＷＬ）にハイレベル電位ＶＷＬＨが与えられると、第１の制御ゲート２１１の電位がハイレベル電位ＶＷＬＨとなる。また、第５の配線２０５（読み出し信号線ＲＬ）に、ハイレベル電位ＶＲＬＨが与えられると、第２の制御ゲート２１３の電位がハイレベル電位ＶＲＬＨとなる。すると、第２の配線２０２（データ線ＤＬ）を基準としたときの、第２の配線２０２（データ線ＤＬ）と第１の制御ゲート２１１の電位差が３Ｖとなり、第２の配線２０２（データ線ＤＬ）と第２の制御ゲート２１３の電位差が２Ｖとなる。すなわち、どちらもＶｔｈｏｓ（１Ｖ）以上となるため、記憶ゲート２１２の全体が導電体化し、記憶ゲート２１２に第２の配線２０２（データ線ＤＬ）の電位が供給され、記憶ゲート２１２の電位がハイレベル電位ＶＤＬＨとなる。
なお、書き込み動作においては、第４の配線２０４（ビット線ＢＬ）の電位に特段の制約は無いが、ここでは０Ｖとしている。
次に、第２の動作として、第１の配線２０１（ワード線ＷＬ）にローレベル電位ＶＷＬＬを与え、第５の配線２０５（読み出し信号線ＲＬ）にローレベル電位ＶＲＬＬを与える。この時、第２の配線２０２（データ線ＤＬ）の電位は、ハイレベル電位ＶＤＬＨのままとする。第１の配線２０１（ワード線ＷＬ）及び第５の配線２０５（読み出し信号線ＲＬ）にローレベル電位が与えられると、第１の制御ゲート２１１及び第２の制御ゲート２１３の電位がローレベル電位となる。すると、第２の配線２０２（データ線ＤＬ）を基準としたときの、第２の配線２０２（データ線ＤＬ）と第１の制御ゲート２１１の電位差、及び、第２の配線２０２（データ線ＤＬ）と第２の制御ゲート２１３の電位差が、どちらもＶｔｈｏｓ（１Ｖ）未満となり、記憶ゲート２１２が絶縁体化する。
この時、記憶ゲート２１２がｎ型化する電圧は１Ｖであるため、第２の配線２０２（データ線ＤＬ）と第１の配線２０１の電位（制御ゲート２１１の電位）差が１Ｖ未満となるまでは、記憶ゲート２１２の電位はハイレベル電位ＶＤＬＨであるが、該電位差が１Ｖ未満となると、記憶ゲート２１２が絶縁体化する。すると、第１の配線２０１（ワード線ＷＬ）の電位変動の影響により、絶縁体化した記憶ゲート２１２の電位はＶＤＬＨ−１Ｖ−ＶＷＬＬとなる。すなわち、本実施の形態では−１Ｖ（ハイレベル電位ＶＭＬＨ）となる。
記憶ゲート２１２が絶縁体化すると、記憶ゲート２１２中の電荷は移動することができないため、第２の配線２０２の電位が変動しても、記憶ゲート２１２の電位はハイレベル電位ＶＭＬＨのままとなる。このようにして、記憶ゲート２１２に情報を記憶させることができる。
記憶ゲート２１２にローレベル電位ＶＭＬＬを保持させる動作は、図９（Ａ）中のＶＤＬＨとＶＤＬＬを互いに置き換え、上記原理を勘案することで理解できる。
また、記憶ゲート２１２に記憶するハイレベル電位ＶＭＬＨ及びローレベル電位ＶＭＬＬは、どちらもトランジスタ２３０をオフ状態とする電位とする。記憶ゲート２１２に記憶する電位をトランジスタ２３０をオフ状態とする電位とすることで、メモリセル２２０を複数接続する構成とした時に、異なるメモリセルの読み出し動作時の誤動作を防ぎ、正確な読み出し動作を実現し、半導体装置の信頼性を高めることができる。
また、第５の配線２０５（読み出し信号線ＲＬ）の電位により、記憶ゲート２１２の第２の制御ゲートと重なる領域を導電体化または絶縁体化させるため、ハイレベル電位ＶＲＬＨは記憶ゲート２１２を導電体化させる電位よりも高い電位とし、ローレベル電位ＶＲＬＬは記憶ゲート２１２を絶縁体化させる電位よりも低い電位とする。
続いて、メモリセル２２０に記憶されている情報の読み出し動作について説明する。図９（Ｂ）は、読み出しモードの動作を説明するタイミングチャートである。ここでは、記憶ゲート２１２にハイレベル電位ＶＭＬＨが保持されている場合の動作について説明する。
まず、第１の動作として、第４の配線２０４（ビット線ＢＬ）に電荷を与え（プリチャージ）、ハイレベル電位ＶＢＬＨとする。なお、ハイレベル電位ＶＢＬＨとローレベル電位ＶＲＬＬは異なる電位とする。この時、第１の配線２０１（ワード線ＷＬ）及び第５の配線２０５（読み出し信号線ＲＬ）は、それぞれローレベル電位のままとする。なお、第２の配線２０２（データ線ＤＬ）の電位に特段の制約はないが、ここではハイレベル電位ＶＤＬＨとしている。
次に、第２の動作として、第５の配線２０５（読み出し信号線ＲＬ）の電位をローレベル電位ＶＲＬＬのままとし、第１の配線２０１（ワード線ＷＬ）の電位をハイレベル電位ＶＷＬＨとする。ここで、記憶ゲート２１２に記憶されているハイレベル電位ＶＭＬＨは−１Ｖであり、ローレベル電位ＶＲＬＬは０Ｖであるため、ゲート−ソース間電圧は、ＶＷＬＨ＋ＶＭＬＨ−ＶＲＬＬ＝３＋（−１）−０＝２Ｖとなり、トランジスタ２３０のしきい値電圧（本実施の形態では１Ｖ）以上の電圧となるため、トランジスタ２３０がオン状態となる。トランジスタ２３０がオン状態となると、トランジスタ２３０を介して第４の配線２０４（ビット線ＢＬ）に第５の配線２０５（読み出し信号線ＲＬ）の電位が供給されるため、第４の配線２０４（ビット線ＢＬ）の電位が変化する。
記憶ゲート２１２にローレベル電位ＶＭＬＬが記憶されている場合は、第１の配線２０１（ワード線ＷＬ）の電位をハイレベル電位ＶＷＬＨとしても、ゲート−ソース間電圧は、ＶＷＬＨ＋ＶＭＬＬ−ＶＲＬＬ＝３＋（−３）−０＝０Ｖであり、トランジスタ２３０のしきい値電圧を超えることができない。この場合は、トランジスタ２３０はオフ状態のままであるため、第４の配線２０４の電位は変化しない。このようにして、第５の配線２０５（読み出し信号線ＲＬ）の電位をローレベル電位ＶＲＬＬとした時の第４の配線２０４（ビット線ＢＬ）の電位変動を検出することで、記憶ゲート２１２に記憶されている情報を読み出すことができる。
読み出し動作において、第５の配線２０５（読み出し信号線ＲＬ）の電位をローレベル電位ＶＲＬＬとしておくことで、記憶ゲート２１２のうち第２の制御ゲート２１３と重なる領域は絶縁体化されたままとなる。このため、第１の配線２０１（ワード線ＷＬ）の電位がハイレベル電位ＶＷＬＨとなり、記憶ゲート２１２のうち第１の制御ゲート２１１と重なる領域が導電体化された場合でも、記憶ゲート２１２が第２の配線２０２（データ線ＤＬ）の電位に影響を受けることはない。つまり、第５の配線２０５（読み出し信号線ＲＬ）の電位をローレベル電位ＶＲＬＬとしておくことで、第２の配線２０２（データ線ＤＬ）や第１の配線２０１（ワード線ＷＬ）の電位が変動しても、記憶ゲート２１２は記憶された情報を保持することが可能となる。
このように、記憶ゲート２１２に保持されている情報（電荷）は、書き込みモードにより新たな情報に書き換えられるまで保持される。絶縁体化された酸化物半導体は、抵抗率が高く、電荷の移動がほとんどおきないため、記憶ゲート２１２の電位を極めて長時間にわたって保持することが可能となる。
図８（Ｂ）に、図８（Ａ）に示した半導体装置を用いた、ｍ×ｎビットの記憶容量を有する半導体装置の回路図の一例を示す。図８（Ｂ）は、メモリセル１２２０が並列に接続された、いわゆるＮＯＲ型の半導体装置の回路図である。
図８（Ｂ）に示す半導体装置は、ｍ本のワード線ＷＬと、ｎ本のデータ線ＤＬと、ｎ本の読み出し信号線ＲＬと、ｎ本のビット線ＢＬと、複数のメモリセル１２２０が縦ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルアレイと、第１の駆動回路１２２１と、第２の駆動回路１２２２と、第４の駆動回路１２２４と、第５の駆動回路１２２５といった周辺回路によって構成されている。ここで、メモリセル１２２０としては、図１（Ａ）に示した構成が適用される。
各メモリセル１２２０は、トランジスタ１２３０を有している。トランジスタ１２３０は、第１の制御ゲート１２１１と、第２の制御ゲート１２１３と、記憶ゲート１２１２を有している。第１の制御ゲート１２１１はワード線ＷＬと電気的に接続され、第２の制御ゲート１２１３は読み出し信号線ＲＬと電気的に接続され、記憶ゲート１２１２はデータ線ＤＬと電気的に接続されている。トランジスタ１２１０のソースまたはドレインの一方は読み出し信号線ＲＬと電気的に接続され、ソースまたはドレインの他方はビット線ＢＬと電気的に接続されている。
また、ｉ行ｊ列のメモリセル１２２０（ｉ、ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、データ線ＤＬ＿ｊ、読み出し信号線ＲＬ＿ｊ、ビット線ＢＬ＿ｊ、ワード線ＷＬ＿ｉ、にそれぞれ電気的に接続されている。
ワード線ＷＬは、第１の駆動回路１２２１と電気的に接続されており、データ線ＤＬは、第２の駆動回路１２２２と電気的に接続されており、読み出し信号線ＲＬは第４の駆動回路１２２４と電気的に接続されており、ビット線ＢＬは、第５の駆動回路１２２５と電気的に接続されている。
本実施の形態で開示するメモリセル１２２０は、実施の形態１で説明したメモリセル１２００と比較して、制御線ＣＬを削減した構成となっている。このため、第２の駆動回路１２２３を設ける必要が無く、半導体装置のさらなる高集積化や、歩留まり向上や、コストダウンを図ることができる。なお、ここでは、第１の駆動回路１２２１、第２の駆動回路１２２２、第４の駆動回路１２２４、第５の駆動回路１２２５をそれぞれ独立に設けているが、いずれか一、または複数の機能を有するデコーダを用いても良い。
メモリセル１２２０への情報の書き込みは、前述の書き込み動作により行うことができるが、ワード線ＷＬにＶＷＬＨが加えられると、該ワード線ＷＬに接続している全てのトランジスタ１２３０が有する記憶ゲートが導電体化してしまう。このため、書き込み動作時に、書き込み対象のメモリセル１２２０に接続する読み出し信号線ＲＬの電位をハイレベル電位ＶＲＬＨとし、書き込み対象でないメモリセル１２２０に接続されている読み出し信号線ＲＬの電位をローレベル電位ＶＲＬＬとすることで、書き込み対象でないメモリセル１２２０の情報が、誤って書き換えられることを防ぐ。
また、書き込み対象以外のメモリセル１２２０に接続するワード線ＷＬの電位をローレベル電位ＶＷＬＬとしておくことで、書き込み対象以外のメモリセル１２２０に接続する読み出し信号線ＲＬの電位がハイレベル電位ＶＲＬＨとなっても、書き込み対象以外のメモリセル１２２０の情報が書き換えられることを防ぐことができる。
なお、選択されたワード線ＷＬに接続しているメモリセルであれば、１つのメモリセルのみに情報を書き込む以外にも、複数または全数のメモリセルに同時に情報を書き込むことも可能である。
メモリセル１２２０からの情報の読み出しは、前述の読み出し動作により行うことができる。読み出し動作時は、全ての読み出し信号線ＲＬの電位をローレベル電位ＶＲＬＬとすることで、情報を読み出すために選択されたワード線ＷＬに接続している読み出し対象以外のメモリセルの情報が、誤って書き換えられることを防ぐ。また、読み出し対象のメモリセルの情報と他のメモリセルの情報の混同を防ぐため、情報を読み出すために選択されたワード線ＷＬ以外のワード線ＷＬの電位はローレベル電位ＶＷＬＬとしておく。
なお、選択されたワード線ＷＬに接続しているメモリセルであれば、１つのメモリセルの情報の読み出しだけでなく、複数または全数のメモリセルの情報を同時に読み出すことも可能である。
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キャリアとするｐ型トランジスタを用いることもできる。トランジスタをｐ型トランジスタとして構成する場合は、上記動作原理を踏まえて、各配線に供給する電位を決定すればよい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、実施の形態３に示した半導体装置の構成の一例について、図１０を参照して説明する。
〈半導体装置の断面構成および平面構成〉
図１０は、記憶素子として適用することができるトランジスタの一例を示している。図１０（Ａ）は、トランジスタ１８０の平面を示しており、図１０（Ｂ）は、図１０（Ａ）におけるＹ１−Ｙ２で示した部位の断面を示している。図１０（Ｃ）は、図１０（Ｂ）における部位１９１の拡大図である。
トランジスタ１８０は、基板１００上に第１の制御ゲート１０１が設けられている。また、第１の制御ゲート１０１上に第１のゲート絶縁層１０２が設けられ、第１のゲート絶縁層１０２上に電極１０３が設けられ、第１のゲート絶縁層１０２と電極１０３に接して記憶ゲート１０４が設けられている。また、記憶ゲート１０４上に第２のゲート絶縁層１０５が設けられ、第２のゲート絶縁層１０５上に半導体層１０６が設けられている。また、半導体層１０６上にソース電極１０７ａ及びドレイン電極１０７ｂが設けられている。
また、半導体層１０６、ソース電極１０７ａ及びドレイン電極１０７ｂ上に絶縁層１０８が設けられ、絶縁層１０８上に保護絶縁層１０９が設けられている。トランジスタ１８０は、ボトムゲート構造のトランジスタの一つであり、逆スタガ型トランジスタの一つでもある。
なお、図示していないが、第１の制御ゲート１０１はワード線ＷＬに電気的に接続され、ソース電極１０７ａは読み出し信号線ＲＬに電気的に接続され、ドレイン電極１０７ｂはビット線ＢＬに電気的に接続され、電極１０３はデータ線ＤＬに電気的に接続されている。また、第１の制御ゲート１０１は、第１の制御ゲート２１１に相当する。
電極１０３は、記憶ゲート１０４の一部に接して設けられ、記憶ゲート１０４に記憶させる情報を供給する。記憶ゲート１０４は、第１のゲート絶縁層１０２と第２のゲート絶縁層１０５の間に挟まれて設けられている。また、記憶ゲート１０４は、少なくとも半導体層１０６のチャネル形成領域（半導体層１０６中の、ソース電極１０７ａ及びドレイン電極１０７ｂの間に位置する領域）と重なる部分において、第１のゲート絶縁層１０２と第２のゲート絶縁層１０５に接して設けられている。
第１の制御ゲート１０１は、記憶ゲート１０４と半導体層１０６のチャネル形成領域と重なる位置に設けられている。記憶ゲート１０４は、第１の制御ゲート１０１と半導体層１０６の間に挟まれて設けられている。電極１０３は、第１の制御ゲート１０１及び半導体層１０６のチャネル形成領域から離れた位置に設けられている。
図１０（Ｃ）は、第１の制御ゲート１０１の端部から電極１０３の端部までの領域を拡大した図である。記憶ゲート１０４は、第１の制御ゲート１０１の端部を超えて延伸し、電極１０３に接する領域（オフセット領域１１２）を有している。また、ソース電極１０７ａは、第１の制御ゲート１０１の端部を超えて延伸し、記憶ゲート１０４が有するオフセット領域１１２と、電極１０３の端部を覆うように配置される。
ソース電極１０７ａのうち、第１の制御ゲート１０１の端部と、記憶ゲート１０４が有するオフセット領域１１２と、電極１０３の端部を覆う領域は、第２の制御ゲート２１３として機能する。
このような構成とすることで、記憶ゲート１０４に情報を書き込む際に、第１の制御ゲート１０１及びソース電極１０７ａにハイレベル電位を供給して、少なくとも記憶ゲート１０４の半導体層１０６のチャネル形成領域と重なる部位と、電極１０３と接する部位までの記憶ゲート１０４を導電体化することで、記憶ゲート１０４への情報の書き込みを確実に行うことができる。
本実施の形態で示したトランジスタ１８０は、実施の形態２で示したトランジスタ１５０が有する第２の制御ゲート１１０を削減した構成となっている。トランジスタ１８０は、実施の形態２で説明した作製方法と同様の方法で作製することができる。また、トランジスタ１８０にバックゲートを形成してもよいし、トップゲート構造のトランジスタに適用することもできる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１１を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
図１１（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２内には、前述の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
図１１（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、前述の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
図１１（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、前述の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
図１１（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１１（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、前述の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
また、表示パネル７４２はタッチパネルを備えており、図１１（Ｄ）には映像表示されている複数の操作キー７４５を点線で示している。なお、太陽電池セル７４９で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
図１１（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、前述の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
図１１（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、前述の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
以上のように、本実施の形態に示す電子機器には、前述の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
１００ 基板
１０１ 制御ゲート
１０２ ゲート絶縁層
１０３ 電極
１０４ 記憶ゲート
１０５ ゲート絶縁層
１０６ 半導体層
１０８ 絶縁層
１０９ 保護絶縁層
１１０ 制御ゲート
１１１ バックゲート
１１２ オフセット領域
１２０ 下地層
１５０ トランジスタ
１６０ トランジスタ
１７０ トランジスタ
１８０ トランジスタ
１９０ 部位
１９１ 部位
２００ メモリセル
２０１ 第１の配線
２０２ 第２の配線
２０３ 第３の配線
２０４ 第４の配線
２０５ 第５の配線
２１０ トランジスタ
２１１ 第１の制御ゲート
２１２ 記憶ゲート
２１３ 第２の制御ゲート
２２０ メモリセル
２３０ トランジスタ
３００ 容量素子
３０１ 電極
３０２ 酸化物半導体
３０３ 絶縁体
３０４ 電極
３１１ 曲線
３１２ 曲線
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
１２００ メモリセル
１２１０ トランジスタ
１２１１ 第１の制御ゲート
１２１２ 記憶ゲート
１２１３ 第２の制御ゲート
１２２０ メモリセル
１２２１ 第１の駆動回路
１２２２ 第２の駆動回路
１２２３ 第３の駆動回路
１２２４ 第４の駆動回路
１２２５ 第５の駆動回路
１２３０ トランジスタ
１０７ａ ソース電極
１０７ｂ ドレイン電極

Claims (7)

  1. 第１のゲートと、
    第２のゲートと、
    酸化物半導体層と、
    チャネル形成領域を含む半導体層と、
    配線と、
    を有し、
    前記第１のゲートは、前記チャネル形成領域と重なる位置に、前記酸化物半導体層を間に挟んで設けられ、
    前記酸化物半導体層は、前記チャネル形成領域と重なる第１の領域と、前記第１のゲートの端部を超えて延びて設けられた第２の領域と、前記配線に接する第３の領域と、を有し、
    前記第２のゲートは、前記第２の領域と重なる位置に設けられていることを特徴とする半導体装置。
  2. 第１のゲートと、
    第２のゲートと、
    酸化物半導体層と、
    チャネル形成領域を含む半導体層と、
    第１の配線と、
    第２の配線と、
    第３の配線と、
    第４の配線と、
    第５の配線と、
    を有し、
    前記第１のゲートは、前記第１の配線と電気的に接続され、
    前記第２のゲートは、前記第３の配線と電気的に接続され、
    前記半導体層は、前記第４の配線と接する領域と、前記第５の配線と接する領域と、を有し、
    前記第４の配線は、ソースまたはドレインの一方として機能する領域を有し、
    前記第５の配線は、ソースまたはドレインの他方として機能する領域を有し、
    前記第１のゲートは、前記チャネル形成領域と重なる位置に、前記酸化物半導体層を間に挟んで設けられ、
    前記酸化物半導体層は、前記チャネル形成領域と第１の重なる領域と、前記第１のゲートの端部を超えて延びて設けられた第２の領域と、前記第２の配線に接する第３の領域と、を有し、
    前記第２のゲートは、前記第２の領域と重なる位置に設けられていることを特徴とする半導体装置。
  3. 請求項１において、
    前記第２のゲートは、前記第１のゲートの端部と重なる領域と、前記配線の端部と重なる領域と、を有することを特徴とする半導体装置。
  4. 請求項２において、
    前記第２のゲートは、前記第１のゲートの端部と重なる領域と、前記第２の配線の端部と重なる領域と、を有することを特徴とする半導体装置。
  5. 請求項１乃至請求項４のいずれか一項において、
    前記半導体層は、酸化物半導体であることを特徴とする半導体装置。
  6. 第１の導電層と、第２の導電層と、第３の導電層と、第１の半導体層と、第２の半導体層と、を有し、
    前記第１の半導体層は、前記第１の導電層と重なる領域を有し、
    前記第２の半導体層は、酸化物半導体を有し、
    前記第２の半導体層は、前記第１の導電層と前記第１の半導体層との間に挟まれた領域を有し、
    前記第２の半導体層は、前記第３の導電層と接する領域を有し、
    前記第２の半導体層は、前記第１の導電層と重なり、かつ、前記第１の半導体層と重ならない領域を有し、
    前記第２の半導体層は、前記第１の導電層と重なり、かつ、前記第２の導電層と重なる領域を有し、
    前記第２の半導体層は、前記第２の導電層と重なり、かつ、前記第１の導電層と重ならない領域を有し、
    前記第２の半導体層は、前記第２の導電層と重なり、かつ、前記第３の導電層と接する領域を有することを特徴とする半導体装置。
  7. 第１の導電層と、第２の導電層と、第３の導電層と、第１の半導体層と、第２の半導体層と、第１の絶縁層と、第２の絶縁層と、を有し、
    前記第１の半導体層は、前記第１の導電層と重なる領域を有し、
    前記第２の半導体層は、酸化物半導体を有し、
    前記第２の半導体層は、前記第１の絶縁層を介して前記第１の導電層と重なる領域を有し、
    前記第２の半導体層は、前記第２の絶縁層を介して前記第１の半導体層と重なる領域を有し、
    前記第２の半導体層は、前記第２の絶縁層を介して前記第２の導電層と重なる領域を有し、
    前記第２の半導体層は、前記第３の導電層と接する領域を有し、
    前記第２の半導体層は、前記第１の導電層と重なり、かつ、前記第１の半導体層と重ならない領域を有し、
    前記第２の半導体層は、前記第１の導電層と重なり、かつ、前記第２の導電層と重なる領域を有し、
    前記第２の半導体層は、前記第２の導電層と重なり、かつ、前記第１の導電層と重ならない領域を有し、
    前記第２の半導体層は、前記第２の導電層と重なり、かつ、前記第３の導電層と接する領域を有することを特徴とする半導体装置。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011162104A1 (en) 2010-06-25 2011-12-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
US8634230B2 (en) 2011-01-28 2014-01-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
US8987728B2 (en) * 2011-03-25 2015-03-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
CN102760697B (zh) 2011-04-27 2016-08-03 株式会社半导体能源研究所 半导体装置的制造方法
TWI582993B (zh) 2012-11-30 2017-05-11 半導體能源研究所股份有限公司 半導體裝置
JP6410496B2 (ja) * 2013-07-31 2018-10-24 株式会社半導体エネルギー研究所 マルチゲート構造のトランジスタ
US9269822B2 (en) 2013-09-12 2016-02-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR102329498B1 (ko) 2014-09-04 2021-11-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102316220B1 (ko) * 2014-11-14 2021-10-26 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP2023044849A (ja) 2021-09-21 2023-04-03 キオクシア株式会社 半導体装置、及び半導体装置の製造方法

Family Cites Families (109)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0053878B1 (en) 1980-12-08 1985-08-14 Kabushiki Kaisha Toshiba Semiconductor memory device
JPS6393158A (ja) * 1986-10-07 1988-04-23 Toshiba Corp 不揮発性半導体記憶装置
US5280446A (en) * 1990-09-20 1994-01-18 Bright Microelectronics, Inc. Flash eprom memory circuit having source side programming
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2000223590A (ja) * 1999-02-04 2000-08-11 Sony Corp ゲート電荷蓄積形メモリセル
JP3955409B2 (ja) * 1999-03-17 2007-08-08 株式会社ルネサステクノロジ 半導体記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP4216483B2 (ja) 2001-02-15 2009-01-28 株式会社東芝 半導体メモリ装置
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4776801B2 (ja) 2001-04-24 2011-09-21 株式会社半導体エネルギー研究所 メモリ回路
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP3833174B2 (ja) * 2001-06-22 2006-10-11 松下電器産業株式会社 半導体装置及びその駆動方法
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
US6954377B2 (en) * 2002-03-19 2005-10-11 O2Ic, Inc. Non-volatile differential dynamic random access memory
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP5046464B2 (ja) 2002-12-18 2012-10-10 株式会社半導体エネルギー研究所 半導体記憶素子の作製方法
KR100479810B1 (ko) 2002-12-30 2005-03-31 주식회사 하이닉스반도체 불휘발성 메모리 장치
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US20050095786A1 (en) 2003-11-03 2005-05-05 Ting-Chang Chang Non-volatile memory and method of manufacturing floating gate
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
KR100998527B1 (ko) 2004-11-10 2010-12-07 고쿠리츠다이가쿠호진 토쿄고교 다이가꾸 비정질 산화물 및 전계 효과 트랜지스터
RU2358354C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Светоизлучающее устройство
EP1815530B1 (en) 2004-11-10 2021-02-17 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI481024B (zh) 2005-01-28 2015-04-11 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577231B (zh) 2005-11-15 2013-01-02 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US7667260B2 (en) * 2006-08-09 2010-02-23 Micron Technology, Inc. Nanoscale floating gate and methods of formation
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5430846B2 (ja) * 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
CN101494222B (zh) * 2008-01-23 2010-08-25 苏州东微半导体有限公司 半导体存储器器件、半导体存储器阵列及写入方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101435501B1 (ko) * 2008-10-03 2014-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) * 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法

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