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JP5779068B2 - 半導体装置の製造方法 - Google Patents
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Description

本発明は、半導体装置の製造技術に関し、特に、スプリットゲート構造の不揮発性メモリセルを有する半導体装置の製造に適用して有効な技術に関するものである。
例えば特開平０６−１５１７８３号公報（特許文献１）には、メモリセルアレイ領域と周辺回路領域との境界部にライン状のダミーパターンが形成された半導体装置が開示されており、メモリセルのゲートは多結晶Ｓｉからなる二層構造、ダミーパターンは多結晶Ｓｉからなる単層構造であり、半導体基板の主面からのダミーパターンの高さが、メモリセルのゲートの高さよりも低い構造が記載されている。
特開平０６−１５１７８３号公報
電気的に書き換え可能な不揮発性メモリとしては、多結晶シリコンをフローティング電極としたＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）が主に使用されている。しかし、この構造のＥＥＰＲＯＭでは、フローティングゲート電極を取り囲む酸化膜のどこか一部にでも欠陥があると、電荷蓄積層が導体であるため、異常リークにより蓄積ノードに貯えられた電荷がすべて抜けてしまう場合がある。特に今後、微細化が進み集積度が向上すると、この問題がより顕著になってくると考えられる。
そこで、近年は、窒化膜などのトラップ準位を有する絶縁膜を電荷蓄積層とするＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型不揮発性メモリセルが注目されている。この場合、データ記憶に寄与する電荷は、絶縁体である窒化膜の離散トラップに蓄積されるため、蓄積ノードを取り巻く酸化膜のどこか一部に欠陥が生じて異常リークがおきても、電荷蓄積層の電荷が全て抜けてしまうことがないため、データ保持の信頼度を向上させることが可能である。
ＭＯＮＯＳ型不揮発性メモリセルとしては、単一トランジスタ構造のメモリセルが提案されている。この構造のメモリセルの場合は、ＥＥＰＲＯＭのメモリセルと比べてディスターブの影響を受け易いので、さらに、選択ゲート電極を設けた２トランジスタ構成のスプリットゲート構造のメモリセルが提案されている。
スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルには、選択ゲート電極の側面に絶縁膜を介して、サイドウォール状のメモリゲート電極が自己整合により設けられたメモリセルがある。この場合、フォトリソグラフィの位置合わせマージンが不要であること、自己整合で形成するメモリゲート電極のゲート長をフォトリソグラフィの最小解像寸法以下にできることから、フォトレジストパターンを用いてメモリゲート電極を形成するメモリセルに比べて、より微細なメモリセルを実現することができる。
しかしながら、本願発明者らの検討によれば、ＭＯＮＯＳ型不揮発性メモリセルを有する半導体装置の製造方法において、以下のことが明らかとなった。
ＭＯＮＯＳ型不揮発性メモリセルが形成される基板上には、周辺回路を構成する電界効果トランジスタが形成される。通常、ＭＯＮＯＳ型不揮発性メモリセルが形成された後に、フォトリソグラフィおよびドライエッチングを用いた加工技術によって周辺回路を構成する電界効果トランジスタのゲート電極が形成される。しかし、このゲート電極が形成される工程において、既に周辺回路領域以外の領域に形成されているＭＯＮＯＳ型不揮発性メモリセルなどの素子に対して不要な加工などが施される恐れがある。
本発明の目的は、スプリットゲート構造の不揮発性メモリセルを有する半導体装置の製造歩留まりを向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
この実施の形態は、複数のメモリセルが形成されたメモリマットを備えるメモリセル領域と、周辺回路領域と、スクライブ領域とを有する半導体装置の製造方法であって、メモリセル領域の半導体基板の主面に第１ゲート絶縁膜を形成する工程と、メモリセル領域の第１ゲート絶縁膜上に第１導電膜および絶縁膜を順次形成する工程と、絶縁膜および第１導電膜を順次加工することによって、メモリセル領域に、第１導電膜からなる選択ゲート電極および絶縁膜の積層膜から構成される複数の第１パターンを第１方向に沿って形成する工程と、その後、第１方向と直交する第２方向で、メモリマットの最も外側に位置する第１パターンの上部を構成する絶縁膜を除去して、メモリマットの第２方向の最も外側に、選択ゲート電極から構成される第２パターンを形成する工程と、その後、半導体基板の主面上に、メモリセル領域の第１パターンおよび第２パターンを覆う第２ゲート絶縁膜を形成する工程と、第２ゲート絶縁膜上に第２導電膜を形成する工程と、第２導電膜に対して異方性エッチングを施すことにより、第１パターンの両側面および第２パターンの両側面に第２導電膜を残存させる工程と、第２導電膜の一部を除去して第１パターンの一方の側面および第２パターンの一方の側面に、第２導電膜からなるメモリゲート電極を形成する工程と、を含むものである。
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
スプリットゲート構造の不揮発性メモリセルを有する半導体装置の製造歩留まりを向上させることができる。
本発明の実施の形態による不揮発性メモリセルを有する半導体装置の製造工程を示す要部断面図である。 図１に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図１と同じ箇所の要部断面図である。 図２に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図１と同じ箇所の要部断面図である。 図３に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図１と同じ箇所の要部断面図である。 図４に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図１と同じ箇所の要部断面図である。 図５に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図１と同じ箇所の要部断面図である。 図６に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図１と同じ箇所の要部断面図である。 図７に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図１と同じ箇所の要部断面図である。 図８に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図１と同じ箇所の要部断面図である。 図９に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図１と同じ箇所の要部断面図である。 図１０に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図１と同じ箇所の要部断面図である。 図１１に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図１と同じ箇所の要部断面図である。 図１２に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図１と同じ箇所の要部断面図である。 図１３に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図１と同じ箇所の要部断面図である。 図１４に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図１と同じ箇所の要部断面図である。 本発明の実施の形態による半導体装置の概略平面図であり、周辺回路領域のゲート電極、スクライブ領域のマークパターン、およびメモリセル領域の選択ゲート電極を形成した後に、これらを上面視したときの概略平面図である。 本願発明が適用される前の半導体装置の概略平面図であり、周辺回路領域のゲート電極、スクライブ領域のマークパターン、およびメモリセル領域の選択ゲート電極を形成した後に、これらを上面視したときの概略平面図である。 図１５に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図１と同じ箇所の要部断面図である。 図１８に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図１と同じ箇所の要部断面図である。 図１９に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図１と同じ箇所の要部断面図である。 図２０に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図１と同じ箇所の要部断面図である。 図２１に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図１と同じ箇所の要部断面図である。 図２２に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図１と同じ箇所の要部断面図である。 図２３に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図１と同じ箇所の要部断面図である。 図２４に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図１と同じ箇所の要部断面図である。 図２５に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図１と同じ箇所の要部断面図である。 図２６に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図１と同じ箇所の要部断面図である。 本願発明が適用される前の不揮発性メモリセルを有する半導体装置の製造工程を示す要部断面図である。 図２８に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図２８と同じ箇所の要部断面図である。 図２９に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図２８と同じ箇所の要部断面図である。 図３０に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図２８と同じ箇所の要部断面図である。 図３１に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図２８と同じ箇所の要部断面図である。 選択ゲート電極およびメモリゲート電極の形状を説明するメモリセルの要部断面図である。（ａ）は選択ゲート電極の側面のみに形成されたメモリゲート電極の形状を説明する要部断面図であり、（ｂ）は選択ゲート電極、酸化シリコン膜、および窒化シリコン膜の積層膜から構成されるパターンの側面に形成されたメモリゲート電極の形状を説明する要部断面図である。 容量素子領域の要部平面図である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態で記載するＭＯＮＯＳ型メモリセルについても、上記ＭＩＳの下位概念に含まれることは勿論である。また、以下の実施の形態において、窒化シリコン、窒化ケイ素、またはシリコンナイトライドというときは、Ｓｉ３Ｎ４は勿論であるが、それのみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
また、以下の実施の形態で説明する複数のメモリセルが形成されたメモリマットにおいて、ゲート長方向に沿った方向の最も外側に位置するメモリセルは、メモリセルとしては機能しないダミーメモリセル（以下、ダミーセルと記載する場合もある）であり、このダミーメモリセルが形成された領域をダミーセル領域、それ以外の領域を本体セル領域と記載する。
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
まず、本願発明者らによって明らかとなったスプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルの製造過程における技術的課題について、図２８〜図３４を用いて以下に説明する。
図２８〜図３２は、本願発明が適用される前の半導体装置の製造工程中の要部断面図、図３３（ａ）および（ｂ）は選択ゲート電極およびメモリゲート電極の形状を説明するメモリセルの要部断面図、図３４は容量素子の要部平面図である。図２８〜図３２には、半導体装置の製造工程中における周辺回路領域（ｎＭＩＳ領域およびｐＭＩＳ領域）、スクライブ領域（周辺回路用マーク領域およびメモリ用マーク領域）、メモリセル領域（本体セル領域およびダミーセル領域）、および容量素子領域の要部断面図を記載している。容量素子領域には、上部電極と下部電極とが容量絶縁膜を介して積層された構造の容量素子を形成しており、図３４に示すＡ−Ａ’線に沿った容量素子の端部の要部断面図およびＡ−Ａ’線と直交するＢ−Ｂ’線に沿った容量素子の端部の要部断面図を図２８〜図３２に記載している。
図２８に示すように、メモリセル領域には、本体セル領域およびダミーセル領域ともに、選択用ｎチャネル型ＭＩＳＦＥＴの選択ゲート電極ＣＧが形成されており、この選択ゲート電極ＣＧの上部には酸化シリコン膜２４および窒化シリコン膜２５が積層されている。さらに、この選択ゲート電極ＣＧ、酸化シリコン膜２４、および窒化シリコン膜２５の積層膜から構成されるパターンの側面には絶縁膜（絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬ）を介してメモリ用ｎチャネル型ＭＩＳＦＥＴのメモリゲート電極が自己整合により形成されている。選択ゲート電極ＣＧは第１導電膜により構成されており、メモリゲート電極ＭＧは上記第１導電膜とは異なる第２導電膜により構成されている。
選択ゲート電極ＣＧの上部に酸化シリコン膜２４および窒化シリコン膜２５を積層するのは、メモリゲート電極ＭＧの側面を半導体基板１の主面に対してほぼ垂直とするためである。
選択ゲート電極ＣＧの上部に酸化シリコン膜２４および窒化シリコン膜２５が積層されていない場合は、図３３（ａ）に示すように、半導体基板１の主面から選択ゲート電極ＣＧの上面までの高さが相対的に低いことから、自己整合法により形成されたメモリゲート電極ＭＧの形状が半導体基板１の主面に近づくに従い広がった形状となる。この場合、このメモリゲート電極ＭＧをマスクとして半導体基板１にイオン注入法による不純物を導入すると、不純物がメモリゲート電極ＭＧの端部下の半導体基板１にも導入される。これにより、メモリセルの動作特性が変動するという不具合が生ずる。
これに対して、選択ゲート電極ＣＧの上部に酸化シリコン膜２４および窒化シリコン膜２５が積層された場合は、図３３（ｂ）に示すように、半導体基板１の主面から窒化シリコン膜２５の上面までの高さが相対的に高いことから、自己整合法により形成されたメモリゲート電極ＭＧの側面は半導体基板１の主面に対してほぼ垂直となる。この場合、このメモリゲート電極ＭＧをマスクとして不純物をイオン注入しても、不純物がメモリゲート電極ＭＧの端部下の半導体基板１に導入されにくくなるので、メモリセルの動作特性が変動するという不具合は生じない。
また、図２８に示すように、スクライブ領域の周辺回路用マーク領域およびメモリ用マーク領域には、後の工程において周辺回路用マークパターンＭＰ１に加工される第１導電膜（導電膜１０）およびメモリ用マークパターンＭＰ３がそれぞれ形成されている。メモリ用マークパターンＭＰ３は第１導電膜（導電膜１０）、酸化シリコン膜２４、および窒化シリコン膜２５の積層膜から構成されている。また、容量素子領域には、容量素子が形成されている。容量素子は第１導電膜により構成された下部電極１０Ｅと、第２導電膜により構成された上部電極１１Ｅとが容量絶縁膜（絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬ）を介して積層された構造を有している。
この状態で、周辺回路領域に形成された第１導電膜（ｎ型の導電膜１０ｎａおよびｐ型の導電膜１０ｐ）をフォトリソグラフィおよびドライエッチングにより加工して、周辺回路領域に１００ｎｍ程度のゲート長を有するｎチャネル型ＭＩＳＦＥＴのゲート電極およびｐチャネル型ＭＩＳＦＥＴのゲート電極を形成する。ゲート長が１００ｎｍ程度の細いゲート電極を形成することから、高い解像力が得られる多層レジスト法を用いる。ここでは、多層レジスト法に下層レジスト膜１２、レジスト中間層１３、および上層レジスト膜１４からなる３層レジスト膜を用いる。下層レジスト膜１２および上層レジスト膜１４は有機系樹脂からなる。また、レジスト中間層１３は有機系材料からなり、例えばＳＯＧ（Spin On Glass）膜である。
下層レジスト膜１２は段差緩和用のレジストであるが、メモリセル領域では、メモリマットのゲート長に沿った方向の最も外側に位置するダミーメモリセルの部分で下層レジスト膜１２が急峻な段差を形成する。これは、選択ゲート電極ＣＧの上部に酸化シリコン膜２４および窒化シリコン膜２５が積層されており、半導体基板１の主面から窒化シリコン膜２５の上面までの高さが相対的に高く、かつ選択ゲート電極ＣＧ、酸化シリコン膜２４、および窒化シリコン膜２５の積層膜から構成されるパターンの側面およびメモリゲート電極ＭＧの側面が半導体基板１の主面に対してほぼ垂直に形成されていることに起因する。
同様に、スクライブ領域でも、メモリ用マークパターンＭＰ３の端部で下層レジスト膜１２が急峻な段差を形成する。これは、メモリ用マークパターンＭＰ３が第１導電膜（導電膜１０）、酸化シリコン膜２４、および窒化シリコン膜２５の積層膜から構成され、半導体基板１の主面から窒化シリコン膜２５の上面までの高さが相対的に高く、かつメモリ用マークパターンＭＰ３の側面が半導体基板１の主面に対してほぼ垂直に形成されていることに起因する。
このような下層レジスト膜１２が急峻な段差を有すると、この急峻な段差上に形成されるレジスト中間層１３の被覆性が悪くなり、その結果、急峻な段差上に形成されたレジスト中間層１３の厚さが、平坦な面上に形成されたレジスト中間層１３の厚さの半分以下となる場合がある。
なお、容量素子領域においても、容量素子の端部に下層レジスト膜１２の段差は形成されるが、その段差はなだらかな形状とすることができる。図３４に容量素子の要部平面図を示す。容量素子を構成する下部電極１０Ｅと上部電極１１Ｅとは互いに異なる矩形形状をしており、下部電極１０Ｅと上部電極１１Ｅとが平面的に重なる重複領域と、下部電極１０Ｅと上部電極１１Ｅとが平面的に重ならない非重複領域とを有している。すなわち、図中のＡ−Ａ’線方向においては、上部電極１１Ｅの長さは下部電極１０Ｅの長さよりも長く、図中のＡ−Ａ’線方向と直交するＢ−Ｂ’線方向においては、下部電極１０Ｅの長さが上部電極１１Ｅの長さよりも短くなっている。従って、容量素子の端部には階段状の段差が形成されていることから、前述したように、容量素子の端部では下層レジスト膜１２をなだらかな段差とすることができる。
さらに、レジスト中間層１３上には、フォトリソグラフィにより上層レジスト膜１４のパターンが形成される。この上層レジスト膜１４のパターンをマスクとしてレジスト中間層１３をエッチングして、レジスト中間層１３のパターンを形成する。
次に、図２９に示すように、下層レジスト膜１２をエッチングして、下層レジスト膜１２のパターンを形成する。
ここで、図３０に示すように、下層レジスト膜１２を加工している際に、上層レジスト膜１４は消失する。上層レジスト膜１４が消失するとレジスト中間層１３が露出するため、レジスト中間層１３もエッチングされて若干薄くなる。
次に、図３１に示すように、レジスト中間層１３をマスクとして、周辺回路領域およびスクライブ領域の周辺回路用マーク領域の第１導電膜（導電膜１０、ｎ型の導電膜１０ｎａ、およびｐ型の導電膜１０ｐ）をエッチングする。このエッチングではレジスト中間層１３もエッチングされて薄くなる。平坦な面上に形成されたレジスト中間層１３は消失しないが、前述した急峻な段差を有する下層レジスト膜１２上に形成されたレジスト中間層１３は、第１導電膜（導電膜１０、ｎ型の導電膜１０ｎａ、およびｐ型の導電膜１０ｐ）をエッチングする途中で消失することがある。
レジスト中間層１３が消失すると、図３２に示すように、レジスト中間層１３が消失した箇所から下層レジスト膜１２がエッチングされ、さらに、下層レジスト膜１２から露出したその下層の膜がエッチングされてしまう。これにより、メモリセル領域では、メモリマットのゲート長に沿った方向の最も外側に位置するダミーメモリセルを構成する窒化シリコン膜２５、酸化シリコン膜２４、および選択ゲート電極ＣＧがエッチングされて、ダミーメモリセルの形状不良および異物発生による製造歩留まりの低下が生じる。また、スクライブ領域では、メモリ用マスクパターンＭＰ３を構成する窒化シリコン膜２５、酸化シリコン膜２４、および第１導電膜（導電膜１０）がエッチングされて、メモリ用マークパターンＭＰ３の形状不良が生じ、以降の工程においてマスクパターンの合わせができなくなる。
メモリセル領域のメモリマットの周辺にダミーパターンを配置することにより、下層レジスト膜１２をなだらかな段差とすることもできるが、高耐圧を使用するメモリセルでは誤動作を防止するため、ダミーパターンを配置しないことが好ましい。また、スクライブ領域のメモリ用マークパターンＭＰ３の周辺にダミーパターンを配置することにより、下層レジスト膜１２をなだらかな段差とすることもできるが、露光装置の誤認識を防止するため、ダミーパターンを配置しないことが好ましい。
（実施の形態）
本発明の実施の形態による不揮発性メモリセルを有する半導体装置の製造方法の一例を図１〜図２７を用いて工程順に説明する。図１〜図１５および図１８〜図２７は本実施の形態による半導体装置の製造工程中における周辺回路領域（ｎＭＩＳ領域およびｐＭＩＳ領域）、スクライブ領域（周辺回路用マーク領域（第２領域）およびメモリ用マーク領域（第１領域））、メモリセル領域（本体セル領域およびダミーセル領域）、および容量素子領域の要部断面図である。周辺回路領域にはｎＭＩＳおよびｐＭＩＳのゲート長方向の断面図を示し、メモリセル領域には選択用ｎＭＩＳおよびメモリ用ｎＭＩＳから構成される不揮発性メモリセルのゲート長方向の断面図を示している。図１６は本実施の形態による半導体装置の概略平面図であり、周辺回路領域のゲート電極、スクライブ領域のマークパターン、およびメモリセル領域の選択ゲート電極を形成した後に、これらを平面視したとき概略平面図、図１７は本願発明が適用される前の半導体装置の概略平面図であり、周辺回路領域のゲート電極、スクライブ領域のマークパターン、およびメモリセル領域の選択ゲート電極を形成した後に、これらを平面視したときの概略平面図である。
メモリセル領域には複数の不揮発性メモリセルがアレイ状に形成されている。周辺回路領域に形成されるＭＩＳＦＥＴは、ＣＰＵ等のプロセッサ、論理回路、入出力回路、デコーダ、昇圧回路、およびセンスアンプ等のメモリの周辺回路などを構成する。ここでは、低圧系ｎＭＩＳおよび低圧系ｐＭＩＳを例示するが、高圧系ｎＭＩＳおよび高圧系ｐＭＩＳなども同様に形成することができる。また、容量素子領域には、前述の図２８に示すＡ−Ａ’線に沿った容量素子の端部の要部断面図および前述の図２８に示すＡ−Ａ’線と直交するＢ−Ｂ’線に沿った容量素子の端部の要部断面図を示している。
まず、図１に示すように、半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１の主面に、例えば溝型の素子分離部ＳＴＩおよびこれに取り囲まれるように配置された活性領域ＡＣＴ等を形成する。すなわち半導体基板１の所定箇所に分離溝を形成した後、半導体基板１の主面上に、例えば酸化シリコン等の絶縁膜を堆積し、さらにその絶縁膜が分離溝内のみに残されるように、絶縁膜をＣＭＰ（Chemical Mechanical Polishing）法等によって研磨することで、分離溝内に絶縁膜を埋め込む。このようにして素子分離部ＳＴＩを形成する。
次に、図２に示すように、周辺回路領域の半導体基板１にｎ型不純物を選択的にイオン注入することにより、埋め込みｎウェルＮＩＳＯを形成する。続いてメモリセル領域、および周辺回路領域のｎＭＩＳ領域の半導体基板１にｐ型不純物を選択的にイオン注入することによりｐウェルＰＷを形成し、周辺回路領域のｐＭＩＳ領域の半導体基板１にｎ型不純物を選択的にイオン注入することによりｎウェルＮＷを形成する。
次に、メモリセル領域の半導体基板１にｐ型不純物、例えばボロンを選択的にイオン注入する。これによりメモリセル領域の半導体基板１に、選択用ｎＭＩＳのチャネル形成用のｐ型の半導体領域５を形成する。同様に、周辺回路領域のｎＭＩＳ領域およびｐＭＩＳ領域のそれぞれの半導体基板１に所定の不純物をイオン注入する。これにより、周辺回路領域のｎＭＩＳ領域およびｐＭＩＳ領域のそれぞれの半導体基板１にチャネル形成用の半導体領域Ｄｃを形成する。
次に、半導体基板１に対して酸化処理を施すことにより、半導体基板１の主面に、例えば酸化シリコンからなる厚さ１〜５ｎｍ程度のゲート絶縁膜（第１ゲート絶縁膜）４を形成する。ゲート絶縁膜４は、酸化シリコンに限らず、酸化ハフニウム（ＨｆＳｉＯＮ）などの高誘電率膜で形成してもよい。
次に、図３に示すように、ゲート絶縁膜４上に第１導電膜、例えば非晶質シリコンからなる導電膜１０をＣＶＤ（Chemical Vapor Deposition）法により堆積する。導電膜１０の厚さは、例えば１００ｎｍ程度である。その後、メモリセル領域および容量素子領域の導電膜１０にｎ型不純物をイオン注入法等によって導入することにより、第１導電膜からなるｎ型の導電膜１０ｎを形成する。続いて、導電膜１０およびｎ型の導電膜１０ｎ上に酸化シリコン膜２４および窒化シリコン膜２５を順次形成する。酸化シリコン膜２４の厚さは、例えば１０ｎｍ程度、窒化シリコン膜２５の厚さは、例えば７０ｎｍ程度である。
次に、図４に示すように、メモリセル領域および容量素子領域の窒化シリコン膜２５、酸化シリコン膜２４、およびｎ型の導電膜１０ｎ、ならびにスクライブ領域の窒化シリコン膜２５、酸化シリコン膜２４、および導電膜１０をフォトリソグラフィおよびドライエッチングを用いて順次パターニングする。
これにより、メモリセル領域に、ｎ型の導電膜１０ｎからなる選択用ｎＭＩＳの選択ゲート電極ＣＧ、酸化シリコン膜２４、および窒化シリコン膜２５の積層膜から構成される複数のパターン（第１パターン）を第１方向（ゲート幅方向に沿った方向）に沿って形成する。選択ゲート電極ＣＧの第１方向と直交する第２方向（ゲート長方向に沿った方向）の長さ（ゲート長）は、例えば８０ｎｍ程度であり、隣り合う選択ゲート電極ＣＧの間隔は、例えば１６０ｎｍ程度である。
さらに、スクライブ領域のメモリ用マーク領域（第１領域）に、導電膜１０、酸化シリコン膜２４、および窒化シリコン膜２５の積層膜から構成されるパターン（第３パターン）を形成する。さらに、容量素子領域に、ｎ型の導電膜１０ｎからなる下部電極１０Ｅを形成する。
次に、図５に示すように、フォトレジストパターンＲＰ１によりメモリセル領域の本体セル領域を覆い、ドライエッチングを用いて周辺回路領域、メモリセル領域のダミーセル領域、スクライブ領域、および容量素子領域にある窒化シリコン膜２５および酸化シリコン膜２４を除去する。このとき、メモリマットの第２方向の最も外側に位置するダミーセル領域では、選択ゲート電極ＣＧの上部にある窒化シリコン膜２５および酸化シリコン膜２４が除去されて、選択ゲート電極ＣＧから構成されるパターン（第２パターン）が形成される。
さらに、スクライブ領域のメモリ用マーク領域に、導電膜１０から構成されるメモリ用マークパターンＭＰ２（第４パターン）を形成する。このメモリ用マークパターンＭＰ２は、メモリセル領域の半導体基板１へ不純物をイオン注入する際にマスクとなるフォトレジストパターンを形成するフォトリソグラフィ工程において用いられる合わせマークである。
なお、本実施の形態では、スクライブ領域に形成されたメモリ用マークパターンＭＰ２は、ゲート絶縁膜４を介して半導体基板１の主面上に形成されているが、素子分離部ＳＴＩ上に形成してもよい。
次に、図６に示すように、上記フォトレジストパターンＲＰ１を除去した後、選択ゲート電極ＣＧおよびフォトレジストパターンＲＰ２をマスクとして、メモリセル領域の半導体基板１の主面にｎ型不純物、例えばヒ素またはリンをイオン注入することにより、メモリ用ｎＭＩＳのチャネル形成用のｎ型の半導体領域８を形成する。上記フォトレジストパターンＲＰ２を形成する際の合わせマークとして、スクライブ領域に形成されたメモリ用マークパターンＭＰ２が用いられる。
次に、図７に示すように、上記フォトレジストパターンＲＰ２を除去した後、半導体基板１の主面上に、絶縁膜（第２ゲート絶縁膜）として例えば酸化シリコンからなる絶縁膜６ｂ、トラップ準位を有する絶縁膜として例えば窒化シリコンからなる電荷蓄積層ＣＳＬ、および絶縁膜として例えば酸化シリコンからなる絶縁膜６ｔを順次形成する。絶縁膜６ｂは、例えば熱酸化法またはＩＳＳＧ（In-Situ Steam Generation）酸化法により形成され、電荷蓄積層ＣＳＬは、例えばＣＶＤ法により形成され、絶縁膜６ｔは、例えばＣＶＤ法またはＩＳＳＧ酸化法により形成される。絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの合計の厚さは、例えば２０ｎｍ程度を例示することができる。また、絶縁膜６ｂ，６ｔは窒素を含んだ酸化シリコンで形成してもよく、電荷蓄積層ＣＳＬは、例えば酸化アルミニウム（アルミナ）、酸化ハフニウム、または酸化タンタルなど、窒化シリコンよりも高い誘電率を有する高誘電率膜を使用してもよい。
次に、図８に示すように、半導体基板１の主面上に低抵抗多結晶シリコンからなる第２導電膜（図示は省略）を堆積する。この第２導電膜はＣＶＤ法により形成され、その厚さは、例えば５０ｎｍ程度である。
次に、フォトリソグラフィおよび異方性のドライエッチングを用いて、この第２導電膜を加工する。これにより、メモリセル領域の本体セル領域では、選択ゲート電極ＣＧ、酸化シリコン膜２４、および窒化シリコン膜２５の積層膜から構成されるパターンの両側面に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール１１を形成する。このとき、メモリマットの第２方向の最も外側に位置するダミーセル領域の選択ゲート電極ＣＧから構成されるパターンの両側面にも絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール１１が形成される。
同時に、容量素子領域では、第２導電膜をフォトレジストパターンＲＰ３で覆うことにより、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介して上部電極１１Ｅを形成する。
次に、図９に示すように、上記フォトレジストパターンＲＰ３を除去した後、フォトレジストパターンＲＰ４をマスクとして、ドライエッチングを用いて、そこから露出するサイドウォール１１を除去する。これにより、メモリセル領域の本体セル領域では、選択ゲート電極ＣＧ、酸化シリコン膜２４、および窒化シリコン膜２５の積層膜から構成されるパターンの片側面、ならびにメモリマットの第２方向の最も外側に位置するダミーセル領域の選択ゲート電極ＣＧから構成されるパターンの片側面にメモリ用ｎＭＩＳのメモリゲート電極ＭＧを形成する。メモリゲート電極ＭＧのゲート長は、例えば６５ｎｍ程度である。
次に、図１０に示すように、上記フォトレジストパターンＲＰ４を除去した後、メモリセル領域では、選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間および半導体基板１とメモリゲート電極ＭＧとの間、容量素子領域では、下部電極１０Ｅと上部電極１１Ｅとの間のそれぞれの絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを残して、その他の領域の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを選択的にエッチングする。
容量素子領域では、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを容量絶縁膜（誘電体膜）として、選択ゲート電極ＣＧと同一層の第１導電膜からなる下部電極１０Ｅと、メモリゲート電極ＭＧと同一層の第２導電膜からなる上部電極１１Ｅとから構成される容量素子が形成される。容量素子は、例えば入力電圧よりも高い電圧を出力する電源回路に使用されるチャージポンプ回路を構成する。チャージポンプ回路は、複数の容量素子の接続状態をスイッチなどを用いて切り替えることによって電圧を上昇させることができる。
なお、本実施の形態では、容量素子は、容量値の増加を図るためにゲート絶縁膜４を介して半導体基板１の主面上に形成されているが、素子分離部ＳＴＩ上に形成してもよい。容量素子を素子分離部ＳＴＩ上に形成すると、半導体基板１と下部電極１０Ｅとからなる寄生容量は無視できる程小さいことから、安定して上記の動作を行うことができる。さらに、後の工程で形成される上部電極１１Ｅに達するコンタクトホールの位置および下部電極１０Ｅに達するコンタクトホールの位置が、フォトレジストパターンのずれ等によりずれたとしても、素子分離部ＳＴＩ上にずれるので、コンタクトホールを介して配線と半導体基板１とが短絡することもない。
次に、図１１に示すように、周辺回路領域のｎＭＩＳ領域の導電膜１０にｎ型不純物をイオン注入法等によって導入することにより、第１導電膜からなるｎ型の導電膜１０ｎａを形成する。また、周辺回路領域のｐＭＩＳ領域の導電膜１０にｐ型不純物をイオン注入法等によって導入することにより、第１導電膜からなるｐ型の導電膜１０ｐを形成する。
次に、図１２に示すように、半導体基板１の主面上に下層レジスト膜１２、レジスト中間層１３、および上層レジスト膜１４からなる３層レジスト膜を形成する。下層レジスト膜１２は段差緩和用のレジストであり、例えば芳香族系樹脂からなる。また、レジスト中間層１３はケイ素を含有する有機系材料または無機系材料からなり、例えばＳＯＧ法により形成される有機系ケイ素含有材料（ＳＯＧ膜）またはプラズマＣＶＤ法により形成される無機系ケイ素含有材料（酸化シリコン膜、窒化シリコン膜、または酸窒化シリコン膜等）が用いられる。また、上層レジスト膜１４は感光用のレジストであり、例えばケイ素を含有する樹脂からなる。このような３層レジスト膜を用いることにより、３層レジスト膜内、あるいはｎ型の導電膜１０ｎａ、ｐ型の導電膜１０ｐ、または導電膜１０の表面からの光または電子線の反射および散乱を減少させて、解像力を向上させることができる。
ところで、本願発明者らが本願発明に先駆けて検討したメモリセル領域に形成される全てのメモリセルでは、ｎ型の導電膜１０ｎからなる選択ゲート電極ＣＧの上部に酸化シリコン膜２４および窒化シリコン膜２５が積層されていた（前述の図２８〜図３２参照）。そのため、メモリマットの第２方向の最も外側のダミーセル領域にも、選択ゲート電極ＣＧ、酸化シリコン膜２４、および窒化シリコン膜２５の積層膜から構成されるパターンが配置されていた。しかし、本実施の形態では、メモリマットの第２方向の最も外側のダミーセル領域には、ｎ型の導電膜１０ｎからなる選択ゲート電極ＣＧを配置するが、その上部には酸化シリコン膜２４および窒化シリコン膜２５は形成されていない。すなわち、メモリマットの第２方向の最も外側のダミーセル領域には、半導体基板１の主面からの高さが、上記従来の積層膜から構成されるパターンの約半分となる選択ゲート電極ＣＧのみからなるパターンが配置されている。
従って、本実施の形態では、メモリマットの第２方向の最も外側に位置する選択ゲート電極ＣＧから構成されるパターンを覆う下層レジスト膜１２の段差は、従来のメモリマットの第２方向の最も外側に位置する選択ゲート電極ＣＧ、酸化シリコン膜２４、および窒化シリコン膜２５の積層膜から構成されるパターンを覆う下層レジスト膜１２の段差よりもなだらかとなる。これにより、下層レジスト膜１２上に形成されるレジスト中間層１３の厚さの均一性が向上し、メモリセル領域のメモリマットの端部において、所望する厚さを有するレジスト中間層１３を形成することができる。
また、本願発明者らが本願発明に先駆けて検討したスクライブ領域に形成される従来のメモリ用マークパターンＭＰ３は、導電膜１０、酸化シリコン膜２４、および窒化シリコン膜２５の積層膜から構成されていた（前述の図２８〜図３２参照）。しかし、本実施の形態では、メモリ用マークパターンＭＰ２は導電膜１０のみから構成されており、メモリ用マークパターンＭＰ２の半導体基板１の主面からの高さは、上記従来のメモリ用マークパターンＭＰ３の半導体基板１の主面からの高さの約半分となる。
従って、本実施の形態では、メモリ用マークパターンＭＰ２の端部における下層レジスト膜１２の段差は、従来のメモリ用マークパターンＭＰ３の端部における下層レジスト膜１２の段差よりもなだらかとなる。これにより、下層レジスト膜１２上に形成されるレジスト中間層１３の厚さの均一性が向上し、メモリ用マークパターンＭＰ２の端部において、所望する厚さを有するレジスト中間層１３を形成することができる。
次に、図１３に示すように、フォトリソグラフィにより上層レジスト膜１４のパターンを形成した後、上層レジスト膜１４のパターンをマスクとしてレジスト中間層１３をエッチングして、レジスト中間層１３のパターンを形成する。
次に、図１４に示すように、上層レジスト膜１４およびレジスト中間層１３のパターンをマスクとして下層レジスト膜１２をエッチングして、下層レジスト膜１２のパターンを形成する。この際、上層レジスト膜１４も消失して、下層レジスト膜１２およびレジスト中間層１３からなるフォトレジストパターンＲＰ５が形成される。
次に、図１５に示すように、フォトレジストパターンＲＰ５をマスクとして周辺回路領域のｎ型の導電膜１０ｎａおよびｐ型の導電膜１０ｐをドライエッチングすることにより、ｎ型の導電膜１０ｎａからなる低圧系ｎＭＩＳのゲート電極ＧＬｎおよびｐ型の導電膜１０ｐからなる低圧系ｐＭＩＳのゲート電極ＧＬｐを形成する。活性領域における低圧系ｎＭＩＳのゲート電極ＧＬｎおよび低圧系ｐＭＩＳのゲート電極ＧＬｐのゲート長は、例えば１００ｎｍ程度である。さらに、スクライブ領域の周辺回路用マーク領域（第２領域）に、導電膜１０から構成される周辺回路用マークパターンＭＰ１（第５パターン）を形成する。この周辺回路用マークパターンＭＰ１は、周辺回路領域の半導体基板１へ不純物をイオン注入する際にマスクとなるフォトレジストパターンを形成するフォトリソグラフィ工程における合わせマークである。
前述したように、本願発明者らが本願発明に先駆けて検討した従来の半導体装置（前述の図２８〜図３２参照）では、スクライブ領域のメモリ用マークパターンＭＰ３の端部およびメモリセル領域のメモリマットの端部において、レジスト中間層１３の薄膜化または消失が生じ、さらに、これを起因とするスクライブ領域のメモリ用マークパターンＭＰ３およびメモリセル領域のメモリマットの第２方向の最も外側に位置するダミーメモリセルの加工不良が生じていた。しかし、本実施の形態では、下層レジスト膜１２の段差をなだらかとすることにより、レジスト中間層１３の薄膜化または消失を防止することができる。従って、スクライブ領域のメモリ用マークパターンＭＰ２およびメモリセル領域のメモリマットの第２方向の最も外側に位置するダミーメモリセルの加工不良を防止することこができる。
図１６に、本実施の形態における、周辺回路領域の低圧系ｎＭＩＳのゲート電極ＧＬｎおよび低圧系ｐＭＩＳのゲート電極ＧＬｐ、スクライブ領域の周辺回路用マークパターンＭＰ１およびメモリ用マークパターンＭＰ２、ならびにメモリセル領域（本体セル領域およびダミーセル領域）の選択ゲート電極ＣＧを形成した後に、これらを上面視したときの概略平面図を示す。
メモリセル領域には、メモリマットの第２方向の最も外側のダミーセル領域に、ｎ型の導電膜１０ｎからなる選択ゲート電極ＣＧから構成されるパターン（第２パターン）が配置されており、その上部には酸化シリコン膜２４および窒化シリコン膜２５は形成されていない。さらに、メモリマットの第２方向の最も外側に配置された選択ゲート電極ＣＧから構成されるパターン（第２パターン）を除いた本体セル領域には、ｎ型の導電膜１０ｎからなる選択ゲート電極ＣＧ、酸化シリコン膜２４、および窒化シリコン膜２５の積層膜から構成されるパターン（第１パターン）が配置されている。すなわち、メモリセル領域のメモリマットには、半導体基板１の主面から互いに高さの異なる２種類のパターン（選択ゲート電極ＣＧ、酸化シリコン膜２４、および窒化シリコン膜２５の積層膜から構成されるパターン（第１パターン）と選択ゲート電極ＣＧから構成されるパターン（第２パターン））が存在する。
また、スクライブ領域には、導電膜１０から構成される周辺回路用マークパターンＭＰ１（第５パターン）、および導電膜１０から構成されるメモリ用マークパターンＭＰ２（第４パターン）が形成されている。また、周辺回路領域には、ｎ型の導電膜１０ｎａからなる低圧系ｎＭＩＳのゲート電極ＧＬｎ、およびｐ型の導電膜１０ｐからなる低圧系ｐＭＩＳのゲート電極ＧＬｐが形成されている。
すなわち、スクライブ領域に形成された周辺回路用マークパターンＭＰ１（第５パターン）の半導体基板１の主面からの高さは、周辺回路領域に形成された低圧系ｎＭＩＳのゲート電極ＧＬｎおよび低圧系ｐＭＩＳのゲート電極ＧＬｐの半導体基板１の主面からの高さと同じである。一方、スクライブ領域に形成されたメモリ用マークパターンＭＰ２（第４パターン）の半導体基板１の主面からの高さは、メモリマットの第２方向の最も外側のダミーセル領域に形成された選択ゲート電極ＣＧから構成されるパターン（第２パターン）の半導体基板１の主面からの高さと同じであるが、本体セル領域に形成された選択ゲート電極ＣＧ、酸化シリコン膜２４、および窒化シリコン膜２５の積層膜から構成されるパターン（第１パターン）の半導体基板１の主面からの高さとは異なる。
図１７に、比較のために、本願発明者らが検討した従来の半導体装置（前述の図２８〜図３２参照）における、周辺回路領域の低圧系ｎＭＩＳのゲート電極ＧＬｎおよび低圧系ｐＭＩＳのゲート電極ＧＬｐ、スクライブ領域の周辺回路用マークパターンＭＰ１およびメモリ用マークパターンＭＰ２、ならびにメモリセル領域（本体セル領域およびダミーセル領域）の選択ゲート電極ＣＧを形成した後に、これらを上面視したときの概略平面図を示す。
メモリセル領域には、ｎ型の導電膜１０ｎからなる選択ゲート電極ＣＧ、酸化シリコン膜２４、および窒化シリコン膜２５の積層膜から構成されるパターンが配置されている。すなわち、メモリセル領域のメモリマットには、ダミーセル領域および本体セル領域ともに、半導体基板１の主面からの高さが全て同じパターンのみが存在する。
また、スクライブ領域には、導電膜１０から構成される周辺回路用マークパターンＭＰ１、ならびに導電膜１０、酸化シリコン膜２４、および窒化シリコン膜２５から構成されるメモリ用マークパターンＭＰ２が形成されている。また、周辺回路領域には、ｎ型の導電膜１０ｎａからなる低圧系ｎＭＩＳのゲート電極ＧＬｎ、およびｐ型の導電膜１０ｐからなる低圧系ｐＭＩＳのゲート電極ＧＬｐが形成されている。
すなわち、スクライブ領域に形成された周辺回路用マークパターンＭＰ１の半導体基板１の主面からの高さは、周辺回路領域に形成された低圧系ｎＭＩＳのゲート電極ＧＬｎおよび低圧系ｐＭＩＳのゲート電極の半導体基板１の主面からの高さと同じである。また、スクライブ領域に形成されたメモリ用マークパターンＭＰ２の半導体基板１の主面からの高さは、スクライブ領域に形成された周辺回路用マークパターンＭＰ１の半導体基板１の主面からの高さとは異なるが、メモリセル領域に形成された選択ゲート電極ＣＧ、酸化シリコン膜２４、および窒化シリコン膜２５の積層膜から構成されるパターンの半導体基板１の主面からの高さと同じである。
次に、図１８に示すように、半導体基板１の主面上に、例えば酸化シリコンからなる厚さ１０ｎｍ程度の絶縁膜をＣＶＤ法により堆積した後、この絶縁膜を異方性のドライエッチングで加工する。これにより、メモリセル領域では、選択ゲート電極ＣＧ、酸化シリコン膜２４、および窒化シリコン膜２５の積層膜から構成されるパターンのメモリゲート電極ＭＧが形成されていない側の側面、選択ゲート電極ＣＧから構成されるパターンのメモリゲート電極ＭＧが形成されていない側の側面、ならびにメモリゲート電極ＭＧの側面にサイドウォール１５を形成する。さらに、容量素子領域では、上部電極１１Ｅの側面にサイドウォール１５を形成し、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＬｎおよび低圧系ｐＭＩＳのゲート電極ＧＬｐの両側面にサイドウォール１５を形成する。サイドウォール１５のスペーサ長は、例えば６ｎｍ程度である。
これにより、選択ゲート電極ＣＧと半導体基板１との間のゲート絶縁膜４の露出していた側面、ならびにメモリゲート電極ＭＧと半導体基板１との間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの露出していた側面をサイドウォール１５によって覆うことができる。このサイドウォール１５が形成されることによって、後述の周辺回路領域のｎＭＩＳ領域にｎ−型の半導体領域を形成する工程およびｐＭＩＳ領域にｐ−型の半導体領域を形成する工程において、ｎ−型の半導体領域およびｐ−型の半導体領域の実効チャネル長が大きくなり、低圧系ｎＭＩＳおよび低圧系ｐＭＩＳの短チャネル効果を抑制することができる。
次に、その端部が、メモリセル領域の選択ゲート電極ＣＧ、酸化シリコン膜２４、および窒化シリコン膜２５の積層膜から構成されるパターンの上面に位置してメモリゲート電極ＭＧ側の選択ゲート電極ＣＧの一部およびメモリゲート電極ＭＧを覆うフォトレジストパターン１６を形成した後、選択ゲート電極ＣＧ、酸化シリコン膜２４、および窒化シリコン膜２５の積層膜から構成されるパターン、メモリゲート電極ＭＧ、ならびにフォトレジストパターン１６をマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ−型の半導体領域２ａｄを選択ゲート電極ＣＧに対して自己整合的に形成する。上記フォトレジストパターン１６を形成する際の合わせマークとして、スクライブ領域に形成されたメモリ用マークパターンＭＰ２が用いられる。
次に、図１９に示すように、フォトレジストパターン１６を除去した後、その端部がメモリセル領域の選択ゲート電極ＣＧ、酸化シリコン膜２４、および窒化シリコン膜２５の積層膜から構成されるパターンの上面に位置してメモリゲート電極ＭＧと反対側の選択ゲート電極ＣＧの一部を覆うフォトレジストパターン１７を形成した後、選択ゲート電極ＣＧ、酸化シリコン膜２４、および窒化シリコン膜２５の積層膜から構成されるパターン、メモリゲート電極ＭＧ、およびフォトレジストパターン１７をマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ−型の半導体領域２ａｓをメモリゲート電極ＭＧに対して自己整合的に形成する。上記フォトレジストパターン１７を形成する際の合わせマークとして、スクライブ領域に形成されたメモリ用マークパターンＭＰ２が用いられる。
ここでは、先にｎ−型の半導体領域２ａｄを形成し、その後ｎ−型の半導体領域２ａｓを形成したが、先にｎ−型の半導体領域２ａｓを形成し、その後ｎ−型の半導体領域２ａｄを形成してもよい。また、ｎ−型の半導体領域２ａｄを形成するｎ型不純物のイオン注入に続いて、ｐ型不純物、例えばボロンを半導体基板１の主面にイオン注入し、ｎ−型の半導体領域２ａｄの下部を囲むようにｐ型の半導体領域を形成してもよい。
次に、図２０に示すように、周辺回路領域の低圧系ｎＭＩＳ領域の半導体基板１の主面に、フォトレジストパターンをマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、周辺回路領域の低圧系ｎＭＩＳ領域の半導体基板１の主面にｎ−型の半導体領域１８をゲート電極ＧＬｎに対して自己整合的に形成する。上記フォトレジストパターンを形成する際の合わせマークとして、スクライブ領域に形成された周辺回路用マークパターンＭＰ１が用いられる。
同様に、周辺回路領域の低圧系ｐＭＩＳ領域の半導体基板１の主面に、フォトレジストパターンをマスクとしてｐ型不純物、例えばフッ化ボロンを半導体基板１の主面にイオン注入することにより、周辺回路領域の低圧系ｐＭＩＳ領域の半導体基板１の主面にｐ−型の半導体領域１９をゲート電極ＧＬｐに対して自己整合的に形成する。上記フォトレジストパターンを形成する際の合わせマークとして、スクライブ領域に形成された周辺回路用マークパターンＭＰ１が用いられる。
次に、図２１に示すように、半導体基板１の主面上に、例えば下層酸化シリコン膜、窒化シリコン膜、および上層酸化シリコン膜をＣＶＤ法により順次堆積し、これらを異方性のドライエッチングでエッチバックする。下層酸化シリコン膜の厚さは、例えば２０ｎｍ程度、窒化シリコン膜の厚さは、例えば２５ｎｍ程度、および上層酸化シリコン膜の厚さは、例えば５０ｎｍ程度である。
これにより、メモリセル領域では、選択ゲート電極ＣＧ、酸化シリコン膜２４、および窒化シリコン膜２５の積層膜から構成されるパターンのメモリゲート電極ＭＧが形成されていない側の側面、選択ゲート電極ＣＧから構成されるパターンのメモリゲート電極ＭＧが形成されていない側の側面、ならびにメモリゲート電極ＭＧの側面にサイドウォールＳＷを形成する。さらに、容量素子領域では、上部電極１１Ｅの側面にサイドウォールＳＷを形成し、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＬｎおよび低圧系ｐＭＩＳのゲート電極ＧＬｐの両側面にそれぞれサイドウォールＳＷを形成する。
次に、図２２に示すように、周辺回路領域の低圧系ｐＭＩＳ領域の半導体基板１の主面に、フォトレジストパターン２０をマスクとしてｐ型不純物、例えばボロンまたはフッ化ボロンを半導体基板１の主面にイオン注入することにより、低圧系ｐＭＩＳのゲート電極ＧＬｐに対してｐ＋型の半導体領域２１を自己整合的に形成する。これにより、ｐ−型の半導体領域１９とｐ＋型の半導体領域２１とからなる低圧系ｐＭＩＳのソース・ドレイン領域ＳＤが形成される。上記フォトレジストパターン２０を形成する際の合わせマークとして、スクライブ領域に形成された周辺回路用マークパターンＭＰ１が用いられる。
次に、図２３に示すように、フォトレジストパターン２０を除去した後、メモリセル領域および周辺回路領域の低圧系ｎＭＩＳ領域の半導体基板１の主面に、フォトレジストパターン２２をマスクとしてｎ型不純物、例えばヒ素およびリンを半導体基板１の主面にイオン注入することにより、メモリセル領域では、ｎ＋型の半導体領域２ｂを選択ゲート電極ＣＧおよびメモリゲート電極ＭＧに対して自己整合的に形成し、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＬｎに対してｎ＋型の半導体領域２３を自己整合的に形成する。上記フォトレジストパターン２２を形成する際の合わせマークとして、スクライブ領域に形成された周辺回路用マークパターンＭＰ１またはメモリ用マークパターンＭＰ２が用いられる。
これにより、メモリセル領域では、ｎ−型の半導体領域２ａｄおよびｎ＋型の半導体領域２ｂからなるドレイン領域Ｄｒｍ、ｎ−型の半導体領域２ａｓおよびｎ＋型の半導体領域２ｂからなるソース領域Ｓｒｍが形成される。また、周辺回路領域では、ｎ−型の半導体領域１８とｎ＋型の半導体領域２３とからなる低圧系ｎＭＩＳのソース・ドレイン領域ＳＤが形成される。
次に、図２４に示すように、フォトレジストパターン２２を除去した後、メモリセル領域では、メモリゲート電極ＭＧの上面、メモリマットの第２方向の最も外側に位置する選択ゲート電極ＣＧの上面、およびｎ＋型の半導体領域２ｂの上面にシリサイド層３がサリサイド（Salicide：Self Align silicide）プロセスにより形成される。シリサイド層３としては、例えばニッケルシリサイドまたはコバルトシリサイド等が使用される。
さらに、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＬｎの上面およびｎ＋型の半導体領域２３の上面、低圧系ｐＭＩＳのゲート電極ＧＬｐの上面およびｐ＋型の半導体領域２１の上面にシリサイド層３が形成され、容量素子領域では、上部電極１１ＥのサイドウォールＳＷとは平面的に重ならない部分の上面などにシリサイド層３が形成される。さらに、スクライブ領域では、周辺回路用マークパターンＭＰ１の上面およびメモリ用マークパターンＭＰ２の上面などにシリサイド層３が形成される。
シリサイド層３を形成することにより、シリサイド層３と、その上部に形成されるプラグ等との接続抵抗を低減することができる。また、メモリセル領域では、メモリゲート電極ＭＧ、ソース領域Ｓｒｍ、およびドレイン領域Ｄｒｍ自身の抵抗を低減することができる。さらに、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＬｎ、低圧系ｐＭＩＳのゲート電極ＧＬｐ、およびソース・ドレイン領域ＳＤ自身の抵抗を低減することができる。
ここまでの工程により、本実施の形態によるメモリセル領域に形成されるメモリセルおよびダミーメモリセル、周辺回路領域に形成される低圧系ｎＭＩＳおよび低圧系ｐＭＩＳ、ならびに容量素子が略完成する。
次に、図２５に示すように、半導体基板１の主面上に、絶縁膜として窒化シリコン膜９ａをＣＶＤ法により堆積する。この窒化シリコン膜９ａは、後述のコンタクトホールを形成する際に、エッチングストッパとして機能する。
次に、図２６に示すように、窒化シリコン膜９ａ上に絶縁膜として酸化シリコン膜９ｂを堆積する。酸化シリコン膜９ｂは、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate；Ｓｉ（ＯＣ２Ｈ５）４）とオゾン（Ｏ３）とをソースガスに用いたプラズマＣＶＤ法により堆積されたＴＥＯＳ酸化膜である。続いて、酸化シリコン膜９ｂをＣＭＰ法により研磨することによって、窒化シリコン膜９ａおよび酸化シリコン膜９ｂからなる層間絶縁膜９を形成する。
次に、図２７に示すように、メモリセル領域では、ドレイン領域Ｄｒｍ上のシリサイド層３に達するコンタクトホールＣＮＴを層間絶縁膜９に形成する。さらに、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＬｎ上およびソース・ドレイン領域ＳＤ上のシリサイド層３ならびに低圧系ｐＭＩＳのゲート電極ＧＬｐ上およびソース・ドレイン領域ＳＤ上のシリサイド層３に達するコンタクトホールＣＡを形成する。さらに、容量素子領域では、上部電極１１Ｅと下部電極１０Ｅとが平面的に重ならない部分において、上部電極１１Ｅおよび下部電極１０Ｅのそれぞれの上面のシリサイド層３に達するコンタクトホールＣＢを形成する。図２７では、説明簡略化のため、上部電極１１Ｅに達するコンタクトホールＣＢのみを例示している。
次に、コンタクトホールＣＮＴ内にプラグＰＬＧ、コンタクトホールＣＡ内にプラグＰＡ、およびコンタクトホールＣＢ内にプラグＰＢを形成する。プラグＰＬＧ，ＰＡ，ＰＢは、例えばチタンと窒化チタンとの積層膜からなる相対的に薄いバリア膜、およびそのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導電膜からなる積層膜によって構成される。その後、層間絶縁膜９上に、例えば銅またはアルミニウムを主成分とする第１層配線Ｍ１を形成する。
これ以降は、通常の半導体装置の製造工程を経て、不揮発性メモリを有する半導体装置を製造する。
このように、本実施の形態によれば、下層レジスト膜１２、レジスト中間層１３、および上層レジスト膜１４からなる３層レジスト膜において、下層レジスト膜１２に急峻な段差を形成しないことにより、レジスト中間層１３が、下層レジスト膜１２に急峻な段差が形成された箇所において薄くなることを防ぐことができる。その結果、３層レジスト膜をパターニングする際に、３層レジスト膜に被覆された膜が、レジスト中間層１３の消失によりエッチングされるのを防ぐことができる。これにより、スプリットゲート構造の不揮発性メモリセルを有する半導体装置の製造歩留まりを向上させることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、複数のメモリセル、特に２トランジスタ構成のスプリットゲート構造のメモリセルがアレイ状に配置されたメモリマットを有する半導体装置に利用することができる。
１ 半導体基板
２ａｄ，２ａｓ 半導体領域
２ｂ ｎ＋型の半導体領域
３ シリサイド層
４ ゲート絶縁膜（第１ゲート絶縁膜）
５ 半導体領域
６ｂ，６ｔ 絶縁膜
８ 半導体領域
９ 層間絶縁膜
９ａ 窒化シリコン膜
９ｂ 酸化シリコン膜
１０ 導電膜（第１導電膜）
１０Ｅ 下部電極（第１導電膜）
１０ｎａ ｎ型の導電膜（第１導電膜）
１０ｎ ｎ型の導電膜（第１導電膜）
１０ｐ ｐ型の導電膜（第１導電膜）
１１ サイドウォール（第２導電膜）
１１Ｅ 上部電極（第２導電膜）
１２ 下層レジスト膜
１３ レジスト中間層
１４ 上層レジスト膜
１５ サイドウォール
１６ フォトレジストパターン
１７ フォトレジストパターン
１８ ｎ−型の半導体領域
１９ ｐ−型の半導体領域
２０ フォトレジストパターン
２１ ｐ＋型の半導体領域
２２ フォトレジストパターン
２３ ｎ＋型の半導体領域
２４ 酸化シリコン膜
２５ 窒化シリコン膜
ＡＣＴ 活性領域
ＣＡ，ＣＢ，ＣＮＴ コンタクトホール
ＣＧ 選択ゲート電極
ＣＳＬ 電荷蓄積層
Ｄｃ チャネル形成用の半導体領域
Ｄｒｍ ドレイン領域
Ｇｎ，Ｇｐ ゲート電極
Ｍ１ 第１層配線
ＭＧ メモリゲート電極
ＭＰ１ 周辺回路用マークパターン
ＭＰ２，ＭＰ３ メモリ用マークパターン
ＮＩＳＯ 埋め込みウェル
ＮＷ ｎウェル
ＰＡ，ＰＢ，ＰＬＧ プラグ
ＰＷ ｐウェル
ＲＰ１，ＲＰ２，ＲＰ３，ＲＰ４，ＲＰ５ フォトレジストパターン
ＳＤ ソース・ドレイン領域
Ｓｒｍ ソース領域
ＳＴＩ 素子分離部
ＳＷ サイドウォール

Claims (4)

  1. 複数のメモリセルが形成されたメモリマットを備えるメモリセル領域と、周辺回路領域と、スクライブ領域とを有する半導体装置の製造方法であって、
    （ａ）前記メモリセル領域の半導体基板の主面に第１ゲート絶縁膜を形成する工程と、
    （ｂ）前記メモリセル領域の前記第１ゲート絶縁膜上に第１導電膜および絶縁膜を順次形成する工程と、
    （ｃ）前記絶縁膜および前記第１導電膜を順次加工することによって、前記メモリセル領域に、前記第１導電膜からなる選択ゲート電極および前記絶縁膜の積層膜から構成される複数の第１パターンを第１方向に沿って形成する工程と、
    （ｄ）前記（ｃ）工程の後、前記第１方向と直交する第２方向で、前記メモリマットの最も外側に位置する前記第１パターンの上部を構成する前記絶縁膜を除去して、前記メモリマットの前記第２方向の最も外側に、前記選択ゲート電極から構成される第２パターンを形成する工程と、
    （ｅ）前記（ｄ）工程の後、前記半導体基板の主面上に、前記メモリセル領域の前記第１パターンおよび前記第２パターンを覆う第２ゲート絶縁膜を形成する工程と、
    （ｆ）前記第２ゲート絶縁膜上に第２導電膜を形成する工程と、
    （ｇ）前記第２導電膜に対して異方性エッチングを施すことにより、前記第１パターンの両側面および前記第２パターンの両側面に前記第２導電膜を残存させる工程と、
    （ｈ）前記第２導電膜の一部を除去して前記第１パターンの一方の側面および前記第２パターンの一方の側面に、前記第２導電膜からなるメモリゲート電極を形成する工程と、
    を含み、さらに、
    前記（ｂ）工程では、前記スクライブ領域の第１領域に前記第１導電膜および前記絶縁膜を順次形成し、
    前記（ｃ）工程では、前記スクライブ領域の前記第１領域の前記絶縁膜および前記第１導電膜を順次加工することによって、前記スクライブ領域の前記第１領域に、前記第１導電膜および前記絶縁膜の積層膜から構成される第３パターンを形成し、
    前記（ｄ）工程では、前記第３パターンの上部を構成する前記絶縁膜を除去して、前記第１導電膜から構成され、前記複数のメモリセルを形成する際のフォトリソグラフィにおける合わせマークとして用いられる第４パターンを形成することを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記第２パターンの前記半導体基板の主面からの高さと前記第４パターンの前記半導体基板の主面からの高さとが同じであることを特徴とする半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、さらに、
    前記（ｂ）工程では、前記周辺回路領域、および前記スクライブ領域の第２領域に前記第１導電膜および前記絶縁膜を順次形成し、
    前記（ｄ）工程では、前記周辺回路領域、および前記スクライブ領域の前記第２領域の前記絶縁膜を除去し、
    前記（ｈ）工程の後、前記周辺回路領域、および前記スクライブ領域の前記第２領域の前記第１導電膜をそれぞれ加工して、前記周辺回路領域に電界効果トランジスタのゲート電極を形成し、前記スクライブ領域の前記第２領域に前記電界効果トランジスタを形成する際のフォトリソグラフィにおける合わせマークとして用いられる第５パターンを形成することを特徴とする半導体装置の製造方法。
  4. 請求項３記載の半導体装置の製造方法において、
    前記第４パターンの前記半導体基板の主面からの高さと前記第５パターンの前記半導体基板の主面からの高さとは同じであることを特徴とする半導体装置の製造方法。
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