JP5779871B2

JP5779871B2 - 磁気抵抗素子、半導体メモリおよび磁気抵抗素子の製造方法

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Inventors: 永▲民▼ 李; 吉田　親子; 親子吉田
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Description

本発明は、磁気抵抗素子および半導体メモリに関する。

抵抗値に応じて論理を記憶するメモリセルを有する半導体メモリとして、ＭＲＡＭ（Magnetoresistive Random Access Memory）が知られている。ＭＲＡＭの記憶素子として使用される強磁性トンネル接合（ＭＴＪ；Magnetic Tunnel Junction）素子は、トンネル絶縁膜を介して積層される２つの強磁性層（固定層と自由層）を有している。例えば、強磁性トンネル接合素子に情報を記憶させるときに必要な書き込み電流を減らすために、自由層にＴａを含有させることが提案されている（例えば、特許文献１参照。）。

強磁性トンネル接合素子は、半導体基板上に積層される固定層、トンネル絶縁膜、自由層等を、例えば、Ｔａ等のハードマスクを用いてＣＯ−ＮＨ_３ガスやメタノールガスによりエッチングすることにより形成される。ハードマスクは、フォトリソグラフィ技術を用いてフォトレジストを選択的に形成し、フォトレジストで覆われていない部分をＣｌ（塩素）やＣＦ_４等のハロゲン系のガスによりエッチングすることで形成される。ハードマスクをエッチングするときに強磁性トンネル接合素子までエッチングされることを防止するために、例えば、Ｒｕ等のストッパー層がハードマスクと自由層の間に配置される。また、自由層の結晶化がトンネル絶縁膜側から始まるように、ストッパー層は、結晶化の温度が自由層の結晶化の温度より高いＴａ等のキャップ層を介して自由層上に積層される。

特開２００７−４８７９０号公報

Ｔａ等のキャップ層は、ＣＯ−ＮＨ_３ガスやメタノールガスによるエッチングレートが低く、エッチングされにくいため薄く形成する必要がある。一方、キャップ層を薄くすると、ストッパー層と自由層およびトンネル絶縁膜との距離が近くなり、ストッパー層のＲｕが自由層やトンネル絶縁膜に与える影響が大きくなる。例えば、キャップ層が１ｎｍより薄いと、強磁性トンネル接合素子のエッチング時に揮発するＲｕがトンネル絶縁膜の側面に付着しやすくなり、ショート不良の原因になる。また、熱処理時にＲｕがトンネル絶縁膜側に拡散しやすくなる。Ｒｕが拡散により自由層の界面に現れると、自由層とトンネル絶縁膜の界面が汚染されるため、磁気抵抗素子の電気的特性が悪くなる。このように、Ｔａ等のキャップ層は、エッチングレートを考慮すると薄い方が望ましいが、Ｒｕによる汚染を考慮すると厚い方が望ましい。

本発明の一形態では、磁気抵抗素子は、半導体基板上に配置される固定層と、固定層上に配置されるトンネル絶縁膜と、トンネル絶縁膜上に配置され、Ｆｅを含む第１自由層と、第１自由層上に配置され、ＦｅおよびＴａを含む第２自由層と、第２自由層上に配置され、Ｒｕを含むストッパー層とストッパー層上に配置されるハードマスクとを備え、第２自由層は、ストッパー層のＲｕによるトンネル絶縁膜の汚染と、エッチング容易性と、抵抗状態を変えるための書き込み電流とに関する制約に応じて設定された、第１自由層の厚さの２倍から３倍までの範囲内の厚さを有する。

第１自由層とストッパー層との間隔を第２自由層により大きくでき、ストッパー層のＲｕがトンネル絶縁膜に付着することを防止でき、ストッパー層のＲｕが第１自由層の界面に現れることを防止できる。ＦｅおよびＴａを含む第２自由層は、純粋なＴａに比べてエッチングレートが高い。この結果、エッチング時間を長くすることなく、トンネル絶縁膜の汚染を防止でき、磁気抵抗素子の電気的特性の悪化を防止できる。

一実施形態における磁気抵抗素子の例を示している。図１に示した磁気抵抗素子の製造方法の例を示している。図１に示した磁気抵抗素子の製造方法の例を示している。図１に示した磁気抵抗素子の製造方法の例を示している。図１に示した磁気抵抗素子の自由層ＦＬ２の膜厚と磁気抵抗比との関係を示している。図１に示した磁気抵抗素子の自由層ＦＬ１の膜厚と磁気抵抗比との関係を示している。図１に示した磁気抵抗素子の自由層ＦＬ２の膜厚とショート不良率との関係を示している。図１に示した磁気抵抗素子の自由層ＦＬ２の膜厚と面抵抗との関係を示している。図１に示した磁気抵抗素子を含むメモリセルを有する半導体メモリの例を示している。図１に示した磁気抵抗素子を含むメモリセルを有する半導体メモリの別の例を示している。図１０に示したメモリセルの構造と書き込み動作の例を示している。上述した半導体メモリが搭載されるシステムの例を示している。

以下、実施形態を図面を用いて説明する。

図１は、一実施形態における磁気抵抗素子ＭＲＥの例を示している。例えば、磁気抵抗素子ＭＲＥは、不揮発性半導体メモリの一種であるスピン注入型ＭＲＡＭまたは配線電流磁界型ＭＲＡＭの記憶素子として形成される。磁気抵抗素子ＭＲＥは、下部電極ＢＥＬ上に積層される反強磁性層ＡＦＬ、強磁性トンネル接合素子ＭＴＪ、ストッパー層ＳＴＯＰおよびハードマスクＨＭを有している。

例えば、下部電極ＢＥＬは、Ｔａ（例えば厚さ５ｎｍ）、Ｒｕ（例えば厚さ５０ｎｍ）およびＴａ（例えば厚さ１５ｎｍ）により形成されている。反強磁性層ＡＦＬは、ＩｒＭｎ（厚さ７〜１２ｎｍ）またはＰｔＭｎ（厚さ１０〜２０ｎｍ）により形成される。

強磁性トンネル接合素子ＭＴＪは、順に積層される固定層ＰＬ（強磁性層）、トンネル絶縁膜ＴＬ、自由層ＦＬ１（強磁性層）および自由層ＦＬ２（強磁性層）を有している。例えば、固定層ＰＬは、反強磁性層ＡＦＬ側から、ＣｏＦｅ（厚さ１．５〜３．０ｎｍ）、Ｒｕ（厚さ０．６〜０．９ｎｍ）およびＣｏＦｅＮｉＢ（厚さ１．５〜３．０ｎｍ）を順に積層することで形成される。トンネル絶縁膜ＴＬは、ＭｇＯ（厚さ０．８〜１．２ｎｍ）により形成される。なお、トンネル絶縁膜ＴＬは、ＡｌＯ（酸化アルミニウム）、ＴｉＯまたはＨｆＯにより形成されてもよい。

自由層ＦＬ１はＣｏＦｅＢ（厚さ０．５〜２ｎｍ）により形成される。自由層ＦＬ２はＣｏＦｅＢＴａ（厚さ１〜４ｎｍ）により形成される。自由層ＦＬ２の厚さは、自由層ＦＬ１の厚さより大きい。なお、自由層ＦＬ１は、Ｆｅ、ＦｅＢ、ＮｉＦｅＢ、ＣｏＮｉＦｅＢのいずれかにより形成されてもよい。自由層ＦＬ２は、ＦｅＴａ、ＦｅＢＴａ、ＮｉＦｅＢＴａ、ＣｏＮｉＦｅＢＴａのいずれかにより形成されてもよい。ストッパー層ＳＴＯＰは、Ｒｕ（厚さ５〜１０ｎｍ）により形成される。ハードマスクＨＭは、Ｔａ（厚さ２〜１０ｎｍ）あるいはＴｉＮにより形成される。

図２〜図４は、図１に示した磁気抵抗素子ＭＲＥの製造方法の例を示している。まず、図２（Ａ）に示すように、シリコン等の半導体基板ＳＵＢの拡散層ＤＬ上にＳｉＮまたはＳｉＯ_２の絶縁膜ＩＮＳ１がＣＶＤ（Chemical Vapor Deposition）等により形成される。次に、絶縁膜ＩＮＳ１にビアホールＶＩＡ１（プラグコンタクト）が形成される。例えば、ビアホールＶＩＡ１が接続される拡散層ＤＬは、図１１に示す選択トランジスタＳＴのドレインＤＲである。この後、スパッタリングにより、下部電極ＢＥＬ、反強磁性層ＡＦＬ、強磁性トンネル接合素子ＭＴＪ、ストッパー層ＳＴＯＰおよびハードマスクＨＭが絶縁膜ＩＮＳ１上に順に形成される。

次に、図２（Ｂ）に示すように、フォトレジストＲＥＳが塗布され、フォトリソグラフィ技術を用いて、フォトレジストＲＥＳによるマスクが選択的に形成される。そして、Ｃｌ（塩素）やＣＦ_４等のハロゲン系のガスにより１回目の反応性イオンエッチング（ＲＩＥ；Reactive Ion Etching）が実施される。フォトレジストＲＥＳで覆われていない部分のハードマスクＨＭはエッチングされ、強磁性トンネル接合素子ＭＴＪの横断面形状に対応する形状を有するハードマスクＨＭが形成される。ストッパー層ＳＴＯＰ（Ｒｕ）は、ハロゲン系のガスによるエッチングレートが低いため、ほとんどエッチングされない。すなわち、ストッパー層ＳＴＯＰは、ハードマスクＨＭを形成するときのストッパーとして作用する。この後、フォトレジストＲＥＳは除去される。

次に、図３（Ａ）に示すように、ハードマスクＨＭをマスクとして、ＣＯ−ＮＨ_３ガスやメタノールガスにより２回目の反応性イオンエッチング（ＲＩＥ）が実施される。そして、ストッパー層ＳＴＯＰ、自由層ＦＬ２、ＦＬ１、トンネル絶縁膜ＴＬ、固定層ＰＬおよび反強磁性層ＡＦＬが順にエッチングされ、図１に示した強磁性トンネル接合素子ＭＴＪが形成される。下部電極ＢＥＬのＴａは、ＣＯ−ＮＨ_３ガスやメタノールガスによるエッチングレートが低いため、ほとんどエッチングされない。

このとき、Ｔａを含有する自由層ＦＬ２は、純粋なＴａ膜に比べてエッチングレートが高いため、容易にエッチング可能である。例えば、Ｔａを３３原子％含む自由層ＦＬ２のエッチングレートは、純粋なＴａ膜のエッチングレートの約３倍である。このため、エッチング時間を同じにするとき、従来のＴａのキャップ層代わりに、キャップ層より３倍厚い自由層ＦＬ２を形成可能である。

厚い自由層ＦＬ２が形成されることで、ストッパー層ＳＴＯＰとトンネル絶縁膜ＴＬとの距離は大きくなり、ストッパー層ＳＴＯＰのＲｕは、トンネル絶縁膜ＴＬの側面に付着しにくくなる。したがって、トンネル絶縁膜ＴＬの側壁に付着するＲｕにより固定層ＰＬと自由層ＦＬ１とがショートすることを防止できる。

また、自由層ＦＬ２がストッパー層ＳＴＯＰと自由層ＦＬ１との間に配置されることにより、Ｒｕは自由層ＦＬ１側に拡散しにくくなる。これにより、自由層ＦＬ１とトンネル絶縁膜ＴＬの界面汚染を防ぐことができ、自由層ＦＬ１の電気的特性が悪くなることを防止できる。

さらに、Ｔａを含む自由層ＦＬ２は、Ｔａを含まない自由層に比べて飽和磁化量を３分の１程度に小さくできる。このため、自由層ＦＬ２を厚くするときにも、強磁性トンネル接合素子ＭＴＪの抵抗状態を書き換えるために必要な書き込み電流が増加することを防止できる。後述するように、磁気抵抗比ＭＲや面抵抗ＲＡも、従来に比べて同等以下にできる。このように、従来のキャップ層（Ｔａ）の代わりに自由層ＦＬ２を形成することにより、エッチング時間を延ばすことなく、Ｒｕに起因する汚染や電気的特性の劣化を防止できる。

次に、図３（Ｂ）に示すように、フォトレジストＲＥＳが塗布され、フォトリソグラフィ技術を用いて、Ｃｌ（塩素）等のガスにより反応性イオンエッチングが実施され、下部電極ＢＥＬが形成される。絶縁膜ＩＮＳ１は、塩素系のガスによるエッチングレートが低いため、ほとんどエッチングされない。この後、フォトレジストＲＥＳは除去される。

次に、図４（Ａ）に示すように、ＳｉＮまたはＳｉＯ_２等の絶縁膜ＩＮＳ２がＣＶＤ（Chemical Vapor Deposition）等により絶縁膜ＩＮＳ１上に形成される。次に、図４（Ｂ）に示すように、ビアホールＶＩＡ２（プラグコンタクト）が絶縁膜ＩＮＳ２に形成され、磁気抵抗素子ＭＲＥが製造される。例えば、ビアホールＶＩＡ２は、図９および図１０に示すビット線ＢＬに接続される。

図５は、図１に示した磁気抵抗素子ＭＲＥの自由層ＦＬ２の膜厚と磁気抵抗比ＭＲとの関係を示している。自由層ＦＬ２の組成はＣｏＦｅＢＴａである。白い四角印は、ＣｏＦｅＢ、Ｔａの含有率がそれぞれ６６原子％と３４原子％の自由層ＦＬ２の特性を示している。黒い丸印は、ＣｏＦｅＢ、Ｔａの含有率がそれぞれ５６原子％と４４原子％の自由層ＦＬ２の特性を示している。自由層ＦＬ１は厚さ０．５ｎｍのＣｏＦｅＢであり、Ｃｏ、Ｆｅ、Ｂの含有率は、それぞれ４２原子％、４２原子％、１６原子％である。

磁気抵抗比ＭＲは、強磁性トンネル接合素子ＭＴＪの高抵抗状態の抵抗値ＲＡＰと低抵抗状態の抵抗値ＲＰとを用いて、式（１）で表される。例えば、磁気抵抗素子ＭＲＥを用いたメモリセルＭＣ（図９、図１０）では、抵抗値ＲＡＰ、ＲＰに応じてソース線ＳＬに発生する電流または電圧によりメモリセルＭＣに保持されている論理が判定される。このため、磁気抵抗比ＭＲの値が大きいほど、メモリセルＭＣの読み出しマージンを大きくできる。読み出しマージンを確保するために磁気抵抗比ＭＲは、例えば８０％以上であることが望ましい。
ＭＲ＝（ＲＡＰ−ＲＰ）／ＲＰ．．．（１）
図５の特性では、磁気抵抗比ＭＲは、自由層ＦＬ２の膜厚が１．５ｎｍ以上のときに飽和し、ほぼ一定になる。５０原子％のＴａを含む自由層ＦＬ２の特性は、破線を示すものと推定される。以上より、自由層ＦＬ２を設けるときにも、磁気抵抗比ＭＲを従来と同等にできる。自由層ＦＬ２のＴａの含有率は、磁気抵抗比ＭＲ（８０％以上）およびエッチングの容易性を考慮すると、５０原子％以下が望ましい。

図６は、図１に示した磁気抵抗素子ＭＲＥの自由層ＦＬ１の膜厚と磁気抵抗比ＭＲとの関係を示している。自由層ＦＬ１の組成はＣｏＦｅＢであり、Ｃｏ、Ｆｅ、Ｂの含有率は、それぞれ４２原子％、４２原子％、１６原子％である。自由層ＦＬ２の組成はＣｏＦｅＢＴａである。白い四角印は、ＣｏＦｅＢ、Ｔａの含有率がそれぞれ６６原子％と３４原子％であり、膜厚が１．２ｎｍの自由層ＦＬ２の特性を示している。黒い丸印は、ＣｏＦｅＢ、Ｔａの含有率がそれぞれ５６原子％と４４原子％であり、膜厚が１．４ｎｍの自由層ＦＬ２の特性を示している。磁気抵抗比ＭＲは、自由層ＦＬ１の膜厚が厚いほど大きくなる。磁気抵抗比ＭＲを８０％以上にするために必要な自由層ＦＬ１の膜厚は０．５ｎｍ以上である。

図７は、図１に示した磁気抵抗素子ＭＲＥの自由層ＦＬ２の膜厚とショート不良率との関係を示している。自由層ＦＬ２の組成はＣｏＦｅＢＴａであり、ＣｏＦｅＢ、Ｔａの含有率は、それぞれ６６原子％と３４原子％である。自由層ＦＬ１の組成はＣｏＦｅＢであり、Ｃｏ、Ｆｅ、Ｂの含有率は、それぞれ４２原子％、４２原子％、１６原子％である。自由層ＦＬ１の膜厚は０．５ｎｍである。

ショート不良率は、自由層ＦＬ２の膜厚が１．６ｎｍ以上のときにほぼ７．５％に収束する。自由層ＦＬ２の膜厚が薄いとき（例えば、１．５ｎｍ以下）、図１に示したストッパー層ＳＴＯＰとトンネル絶縁膜ＴＬとの間隔は短くなる。このため、エッチング時に揮発されるＲｕがトンネル絶縁膜ＴＬの側面に付着しやすくなり、ショート不良が発生する。換言すれば、自由層ＦＬ２の膜厚が１．６ｎｍ以上のとき、Ｒｕのトンネル絶縁膜ＴＬへの付着によるショート不良は発生しない。自由層ＦＬ２の膜厚に依存しない７．５％の不良率は、不良解析により、ビアホール（プラグコンタクト）と他の配線等とのショートが原因で発生していることが分かっている。

なお、自由層ＦＬ１を厚くしても、ストッパー層ＳＴＯＰとトンネル絶縁膜ＴＬとの間隔を大きくできる。しかし、飽和磁化量の大きい自由層ＦＬ１を厚くすると、書き込み電流が大きくなるため望ましくない。したがって、ストッパー層ＳＴＯＰとトンネル絶縁膜ＴＬとの間隔は、自由層ＦＬ２を厚くすることにより離すことが望ましい。Ｒｕによる汚染、エッチングの容易性および書き込み電流を考慮すると、自由層ＦＬ２の厚さは、例えば、自由層ＦＬ１の厚さの２〜３倍が望ましい。

図８は、図１に示した磁気抵抗素子ＭＲＥの自由層ＦＬ２の膜厚と面抵抗ＲＡとの関係を示している。自由層ＦＬ１、ＦＬ２の組成は、図７と同じである。図８に示す面抵抗ＲＡは、例えば、図１に示した強磁性トンネル接合素子ＭＴＪが低抵抗状態のときの値である。面抵抗ＲＡは、自由層ＦＬ２の膜厚が１．６ｎｍ以上のときにほぼ一定になる。これより、自由層ＦＬ２の膜厚は１．６ｎｍが望ましいことが分かる。

図９は、図１に示した磁気抵抗素子ＭＲＥを含むメモリセルＭＣを有する半導体メモリＭＥＭの例を示している。例えば、半導体メモリＭＥＭは、強磁性トンネル接合素子ＭＴＪを有するスピン注入型（Spin Transfer Torque）ＭＲＡＭである。半導体メモリＭＥＭは、メモリセルアレイＡＲＹ、ワード線ドライバＷＬＤＲＶ、ビット線ドライバＢＬＤＲＶ、ソース線ドライバＳＬＤＲＶおよびセンスアンプＳＡを有している。

メモリセルアレイＡＲＹは、マトリックス状に配置された複数のメモリセルＭＣを有している。図９の横方向に並ぶメモリセルＭＣは、共通のワード線ＷＬに接続されている。図９の縦方向に並ぶメモリセルＭＣは、共通のソース線ＳＬおよび共通のビット線ＢＬに接続されている。メモリセルＭＣは、図１に示した磁気抵抗素子ＭＲＥと、選択トランジスタＳＴとを有している。例えば、各メモリセルＭＣは、強磁性トンネル接合素子ＭＴＪが高抵抗状態のときに論理１を記憶し、強磁性トンネル接合素子ＭＴＪが低抵抗状態のときに論理０を記憶する。強磁性トンネル接合素子ＭＴＪは、図１に示したハードマスクＨＭ側がビット線ＢＬに接続され、下部電極ＢＥＬ側が選択トランジスタＳＴを介してソース線ＳＬに接続されている。選択トランジスタＳＴのゲートはワード線ＷＬに接続されている。強磁性トンネル接合素子ＭＴＪに示す矢印は、先端側に自由層ＦＬ２（ハードマスクＨＭ側）が配置されることを示す。

ワード線ドライバＷＬＤＲＶは、書き込み動作時および読み出し動作時に、アドレス信号ＡＤに応じて、ワード線ＷＬのいずれかをハイレベルに活性化し、他のワード線ＷＬをロウレベルに非活性化する。ビット線ドライバＢＬＤＲＶは、書き込み動作時に、ビット線ＢＬを書き込みデータＤＩの論理に応じてロウレベル（例えば、接地電圧）またはハイレベル（書き込み電圧）に設定する。ビット線ドライバＢＬＤＲＶは、読み出し動作時に、ビット線ＢＬをハイレベル（読み出し電圧）に設定する。

ソース線ドライバＳＬＤＲＶは、書き込み動作時に、ソース線ＳＬを書き込みデータＤＩの論理に応じてハイレベル（書き込み電圧）またはロウレベル（例えば、接地電圧）に設定する。これにより、ソース線ＳＬの電圧レベルは、書き込み動作時に、対応するビット線ＢＬの電圧レベルの逆に設定される。ソース線ドライバＳＬＤＲＶは、読み出し動作時に、ソース線ＳＬをフローティング状態に設定する。そして、メモリセルＭＣに保持されているデータの論理に応じた電圧または電流がソース線ＳＬに生成される。

センスアンプＳＡは、読み出し動作時に動作し、ソース線ＳＬの電圧または電流に基づいて、活性化されているワード線ＷＬに接続されるメモリセルＭＣに保持されている論理を判定し、判定した論理を読み出しデータＤＯとして出力する。

図１０は、図１に示した磁気抵抗素子ＭＲＥを含むメモリセルＭＣを有する半導体メモリＭＥＭの別の例を示している。例えば、半導体メモリＭＥＭは、強磁性トンネル接合素子ＭＴＪを有する配線電流磁界型のＭＲＡＭである。配線電流磁界型のＭＲＡＭでは、強磁性トンネル接合素子ＭＴＪの近くに、書き込みワード線ＷＷＬが配線される。例えば、書き込みワード線ＷＷＬは、図９の横方向に並ぶ強磁性トンネル接合素子ＭＴＪに沿って配線されている。

ワード線ドライバＷＬＤＲＶは、書き込み動作時に書き込みワード線ＷＷＬを駆動し、読み出し動作時にワード線ＷＬを駆動する。ビット線ドライバＢＬＤＲＶおよびソース線ドライバＳＬＤＲＶは、読み出し動作時のみ駆動される。半導体メモリＭＥＭのその他の構成および機能は、図９と同様である。

図１１は、図１０に示したメモリセルＭＣの構造と書き込み動作の例を示している。強磁性トンネル接合素子ＭＴＪは、半導体基板ＳＵＢの表面に形成される選択トランジスタＳＴ上に形成される。例えば、半導体基板ＳＵＢはｐ形基板であり、選択トランジスタＳＴはｎＭＯＳトランジスタである。

選択トランジスタＳＴのドレインＤＲは、ビアホールＶＩＡ１（プラグコンタクト）および接続配線ＣＮ１を介して強磁性トンネル接合素子ＭＴＪの固定層ＰＬ側に接続される。ビット線ＢＬは、強磁性トンネル接合素子ＭＴＪの自由層ＦＬ１側に接続される。選択トランジスタＳＴのソースＳＣは、ビアホールＶＩＡ２（プラグコンタクト）を介して図１０に示したソースＳＬに接続される。ドレインＤＲおよびソースＳＣは拡散層の一種である。

書き込みワード線ＷＷＬは、ワード線ＷＬと強磁性トンネル接合素子ＭＴＪの間に、ワード線ＷＬに沿って配線される。特に限定されないが、ワード線ＷＬはポリシリコン配線層を用いて形成される。書き込みワード線ＷＷＬ、ビット線ＢＬ、接続配線ＣＮ１および図１０に示したソース線ＳＬは金属配線層を用いて形成される。

配線電流磁界型のＭＲＡＭの書き込み動作では、強磁性トンネル接合素子ＭＴＪは、ビット線ＢＬに流れる電流Ｉ１により発生する磁場ＭＦ１と書き込みワード線ＷＷＬに流れる電流Ｉ２により発生する磁場ＭＦ２とに応じて、抵抗値が書き換わり、データの論理が書き込まれる。書き込まれるデータの論理は、ビット線ＢＬに流れる電流の向きにより設定される。
例えば、強磁性トンネル接合素子ＭＴＪ内に矢印で示すように、固定層ＰＬと自由層ＦＬ１の磁化方向が互いに逆（反平行）のとき、強磁性トンネル接合素子ＭＴＪは高抵抗状態に設定されている。これに対して、固定層ＰＬと自由層ＦＬ１の磁化方向が同じ（平行）のとき、強磁性トンネル接合素子ＭＴＪは低抵抗状態に設定されている。なお、スピン注入型ＭＲＡＭのメモリセルＭＣは、図１１から書き込みワード線ＷＷＬを取り除いた構造にほぼ等しい。

以上、この実施形態では、トンネル絶縁膜ＴＬとストッパー層ＳＴＯＰとの間隔を自由層ＦＬ２の介在により大きくすることで、ストッパー層ＳＴＯＰのＲｕがエッチング時にトンネル絶縁膜ＴＬに付着することを防止できる。自由層ＦＬ１とストッパー層ＳＴＯＰとの間隔を自由層ＦＬ２の介在により大きくすることで、ストッパー層ＳＴＯＰのＲｕが自由層ＦＬ１の界面に現れることを防止でき、磁気抵抗素子ＭＲＥの電気的特性が悪化することを防止できる。

自由層ＦＬ１に比べて飽和磁化量が小さい自由層ＦＬ２を、自由層ＦＬ１より厚く形成することで、書き込み電流を増やすことなく、トンネル絶縁膜ＴＬとストッパー層ＳＴＯＰとの間隔または自由層ＦＬ１とストッパー層ＳＴＯＰとの間隔を大きくできる。Ｔａを含む自由層ＦＬ２は、純粋なＴａに比べてエッチングレートが高いため、自由層ＦＬ２を形成するときにもエッチング時間が長くなることを防止できる。以上より、エッチング時間を長くすることなく、トンネル絶縁膜ＴＬの汚染を防止でき、磁気抵抗素子ＭＲＥの電気的特性の悪化を防止できる。

図１２は、上述した半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。システムＳＹＳ（ユーザシステム）は、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を含んでいる。システムＳＹＳの形態は、シリコン基板上に複数のマクロが集積されたシステムオンチップ、あるいはパッケージ基板上に複数のチップが搭載されたシステムインパッケージのいずれでもよい。

例えば、システムＳＹＳは、ＣＰＵ、ＲＯＭおよび周辺回路ＰＥＲＩと、上述した半導体メモリＭＥＭのいずれかとを有している。ＣＰＵ、ＲＯＭ、周辺回路ＰＥＲＩおよび半導体メモリＭＥＭは、システムバスＳＢＵＳにより互いに接続されている。ＲＯＭは、ＣＰＵにより実行されるプログラムを格納している。ＣＰＵは、ＲＯＭにアクセスするとともに、半導体メモリＭＥＭにアクセスし、システム全体の動作を制御する。なお、ＣＰＵにより実行されるプログラムが半導体メモリＭＥＭに格納されるとき、ＲＯＭは不要である。周辺回路ＰＥＲＩは、システムＳＹＳに接続される入力装置および出力装置の少なくともいずれかを制御する。半導体メモリＭＥＭは、ＣＰＵからのアクセス要求に応じて、書き込み動作および読み出し動作を実行する。

以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
半導体基板上に配置される固定層と、
前記固定層上に配置されるトンネル絶縁膜と、
前記トンネル絶縁膜上に配置され、Ｆｅを含む第１自由層と、
前記第１自由層上に配置され、ＦｅおよびＴａを含む第２自由層と、
前記第２自由層上に配置され、Ｒｕを含むストッパー層と
前記ストッパー層上に配置されるハードマスクと
を備えていることを特徴とする磁気抵抗素子。
（付記２）
前記第２自由層の厚さは、前記第１自由層の厚さより大きいこと
を特徴とする付記１記載の磁気抵抗素子。
（付記３）
前記第２自由層は、さらにＢを含むこと
を特徴とする付記１または付記２記載の磁気抵抗素子。
（付記４）
前記第２自由層は、さらにＣｏ、Ｎｉの少なくともいずれかを含むこと
を特徴とする付記３記載の磁気抵抗素子。
（付記５）
半導体基板上に順に配置される固定層と、トンネル絶縁膜と、Ｆｅを含む第１自由層と、ＦｅおよびＴａを含む第２自由層と、Ｒｕを含むストッパー層と、ハードマスクとを有する磁気抵抗素子と、
ドレインが前記固定層に接続される選択トランジスタと
を含むメモリセルと、
前記ハードマスクに接続されるビット線と、
前記選択トランジスタのソースに接続されるソース線と、
前記選択トランジスタのゲートに接続されるワード線と、
前記ビット線、前記ソース線および前記ワード線を駆動するドライバと
を備えていることを特徴とする半導体メモリ。
（付記６）
前記第２自由層の厚さは、前記第１自由層の厚さより大きいこと
を特徴とする付記５記載の半導体メモリ。
（付記７）
前記第２自由層は、さらにＢを含むこと
を特徴とする付記５または付記６記載の半導体メモリ。
（付記８）
前記第２自由層は、さらにＣｏ、Ｎｉの少なくともいずれかを含むこと
を特徴とする付記７記載の半導体メモリ。
（付記９）
半導体基板上に固定層と、トンネル絶縁膜と、Ｆｅを含む第１自由層と、ＦｅおよびＴａを含む第２自由層と、Ｒｕを含むストッパー層と、ハードマスクとを順に積層する積層工程と、
フォトリソグラフィ技術を用いて前記ハードマスクを選択的にエッチングする第１エッチング工程と、
エッチング後に残された前記ハードマスクをマスクとして、前記ストッパー層と、前記第２自由層と、前記第１自由層と、前記トンネル絶縁膜と、前記固定層とを選択的にエッチングする第２エッチング工程と
を有することを特徴とする磁気抵抗素子の製造方法。
（付記１０）
前記積層工程において、前記第２自由層の厚さを、前記第１自由層の厚さより大きく形成すること
を特徴とする付記９記載の磁気抵抗素子の製造方法。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

ＡＦＬ‥反強磁性層；ＡＲＹ‥メモリセルアレイ；ＢＥＬ‥下部電極；ＢＬ‥ビット線；ＢＬＤＲＶ‥ビット線ドライバ；ＣＮ１‥接続配線；ＤＬ‥拡散層；ＤＲ‥ドレイン；ＦＬ１、ＦＬ２‥自由層；ＨＭ‥ハードマスク；ＩＮＳ１、ＩＮＳ２‥絶縁膜；ＭＣ‥メモリセル；ＭＥＭ‥半導体メモリ；ＭＦ１、ＭＦ２‥磁場；ＭＲＥ‥磁気抵抗素子；ＭＴＪ‥強磁性トンネル接合素子；ＰＥＲＩ‥周辺回路；ＰＬ‥固定層；ＲＥＳ‥フォトレジスト；ＳＡ‥センスアンプ；ＳＢＵＳ‥システムバス；ＳＣ‥ソース；ＳＬ‥ソース線；ＳＬＤＲＶ‥ソース線ドライバ；ＳＴ‥選択トランジスタ；ＳＴＯＰ‥ストッパー層；ＳＵＢ‥半導体基板；ＳＹＳ‥システム；ＴＬ‥トンネル絶縁膜；ＶＩＡ１、ＶＩＡ２‥ビアホール；ＷＬ‥ワード線；ＷＬＤＲＶ‥ワード線ドライバ；ＷＷＬ‥書き込みワード線

Claims

半導体基板上に配置される固定層と、
前記固定層上に配置されるトンネル絶縁膜と、
前記トンネル絶縁膜上に配置され、Ｆｅを含む第１自由層と、
前記第１自由層上に配置され、ＦｅおよびＴａを含む第２自由層と、
前記第２自由層上に配置され、Ｒｕを含むストッパー層と
前記ストッパー層上に配置されるハードマスクとを備え、
前記第２自由層は、前記ストッパー層のＲｕによる前記トンネル絶縁膜の汚染と、エッチング容易性と、抵抗状態を変えるための書き込み電流とに関する制約に応じて設定された、前記第１自由層の厚さの２倍から３倍までの範囲内の厚さを有する
ことを特徴とする磁気抵抗素子。
半導体基板上に順に配置される固定層と、トンネル絶縁膜と、Ｆｅを含む第１自由層と、ＦｅおよびＴａを含む第２自由層と、Ｒｕを含むストッパー層と、ハードマスクとを有する磁気抵抗素子と、
ドレインが前記固定層に接続される選択トランジスタと
を含むメモリセルと、
前記ハードマスクに接続されるビット線と、
前記選択トランジスタのソースに接続されるソース線と、
前記選択トランジスタのゲートに接続されるワード線と、
前記ビット線、前記ソース線および前記ワード線を駆動するドライバとを備え、
前記第２自由層は、前記ストッパー層のＲｕによる前記トンネル絶縁膜の汚染と、エッチング容易性と、抵抗状態を変えるための書き込み電流とに関する制約に応じて設定された、前記第１自由層の厚さの２倍から３倍までの範囲内の厚さを有する
ことを特徴とする半導体メモリ。
半導体基板上に固定層と、トンネル絶縁膜と、Ｆｅを含む第１自由層と、ＦｅおよびＴａを含む第２自由層と、Ｒｕを含むストッパー層と、ハードマスクとを順に積層する積層工程と、
フォトリソグラフィ技術を用いて前記ハードマスクを選択的にエッチングする第１エッチング工程と、
エッチング後に残された前記ハードマスクをマスクとして、前記ストッパー層と、前記第２自由層と、前記第１自由層と、前記トンネル絶縁膜と、前記固定層とを選択的にエッチングする第２エッチング工程とを備え、
前記積層工程において、前記第２自由層を、前記ストッパー層のＲｕによる前記トンネル絶縁膜の汚染と、エッチング容易性と、抵抗状態を変えるための書き込み電流とに関する制約に応じて設定された、前記第１自由層の厚さの２倍から３倍までの範囲内の厚さに形成する
ことを特徴とする磁気抵抗素子の製造方法。