JP5787966B2 - 遊技機 - Google Patents

Description

本発明は、遊技動作に起因する抽選処理によって大当り状態を発生させる遊技機に関し、特に、高度な演出動作を安定して実行できる遊技機に関する。

パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数の表示図柄による一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると入賞状態となり、遊技球が賞球として払出された後、図柄表示部では表示図柄が所定時間変動される。その後、７・７・７などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて、遊技者に有利な遊技状態を発生させている。

このような遊技状態を発生させるか否かは、図柄始動口に遊技球が入賞したことを条件に実行される大当り抽選で決定されており、上記の図柄変動動作は、この抽選結果を踏まえたものとなっている。例えば、抽選結果が当選状態である場合には、リーチアクションなどと称される演出動作を２０秒前後実行し、その後、特別図柄を整列させている。一方、ハズレ状態の場合にも、同様のリーチアクションが実行されることがあり、この場合には、遊技者は、大当り状態になることを強く念じつつ演出動作の推移を注視することになる。そして、図柄変動動作の終了時に、停止ラインに所定図柄が揃えば、大当り状態であることが遊技者に保証されたことになる。

特開２００９−１１３６８号公報

上記した演出動作は、液晶表示装置での画像演出が中心となるが、この画像演出に連動して、各種のランプを点滅させるランプ演出や、遊技者を盛り上げる音声を出力する音声演出や、可動物が移動する可動演出などが実行される。そして、これらの遊技演出を豊富化すればするほど、各制御動作に時間を要するので、回路構成や制御動作を最適化することが望まれる。

本発明は、上記の問題点に鑑みてなされたものであって、ＣＰＵの処理負担が増加することなく、複雑高度な演出動作が可能な遊技機を提供することを目的とする。

上記の目的を達成するため、本発明は、他の制御手段から受けた制御コマンドに基づいて、ランプを所定態様で発光させてランプ演出を実行する演出制御手段を設けた遊技機であって、前記演出制御手段は、シリアル信号をクロックパルスに同期して出力するシリアルポートと、各々に固有のアドレスが付与され、シリアルポートに並列接続されてシリアル信号とクロックパルスを共通して受ける複数のドライバと、複数のドライバによって駆動される多数のランプと、シリアルポートを出力制御するＣＰＵと、を有して構成され、前記複数のドライバは、必要なデータを保持可能な内蔵レジスタを内蔵し、シリアルポートから一方向にシリアル信号を受けてランプを発光駆動しており、前記ＣＰＵは、シリアルポートのシリアル出力動作を許可設定する設定手段と、シリアル出力動作が許可設定されたシリアルポートから、一連のシリアル信号の送信開始を意味する開始コマンドを出力させる開始手段と、ランプを所定態様で発光駆動するための一連のシリアル信号を、所定のドライバアドレスと、そのドライバの内蔵レジスタを特定して、シリアルポートから出力させた後、終了コマンドをシリアルポートから出力させる終了手段と、を構成している。

前記演出制御手段は、演出モータを所定態様で回転させるモータ演出を実行可能に構成され、前記演出モータは、ランプを発光駆動するドライバと同一構成のモータドライバによって回転駆動され、前記モータドライバは、開始コマンドを、シリアルポートから受けた後、内蔵レジスタを特定した状態で、回転駆動データを受けるよう構成されているのが好ましい。

本発明において、開始手段は、所定のシリアルポートが、シリアル入力動作が禁止状態に設定された状態で機能するのが好ましく、所定のシリアルポートには、所定単位長のパラレルデータを一時保存可能なＦＩＦＯバッファが確保されているのが好ましい。

上記した通り、本発明の遊技機によれば、ＣＰＵの処理負担が増加することなく、複雑高度な演出動作が可能な遊技機を実現することができる。

実施例に示すパチンコ機の斜視図である。 図１のパチンコ機の遊技盤を図示した正面図である。 図１のパチンコ機の全体構成を示すブロック図である。 演出制御部の回路構成を例示するブロック図である。 デジタルアンプの内部構成を例示するブロック図である。 演出制御部のワンチップマイコンの内部構成の要部と動作内容を説明する図面である。 ３つのランプ駆動基板の内部構成を示すブロック図である。 ランプ駆動基板に伝送されるシリアル信号を示すタイムチャートである。 演出制御部の動作を説明するフローチャートである。 図９の一部を詳細に示すフローチャートである。 センサ信号伝送基板ＴＲＮＳを説明する回路図及びタイムチャートである。 受信動作を実行するシリアルポートの内部構成や動作を説明する図面である。

以下、実施例に基づいて本発明を詳細に説明する。図１は、本実施例のパチンコ機ＧＭを示す斜視図である。このパチンコ機ＧＭは、島構造体に着脱可能に装着される矩形枠状の木製外枠１と、外枠１に固着されたヒンジ２を介して開閉可能に枢着される前枠３とで構成されている。この前枠３には、遊技盤５が、裏側からではなく、表側から着脱自在に装着され、その前側には、ガラス扉６と前面板７とが夫々開閉自在に枢着されている。

ガラス扉６の外周には、ＬＥＤランプなどによる電飾ランプが、略Ｃ字状に配置されている。一方、ガラス扉６の上部左右位置と下側には、全３個のスピーカが配置されている。上部に配置された２個のスピーカは、各々、左右チャネルＲ，Ｌの音声を出力し、下側のスピーカは重低音を出力するよう構成されている。

前面板７には、発射用の遊技球を貯留する上皿８が装着され、前枠３の下部には、上皿８から溢れ出し又は抜き取った遊技球を貯留する下皿９と、発射ハンドル１０とが設けられている。発射ハンドル１０は発射モータと連動しており、発射ハンドル１０の回動角度に応じて動作する打撃槌によって遊技球が発射される。

上皿８の外周面には、チャンスボタン１１が設けられている。このチャンスボタン１１は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル１０から右手を離すことなくチャンスボタン１１を操作できる。このチャンスボタン１１は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。

上皿８の右部には、カード式球貸し機に対する球貸し操作用の操作パネル１２が設けられ、カード残額を３桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。

図２に示すように、遊技盤５の表面には、金属製の外レールと内レールとからなるガイドレール１３が環状に設けられ、その略中央には、中央開口ＨＯが設けられている。そして、中央開口ＨＯには、大型の液晶カラーディスプレイ（ＬＣＤ）で構成された表示装置ＤＳが配置されている。

表示装置ＤＳは、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この表示装置ＤＳは、中央部に特別図柄表示部Ｄａ〜Ｄｃと右上部に普通図柄表示部１９とを有している。そして、特別図柄表示部Ｄａ〜Ｄｃでは、大当り状態の招来を期待させるリーチ演出が実行されることがあり、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、適宜な予告演出などが実行される。

遊技球が落下移動する遊技領域には、図柄始動口１５、大入賞口１６、普通入賞口１７、及び、ゲート１８が配設されている。これらの入賞口１５〜１８は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。

図柄始動口１５は、左右一対の開閉爪１５ａを備えた電動式チューリップで開閉されるように構成され、普通図柄表示部１７の変動後の停止図柄が当り図柄を表示した場合には、所定時間だけ、若しくは、所定個数の遊技球を検出するまで、開閉爪１５ａが開放されるようになっている。

なお、普通図柄表示部１９は、普通図柄を表示するものであり、ゲート１８を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート１８の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止する。

大入賞口１６は、前後方向に進退する開閉板１６ａを有して構成されている。大入賞口１６の動作は、特に限定されないが、典型的な大当り状態では、大入賞口１６の開閉板１６ａが開放された後、所定時間が経過し、又は所定数（例えば１０個）の遊技球が入賞すると開閉板１６ａが閉じる。このような動作は、最大で例えば１５回まで継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Ｄａ〜Ｄｃの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態（確変状態）となるという特典が付与される。

図３は、上記した各動作を実現するパチンコ機ＧＭの全体回路構成を示すブロック図である。図示の通り、このパチンコ機ＧＭは、ＡＣ２４Ｖを受けて各種の直流電圧や、電源異常信号ＡＢＮ１、ＡＢＮ２やシステムリセット信号（電源リセット信号）ＳＹＳなどを出力する電源基板２０と、遊技制御動作を中心統括的に担う主制御基板２１と、主制御基板２１から受けた制御コマンドＣＭＤに基づいてランプ演出及び音声演出を実行する演出制御基板２２と、演出制御基板２２から受けた制御コマンドＣＭＤ’に基づいて表示装置ＤＳを駆動する画像制御基板２３と、主制御基板２１から受けた制御コマンドＣＭＤ”に基づいて払出モータＭを制御して遊技球を払い出す払出制御基板２４と、遊技者の操作に応答して遊技球を発射させる発射制御基板２５と、を中心に構成されている。

但し、この実施例では、主制御基板２１が出力する制御コマンドＣＭＤは、コマンド中継基板２６と演出インタフェイス基板２７を経由して、演出制御基板２２に伝送される。また、演出制御基板２２が出力する制御コマンドＣＭＤ’は、演出インタフェイス基板２７と画像インタフェイス基板２８を経由して、画像制御基板２３に伝送され、主制御基板２１が出力する制御コマンドＣＭＤ”は、主基板中継基板３２を経由して、払出制御基板２４に伝送される。制御コマンドＣＭＤ，ＣＭＤ’，ＣＭＤ”は、何れも１６ビット長であるが、主制御基板２１や払出制御基板２４が関係する制御コマンドは、８ビット長毎に２回に分けてパラレル送信されている。一方、演出制御基板２２から画像制御基板２３に伝送される制御コマンドＣＭＤ’は、１６ビット長をまとめてパラレル伝送されている。そのため、可動予告演出を含む予告演出を、多様化して多数の制御コマンドを連続的に送受信するような場合でも、迅速にその処理を終えることができ、他の制御動作に支障を与えない。

ところで、本実施例では、演出インタフェイス基板２７と演出制御基板２２とは、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されて二枚の回路基板が積層されている。同様に、画像インタフェイス基板２８と画像制御基板２３についても、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されて二枚の回路基板が積層されている。そのため、各電子回路の回路構成を複雑高度化しても基板全体の収納空間を最小化できると共に、接続ラインを最短化することで耐ノイズ性を高めることができる。

これら主制御基板２１、演出制御基板２２、画像制御基板２３、及び払出制御基板２４には、ワンチップマイコンを備えるコンピュータ回路がそれぞれ搭載されている。そこで、これらの制御基板２１〜２４とインタフェイス基板２７〜２８に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部２１、演出制御部２２’、画像制御部２３’、及び払出制御部２４と言うことがある。すなわち、この実施例では、演出制御基板２２と演出インタフェイス基板２７とで演出制御部２２’を構成し、画像制御基板２３と画像インタフェイス基板２８とで画像制御部２３’を構成している。なお、演出制御部２２’、画像制御部２３’、及び払出制御部２４の全部又は一部がサブ制御部である。

また、このパチンコ機ＧＭは、図３の破線で囲む枠側部材ＧＭ１と、遊技盤５の背面に固定された盤側部材ＧＭ２とに大別されている。枠側部材ＧＭ１には、ガラス扉６や前面板７が枢着された前枠３と、その外側の木製外枠１とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材ＧＭ２は、機種変更に対応して交換され、新たな盤側部材ＧＭ２が、元の盤側部材の代わりに枠側部材ＧＭ１に取り付けられる。なお、枠側部材１を除く全てが、盤側部材ＧＭ２である。

図３の破線枠に示す通り、枠側部材ＧＭ１には、電源基板２０と、払出制御基板２４と、発射制御基板２５と、枠中継基板３５と、ランプ駆動基板３６とが含まれており、これらの回路基板が、前枠３の適所に各々固定されている。

ランプ駆動基板３６には、複数のＬＥＤが接続されており、これらのＬＥＤ群を駆動する駆動データＳＤＡＴＡは、シリアル信号として、演出制御基板２２→演出インタフェイス基板２７→枠中継基板３４→枠中継基板３５を経由して、ランプ駆動基板３６に搭載された複数のドライバＤＲｉｊに伝送されている。

実施例のドライバＤＲｉｊ（ドライバＩＣ）は、各々、ＬＥＤや電飾ランプなどのＬＥＤ群を最高２４個まで駆動可能であるが、以下の説明では、ランプ駆動基板３６に搭載された５個のドライバＤＲｉｊによって、合計５×２４個のＬＥＤが駆動されているとする（図７参照）。そして、本明細書では、これらのＬＥＤを、便宜上、第０チャンネル（ＣＨ０）のＬＥＤ群と称する。

遊技盤５の背面には、主制御基板２１、演出制御基板２２、画像制御基板２３が、表示装置ＤＳやその他の回路基板と共に固定されている。そして、枠側部材ＧＭ１と盤側部材ＧＭ２とは、一箇所に集中配置された接続コネクタＣ１〜Ｃ４によって電気的に接続されている。

電源基板２０は、接続コネクタＣ２を通して、主基板中継基板３２に接続され、接続コネクタＣ３を通して、電源中継基板３３に接続されている。電源基板２０には、交流電源の投入と遮断とを監視する電源監視部ＭＮＴが設けられている。電源監視部ＭＮＴは、交流電源が投入されたことを検知すると、所定時間だけシステムリセット信号ＳＹＳをＬレベルに維持した後に、これをＨレベルに遷移させる。

また、電源監視部ＭＮＴは、交流電源の遮断を検知すると、電源異常信号ＡＢＮ１，ＡＢＮ２を、直ちにＬレベルに遷移させる。なお、電源異常信号ＡＢＮ１，ＡＢＮ２は、電源投入後に速やかにＨレベルとなる。

ところで、本実施例のシステムリセット信号は、交流電源に基づく直流電源によって生成されている。そのため、交流電源の投入（通常は電源スイッチのＯＮ）を検知してＨレベルに増加した後は、直流電源電圧が異常レベルまで低下しない限り、Ｈレベルを維持する。したがって、直流電源電圧が維持された状態で、交流電源が瞬停状態となっても、システムリセット信号ＳＹＳがＣＰＵをリセットすることはない。なお、電源異常信号ＡＢＮ１，ＡＢＮ２は、交流電源の瞬停状態でも出力される。

主基板中継基板３２は、電源基板２０から出力される電源異常信号ＡＢＮ１、バックアップ電源ＢＡＫ、及びＤＣ５Ｖ，ＤＣ１２Ｖ，ＤＣ３２Ｖを、そのまま主制御部２１に出力している。一方、電源中継基板３３は、電源基板２０から受けたシステムリセット信号ＳＹＳや、交流及び直流の電源電圧を、そのまま演出インタフェイス基板２７に出力している。演出インタフェイス基板２７は、受けたシステムリセット信号ＳＹＳを、そのまま演出制御部２２’と画像制御部２３’に出力している。

一方、払出制御基板２４は、中継基板を介することなく、電源基板２０に直結されており、主制御部２１が受けると同様の電源異常信号ＡＢＮ２や、バックアップ電源ＢＡＫを、その他の電源電圧と共に直接的に受けている。

電源基板２０が出力するシステムリセット信号ＳＹＳは、電源基板２０に交流電源２４Ｖが投入されたことを示す電源リセット信号であり、この電源リセット信号によって演出制御部２２’と画像制御部２３’のワンチップマイコンは、その他のＩＣ素子と共に電源リセットされるようになっている。

但し、このシステムリセット信号ＳＹＳは、主制御部２１と払出制御部２４には、供給されておらず、各々の回路基板２１，２４のリセット回路ＲＳＴにおいて電源リセット信号（ＣＰＵリセット信号）が生成されている。そのため、例えば、接続コネクタＣ２がガタついたり、或いは、配線ケーブルにノイズが重畳しても、主制御部２１や払出制御部２４のＣＰＵが異常リセットされるおそれはない。演出制御部２２’と画像制御部２３’は、主制御部２１からの制御コマンドに基づいて、従属的に演出動作を実行することから、回路構成の複雑化を回避するために、電源基板２０から出力されるシステムリセット信号ＳＹＳを利用している。

ところで、主制御部２１や払出制御部２４に設けられたリセット回路ＲＳＴは、各々ウォッチドッグタイマを内蔵しており、各制御部２１，２４のＣＰＵから、定時的なクリアパルスを受けない限り、各ＣＰＵは強制的にリセットされる。

また、この実施例では、ＲＡＭクリア信号ＣＬＲは、主制御部２１で生成されて主制御部２１と払出制御部２４のワンチップマイコンに伝送されている。ここで、ＲＡＭクリア信号ＣＬＲは、各制御部２１，２４のワンチップマイコンの内蔵ＲＡＭの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチＳＷのＯＮ／ＯＦＦ状態に対応した値を有している。

主制御部２１及び払出制御部２４は、電源基板２０から電源異常信号ＡＢＮ１，ＡＢＮ２を受けることによって、停電や営業終了に先立って、必要な終了処理を開始するようになっている。また、バックアップ電源ＢＡＫは、営業終了や停電により交流電源２４Ｖが遮断された後も、主制御部２１と払出制御部２４のワンチップマイコンの内蔵ＲＡＭのデータを保持するＤＣ５Ｖの直流電源である。したがって、主制御部２１と払出制御部２４は、電源遮断前の遊技動作を電源投入後に再開できることになる（電源バックアップ機能）。このパチンコ機では少なくとも数日は、各ワンチップマイコンのＲＡＭの記憶内容が保持されるよう設計されている。

図３に示す通り、主制御部２１は、主基板中継基板３２を経由して、払出制御部２４に制御コマンドＣＭＤ”を送信する一方、払出制御部２４からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号ＣＯＮや、動作開始信号ＢＧＮを受信している。ステイタス信号ＣＯＮには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。動作開始信号ＢＧＮは、電源投入後、払出制御部２４の初期動作が完了したことを主制御部２１に通知する信号である。

また、主制御部２１は、遊技盤中継基板３１を経由して、遊技盤５の各遊技部品に接続されている。そして、遊技盤上の各入賞口１６〜１８に内蔵された検出スイッチのスイッチ信号を受ける一方、電動式チューリップなどのソレノイド類を駆動している。ソレノイド類や検出スイッチは、主制御部２１から配電された電源電圧ＶＢ（１２Ｖ）で動作するよう構成されている。また、図柄始動口１５への入賞状態などを示す各スイッチ信号は、電源電圧ＶＢ（１２Ｖ）と電源電圧Ｖｃｃ（５Ｖ）とで動作するインタフェイスＩＣで、ＴＴＬレベル又はＣＭＯＳレベルのスイッチ信号に変換された上で、主制御部２１に伝送される。

先に説明した通り、演出制御基板２２と演出インタフェイス基板２７とはコネクタ連結によって一体化されており、演出制御部２２’は、電源中継基板３３を経由して、電源基板２０から各レベルの直流電圧（５Ｖ，１２Ｖ，３２Ｖ）と、システムリセット信号ＳＹＳを受けている（図３及び図４参照）。また、演出制御部２２’は、コマンド中継基板２６を経由して、主制御部２１から制御コマンドＣＭＤとストローブ信号ＳＴＢとを受けている（図３及び図４参照）。

そして、演出制御部２２’は、演出インタフェイス基板２７を経由して、ランプ駆動基板２９やランプ駆動基板３０に搭載されたドライバＤＲｉｊに、ランプ駆動データＳＤＡＴＡ（シリアル信号）を供給している。特に限定されるものではないが、ランプ駆動基板２９，３０に搭載されているドライバＤＲｉｊは、ランプ駆動基板３６に搭載されたドライバＤＲｉｊと同一構成であり、ランプ駆動基板２９，３０には、各々、５個のドライバＤＲｉｊが配置されている。

先に説明した通り、これらのドライバＤＲｉｊは、各々、最高２４個のランプを駆動可能であるが、以下の説明では、ランプ駆動基板２９に接続された合計２４×５個のランプを、第１チャンネルＣＨ１のランプ群と称し、ランプ駆動基板３０に接続された合計２４×５個のランプを、第２チャンネルＣＨ２のランプ群と称する（図７参照）。

このように、本実施例では、多数（３×２４×５個）のランプが、チャンネルＣＨ０〜チャンネルＣＨ２のランプ群に三分されて、各々、ランプ駆動基板３６、ランプ駆動基板２９、ランプ駆動基板３０に接続されている。なお、図４に関して後述するように、全てのドライバＤＲｉｊは、演出制御部２２’のワンチップマイコン４０が、一括的に出力するシリアル信号ＳＤＡＴＡのうち、該当信号を受信して、担当するランプ群を駆動している（図４参照）。

ところで、同じドライバＤＲｉｊを使用してステッピングモータを駆動することもでき、例えば、破線に示すように、ランプ駆動基板３０を経由して、演出モータ群Ｍ１〜Ｍｎを駆動するのも好適である。この場合、モータ駆動データは、ランプ駆動データと同様のシリアル信号であり、演出内容を豊富化するべく演出モータ個数を増やしても、配線ケーブルが増加することがなく、機器構成が簡素化される。

図３及び図４に示す通り、演出制御部２２’は、画像制御部２３’に対して、制御コマンドＣＭＤ’及びストローブ信号ＳＴＢ’と、電源基板２０から受けたシステムリセット信号ＳＹＳと、２種類の直流電圧（１２Ｖ，５Ｖ）とを出力している。

そして、画像制御部２３’では、制御コマンドＣＭＤ’に基づいて表示装置ＤＳを駆動して各種の画像演出を実行している。表示装置ＤＳは、ＬＥＤバックライトによって発光しており、画像インタフェイス基板２８から５対のＬＶＤＳ（低電圧差動伝送Low voltage differential signaling）信号と、バックライト電源電圧（１２Ｖ）とを受けて駆動されている（図４参照）。

続いて、上記した演出制御部２２’と画像制御部２３’の構成を更に詳細に説明する。図４に示す通り、演出インタフェイス基板２７は、電源中継基板３３を経由して、電源基板２０から３種類の直流電圧（５Ｖ，１２Ｖ，３２Ｖ）を受けている。ここで、直流電圧５Ｖは、デジタル論理回路の電源電圧として、演出インタフェイス基板２７、ランプ駆動基板２９、ランプ駆動基板３０、画像インタフェイス基板２８、及び画像制御基板２３に配電されて各デジタル回路を動作させている。

但し、演出制御基板２２には、直流電圧５Ｖが配電されておらず、１２ＶからＤＣ／ＤＣコンバータで降圧された直流電圧３．３Ｖと、３．３ＶからＤＣ／ＤＣコンバータで更に降圧された直流電圧１．８Ｖだけが、演出インタフェイス基板２７から演出制御基板２２に配電されている。

このように、本実施例の演出制御基板２２は、全ての回路が、電源電圧３．３Ｖ又はそれ以下の電源電圧で駆動されているので、電源電圧を５Ｖで動作する場合と比較して大幅に低電力化することができ、仮に、演出制御基板２２の直上に演出インタフェイス基板２７を配置して積層しても放熱上の問題が生じない。

但し、電源基板２０から受けた直流電圧１２Ｖは、そのままデジタルアンプ４６の電源電圧として使用されると共に、ランプ駆動基板３０とランプ駆動基板２９に配電されて各ランプ群の電源電圧となる。また、直流電圧３２Ｖは、演出インタフェイス基板のＤＣ／ＤＣコンバータにおいて直流電圧１３Ｖに降圧されて、必要に応じて、演出モータＭ１〜Ｍｎの駆動電源として使用される。

図４に示すように、演出制御部２２’は、音声演出・ランプ演出・演出可動体による予告演出・データ転送などの処理を実行するワンチップマイコン４０と、ワンチップマイコン４０の制御プログラムなどを記憶するフラッシュメモリ（flash memory）４１と、ワンチップマイコン４０からの指示に基づいて音声信号を再生して出力する音声合成回路４２と、再生される音声信号の元データである圧縮音声データを記憶する音声用メモリ４３とを備えて構成されている。

ここで、ワンチップマイコン４０、フラッシュメモリ４１、及び音声用メモリ４３は、電源電圧３．３Ｖで動作しており、また、音声合成回路４２は、電源電圧３．３Ｖ及び電源電圧１．８Ｖで動作しており大幅な省電力化が実現されている。ここで、１．８Ｖは、音声合成回路のコンピュータ・コア部の電源電圧であり、３．３Ｖは、Ｉ／Ｏ部の電源電圧である。

ワンチップマイコン４０には、複数のパラレル入出力ポートＰＩＯ（Ｐｉ＋Ｐｏ＋Ｐｏ’）と、複数のシリアル出力ポートＳＩとが内蔵されている。ここで、シリアル出力ポートＳＩは、より詳細には、３チャンネルのシリアルポート（Ｓ０〜Ｓ２）を含んで構成されており（図６参照）、ランプ駆動基板３６、２９、３０に搭載された各５個のドライバＤＲｉｊに、各々、ランプ駆動データＳＤＡＴＡ０〜ＳＤＡＴＡ２を、クロック信号ＣＫ０〜ＣＫ２に同期して出力している。すなわち、シリアルポートＳ０〜シリアルポートＳ２は、クロック同期方式に基づいて、対応するランプ駆動基板３６、２９、３０に、ランプ駆動データＳＤＡＴＡ０〜ＳＤＡＴＡ２を伝送している。なお、ランプ駆動データＳＤＡＴＡ０〜ＳＤＡＴＡ２は、各ＬＥＤの発光輝度をＰＷＭ制御（pulse width modulation）によって輝度調整するため輝度データである。

また、ランプ駆動基板３６、２９、３０は、パラレル入出力ポートＰＩＯのパラレル出力ポートＰｏ’にも接続されており、各ランプ駆動基板３６、２９、３０に搭載されたドライバＤＲｉｊは、パラレル出力ポートＰｏ’が出力する３ビット長の動作許可信号ＥＮＡＢＬＥ０〜ＥＮＡＢＬＥ２の何れかに基づいて動作を開始している。

一方、パラレル入出力ポートＰＩＯの入力ポートＰｉには、主制御部２１からの制御コマンドＣＭＤ及びストローブ信号ＳＴＢが入力され、コマンド出力ポートＰｏからは、制御コマンドＣＭＤ’及びストローブ信号ＳＴＢ’が出力されるよう構成されている。

具体的には、入力ポートＰｉには、主制御基板２１から出力された制御コマンドＣＭＤとストローブ信号（割込み信号）ＳＴＢとが、演出インタフェイス基板２７のバッファ４４において、電源電圧３．３Ｖに対応する論理レベルに変換されて８ビット単位で供給される。割込み信号ＳＴＢは、ワンチップマイコンの割込み端子に供給され、受信割込み処理によって、演出制御部２２’は、制御コマンドＣＭＤを取得するよう構成されている。

演出制御部２２’が取得する制御コマンドＣＭＤには、（１）異常報知その他の報知用制御コマンドなどの他に、（２）図柄始動口への入賞に起因する各種演出動作の概要特定する制御コマンド（変動パターンコマンド）や、図柄種別を指定する制御コマンド（図柄指定コマンド）が含まれている。ここで、変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当たり抽選における当否結果とが含まれている。

また、図柄指定コマンドには、大当たり抽選の結果に応じて、大当たりの場合には、大当たり種別に関する情報（１５Ｒ確変、２Ｒ確変、１５Ｒ通常、２Ｒ通常など）を特定する情報が含まれ、ハズレの場合には、ハズレを特定する情報が含まれている。変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当り抽選における当否結果とが含まれている。なお、これらに加えて、リーチ演出や予告演出の有無などを含めて変動パターンコマンドで特定しても良いが、この場合でも、演出内容の具体的な内容は特定されていない。

そのため、演出制御部２２’では、変動パターンコマンドを取得すると、これに続いて演出抽選を行い、取得した変動パターンコマンドで特定される演出概要を更に具体化している。例えば、リーチ演出や予告演出について、その具体的な内容が決定される。そして、決定された具体的な遊技内容にしたがい、ＬＥＤ群などの点滅によるランプ演出や、スピーカによる音声演出の準備動作を行うと共に、画像制御部２３’に対して、ランプやスピーカによる演出動作に同期した画像演出に関する制御コマンドＣＭＤ’を出力する。

このような演出動作に同期した画像演出を実現するため、演出制御部２２’は、コマンド出力ポートＰｏを通して、画像制御部２３’に対するストローブ信号（割込み信号）ＳＴＢ’と共に、１６ビット長の制御コマンドＣＭＤ’を演出インタフェイス基板２７に向けて出力している。なお、演出制御部２２’は、図柄指定コマンドや、表示装置ＤＳに関連する報知用制御コマンドや、その他の制御コマンドを受信した場合は、その制御コマンドを、１６ビット長に纏めた状態で、割込み信号ＳＴＢ’と共に演出インタフェイス基板２７に向けて出力している。

上記した演出制御基板２２の構成に対応して、演出インタフェイス基板２７には出力バッファ４５が設けられており、１６ビット長の制御コマンドＣＭＤ’と１ビット長の割込み信号ＳＴＢ’を画像インタフェイス基板２８に出力している。そして、これらのデータＣＭＤ’，ＳＴＢ’は、画像インタフェイス基板２８を経由して、画像制御基板２３に伝送される。

また、演出インタフェイス基板２７には、音声合成回路４２から出力される音声信号を受けるデジタルアンプ４６が配置されている。先に説明した通り、音声合成回路４２は、３．３Ｖと１．８Ｖの電源電圧で動作しており、また、デジタルアンプ４６は、電源電圧１２ＶでＤ級増幅動作しており、消費電力を抑制しつつ大音量の音声演出を可能にしている。

そして、デジタルアンプ４６の出力によって、遊技機上部の左右スピーカと、遊技機下部のスピーカとを駆動している。そのため、音声合成回路４２は、３チャネルの音声信号を生成する必要があり、これをパラレル伝送すると、音声合成回路４２とデジタルアンプ４６との配線が複雑化する。

そこで、本実施例では、音質の劣化を防止すると共に、配線の複雑化を回避するため、音声合成回路４２とデジタルアンプ４６との間は、４本の信号線で接続されており、具体的には、転送クロック信号ＳＣＬＫと、チャネル制御信号ＬＲＣＬＫと、２ビット長のシリアル信号ＳＤ１，ＳＤ２との合計４ビットの信号線に抑制されている。なお、何れの信号も、その振幅レベルは３．３Ｖである。

ここで、ＳＤ１は、遊技機上部に配置された左右スピーカのステレオ信号Ｒ，Ｌを特定するＰＣＭデータについてのシリアル信号であり、ＳＤ２は、遊技機下部に配置された重低音スピーカのモノラル信号を特定するＰＣＭデータについてのシリアル信号である。そして、音声合成回路３４２は、チャネル制御信号ＬＲＣＬＫをＬレベルに維持した状態で、左チャネルの音声信号Ｌを伝送し、チャネル制御信号ＬＲＣＬＫをＨレベルに維持した状態で、右チャネルの音声信号Ｒを伝送する。なお、重低音スピーカは本実施例では１個であるので、モノラル音声信号が伝送されているが、ステレオ音声信号として伝送できるのは勿論である。

何れにしても本実施例では、４種類の音声信号を４本のケーブルで伝送可能であるので、最小のケーブル本数によってノイズによる音声劣化のない信号伝達が可能となる。すなわち、シリアル伝送であるのでパラレル伝送より圧倒的にケーブル本数が少な。なお、アナログ伝送を採る場合には、ケーブル本数は同数であるが、３．３Ｖ振幅のアナログ信号に、少なからずノイズが重畳して、音質が大幅に劣化する。一方、振幅レベルを上げると、電源配線が複雑化する上に消費電力が増加する。

このようなシリアル信号ＳＤ１，ＳＤ２は、クロック信号ＳＣＬＫの立上りエッジに同期して、デジタルアンプ４６に取得される。そして、デジタルアンプ４６内部で、所定ビット長毎にパラレル変換され、ＤＡ変換後にＤ級増幅されて各スピーカに供給されている。

デジタルアンプ４６の内部構成は適宜であるが、図５は、デジタルアンプとしてＹＤＡ１７１（ＹＡＭＡＨＡ）を使用した場合の内部構成図を示している。このような内部構成に限定されないが、何れにしても、本実施例では、音声合成回路４２とデジタルアンプ４６とをシリアル回線で接続するので、ＰＣＭデータ（音声データ）のビット長を如何に増やして高音質化を実現しても配線ケーブルその他を変更する必要がなく、回路構成の簡素化を維持することができる。

また、演出インタフェイス基板２７には、ワンチップマイコン４０のパラレル出力ポートＰｏ’や、シリアルポートＳＩや出力される各種の信号を伝送する出力バッファ回路４７，４８，４９が設けられている。ここで、出力バッファ４７は、第０チャンネルのＬＥＤ群に関連しており、ワンチップマイコン４０が出力するランプ駆動データＳＤＡＴＡ０、クロック信号ＣＫ０、及び、動作許可信号ＥＮＡＢＬＥ０を、枠中継基板３４に出力している。そして、出力された３ビットの信号は、枠中継基板３４、及び、枠中継基板３５を経由して、ランプ駆動基板３６のドライバＤＲｉｊに伝送される（図７参照）。

同様に、出力バッファ４８は、ワンチップマイコン４０が出力するランプ駆動データＳＤＡＴＡ１、クロック信号ＣＫ１、及び、動作許可信号ＥＮＡＢＬＥ１をランプ駆動基板２９のドライバＤＲｉｊに伝送しており、出力バッファ４９は、ランプ駆動データＳＤＡＴＡ２、クロック信号ＣＫ２、及び、動作許可信号ＥＮＡＢＬＥ２をランプ駆動基板３０のドライバＤＲｉｊに伝送している（図７参照）。なお、ランプ駆動基板２９のドライバＤＲｉｊは、第１チャンネルのＬＥＤ群を駆動し、ランプ駆動基板３０のドライバＤＲｉｊは、第２チャンネルのＬＥＤ群を駆動している。

図６（ａ）は、ワンチップマイコン４０に内蔵されたシリアルポートＳＩの内部構成を図示したものである。このシリアルポートＳＩは、後述する制御レジスタＲＧへの設定値に基づいて、（１）送信動作モードか、（２）受信動作モードか、又は、（３）送受信動作モードの何れか一の動作が可能である。ここで、送受信動作モードとは、送信動作と受信動作とを連続して実行可能な動作モードである。

また、上記した（１）〜（３）の動作モードを任意に選択するべく、この実施例では、各シリアルポートＳＩ（図示例ではＳｏ〜Ｓ２）について、制御レジスタＲＧへの設定値に基づいて、（ａ）データ出力動作を許可するか否か、（ｂ）シリアル送信動作を許可するか否か、（ｃ）シリアル受信動作を許可するか否かを、任意に選択できるようになっている。

特に限定されるものではないが、送信動作モードは、該当する制御レジスタＲＧに対する、（ａ）出力動作の許可設定と、（ｂ）送信動作の許可設定と、（ｃ）受信動作の禁止設定によって実現される。

一方、受信動作モードは、該当する制御レジスタＲＧに対する、（ａ）出力動作の禁止設定と、（ｂ）送信動作の許可設定と、（ｃ）受信動作の許可設定と、によって実現される。なお、受信動作モードであるにも関わらず、送信動作を許可設定するのは、ダミーデータを出力して、クロック信号の出力を開始させるためである。

また、送受信動作モードは、該当する制御レジスタＲＧに対する、（ａ）出力動作の許可設定と、（ｂ）送信動作の許可設定と、（ｃ）受信動作の許可設定と、によって実現される。

本シリアルポートＳＩは、全て、上記（１）〜（３）の３つの動作モードで動作可能に構成されており、何れの動作も可能な内部構成を有している。そして、上記（ａ）〜（ｃ）の設定をすることで、内部回路の誤動作を確実に防止している。すなわち、送信動作モード時に、内部回路が誤った受信動作をしたり、逆に、受信動作モードに、内部回路が誤って送信動作をすることがない。

もっとも、本実施例の場合、ランプ駆動やモータ駆動の動作時には、データの出力動作を許可された状態で、全てのシリアルポートＳｏ〜Ｓ２がシリアル送信動作を実行するので、図６（ａ）では、それに関連する部分だけが記載されている。すなわち、この実施例では、ランプ駆動やモータ駆動の動作時には、シリアル受信が禁止された状態で、シリアル送信動作を実行する。

以上を踏まえて説明を続けると、図示の通り、シリアルポートＳ０〜シリアルポートＳ２は全ての同一構成であり、ＣＰＵコアから１バイトデータを受ける送信データレジスタＤＲと、送信データレジスタＤＲから１バイトデータの転送を受けて、ランプ駆動データＳＤＡＴＡｉとしてシリアル出力する送信シフトレジスタＳＲと、シリアルポートの内部動作状態を管理する多数の制御レジスタＲＧと、カウンタ回路ＣＴの出力パルスΦを受けて制御レジスタＲＧが指定する分周比のクロック信号ＣＫｉを出力するボーレートジェネレータＢＧと、を有して構成されている。

ここで、制御レジスタＲＧには、エンプティビットＥＭＰを含んだＲＥＡＤ可能な制御レジスタが含まれており、送信データレジスタＤＲが、新規データを受け入れ可能か否かを示している。すなわち、送信シフトレジスタＳＲの１バイトデータの送信が完了すると、エンプティビットＥＭＰがＨレベル（empty レベル）に遷移して、送信データレジスタＤＲに、新規データを書込むことができることが示される。したがって、ＣＰＵコア（以下、ＣＰＵと称す）は、エンプティビットＥＭＰがＨレベルであることを確認した上で、新規データを送信データレジスタＤＲに書込むことになる。

また、制御レジスタＲＧには、送信許可ビットＴＸＥを含んだＷＲＩＴＥ可能な制御レジスタが含まれており、ＣＰＵが送信許可ビットＴＸＥをＯＮ（Ｈ）レベルに設定すると、シリアルポートの送信動作が許可され、ＯＦＦレベルに設定すると送信動作が禁止される。そこで、本実施例では、ＣＰＵは、送信処理の開始時に送信許可ビットＴＸＥをＯＮ状態にセットし、送信処理の終了時に送信許可ビットＴＸＥをＯＦＦレベルにリセットしている。

図６（ｂ）は、シリアルポートＳ０〜Ｓ２について、送信開始時の動作を示すタイムチャートである。図示の通り、シリアルポートＳ０〜Ｓ２が送信禁止状態（ＴＸＥ＝Ｌ）である場合や、送信データレジスタＤＲのデータがシリアル出力された後は、クロック信号ＣＫが固定状態のＨレベルである。また、送信データレジスタＤＲは空であり、エンプティビットＥＭＰもＨレベル（empty レベル）である。

そして、ＣＰＵが送信許可ビットＴＸＥをＯＮ状態（送信許可状態）にセットした後、送信データレジスタＤＲに１バイト目の送信データを書込むと、エンプティビットＥＭＰがＬレベルに遷移すると共に、その後、所定時間（τ）経過後に、１バイト目の送信データが送信シフトレジスタＳＲに転送されて、シリアル送信動作が開始される。

また、送信データが送信シフトレジスタＳＲに転送されたことで、１ビット目のシリアル送信開始に対応して、その後は、エンプティビットＥＭＰがＨレベル（empty レベル）に遷移する。したがって、ＣＰＵは、ＨレベルのエンプティビットＥＭＰを確認した上で、２バイト目の送信データを、送信データレジスタＤＲに書込むことになる。

すると、送信データレジスタＤＲへのデータ書込み動作に対応して、エンプティビットＥＭＰがＬレベル（fullレベル）に遷移する。そして、その後、１バイト目の送信データが全て送信されると、送信データレジスタＤＲから送信シフトレジスタＳＲに２バイト目のデータが転送され、２バイト目のデータ送信が開始されて、エンプティビットＥＭＰがＨレベルに遷移する。

このエンプティビットＥＭＰは、送信データレジスタＤＲへの３バイト目のデータ書込み動作に対応して、Ｌレベルに変化するが、図示のように、新規データの書き込みがない場合にはＨレベルを維持する。また、全てのデータが送信された後は、クロック信号ＣＫがＨレベルを維持して変化しない。

特に限定されないが、この実施例では、ドライバＤＲｉｊの内部動作に対応して、１バイトデータのＭＳＢ（Most Significant Bit）からＬＳＢ（Least Significant Bit ）に向けて、クロック信号ＣＫに同期して送信動作が実行されるよう設定されている（ＭＳＢファースト）。具体的には、該当する制御レジスタＲＧに適宜な設定値が設定されている。また、クロック信号ＣＫの立下りエッジに同期して、送信動作が進行することも図示の通りである。

なお、後述するように、本実施例では、ＣＰＵは、シリアルポートＳ０→シリアルポートＳ１→シリアルポートＳ２の順に、送信データレジスタＤＲｉに１バイト目のデータ書込んだ後、各エンプティビットＥＭＰｉのＨレベルを判定した上で、同じ順番に、各送信データレジスタＤＲｉに２バイト目のデータを書込んでいる（図１０参照）。

しかし、シリアルポートＳ０→シリアルポートＳ１→シリアルポートＳ２の順番で一連に実行されるデータ書込み処理において、１バイトデータの書込み時間差は事実上ゼロであるので（図６参照）、チャンネルＣＨ０〜ＣＨ２のドライバＤＲｉｊへのデータ送信処理は、ほぼ同時に開始されることになる。したがって、チャンネルＣＨ０〜ＣＨ２のドライバＤＲｉｊへのデータ送信処理の終了も、送信データ量が同じである限り、ほぼ同一タイミングとなり、迅速にシリアル送信処理を終えることができる（図８参照）。

図７は、ランプ駆動基板３６，２９，３０の回路構成を確認的に図示したものである。図示の通り、ランプ駆動基板３６には、５個のドライバＤＲ００，ＤＲ０１・・・ＤＲ０４が搭載されて、第０チャンネルのＬＥＤ群（合計５×２４個のＬＥＤ）を点灯駆動している。同様に、ランプ駆動基板２９には、５個のドライバＤＲ１０，ＤＲ１１・・・ＤＲ１４が搭載され、また、ランプ駆動基板３０には、５個のドライバＤＲ１８，ＤＲ１９・・・ＤＲ１Ｃが搭載されて、各々、第１チャンネルと第２チャンネルのＬＥＤ群（合計５×２４個のＬＥＤ）を点灯駆動している。

各ドライバＤＲｉｊには、５ビットの付番端子が設けられており、この付番端子に固定的なデジタルデータが供給される回路構成を採ることで、各々スレーブアドレス（ポートアドレス）が一連に付番されている。すなわち、図示例の場合には、各ドライバ（ＤＲ００，ＤＲ０１・・・ＤＲ０４、ＤＲ１０，ＤＲ１１・・・ＤＲ１４、ＤＲ１８，ＤＲ１９・・・ＤＲ１Ｃ）のスレーブアドレスは、１６進数表示で、００Ｈ，０１Ｈ・・・０４Ｈ、１０Ｈ，１１Ｈ・・・１４Ｈ、１８Ｈ，１９Ｈ・・・１ＣＨとなる。

各ランプ制御基板３６，２９，３０のドライバＤＲｉｊに、一連のスレーブアドレスを付番することで、各ドライバＤＲｉｊに対する輝度データなどの設定処理を迅速化することができる。この点は、さらに後述するが、一連のスレーブアドレスは、必ずしも＋１の関係で一連させる必要はなく、＋Ｎや−Ｎの関係であっても良い。

また、各ドライバＤＲｉｊには、２４個のＬＥＤを駆動する点灯駆動信号のアナログレベルを各々規定可能な階調レジスタＧＲ０〜ＧＲ２３が内蔵されている。なお、ドライバＤＲｉｊには、階調レジスタＧＲｎ以外にも多数の設定レジスタが用意されているが、本実施例では、説明の都合上、階調レジスタＧＲｎだけを活用とすることにする。

階調レジスタＧＲｎは、各々、８ビット長の輝度データを記憶可能であり、ＬＥＤの輝度レベルを００Ｈ〜ＦＦＨまで２５６段階で設定することができる。つまり、実施例で使用するドライバＤＲｉｊによれば、各ＬＥＤの輝度レベルを２５６階調（ＰＷＭ＝Ｄｕｔｙ比＝０〜２５５／２５６＝０〜９９．６％）に制御である。しかし、本実施例では、人間の視認感度を考慮して輝度レベルを１６階調に抑制することとし、４ビット長１６階調の輝度データ（００Ｈ〜０ＦＨ）を１６倍して、００Ｈ〜Ｆ０Ｈの輝度データとしている。なお、輝度データ００Ｈは、消灯（Ｄｕｔｙ比＝０％）を意味し、Ｆ０Ｈは、最大輝度による点灯を意味する。

図８は、各ドライバＤＲｉｊの動作とＣＰＵの動作を説明するフローチャートである。まず、ワンチップマイコン４０が出力するランプ駆動データＳＤＡＴＡ０〜ＳＤＡＴＡ２に基づいて、各ドライバＤＲｉｊの階調レジスタＧＲ０〜ＧＲ２３に対する輝度データの設定処理について説明する。

階調レジスタＧＲ０〜ＧＲ２３に輝度データを設定するためには、これに先行して、各ドライバＤＲｉｊを特定するスレーブアドレスの送信処理と、階調レジスタＧＲ０〜ＧＲ２３のレジスタ番号Ｎ（例えば、Ｎ＝１５Ｈ〜１ＣＨ）の送信処理とを実行する必要がある。但し、本実施例のように、レジスタ番号Ｎ（＝１５Ｈ〜１ＣＨ）が連続する場合には、最初のレジスタ番号Ｎ（＝１５Ｈ）を送信した後は、レジスタ番号１５Ｈ以降の階調レジスタＧＲｎに設定すべき輝度データＤｎを１バイト毎に出力したので足りる。

また、スレーブアドレスは、ドライバＤＲｉｊを特定する５ビット長のポートアドレスであるが、適宜に３ビットを付加した８ビット長とされる。そして、この８ビット長のスレーブアドレスは、ＭＳＢからＬＳＢに向けて送信される。図７から明らかなように、８ビット長のスレーブアドレスは、５個のドライバＤＲｉｊ（例えば、ＤＲ００〜ＤＲ０４）に、共通的に送信されるが、送信されたスレーブアドレスに対応する特定のドライバＤＲｉｊだけが、その後の送信データを受信することになる。

具体的には、全てのドライバＤＲｉｊ（例えば、ＤＲ００〜ＤＲ０４）において、２４個目（＝８×３）のクロック信号ＣＫｉの立上りエッジで、１バイト目のデータ（スレーブアドレス）が取得され、自らのスレーブアドレスに一致するドライバＤＲｉｊだけが、その後の受信処理を継続する。

先に説明した通り、本実施例のドライバＤＲｉｊに対しては、その後、階調レジスタＧＲｎのレジスタ番号Ｎを送信し、これに続いて、その階調レジスタＧＲｎへの設定データＤｎを送信するようになっている。そして、その後は、指定されたスレーブアドレスに対応するドライバＤＲｉｊにおいて、レジスタ番号Ｎが自動的にインクリメントされ、その後に受信した設定データＤｎ＋１、Ｄｎ＋２・・・・が、各々、階調レジスタＧＲｎ＋１，ＧＲｎ＋２・・・・に設定される。

先に説明した通り、本実施例では、階調レジスタＧＲｉだけを活用しているので、ワンチップマイコン４０から各チャンネル（０〜２）のドライバＤＲｉｊに送信されるシリアルデータの個数は、スレーブアドレス（１バイト）と、階調レジスタＧＲ０のレジスタ番号（１５Ｈの１バイト）と、２４個の階調レジスタＧＲ０〜ＧＲ２３に設定すべき輝度データ（２４バイト）とで、総計２６バイトとなる。

図８（ｂ）に関して説明した通り、ワンチップマイコン４０のシリアルポートＳ０〜Ｓ２では、２３バイト目の輝度データを出力した後は、制御レジスタＲＧのエンプティビットＥＭＰをＨレベルに維持する。また、送信データレジスタＤＲに書込み済みの２４バイト目の輝度データは、エンプティビットＥＭＰ＝Ｈレベルが維持された状態で、送信シフトレジスタＳＲから１ビット毎にＭＳＢからＬＳＢに向けて出力される。そして、ワンチップマイコン４０のシリアルポートＳ０〜Ｓ２が、２４バイト目の輝度データのＬＳＢを出力した後は、クロック信号ＣＫがＨレベルを維持する。

そのため、ワンチップマイコン４０のＣＰＵは、２４バイト目の輝度データが、該当するドライバＤＲｉｊに取得されたと思われるタイミングで、動作許可信号ＥＮＡＢＬＥ０〜２をＬレベルに戻すとともに、制御レジスタＲＧの送信許可ビットＴＸＥを送信禁止レベルに戻している（図８参照）。すると、動作許可信号ＥＮＡＢＬＥ０〜２＝Ｌに対応して、その後、各ドライバＤＲｉｊでは、階調レジスタＧＲ０〜ＧＲ２３に新規設定された、又は設定されている輝度データに基づいてＬＥＤを駆動することになる。

なお、この実施例では、ドライバ１個分のシリアルデータを送信する毎に、送信許可ビットＴＸＥを禁止レベルに戻しているが、何ら限定されず、全てのドライバに対する送信処理が終えた後に、禁止レベルに戻しても良い。また、特に、禁止レベルに戻す必要もない。

図９は、演出制御部２２’の動作内容を説明するフローチャートであり、ワンチップマイコン４０のＣＰＵによって実行される。演出制御部２２’の動作は、ＣＰＵリセット後に無限ループ状に実行されるメイン処理（図９（ａ））と、１ｍＳ毎に起動されるタイマ割込み処理（図９（ｂ））と、主制御部が送信する制御コマンドを受信する受信割込み処理（不図示）と、を含んで実現される。

そこで、まず、タイマ割込み処理から説明する。なお、図９（ｂ）は、演出モータＭ１〜Ｍｎを設けた場合の処理を破線で記載している。演出モータＭ１〜Ｍｎを設けた実施態様では、所定タイミング毎に、ステッピングモータを１ステップ歩進させるべく、必要時に駆動データを更新する（ＳＴ２０）。そして、この駆動データを各演出モータＭ１〜Ｍｎに出力し、また、画像制御部２３’に送信すべき制御コマンドＣＭＤ’が存在する場合には、これを画像制御部２３’に向けて出力する（ＳＴ２２）。

そして、最後に割込みカウンタをインクリメントして割込み処理を終える（ＳＴ２３）。

続いて、メイン処理について説明すると、ＣＰＵは、割込みカウンタを繰り返しチェックして、割込みカウンタの値が１６になるのを待機する（ＳＴ１０）。上記したように、割込みカウンタは、１ｍＳ毎に更新されているので（ＳＴ２３）、ステップＳＴ１０では、前回のステップＳＴ１１の処理から、１６ｍＳ経過するまでの経過時間を待機することになる。すなわち、この実施例では、ステップＳＴ１１〜ＳＴ１７の処理が１６ｍＳ毎に繰り返される。

そこで、１６ｍＳの待機時間が経過した場合には、割込みカウンタをゼロクリアした上で（ＳＴ１１）、主制御部２１から送信された制御コマンドＣＭＤを解析して、制御コマンドＣＭＤに対応した動作を実行するべく、必要な開始処理を実行する。例えば、変動パターンコマンドＣＭＤを受けた場合には、その制御コマンドＣＭＤに基づいてランプ演出や音声演出などの開始処理を実行する。

次に、チャンスボタン１１などのスイッチ信号を判定し（ＳＴ１３）、新規に実行を開始する演出について、その演出シナリオを構築するか、実行中の演出についての演出シナリオを更新する（ＳＴ１４）。そして、演出シナリオに対応して、音声再生動作を進行させる（ＳＴ１５）。

続いて、各ランプ駆動基板３６，２９，３０に接続されているＬＥＤについて、その輝度を規定した輝度データを更新して、出力バッファテーブルＴＢＬに格納する（ＳＴ１６）。この実施例では、３個のランプ駆動基板３６，２９，３０に、合計で３×５×２４個のＬＥＤが配置されており、各ＬＥＤは、１６階調の４ビット長の輝度データに基づいて点灯制御がされている。したがって、出力バッファテーブルＴＢＬは、３×５×２４／２バイト長である。

次に、ステップＳＴ１６の処理で更新された出力バッファテーブルＴＢＬの輝度データを、シリアルポートＳ０〜Ｓ２を経由して、各ランプ駆動基板３６，２９，３０に伝送する（ＳＴ１７）。但し、ＣＰＵは、伝送処理そのものを担当するのではなく、ＣＰＵは、シリアルポートＳ０〜Ｓ２の送信データレジスタＤＲに、適宜なタイミングで必要データを書込むだけであり、ＣＰＵの制御負担は極めて軽微である。また、図８に示す通り、３つのランプ駆動基板３６，２９，３０に一斉にシリアルデータが送信されるので、ステップＳＴ１７の処理時間は、送信データ量に拘わらず長くない。

図８に示す通り、３つのランプ駆動基板３６，２９，３０に搭載された３つのドライバＤＲに輝度データを設定するに要するクロック信号ＣＫは、８×（２＋２４）個であり、しかも、伝送開始タイミングと伝送終了タイミングは、全３個のドライバＤＲにおいてほぼ同じである。

そのため、３つのランプ駆動基板３６，２９，３０に搭載された３個のドライバＤＲの点灯状態を更新するに要する時間は、ほぼ、８×（２＋２４）×Ｔとなり、８×２６×５×Ｔ程度の処理時間で、全１５個のドライバの点灯状態を更新することができる。なお、この全１５個のドライバに対する処理時間は、５個のドライバの点灯状態を更新するに要する時間とほぼ同じである。

ここで、Ｔはクロック信号のパルス周期であり、この実施例では、ボーレートジェネレータＢＧへの設定値に基づいて、周波数４〜５ＭＨｚ程度のクロック信号に対応して、Ｔ＝０．２５〜０．２μＳとなっている。したがって、全体の処理時間は、０．２ｍＳ程度であり、他の処理のための処理時間を消費することがない。

但し、仮に、パルス周期Ｔ＝１μＳ程度の低速で動作させた場合でも、全体の処理時間は１ｍＳ程度であり、メイン処理の全処理時間（１６ｍＳ）の中で占める割合は高くなく、他の制御処理の悪影響を与えることはない。

図１０は、ＬＥＤ出力処理（ＳＴ１７）を、より詳細に説明するフローチャートである。ＬＥＤ出力処理では、まず、１５個全てのドライバＤＲｉｊに対して、初期化データを送信して、階調レジスタに書込んだ輝度データ（ＰＷＭ値）に対応してＬＥＤが点灯されるよう設定する。

なお、このステップＳＴ１７の処理についても、図８に示す手順と同じであり、以下に示すステップＳＴ３１〜ＳＴ４５の処理手順が採用される。すなわち、チャンネルＣＨ０〜ＣＨ２の所定ドライバ（３個）に対して、スレーブアドレスの送信→レジスタ番号の送信→初期化データの送信処理を一括して実行し、この処理を５回繰り返すことで、１５個のドライバＤＲｉｊについての初期化処理を完了させる。したがって、全処理時間は、８×３×５×Ｔ［＝データビット長８×データ個数３×繰り返し処理回数５×クロック周期Ｔ］程度である。

このような初期化処理を１６ｍＳ毎に繰り返す必要は必ずしもないが、本実施例では、点滅状態を更新する毎に全てのドライバＤＲｉｊの初期化データを送信するので、万一、初期化データの一部がビット化けしても、設定データのビット化けによる異常動作は、１６ｍＳ後に自動的に解消される。

以上のようにして初期化処理が終わると（ＳＴ３０）、輝度データの設定処理（ＳＴ３１〜ＳＴ４５）に移行する。なお、この開始タイミングでは、図６（ｂ）に示す通り、各制御レジスタＲＧの送信許可ビットＴＸＥは、ＯＦＦ（Ｌ）レベルであり、エンプティビットＥＭＰは、Ｈレベル（empty レベル）であり、クロック信号ＣＫはＨレベルを維持している。また、動作許可信号ＥＮＡＢＬＥ０〜ＥＮＡＢＬ２はＬレベルである。

以上を踏まえて説明を続けると、輝度データの設定処理では、最初に、チャンネルＣＨ０〜ＣＨ２の各５個のドライバＤＲｉｊについて、各々、開始スレーブアドレスを特定する（ＳＴ３１）。図７に示すように、この実施例では、各ランプ駆動基板に搭載された５個のドライバＤＲｉｊには、インクリメント関係にある一連のスレーブアドレスが付番されており、その先頭アドレスは、００Ｈ，１０Ｈ，１８Ｈである。

次に、パラレル出力ポートＰｏ’から、各々、ＯＮ（Ｈ）レベルの動作許可信号ＥＮＡＢＬＥ０〜ＥＮＡＢＬ２を出力する（ＳＴ３２）。この結果、全チャンネルＣＨ０〜ＣＨ２の全てのドライバＤＲｉｊは、シリアルデータの受信動作が可能となる。

そこで、続いて、シリアルポートＳ０〜Ｓ２について、各制御レジスタＲＧの送信許可ビットＴＸＥを各々ＯＮレベルに設定して、シリアルポートＳ０〜Ｓ２の送信処理を許可状態に設定する（ＳＴ３３）。また、ステップＳＴ３１の処理で初期設定されたか、或いは、その後、ステップＳＴ４４の処理で更新された３種類のスレーブアドレスを、各々、シリアルポートＳ０〜Ｓ２の送信データレジスタＤＲに書込む（ＳＴ３３）。

図８に示す通り、このステップＳＴ３３の処理によって、各シリアルポートＳ０〜Ｓ２の制御レジスタＲＧのエンプティビットＥＭＰは、Ｌレベルに遷移し、所定時間（τ）後に、エンプティビットＥＭＰがＨレベルに戻ると共に、スレーブアドレスの送信動作が開始される。

そこで、エンプティビットＥＭＰがＨレベルに戻った場合には（ＳＴ３４）、各ドライバＤＲｉｊの階調レジスタＧＲ０〜ＧＲ２３について、そのレジスタ番号の先頭アドレスを、シリアルポートＳ０〜Ｓ２の送信データレジスタＤＲに書込む（ＳＴ３５）。この実施例では、階調レジスタＧＲ０〜ＧＲ４のレジスタ番号は、Ｎ＝１５Ｈ〜１ＣＨであるので、ステップＳＴ３５の処理では、シリアルポートＳ０〜Ｓ２の送信データレジスタＤＲに、各々、１５Ｈが書込まれる。また、ステップＳＴ３５の処理によって、エンプティビットＥＭＰは、ＨレベルからＬレベル（fullレベル）に遷移する。

その後、最初のスレーブアドレスの送信が完了すると、エンプティビットＥＭＰがＨレベル（empty レベル）に戻るので（ＳＴ３６）、その後は、２４個の輝度データの送信処理に移行する。

具体的には、まず、変数ｎをゼロに初期設定する（ＳＴ３７）。ここで、変数ｎは、階調レジスタＧＲ０〜ＧＲ２３を特定し、変数ｎ＝１〜２４が、階調レジスタＧＲ０〜ＧＲ２３に対応している。

そこで、次に、変数ｎをインクリメントした後（ＳＴ３８）、各チャンネルＣＨ０〜ＣＨ２の階調レジスタＧＲｎ−１に対する輝度データ（ＰＷＭ値）を、出力バッファテーブルＴＢＬから読み出して、シリアルポートＳ０〜Ｓ２の送信データレジスタＤＲに各々書込む（ＳＴ３９）。なお、ステップＳＴ３６の判定で、エンプティビットＥＭＰがＨレベルに遷移した後、エンプティビットＥＭＰがＬレベルに戻って、レジスタ番号の送信動作が繰り返されており、この送信動作が終わると、エンプティビットＥＭＰがＨレベルに遷移する。

そこで、次に、エンプティビットＥＭＰがＨレベルに遷移するのを待機し（ＳＴ４０）、Ｈレベルに遷移すれば、変数ｎが２４に達しない限り、ステップＳＴ３８の処理に移行する（ＳＴ４１）。そのため、このステップＳＴ３８〜ＳＴ４１の処理によって、階調レジスタＧＲ０〜ＧＲ２３への輝度データが、シリアルポートＳ０〜Ｓ２の送信データレジスタＤＲに順番に書込まれることになる。

なお、変数ｎが２４に達したタイミングは、シリアルポートＳ０〜Ｓ２の送信データレジスタＤＲに２４バイト目の輝度データが書込まれたに過ぎず、これがドライバＤＲｉｊに取得されるのは、更に、８個程度のクロック信号ＣＫが出力された後である。

そこで、クロック信号ＣＫの８個分程度の時間を消費した後（ＳＴ４２）、動作許可信号ＥＮＡＢＬＥを禁止レベルに戻すと共に、制御レジスタＲＧの送信許可ビットＴＸＥを禁止レベルに戻す（ＳＴ４３）。その結果、輝度データが更新されたドライバＤＲｉｊが駆動するＬＥＤの点灯状態が更新される。

以上の処理によって各チャンネル０〜２の３個のドライバＤＲｉｊについての輝度データの設定処理と点灯更新が終わるので、次に、スレーブアドレスを更新して（ＳＴ４４）、次の３個のドライバＤＲｉｊに対する設定処理を繰り返す（ＳＴ４５）。

以上の通り、本実施例では、ステップＳＴ３２〜ＳＴ４３の処理によって、３個のドライバＤＲｉｊの各２４個の階調レジスタに対する設定処理が一括して完了し、これを５回繰り返すことで、全ての処理が完了することができる。

そして、３個のドライバに対する設定処理は、ほぼ同時に開始され、ほぼ同時に終了する。そのため、処理総時間は、クロック信号のパルス周期Ｔと、ドライバＤＲｉｊの総個数ＴＯＴＡＬ＝ＮＵＭ×３とに対応して、８×２６×ＮＵＭ×Ｔ程度であり、２４×ＮＵＭ×３個のＬＥＤについて、極めて迅速に輝度データの設定処理を終えることができる。

以上本発明の実施例について詳細に説明したが、具体的な記載内容は、特に本発明を限定するものではない。

例えば、実施例では、説明の便宜上、３チャンネルのランプ駆動基板３６，２９，３０におけるドライバＤＲｉｊやＬＥＤの個数が同一であるとしたが、実際には、適宜に相違するのは当然である。このような場合、必要なドライバＤＲｉｊに対する設定処理（図１０のＳＴ３２〜ＳＴ４５）が終われば、そのチャンネルについては、その後の設定処理（ＳＴ３２〜ＳＴ４５）がスキップされる。

同様に、駆動するＬＥＤの個数が２４個未満のドライバＤＲｉｊに関しては、図１０のステップＳＴ４１の処理を変更することで、不要な設定処理（ＳＴ３８〜ＳＴ４１）がスキップされる。

また、実施例では、説明の都合上、１６ｍＳ毎に全てのドライバに対する設定処理を実行したが、これを適宜に分割するのも好適である。図９（ｃ）は、このような動作を例示したものであり、図９（ａ）のステップＳＴ１７のＬＥＤ出力処理に代えて、割込みカウンタの値ＣＮＴに応じたＬＥＤ出力処理（ＳＴ２４）を実行している。

具体的には、ＣＴ＝１０の場合には、全てのドライバに初期化データを送信し、ＣＴ＝１１の場合には、１段目のドライバ３個に設定データを送信している。以下同様に、割込みカウンタの値ＣＮＴに対応するドライバ３個に設定データを送信するので、設定データを増加させても問題が生じない。

設定データとしては、Ｄｕｔｙ比（ＰＷＭ）を規定する輝度データに加えて、フェードインやフェードアウトの動作態様を規定するデータを送信することが考えられる。一方、輝度データに代えて、ＯＮ／ＯＦＦ状態を規定するスイッチデータを送信し、これにフェードインやフェードアウトの動作態様を規定するデータを追加して送信することも考えられる。

なお、実施例では、３チャンネルＣＨ０〜ＣＨ２のランプ駆動基板について説明したが、ランプ駆動基板の個数に対応して、使用するシリアルポートの個数を増加すれば良い。

また、同じドライバＤＲｉｊを使用してステッピングモータを駆動するもの好適であり、この場合には、モータ駆動基板を別に設けて、例えば、１ｍＳ毎にシリアル駆動データ（スイッチデータ）を送信する態様が考えられる（図９（ｂ）のＳＴ２１参照）。一方、ランプ駆動基板に、ステッピングモータを接続しても良いが、この場合には、ステッピングモータを駆動するドライバＤＲｉｊについては、短い周期でシリアル駆動データの送信処理を繰り返すのが好ましい。

また、図６に示す実施例では、１バイトのシリアルデータが送信される毎に、ＣＰＵが、送信データレジスタＤＲに次の１バイトのパラレルデータを書込む構成を採っているが、何ら限定されない。すなわち、所定単位長（複数バイト）のパラレルデータを一時保存可能なＦＩＦＯバッファを確保し、１バイトのシリアルデータが送信さる毎に、次のデータが送信データレジスタＤＲに自動的に補給される構成を採ることもでき、この場合には、ＣＰＵは、ＦＩＦＯ（First In First Out）バッファが空（empty ）になったタイミングで、複数バイトのパラレルデータをＦＩＦＯバッファに纏めて書込むので足りる。

また、実施例では、専ら、ＣＰＵが、制御レジスタを繰り返しreadして、制御レジスタのempty ビットＥＭＰをチェックする構成を採ったが、送信データレジスタＤＲやＦＩＦＯバッファが空（empty ）になったタイミングで、ＣＰＵに割込みをかける構成を採るのも好適である。この場合、ＣＰＵは割込み要求に対応して、送信データレジスタＤＲに１バイトデータを書込むか、ＦＩＦＯバッファに所定単位長のデータを書込めば良い。

更にまた、実施例のドライバには、処理時間を最小化するため、スレーブアドレス→レジスタアドレス→１バイトの駆動データ→１バイトの駆動データ→１バイトの駆動データ→・・・→１バイトの駆動データ・・・の手順を採ったが何ら限定されない。すなわち、送信するデータ個数を２バイト追加し、最初に、開始コマンド（スタートコマンド）を送信し、最後に、終了コマンド（ピリオドコマンド）を送信する構成を採っても良い。但し、この場合もスタートビットや、ストップビットは使用せず、各コマンドは、１単位長（１バイト長）である。

また、例えば、２４個のランプを駆動可能なドライバに対して、駆動対象のランプを個々的に特定した状態で、各ランプの点灯状態を規定する駆動データを送信しても良い。この場合には、例えば、スタートコマンド→当該ドライバを規定するスレーブアドレス→ランプを特定するサブアドレス→そのランプに対する駆動データ→ランプを特定するサブアドレス→そのランプに対する駆動データ→・・・・→ピリオドコマンドの手順でシリアルデータが送信される。この場合、送信されるデータの合計バイト数は、一つのドライバに対して２４×２＋３バイトである。

以上、ＬＥＤランプや演出モータへのシリアル送信処理について説明したが、演出モータＭ１〜Ｍｎについては、これが駆動する演出可動体の移動位置や移動状態を定時的に把握するのが好ましい。この場合、例えば、演出モータにより可動する演出可動体の原点位置を検出できる位置に検出センサ（原点センサ）を配置し、その検出センサのＯＮ／ＯＦＦ状態を、演出モータの回転速度に対応した頻度で、定時的に把握するのが好適である。なお、演出可動体は、演出モータに駆動されて回転運動又は往復運動をする。

図１１は、演出可動体の原点位置を検出する原点センサから、検出スイッチ信号を受けて、演出制御部２２のシリアル入力ポートＳＩに送信するセンサ信号伝送基板ＴＲＮＳを例示したものである。図１１（ａ）に示す通り、センサ信号伝送基板ＴＲＮＳは、シフトレジスタ５０と、入力バッファ回路５１と、フィルタ回路５２とを中心に構成されている。

入力バッファ回路５１は、プルアップ抵抗ＲとインバータＩＮとを有して構成され、原点センサから受ける検出スイッチ信号を論理反転させている。この実施例では、例えば７個の演出モータに対応して、合計７ビット長の検出スイッチ信号が、入力バッファ回路５１を経由して、シフトレジスタ５０の７個の入力端子（Ｂ〜Ｈ）に供給されている。そのため、最下位ビットの入力端子（Ａ）は、グランドに接続されている。

フィルタ回路５２は、５０〜１００Ω程度の抵抗Ｒ１，Ｒ２と、５０〜１００ｐＦ程度のコンデンサＣ１，Ｃ２とで構成されたＣＲローパスフィルタを構成している。なお、クロック信号ＣＫはインバータＩＮで論理反転された反転クロック信号ＣＫ’として、シフトレジスタ５０のシリアル入力端子ＣＬＯＣＫに供給される。

シフトレジスタ５０は特に限定されないが、例えば、図１１（ｂ）に内部回路を示すＴＣ７４ＶＨＣ１６５Ｆ（東芝）が使用される。先に説明した通り、シフトレジスタ５０のパラレル入力端子Ｂ〜Ｈに、検出スイッチ信号が供給されている一方、パラレル入力端子Ａは、グランドレベルに固定されている。そして、これらパラレル入力端子Ａ〜Ｈのデータは、ラッチ信号ＬＴの立下りタイミングに同期して、シフトレジスタ５０の内部レジスタに取得される。

図示の通り、この実施例では、シフトレジスタ５０のシリアル入力端子ＩＮＰＵＴと禁止端子ＩＮＨＩＢＩＴとは、Ｌレベルに固定されている。そのため、シリアル入力端子ＣＬＯＣＫに反転クロック信号ＣＫ’が供給されると、シフトレジスタ５０に取得されたデータが、反転クロック信号ＣＫ’の立上りエッジに同期して、シリアルデータＱＨ（センサ信号ＳＥＮ）として出力される。出力されたセンサ信号ＳＥＮは、センサ信号伝送基板ＴＲＮＳから演出制御基板２２に伝送されてシリアル入力ポートＳＩに供給される。

図１２は、センサ信号伝送基板ＴＲＮＳからセンサ信号ＳＥＮを受けるシリアル入力ポートＳＩの内部構成を図示したものである。このシリアル入力ポートＳＩは、図６に示すシリアルポートと全く同一構成であるが、図６と図１２の記載内容が同一でないのは、各々のシリアルポートＳＩの動作モードが違うためである。

すなわち、図６（ａ）に関して説明した通り、このシリアルポートＳＩは、制御レジスタＲＧへの設定値に基づいて、（１）送信動作モードか、（２）受信動作モードか、（３）送受信動作モードの何れかの動作が可能であるところ、図６（ａ）は、送信動作モードに設定されたシリアルポートの要部を図示し、図１２では、受信動作モードに設定されたシリアルポートＳＩの要部を図示している。

図１２に示す通り、受信動作モードに設定されたシリアルポートＳＩは、ＣＰＵコアから１バイトデータを受ける送信データレジスタＤＲと、外部から受けるシリアル信号Ｓｉｎを１ビットずつ受信するシフトレジスタＳＲと、シフトレジスタＳＲに格納された１バイト長の受信データをパラレルデータとして受ける受信データレジスタＲＲと、シリアルポートの内部動作状態を管理する多数の制御レジスタＲＧと、カウンタ回路ＣＴの出力パルスΦを受けて制御レジスタＲＧが指定する分周比のクロック信号ＣＫｂを出力するボーレートジェネレータＢＧと、を有して構成されている。

本実施例においてシリアル信号Ｓｉｎは、センサ信号伝送基板ＴＲＮＳから伝送されるセンサ信号ＳＥＮであり、シリアルポートＳＩが出力するクロック信号ＣＫに同期して伝送される。そして、シリアルポートＳＩを受信動作モードで動作させるため、内部の制御レジスタＲＧのうち、データ出力許可フラグＳＯＥはＯＦＦレベル、送信許可フラグＴＸＥはＯＮレベル、受信許可フラグＲＸＥはＯＮレベルに設定される。

ここで、送信許可フラグＴＸＥをＯＮレベルにするのは、送信データレジスタＤＲへの書込み動作が必要なためである。但し、データ出力許可フラグＳＯＥがＯＦＦレベルであるので、書込まれたデータが出力されることはない。なお、制御レジスタＲＧには、図１２（ｂ）に示す受信完了フラグＲＤＲＦも含まれる。

ＣＰＵは、例えば２ｍＳ毎に、定時処理として、センサ信号ＳＥＮを取得するが、この取得処理に先行して、パラレル出力ポートＰｏ’から負論理のラッチ信号ＬＴ（ラッチパルス）を出力する。すると、ラッチ信号ＬＴの立下りタイミングに同期して、演出可動体の原点位置を検出する原点センサからの検出スイッチ信号が、センサ信号伝送基板ＴＲＮＳのシフトレジスタ５０の内部レジスタに取得される（図１１（ｂ）参照）。

その後、シリアル入力ポートＳＩは、図１２（ｂ）に示す通信プロトコルにしたがって、シリアル受信動作を開始する。すなわち、シリアル受信動作では、ＣＰＵは、データ出力許可フラグＳＯＥ＝Ｌレベル（禁止レベル）、送信許可フラグＴＸＥ＝Ｈレベル、受信許可フラグＲＸＥ＝Ｈレベルに設定した状態で、シリアルポートＳＩの送信データレジスタＤＲに、１バイト長のダミーデータに書込む。すると、この書込み動作に対応して、クロック信号ＣＫの出力が開始される。なお、データ出力許可フラグＳＯＥが禁止レベルに設定されているので、ダミーデータがシフトレジスタＳＲから出力されることはない。

シリアルポートＳＩから出力されたクロック信号ＣＫは、反転クロック信号ＣＫ’として、シフトレジスタ５０のシリアル入力端子ＣＬＯＣＫに供給されるので、シフトレジスタ５０は、クロック信号ＣＫの立下りエッジ（ＣＫ’の立上りエッジ）に同期してシフト動作を実行する。そして、１ビット毎に伝送されるセンサ信号ＳＥＮは、クロック信号ＣＫの立上りエッジ（ＣＫ’の立下りエッジ）に同期して、シリアルポートＳＩのシフトレジスタＳＲに取得される。

そして、シフトレジスタＳＲが、８ビット目のセンサ信号ＳＥＮを取得すると、シフトレジスタＳＲの１バイトデータが、受信データレジスタＲＲに転送されると共に、制御レジスタＲＧの受信完了フラグＲＤＲＦがＯＮ状態となる（図１２（ｂ）参照）。そのため、ＯＮ状態の受信完了フラグＲＤＲＦを把握したＣＰＵは、受信データレジスタＲＲの１バイトデータ（センサ信号ＳＥＮ）を読み出すことができる。なお、シリアルポートＳＩに関して受信割込みが許可されている場合には（Enable Interrupt FLGがＯＮ）、フラグセンス処理などによってＣＰＵが受信完了フラグＲＤＲＦの値をチェックする必要はなく、自動的に起動される割込み処理において、１バイトのセンサ信号ＳＥＮを取得することができる。

上記何れの動作を採る場合でも、ＣＰＵが受信データレジスタＲＲの１バイトデータを取得すると、受信完了フラグＲＤＲＦがＯＦＦ状態に戻る。先に説明した通り、この実施例では、センサ信号ＳＥＮが１バイト長であるので、この１バイトデータの取得処理で、演出可動体の原点位置の検出処理が終わる。但し、センサ信号ＳＥＮなどのシリアル信号が複数バイトの場合には、その後も、次の１バイトデータがシフトレジスタＳＲから受信データレジスタＲＲに転送されたタイミングで、再度、受信完了フラグＲＤＲＦがＯＮ状態となるので、その後も上記と同じ動作を繰り返せば良い。

そして、必要なデータの取得が終われば、ＣＰＵは、データ出力許可フラグＳＯＥ＝Ｌレベル、送信許可フラグＴＸＥ＝Ｌレベル、受信許可フラグＲＸＥ＝Ｌレベルに設定することで、シリアル受信動作を終了させる。

以上各種の実施例を説明したが、本発明の適用は、必ずしも、弾球遊技機に限定されないのは勿論である。

ＧＭ 遊技機
２２’ 演出制御部
クロックパルス ＣＫ
シリアルポート Ｓ０〜Ｓ２
制御レジスタ ＲＧ

Claims (3)

1. 他の制御手段から受けた制御コマンドに基づいて、ランプを所定態様で発光させてランプ演出を実行する演出制御手段を設けた遊技機であって、
   前記演出制御手段は、シリアル信号をクロックパルスに同期して出力するシリアルポートと、各々に固有のアドレスが付与され、シリアルポートに並列接続されてシリアル信号とクロックパルスを共通して受ける複数のドライバと、複数のドライバによって駆動される多数のランプと、シリアルポートを出力制御するＣＰＵと、を有して構成され、
   前記複数のドライバは、必要なデータを保持可能な内蔵レジスタを内蔵し、シリアルポートから一方向にシリアル信号を受けてランプを発光駆動しており、
   前記ＣＰＵは、
   シリアルポートのシリアル出力動作を許可設定する設定手段と、
   シリアル出力動作が許可設定されたシリアルポートから、一連のシリアル信号の送信開始を意味する開始コマンドを出力させる開始手段と、
   ランプを所定態様で発光駆動するための一連のシリアル信号を、所定のドライバアドレスと、そのドライバの内蔵レジスタを特定して、シリアルポートから出力させた後、終了コマンドをシリアルポートから出力させる終了手段と、を構成していることを特徴とする遊技機。
2. 前記シリアルポートは、シリアルポートに内蔵された制御レジスタに設定する所定の設定値に基づいて、シリアル出力動作及びシリアル入力動作が許否制御され、
   前記開始手段は、シリアル入力処理が禁止設定されたシリアルポートに対して、シリアル出力動作を許可設定する請求項１に記載の遊技機。
3. 所定のシリアルポートには、所定単位長のパラレルデータを一時保存可能なＦＩＦＯバッファが確保されている請求項１又は２に記載の遊技機。

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