JP5801602B2 - 画像表示装置 - Google Patents

Description

本発明は、画像表示装置に関し、より詳しくは、機械的シャッタを用いた画像表示装置に関する。

図２０は従来の技術による、機械的シャッタを用いた画像表示装置のシャッタ制御回路を示す図である。各画素２１３には信号線２０６が設けられており、信号線２０６と信号蓄積容量２０４の一端とは走査スイッチ２０５で接続されている。信号蓄積容量２０４の一端は更にシャッタ負電圧書込み用ｎＭＯＳトランジスタ２０３のゲートに接続されており、シャッタ負電圧書込み用ｎＭＯＳトランジスタ２０３のドレインはシャッタ正電圧書込み用ｐＭＯＳトランジスタ２０２のドレインに接続されている。各画素にはシャッタ電圧線２１１に接続された双極性シャッタ（Dual Actuator Shutter Assembly）２０１を有しているが、二つある双極性シャッタ２０１の制御電極の内の一方はシャッタ負電圧書込み用ｎＭＯＳトランジスタ２０３のドレインに接続されており、制御電極の他方は制御電極電圧線２０９に接続されている。なお信号蓄積容量２０４の他端はシャッタ電圧線２１１に接続されており、シャッタ負電圧書込み用ｎＭＯＳトランジスタ２０３のソースはシャッタ負電圧書込み用ｎＭＯＳソース電圧線２１２に、シャッタ正電圧書込み用ｐＭＯＳトランジスタ２０２のゲートとドレインはそれぞれシャッタ正電圧書込み用ｐＭＯＳゲート電圧線２０７と正電圧線２０８に、走査スイッチ２０５のゲートは走査線２１０に接続されている。なお上記の双極性シャッタ２０１は、遮光面上に設けられた開口に対向して設けられており、当該画像表示装置にはこのような画素がマトリクス状に配列されている。

次に、上記の画像表示装置の動作について説明する。信号線２０６に書込まれた画像信号電圧は、走査線２１０を順次走査することによって走査スイッチ２０５を介して信号蓄積容量２０４に記憶される。次に、全画素の信号蓄積容量２０４に対する画像信号電圧の書込み走査が終了した後に、各画素において、書込まれた画像信号電圧を元に双極性シャッタ２０１の制御電極の内の一方に対して画像信号の増幅書込みを行う。即ちまず全画素において、シャッタ正電圧書込み用ｐＭＯＳゲート電圧線２０７を所定の期間だけ低電圧にすることによって、シャッタ正電圧書込み用ｐＭＯＳトランジスタ２０２をこの期間のみオン状態にして、双極性シャッタ２０１の制御電極の内の一方の電極に、正電圧線２０８に印加されていた所定の正電圧をプリチャージする。この次にシャッタ負電圧書込み用ｎＭＯＳソース電圧線２１２を、所定の期間だけ所定の低電圧にする。このとき信号蓄積容量２０４に画像信号電圧として高電圧が書込まれていた場合には、この期間のみシャッタ負電圧書込み用ｎＭＯＳトランジスタ２０３がオン状態となることによって、双極性シャッタ２０１の制御電極の内の一方の電圧はシャッタ負電圧書込み用ｎＭＯＳソース電圧線２１２に印加されている所定の低電圧に書き換えられる。また信号蓄積容量２０４に画像信号電圧として低電圧が書込まれていた場合には、この期間もシャッタ負電圧書込み用ｎＭＯＳトランジスタ２０３はオフ状態を維持するため、双極性シャッタ２０１の制御電極の内の一方の電圧は、既にプリチャージされた所定の正電圧を維持する。

このようにして双極性シャッタ２０１の制御電極の内の一方の電極に画像信号の増幅書込みを行うが、これと並行して制御電極電圧線２０９への印加電圧を制御することによって、双極性シャッタ２０１を静電的に開閉操作することができる。このように双極性シャッタ２０１で遮光面上に設けられた開口を開閉することで光の透過量を制御して、当該画像表示装置は書込まれた画像信号電圧に対応した画像を画素マトリクス上に表示することができる。なお、このような従来例に関しては、例えば特許文献１などに詳しく記載されている。

米国特許出願公開第２００８／１７４５３２号明細書

従来の技術は、各画素の双極性シャッタ２０１を制御するために各画素に多くの配線を設ける必要があることから、画素内に設ける回路が密になり、量産上の歩留りを上げ難いという課題があった。例えば図２０の例では、各画素には信号線２０６、シャッタ正電圧書込み用ｐＭＯＳゲート電圧線２０７、正電圧線２０８、制御電極電圧線２０９、走査線２１０、シャッタ電圧線２１１、シャッタ負電圧書込み用ｎＭＯＳソース電圧線２１２の計７本の配線が必要であった。

本発明は、上述の事情を鑑みてしたものであり、低消費電力でありながら高コントラストで色再現性が良いといった、機械的シャッタを用いた従来技術の利点である高画質性能を維持しながら、画素内の配線を減らし、量産上の歩留りを上げると共に、低コスト化を図ることのできる表示装置を提供することを目的とする。

上記の課題は、マトリクス状に配列された画素において前記画素毎に設けられ、透明基板上で前記透明基板の面に平行に移動し、光の透過及び遮断を行う機械的シャッタ部と、前記透明基板上で前記機械的シャッタ部を挟むように配置される一対の制御電極と、前記透明基板に向けて光を発し、前記透明基板と平行に配置される面状の光源と、前記面状の光源上の前記透明基板側に成膜され、前記機械的シャッタ部が光の透過及び遮断を行う領域に対応して前記画素毎に開けられた光学的開口を有し、前記面状の光源から出射された光に対して、前記光学的開口以外の領域を遮光する遮光膜と、前記一対の制御電極に、前記制御電極のための高電圧及び低電圧をそれぞれに印加する制御電極駆動回路と、前記画素毎に設けられ、前記画素毎の階調値に応じたタイミングで、信号線を介して設定される高電圧及び低電圧のいずれかを印加することにより、前記機械的シャッタ部の動作を静電的に制御するシャッタ制御回路とを備え、前記遮光膜は、誘電体で形成されている、ことを特徴とする画像表示装置によって解決される。

ここで、「面状の光源」とは、点光源等の光源から発せられた光を導光板等を介して出射するように構成されたバックライト等を含む意味である。

本発明によれば、低消費電力でありながら高コントラストで色再現性が良いといった、機械的シャッタを用いた従来技術の利点である高画質性能を維持しながら、更に画素内の配線を少なくすることが可能であるため、量産上の歩留りを上げて低コスト化を実現することができる。

第１実施形態に係る画像表示装置について示す図である。 第１実施形態に係る画像表示装置のＴＦＴ基板の画素周辺回路図である。 第１実施形態に係る画像表示装置のシャッタ制御回路について示す図である。 第１実施形態に係る画像表示装置における、画素の断面構造を示す図である。 図３のシャッタ制御回路の動作タイミングチャートである。 画像信号電圧が０（Ｖ）の時のシャッタ電極への信号電圧書込みを説明するための図である。 画像信号電圧が０（Ｖ）の時のシャッタ電極への信号電圧書込みを説明するための図である。 画像信号電圧が０（Ｖ）の時のシャッタ電極への信号電圧書込みを説明するための図である。 画像信号電圧がＶ_ｓｉｇＨの時のシャッタ電極への信号電圧書込みを説明するための図である。 画像信号電圧がＶ_ｓｉｇＨの時のシャッタ電極への信号電圧書込みを説明するための図である。 画像信号電圧がＶ_ｓｉｇＨの時のシャッタ電極への信号電圧書込みを説明するための図である。 第２実施形態に係る画像表示装置の表示領域内の画素配列構成図である。 第２実施形態に係る画像表示装置における、画素の断面構造を示す図である。 第３実施形態に係る画像表示装置における、画素断面構造を示す図である。 第４実施形態に係る画像表示装置のシャッタ制御回路を示す図である。 第５実施形態に係る画像表示装置の画素周辺回路図である。 第５実施形態に係る画像表示装置のシャッタ制御回路を示す図である。 第５実施形態に係る画像表示装置における、画素断面構造を示す図である。 図１３のシャッタ制御回路の動作タイミングチャートである。 第６実施形態に係る画像表示装置の画素周辺回路図である。 第６実施形態に係る画像表示装置のシャッタ制御回路を示す図である。 図１３のシャッタ制御回路の動作タイミングチャートである。 第７実施形態に係るインターネット画像表示装置の構成図である。 従来の技術によるシャッタ制御回路を示す図である。

以下、本発明の実施形態について、図面を参照しつつ説明する。なお、図面において、同一又は同等の要素には同一の符号を付し、重複する説明を省略する。

［第１実施形態］
以下、図１〜図７を用いて、本発明の第１実施形態に係る画像表示装置について、その構成および動作を順次説明する。

図１は、各画素のシャッター機構により表示画像の制御を行う、本発明の第１実施形態に係る画像表示装置３００について示す図である。この図１に示されるように、画像表示装置３００は、各画素毎に、光を透過する開口部を有する遮光膜（後述）を備えるバックライト光源３２０と、バックライト光源３２０からの光の透過をシャッター機構部（後述）により制御すると共に、タッチパネルを有するＴＦＴ（Thin Film Transistor）基板３３０と、バックライト光源３２０のＲ（赤）Ｇ（緑）Ｂ（青）の３色の光を時間をずらして発光させるための制御を行う発光制御回路３０２と、ＴＦＴ基板３３０のシャッター機構部の動作を、パネル制御線３０８を介して制御する表示制御回路３０６と、発光制御回路３０２及び表示制御回路３０６の統括的な制御を行うシステム制御回路３０４とを有している。

図２は、図１のＴＦＴ基板３３０の画素周辺回路図である。マトリクス状に配列された画素１３が表示領域を構成しており、画素１３には列方向に信号線６Ａ及び６Ｂと、制御電極線８Ａ及び８Ｂが、行方向に走査線１０、容量線１１、シャッタ電圧書込み用ソース電圧線１２が設けられている。表示領域の周辺で、信号線６Ａ及び６Ｂの一端は画像信号電圧書込み回路１４に接続されており、制御電極線８Ａ及び８Ｂの一端はそれぞれ制御電極駆動回路１７に接続されている。また走査線１０の一端は走査回路１５に接続されており、容量線１１、シャッタ電圧書込み用ソース電圧線１２の一端は、それぞれ書込み駆動回路１６に接続されている。なお、図２は簡単のために表示領域を画素数が４×３画素のマトリクスで記載しているが、本発明の開示する技術思想が特に画素数を制限するものではない。

図３には、図２の各画素１３におけるシャッタ制御回路１８が示されている。各画素１３には信号線６Ａが設けられており、信号線６Ａと信号蓄積容量４とは走査スイッチ５で接続されている。信号蓄積容量４は更にシャッタ電圧書込み用トランジスタ３のゲートに接続されており、シャッタ電圧書込み用トランジスタ３のドレインは双極性シャッタ１のシャッタ電極に接続されている。二つある双極性シャッタ１の制御電極の内の一方は画素内の制御電極線８Ａに接続されているが、制御電極の他方は隣接する画素の制御電極線８Ｂに接続されている。なお信号蓄積容量４の他端は容量線１１に接続されており、シャッタ電圧書込み用トランジスタ３のソースはシャッタ電圧書込み用ソース電圧線１２に、走査スイッチ５のゲートは走査線１０に接続されている。なお上記の双極性シャッタ１は、後に図４を用いて説明するように、遮光面上に設けられた開口に対向して設けられている。

なお、図３には信号線６Ａと制御電極線８Ａを有する画素と、信号線６Ｂと制御電極線８Ｂを有する画素の、２画素分が記載されている。両画素は後述のように駆動条件は異なるものの、基本的なシャッタ制御回路は同一である。

図４は、画素１３の画素部断面構造図である。ガラス基板３６上には、高融点金属で形成されたゲート電極３２、ゲート絶縁膜３３、ノンドープのアモルファスシリコン薄膜３４、高濃度ｎ型不純物をドープしたアモルファスシリコン薄膜３５、ソース電極３１、ドレイン電極２９とから構成されるアモルファスシリコン薄膜トランジスタが設けられており、これはシャッタ電圧書込み用トランジスタ３に対応するものである。更にガラス基板３６上には、ソース電極３１、ドレイン電極２９と同じＡｌ配線層で制御電極線８Ａ、８Ｂが形成されており、これらはシリコンナイトライドと有機材料の多層膜からなる保護膜３７によって覆われている。

保護膜３７上には、シャッタ電極２６と、二つの制御電極２５、２７を有する双極性シャッタ１が設けられており、ドレイン電極２９はシャッタ電極２６に、制御電極線８Ａは制御電極２５に、制御電極線８Ｂは制御電極２７に、それぞれコンタクトホールを介して接続されている。またこれらシャッタ電極２６と、二つの制御電極２５、２７には互いに接触した際の短絡防止のために、表面には絶縁膜が形成されている。なおここでシャッタ電極２６は、シャッタ電極２６に入力される電圧と、二つの制御電極２５、２７に入力される電圧との相対関係による電界でその位置が制御されるため、図４には破線を用いてその可動範囲も開示している。なお図４には記載されていないが、画素１３内に設けられたその他のトランジスタも、同様にアモルファスシリコン薄膜トランジスタで構成されている。

シャッタ電極２６に対してガラス基板３６と反対側には、Ｒ（赤）Ｇ（緑）Ｂ（青）の３色の独立ＬＥＤ光源からなる光源４２を有する導光板２２が設けられている。導光板２２の両面には反射膜２１、２３が設けられているが、ここで特にシャッタ電極２６側の反射膜２３は多層誘電膜より構成されている。反射膜２３を構成する多層誘電膜はＴｉＯ_２、Ｔａ_２Ｏ_３等の高屈折率材料とＳｉＯ_２、ＭｇＦ_２等の低屈折材料の積層構造からなっており、これらの積層構造の各膜厚を適切な値に設計することによって、光源４２が有するＲ（赤）Ｇ（緑）Ｂ（青）の３色の独立ＬＥＤ光源の射出光に対して実用上十分な全反射特性を得ることができる。ところで多層誘電膜を全反射膜として用いた場合の課題は、垂直方向に入射する光に対して最適設計した場合に、水平に近い角度で入射した光に対しては反射特性が悪化することである。反射膜２３が光を透過した場合には表示装置の光漏れとなってしまい、コントラストの著しい低下を招いてしまう。そこでこのような光漏れを防止するために、更に反射膜２３の上には有機材料で作成された黒色樹脂膜２４を形成した。この黒色樹脂膜は、ポリイミド樹脂等にカーボンブラック、チタンブラック等の顔料粒子を適切に分散させることで形成することができる。ここで反射膜２３及び黒色樹脂膜２４には図４に示すように、シャッタ電極２６に対応する位置に開口が設けられており、光源４２から射出されて導光板２２を伝播した光４１の一部が、この開口から射出されるように構成されている。開口は例えば、黒色樹脂膜２４をマスクとしたフォトリソグラフィーによって一括加工形成することができる。

ガラス基板３６に対して導光板２２と反対側には、フィルムシート３８、センス電極４０、保護膜３９からなるタッチパネル３０が設けられている。タッチパネル３０のセンス電極４０は表示領域の周辺でタッチ検出用回路に接続されているが、この部分の構成は既に一般に知られている技術であるため、ここではその詳細な説明は省略する。

次に、図３で述べた第１実施形態のシャッタ制御回路１８の動作について説明する。図５は第１実施形態のシャッタ制御回路１８の動作タイミングチャートであり、横軸に時間を取って、縦軸に各部分の電圧を示したものである。また特に最下段に記載した双極性シャッタ１のシャッタ電極２６の電圧値に関しては、画像信号によって約０（Ｖ）と約Ｖ_ｈの二値を取るため、図面を判り易くするために前者を実線、後者を破線で示している。

［タイミングｔ１まで］
この期間には、画素に対する画像信号電圧の書込みが行われている。この期間は制御電極線８Ａ、８Ｂにはそれぞれ高電圧Ｖ_ｈ、低電圧０（Ｖ）が印加されているが、後述するようにシャッタ電極２６の極性反転駆動を目的として、奇数画素列と偶数画素列に相当する制御電極線８Ａ、８Ｂの印加電圧は毎フレーム毎にその値が入れ替わる。各画素の走査スイッチ５は走査線１０によって順次走査されており、走査スイッチ５が走査された画素の信号蓄積容量４には、信号線６Ａ、６Ｂから所定の画像信号電圧が書込まれる。ここで信号線６Ａ、６Ｂに印加される画像信号電圧は例えば７（Ｖ）と０（Ｖ）の二値をとるが、白表示時と黒表示時にそれぞれ７（Ｖ）と０（Ｖ）のいずれに該当するかは、シャッタ電極２６の極性反転駆動を目的とした制御電極線８Ａ、８Ｂの印加電圧の毎フレーム毎の値によって、信号線６Ａ及び６Ｂの列毎に入れ替わる。なお容量線１１には０（Ｖ）、シャッタ電圧書込み用ソース電圧線１２にはＶ_ｍが印加されており、双極性シャッタ１のシャッタ電極２６には約０（Ｖ）ないし約Ｖ_ｈが印加されている。なおここでＶ_ｈの値は双極性シャッタ１の静電的な機械駆動が可能な最小の電圧に設計されるが、例えばこの値は２０（Ｖ）である。またＶ_ｍの値は信号電圧が信号蓄積容量４に書込まれてもシャッタ電圧書込み用トランジスタ３がオンすることのない値であり、例えば７（Ｖ）である。

［タイミングｔ１からｔ２まで］
この期間にはシャッタ電極２６の極性反転駆動を目的として、毎フレーム毎に奇数画素列と偶数画素列に相当する制御電極線８Ａ、８Ｂの印加電圧の入れ替わりが行われる。本実施形態は後述するように光源４２の発光にサブフィールド毎に時間重みを持たせて、シャッタ電極２６の開閉で外部への発光を制御するＰＷＭ（Pulse Width Modulation）駆動を行うが、制御電極線８Ａ、８Ｂの印加電圧の入れ替えはフレーム毎に替えて、サブフィールド毎や、複数サブフィールド毎に行っても良い。制御電極線８Ａ、８Ｂの印加電圧の入れ替えを行わないサブフィールドでは、この［タイミングｔ１からｔ２まで］の期間は設ける必要はない。なお、制御電極線８Ａ、８Ｂの印加電圧の入れ替えを頻繁に行う場合には、これに伴うタイミングｔ１からｔ２までの遷移期間を頻繁に設ける必要があることと、消費電力が増加することには留意する必要がある。

［タイミングｔ２からｔ３まで］
この期間には信号蓄積容量４に書込まれた画像信号電圧に基づいて、全画素において一斉にシャッタ電極２６への信号電圧書込みが行われる。容量線１１とシャッタ電圧書込み用ソース電圧線１２に同時にＶ_ｈが書込まれ、この後に両者の電圧は揃って０（Ｖ）に立ち下げられる。この動作によってシャッタ電圧書込み用トランジスタ３が制御され、信号蓄積容量４に書込まれていた画像信号電圧が０（Ｖ）の場合にはシャッタ電極２６には信号電圧として（Ｖ_ｈ−Ｖ_ｔｈ）が書込まれ、画像信号電圧が７（Ｖ）だった場合にはシャッタ電極２６には信号電圧として０（Ｖ）が書込まれる。なおここでＶ_ｔｈは、シャッタ電圧書込み用トランジスタ３のしきい値電圧である。

以下に図６、図７を用いて、上記のシャッタ電極２６への信号電圧書込みについて詳細に説明する。

図６Ａ〜６Ｃは信号蓄積容量４に書込まれていた画像信号電圧が０（Ｖ）の場合の、シャッタ電極２６への信号電圧書込み説明図である。図６Ａはこの期間の最初に信号蓄積容量４に０（Ｖ）が書込まれている場合の画素等価回路を示しており、ここではシャッタ電極２６に替えて、シャッタ電極２６の等価入力容量４５を記載してある。次にこの期間に、容量線１１とシャッタ電圧書込み用ソース電圧線１２が同時に操作される状態を考えると、これは図６Ｂの等価回路に示すように、０（Ｖ）が書込まれている信号蓄積容量４は短絡と等価であり、容量線１１とシャッタ電圧書込み用ソース電圧線１２はまとめて一本の等価配線４６とみなす事ができる。すると更にシャッタ電圧書込み用トランジスタ３はダイオード接続されたトランジスタであるから、図６Ｃの等価回路に示すように、全体はシャッタ電極２６の等価入力容量４５がシャッタ電圧書込み用トランジスタ３の等価ダイオード４７を介して等価配線４６と接続された構成とみなすことができる。この図６Ｃの等価回路を用いると、容量線１１とシャッタ電圧書込み用ソース電圧線１２に同時にＶ_ｈが書込まれた際には、等価ダイオード４７がオンしてシャッタ電極２６の等価入力容量４５に信号電圧として（Ｖ_ｈ−Ｖ_ｔｈ）が書込まれ、この後に容量線１１とシャッタ電圧書込み用ソース電圧線１２に同時に０（Ｖ）が書込まれてもシャッタ電極２６が（Ｖ_ｈ−Ｖ_ｔｈ）を信号電圧として保持することが容易に説明できる。

次に、図７Ａ〜７Ｃは信号蓄積容量４に書込まれていた画像信号電圧が７（Ｖ）であった場合の、シャッタ電極２６への信号電圧書込み説明図である。図７Ａはこの期間の最初に信号蓄積容量４に７（Ｖ）（図７Ａ〜７Ｃでは一般化のためにＶ_ｓｉｇＨと記載）が書込まれている場合の画素等価回路を示しており、ここでもシャッタ電極２６に替えて、シャッタ電極２６の等価入力容量４５を記載してある。次にこの期間に、容量線１１とシャッタ電圧書込み用ソース電圧線１２が同時に操作される状態を考えると、これは図７Ｂの等価回路に示すように、７（Ｖ）が書込まれている信号蓄積容量４は７（Ｖ）の直流電源４８と等価であり、容量線１１とシャッタ電圧書込み用ソース電圧線１２はまとめて一本の等価配線４６とみなす事ができる。するとゲートに７（Ｖ）の直流電源４８が接続されたシャッタ電圧書込み用トランジスタ３は常時オンであるために等価抵抗４９とみなす事ができるから、図７Ｃの等価回路に示すように、全体はシャッタ電極２６の等価入力容量４５がシャッタ電圧書込み用トランジスタ３の等価抵抗４９を介して等価配線４６と接続された構成とみなすことができる。この図７Ｃの等価回路を用いると、容量線１１とシャッタ電圧書込み用ソース電圧線１２に同時にＶ_ｈが書込まれた際には、等価抵抗４９を経由してシャッタ電極２６の等価入力容量４５には信号電圧として一旦はＶ_ｔｈが書込まれ、その後に容量線１１とシャッタ電圧書込み用ソース電圧線１２に同時に０（Ｖ）が書込まれた際には、等価抵抗４９を経由してシャッタ電極２６の等価入力容量４５には再び０（Ｖ）が書込まれることが容易に説明できる。

このようなシャッタ電圧書込み用トランジスタ３と信号蓄積容量４を用いた信号書込み回路を、ここでは擬似ダイオード回路と称することにする。

［タイミングｔ３からｔ４まで］
この期間には容量線１１とシャッタ電圧書込み用ソース電圧線１２は０（Ｖ）に立ち下げられた電圧値を維持しており、シャッタ電極２６に０（Ｖ）が書込まれる場合には、この期間に電圧は約０（Ｖ）に収束する。

［タイミングｔ４以降］
この期間は再びタイミングｔ１までの動作と同様に、画素に対する画像信号電圧の書込みが行われる。各画素の走査スイッチ５は走査線１０によって順次走査され、走査スイッチ５が走査された画素の信号蓄積容量４には、信号線６Ａ、６Ｂから所定の画像信号電圧が書込まれる。シャッタ電圧書込み用ソース電圧線１２にはＶ_ｍが印加されており、信号電圧が信号蓄積容量４に書込まれても基本的にはシャッタ電圧書込み用トランジスタ３がオンすることはない。

但しシャッタ電極２６に０（Ｖ）が書込まれており、信号蓄積容量４に７（Ｖ）（Ｖ_ｓｉｇＨ）が書込まれている場合には、シャッタ電極２６の電圧はシャッタ電圧書込み用トランジスタ３のオフする電圧である７（Ｖ）−Ｖ_ｔｈ（Ｖ_ｓｉｇＨ−Ｖ_ｔｈ）まで、この期間に再度上昇する点には注意が必要である。基本的にシャッタ電極２６は二値駆動であるため、０（Ｖ）が７（Ｖ）−Ｖ_ｔｈ（Ｖ_ｓｉｇＨ−Ｖ_ｔｈ）に上昇しても動作そのものに大きな支障はないが、これによって動作マージンが減る方向にはなる。ここでＶ_ｓｉｇＨは高い電圧である方がシャッタ電圧書込み用トランジスタ３によるシャッタ電極２６の等価入力容量４５への書込み動作はより高速化できるという長所がある。しかしその一方で、画像信号電圧書込み回路１４から信号線６Ａ及び６ＢにＶ_ｓｉｇＨを書込む際の消費電力が上昇する点や、上記のようにシャッタ電極２６に０（Ｖ）が書込まれている場合には、シャッタ電極２６の電圧はシャッタ電圧書込み用トランジスタ３のオフする電圧である７（Ｖ）−Ｖ_ｔｈ（Ｖ_ｓｉｇＨ−Ｖ_ｔｈ）までは再度上昇するといった副作用も有しているため、本実施形態では７（Ｖ）としたＶ_ｓｉｇＨの電圧値は、これらを勘案した上で最適に設定する必要がある。

次に図２で述べた第１実施形態の画素周辺回路の動作について説明する。前述の［タイミングｔ１まで］に相当する画素に対する画像信号電圧の書込み期間においては、走査線１０は走査回路１５によって順次走査され、これと同期して信号線６Ａ及び６Ｂには画像信号電圧書込み回路１４から画像信号電圧が書込まれる。ここで前述のように本実施形態は光源４２の発光にサブフィールド毎に時間重みを持たせて、シャッタ電極２６の開閉で外部への発光を制御するＰＷＭ駆動を行う。このため画像信号電圧書込み回路１４から信号線６Ａ及び６Ｂに書込まれる画像信号電圧は、例えば０（Ｖ）と７（Ｖ）の二値の電圧であり、これによって各画素に設けられたシャッタ電極２６に印加される信号電圧を制御する。なお白表示時と黒表示時にそれぞれ７（Ｖ）と０（Ｖ）のいずれに該当するかは、シャッタ電極２６の極性反転駆動を目的とした制御電極線８Ａ、８Ｂの印加電圧の毎フレーム毎の値によって、信号線６Ａ及び６Ｂの列毎に入れ替わることは既に述べたとおりである。次に全画素に対する画像信号電圧の書込みが終了した後、前述の［タイミングｔ１からｔ２まで］の期間において、シャッタ電極２６の極性反転駆動を目的として、フレーム毎に奇数画素列と偶数画素列に相当する制御電極線８Ａ、８Ｂの印加電圧が制御電極駆動回路１７によって相補的に駆動されることは既に述べたとおりである。また引続き行われる［タイミングｔ２からｔ３まで］における、信号蓄積容量４に書込まれた画像信号電圧に基づいた、全画素におけるシャッタ電極２６への信号電圧書込みは、書込み駆動回路１６が容量線１１、シャッタ電圧書込み用ソース電圧線１２を一斉に駆動することによって行われる。その後の［タイミングｔ４以降］において、シャッタ電圧書込み用ソース電圧線１２へのＶ_ｍ印加を行うのも書込み駆動回路１６である。

最後に図４で述べた第１実施形態のシャッタ電極２６近傍構造の動作について説明する。前述の［タイミングｔ１まで］に相当する、画素に対する画像信号電圧の書込み終了後、［タイミングｔ１からｔ２まで］の期間においてフレーム期間毎に奇数画素列と偶数画素列に相当する制御電極線８Ａ、８Ｂの印加電圧が制御され、これらの電圧はそれぞれ双極性シャッタ１の制御電極２５、２７に印加される。例えばあるフレームにおいて、制御電極２５には０（Ｖ）、制御電極２７にはＶ_ｈ（例えば２０（Ｖ））が印加される。次いで［タイミングｔ２からｔ３まで］の期間におけるシャッタ電極２６への信号電圧書込み動作によって、シャッタ電極２６には約Ｖ_ｈ（例えば２０（Ｖ））或いは約０（Ｖ）が書込まれる。ここで制御電極２５には０（Ｖ）、制御電極２７にはＶ_ｈ（例えば２０（Ｖ））が印加されているため、シャッタ電極２６と制御電極２５、２７が生じる電界の効果によって、シャッタ電極２６に約Ｖ_ｈ（例えば２０（Ｖ））が書込まれた場合にはシャッタ電極２６は反射膜２３及び黒色樹脂膜２４の開口上でその位置が安定し、シャッタ電極２６に約０（Ｖ）が書込まれた場合にはシャッタ電極２６は反射膜２３及び黒色樹脂膜２４の遮光上でその位置が安定する。これによりシャッタ電極２６に約Ｖ_ｈ（例えば２０（Ｖ））が書込まれた場合には、光源４２から射出されて導光板２２を伝播した光４１は開口から射出されてもシャッタ電極２６で反射されることで再び導光板２２に戻されてしまうため、画素は非発光状態として観測される。またシャッタ電極２６に約０（Ｖ）が書込まれた場合には光源４２から射出されて導光板２２を伝播した光４１はこの開口から射出されるため、画素は発光状態として観測される。

なお、ここで次のフレームにおいては制御電極２５、２７と画像信号電圧の極性は逆になる。即ち制御電極２５にはＶ_ｈ（例えば２０（Ｖ））、制御電極２７には０（Ｖ）が印加されるため、シャッタ電極２６に約０（Ｖ）が書込まれた場合には、光源４２から射出されて導光板２２を伝播した光４１は開口から射出されてもシャッタ電極２６で反射されることで再び導光板２２に戻されてしまうため、画素は非発光状態として観測される。またシャッタ電極２６に約Ｖ_ｈ（例えば２０（Ｖ））が書込まれた場合には光源４２から射出されて導光板２２を伝播した光４１はこの開口から射出されるため、画素は発光状態として観測される。このようにシャッタ電極２６の極性反転駆動を行うことによって、シャッタ電極２６、制御電極２５、２７の表面の絶縁膜に印加される電界を交流化することができ、これらの電極の電気的安定性をより増加させることができる。

前述のように本実施形態では光源４２の発光にサブフィールド毎に時間重みを持たせて、シャッタ電極２６の開閉で外部への発光を制御するＰＷＭ駆動を行う。即ち光源４２が有するＲ（赤）Ｇ（緑）Ｂ（青）の３色の独立ＬＥＤ光源の発光期間に２のｎ乗の時間重みを持たせ、画素毎のシャッタ電極２６の開閉制御と組合されることで、画素毎にＰＷＭ方式による階調発光を実現すると同時に、ＦＳＣ方式によるカラー表示を実現している。このような光源４２の点灯は、［タイミングｔ１まで］及び［タイミングｔ４以降］の、画素に対する画像信号電圧の書込み期間内に行われる。

上述したように、シャッタ電極２６への信号電圧の書込みを行う構成としたことにより、画素内の配線を減少させることができる。また、これにより、量産上の歩留りを上げると共に、低コスト化を図ることができる。

また、画像信号に応じて機械的シャッタに所定の高電圧、或いは所定の低電圧を選択的に印加した場合に、機械的シャッタと遮光膜との間に電界が生じると、この電界は画像信号に応じて変調されてしまうために機械的シャッタの動作マージンを著しく損なってしまう恐れがあるが、本実施形態においては、更に遮光膜を誘電体で形成しているため、機械的シャッタと遮光膜との間に電界が生じることを回避して、機械的シャッタの動作マージンを損なうことなく高コントラストを実現し得る理想的な遮光膜を実現できる。

本実施形態では極性反転駆動に伴う制御電極２５、２７の駆動が、前述のように交流化され、互いに打ち消しあっているため、特にＥＭＩ（Electro−Magnetic Interference）が少ないという特徴を有する。この特徴によって、ガラス基板３６に設けられているタッチパネル３０のセンス電極４０に対する飛込みノイズを抑制することができ、特に感度の良いタッチパネル特性を実現することができる。本実施形態においても容量線１１とシャッタ電圧書込み用ソース電圧線１２は交流化できていないが、これらの波形が制御するシャッタ電圧書込み用トランジスタ３を介したシャッタ電極２６への書込み駆動は元々時定数が大きい。従って書込み駆動回路１６による容量線１１とシャッタ電圧書込み用ソース電圧線１２の駆動時定数を十分に大きく設定することで、容量線１１とシャッタ電圧書込み用ソース電圧線１２に起因するＥＭＩの抑制は可能である。

また、本実施形態においては制御電極線８Ａ、８Ｂの印加電圧の入れ替わりによって極性反転駆動を実現しているが、一般に制御電極線８Ａ、８Ｂに接続される制御電極２５、２７は、シャッタ電極２６と比較して寄生容量が小さくなる。本実施形態においては極性反転駆動を行う際にシャッタ電極２６を制御する必要がないため、この観点からも本実施形態には極性反転駆動時の消費電力やＥＭＩを抑制できるという長所があることが判る。

また、本実施形態においては、走査スイッチ５及びシャッタ電圧書込み用トランジスタ３のオンする期間は、それぞれ当該画素が走査線１０によって選択された期間及びシャッタ電極２６への信号電圧書込み期間である［タイミングｔ２からｔ４まで］の期間に限定される。これによって、これらのアモルファスシリコン薄膜トランジスタのオン期間が長時間継続することに起因するしきい値電圧のシフトを、十分に回避することが可能であるという特長を有する。

なお、本実施形態に開示した技術は、本発明の趣旨を損なわない範囲で、様々な変更が可能である。本実施形態ではガラス基板３６上に走査スイッチ５とシャッタ電圧書込み用トランジスタ３をｎ型のアモルファスシリコン薄膜トランジスタで設けているが、ガラス基板３６に変えて耐熱プラスチック基板等を用いることで基板に曲げに対するフレキシビリティを持たせることが可能である。またｎ型のアモルファスシリコン薄膜トランジスタに変えて、より低電圧で動作が可能なｎ型やｐ型の多結晶シリコン薄膜トランジスタを用いることで、画像信号電圧書込み回路１４から信号線６Ａ及び６Ｂに出力する画像信号電圧の振幅を５Ｖ以下に下げて低消費電力化を図ることができる。なおｐ型薄膜トランジスタを用いた際には、これらに印加する電圧関係の正負を逆にする必要があることは言うまでも無い。或いはまたｎ型のアモルファスシリコン薄膜トランジスタに変えて、ＩｎＧａＺｎＯに代表されるアモルファス酸化物薄膜トランジスタを用いることでも、同様に画像信号電圧の振幅を５Ｖ以下に下げて低消費電力化を図ることができ、かつ多結晶シリコン薄膜トランジスタと比較してプロセス装置コストを低減することができる。なお、ｎ型薄膜トランジスタをｐ型薄膜トランジスタに変更した場合には、接続されるソースとドレインが入れ替わるのは勿論である。

また、本実施形態では黒色樹脂膜２４として、ポリイミド樹脂等にカーボンブラック、チタンブラック等の顔料粒子を適切に分散させたものを用いたが、黒色樹脂膜としてはこれに限るものではない。シャッタ電極２６への電界の影響を回避するために誘電体であれば良く、更に反射膜２３を透過する光の波長特性によっては黒色である必要もない。例えば反射膜２３を透過する光に含まれている青色が実質的に無視できる量であれば、黒色樹脂膜２４に替えて青色樹脂層で良いし、反射膜２３を透過する光が実質的に赤以外は無視できる量であれば、黒色樹脂膜２４に替えてシアン色樹脂層でも良い。また反射膜２３への入射光の角度が適切な範囲を超えないように導光板２２全体を光学設計できた場合、或いは必要な入射角度全域で反射膜の全反射特性を十分に確保できた場合には、黒色樹脂膜２４そのものが不要になる。

また、本実施形態ではシャッタ電極２６側の反射膜２３は多層誘電膜を用いて構成したが、反射膜２３に必要な特性は、シャッタ電極２６への電界の影響を回避するために誘電体であって、かつ光源４２から発生し、導光板２２側から照射されたＲ（赤）Ｇ（緑）Ｂ（青）の３色の光からなる光を高効率で反射することであるため、このような特性を満足すれば必ずしも多層誘電膜に限るものではない。また反射膜２３における反射は鏡面反射に限られるものではなく、反射膜２３は拡散反射特性を有する膜でも良いことから、白色樹脂材料等を用いて作成することも可能である。

なお、本実施形態ではシャッタ電極２６の極性反転駆動を列毎に行ったが、制御電極線８Ａ、８Ｂを適切に各画素内に配置すれば、極性反転駆動は必ずしも列毎に行わなくとも、例えば行毎、或いは格子ドット毎等で行うことも可能である。またシャッタ電極２６、制御電極２５、２７の電極表面の絶縁膜が十分な電気的安定性を有していれば、極性反転駆動自体を行わなくとも良い。

［第２実施形態］
以下、図８、９を用いて、本発明の第２実施形態について順次説明する。第２実施形態に係る画像表示装置のシステム構成と動作、表示パネルの構成と動作、画素の構成及び動作等は既に説明した第１実施形態のそれらと同様であるため、ここではその説明は省略し、特に両者で異なる内容に関して述べることにする。

図８は第２実施形態に係る画像表示装置における、表示領域内の画素配列構成図である。表示領域内には画素１３Ｒ、１３Ｇ、１３Ｂがマトリクス状に設けられており、列方向に配列された画素１３Ｒ、１３Ｇ、１３Ｂはそれぞれ、Ｒ（赤）Ｇ（緑）Ｂ（青）の各色に発光する。

次に第２実施形態の画素部断面構造について説明する。図９は第２実施形態の画素１３Ｒに関する画素断面構造図である。本画素断面構造図の構成及び動作は基本的には図４で説明した第１実施形態と同様であるが、第２実施形態の画素１３Ｒでは、反射膜５０はＲ（赤）を全反射する多層誘電膜５０Ｒ、Ｇ（緑）を全反射する多層誘電膜５０Ｇ、Ｂ（青）を全反射する多層誘電膜５０Ｂの積層で構成されている。またＲ（赤）Ｇ（緑）Ｂ（青）の３色の独立ＬＥＤ光源からなる光源４２に替えて、Ｗ（白）色のＬＥＤ光源を有する光源５２が設けられている。

更に反射膜５０の開口部にはＲ（赤）を全反射する多層誘電膜５０Ｒは設けられておらず、Ｇ（緑）を全反射する多層誘電膜５０Ｇ、及びＢ（青）を全反射する多層誘電膜５０Ｂの積層構造からなるＲ（赤）色カラーフィルタ５１が設けられている。これによって本第２実施形態の画素１３ＲではＲ（赤）の発光を行うが、Ｇ（緑）とＢ（青）の光はＲ（赤）色カラーフィルタ５１によって再度導光板２２方向に反射、リサイクルされるという特徴を有している。

また、同様に画素１３Ｇでは、反射膜５０の開口部にはＧ（緑）を全反射する多層誘電膜５０Ｇは設けられておらず、Ｂ（青）を全反射する多層誘電膜５０Ｂ、及びＲ（赤）を全反射する多層誘電膜５０Ｒの積層構造からなるＧ（緑）色カラーフィルタが設けられている。これによって画素１３ＧではＧ（緑）の発光を行うが、Ｂ（青）とＲ（赤）の光はＧ（緑）色カラーフィルタによって再度導光板２２方向に反射、リサイクルされる。

同様に画素１３Ｂでは、反射膜５０の開口部にはＢ（青）を全反射する多層誘電膜５０Ｂは設けられておらず、Ｒ（赤）を全反射する多層誘電膜５０Ｒ、及びＧ（緑）を全反射する多層誘電膜５０Ｇの積層構造からなるＢ（青）色カラーフィルタが設けられている。これによって画素１３ＢではＢ（青）の発光を行うが、Ｒ（赤）とＧ（緑）の光はＢ（青）色カラーフィルタによって再度導光板２２方向に反射、リサイクルされる。

本第２実施形態では、上記のようにＷ（白）色のＬＥＤ光源を有する光源５２が設けられ、また各画素が画素１３Ｒ、１３Ｇ、１３Ｂの３色に分かれているため、カラー表示にＦＳＣ方式ではなく、白色発光＋カラーフィルタ方式を用いることができる。第２実施形態ではこれによって、ＦＳＣ方式で問題となる色分解（Color break-up）を完全に回避することができる。なおこのとき各画素に設けられたダイクロイックカラーフィルタは選択透過波長以外の波長の光を導光板２２方向に反射、リサイクルするため、一般のカラーフィルタを用いた場合のような光吸収による光の損失が無く、低消費電力化を図ることができる。またＲ（赤）Ｇ（緑）Ｂ（青）の３色の独立ＬＥＤ光源からなる光源４２に変えて、一般のＴＶ等にも通常用いられているＷ（白）色のＬＥＤ光源を有する光源５２を使用するため、ＬＥＤ光源部品の低コスト化を図ることができる。Ｗ（白）色のＬＥＤ光源は青色ＬＥＤと黄色蛍光体で構成できるために材料費が安く、更に大量生産による量産効果も期待できるからである。

また、本実施形態においても、第１実施形態と同様に、画素内の配線を減少させることができ、量産上の歩留りを上げると共に、低コスト化を図ることができる。また、遮光膜を誘電体で形成しているため、機械的シャッタと遮光膜との間に電界が生じることを回避して、機械的シャッタの動作マージンを損なうことなく高コントラストを実現できる。

［第３実施形態］
以下、図１０を用いて、本発明の第３実施形態について順次説明する。本第３実施形態に係る画像表示装置のシステム構成と動作、表示パネルの構成と動作、画素の構成及び動作等は既に説明した第１実施形態のそれらと同様であるため、ここではその説明は省略し、特に両者で異なる内容に関して述べることにする。

図１０は、第３実施形態の画素１３に関する画素断面構造図である。本画素断面構造図の構成及び動作は基本的には図４で説明した第１実施形態と同様であるが、第３実施形態の画素１３では、反射膜２３と黒色樹脂膜２４は透明保護膜６０で覆われている点が異なっている。この透明保護膜６０としては、有機ないし無機の保護膜を用いることができる。

本第３実施形態ではこの透明保護膜６０を用いることによって、可動するシャッタ電極２６が透明保護膜６０に接触しても異物が生成することを防止することができ、結果的にシャッタ電極２６と反射膜２３及び黒色樹脂膜２４との距離を短く設計することができる。シャッタ電極２６が閉状態の際には、反射膜２３及び黒色樹脂膜２４の開口はシャッタ電極２６で十分に遮光しないと光漏れによってコントラストが低下するため、このようにシャッタ電極２６と反射膜２３及び黒色樹脂膜２４との距離を短く設計することで、第３実施形態では実質的にコントラストの向上を図ることができる。

本実施形態においても、第１実施形態と同様に、画素内の配線を減少させることができ、量産上の歩留りを上げると共に、低コスト化を図ることができる。また、遮光膜を誘電体で形成しているため、機械的シャッタと遮光膜との間に電界が生じることを回避して、機械的シャッタの動作マージンを損なうことなく高コントラストを実現できる。

［第４実施形態］
以下、図１１を用いて、本発明の第４実施形態について順次説明する。第４実施形態に係る画像表示装置のシステム構成と動作、表示パネルの構成と動作、画素の構成及び動作等は既に説明した第１実施形態のそれらと同様であるため、ここではその説明は省略し、特に両者で異なる内容に関して述べることにする。

図１１は、第４実施形態である、機械的シャッタを用いた画像表示装置のシャッタ制御回路を示す図である。第１実施形態における画素１３と、第４実施形態における画素７３との差異は、シャッタ電圧書込み用トランジスタ３のドレインが双極性シャッタ１のシャッタ電極２６に接続されているのに加えて、新たに双極性シャッタ１の制御電極２５、２７との間にそれぞれ補助容量７０、７１が設けられていることである。

第１実施形態で述べたようにシャッタ電極２６は、シャッタ電極２６と制御電極２５、２７が生じる電界の効果によってその位置が制御されるが、シャッタ電極２６の位置が制御電極２５、２７のいずれかの側で安定するまでは、シャッタ電極２６に必要な電荷を供給し続けることが望ましい。シャッタ電極２６と制御電極２５、２７の間には必ず寄生容量が形成されるが、この寄生容量の値はシャッタ電極２６が移動し、シャッタ電極２６と制御電極２５或いは制御電極２７との間隔が狭まることによって増加する。ここでシャッタ電極２６と制御電極２５或いは制御電極２７との間のある距離での寄生容量をＣ、その後のシャッタ電極２６の位置変動に起因する寄生容量の増分をΔＣ、電圧をＶ、この距離でこの寄生容量に蓄えられる電荷をＱ、その後のシャッタ電極２６の位置変動に起因する電荷の増分をΔＱとすると、下記の式（１）が成立する。
（Ｑ＋ΔＱ）＝（Ｃ＋ΔＣ）×Ｖ ・・・・・・・・ （１）

従って、シャッタ電極２６と制御電極２５或いは制御電極２７との間の電圧Ｖを一定に保つためには、寄生容量Ｃの値の増加分ΔＣに相当する電荷ΔＱの供給が必要になる。

このことはシャッタ電極２６の位置が安定点に落ち着くまでは、シャッタ電圧書込み用トランジスタ３はオンし続ける必要のあることを意味する。しかしながらこの場合には図５に記載した［タイミングｔ２からｔ３まで］及び［タイミングｔ３からｔ４まで］の期間を十分に長く確保することになり、［タイミングｔ１まで］及び［タイミングｔ４以降］である画素に対する画像信号電圧の書込み期間が短くなることになってしまう。特に列方向に画素数の大きいディスプレイを設計する必要のある場合には、この制約は非常に厳しいものとなる。

これに対して第４実施形態は、新たに双極性シャッタ１のシャッタ電極２６と制御電極２５、２７との間にそれぞれ補助容量７０、７１を設けることで、補助容量７０、７１から上記寄生容量に電荷を供給できるようにして、シャッタ電極２６における上記寄生容量の影響を緩和したものである。

これによって第４実施形態は、シャッタ電極２６の位置が安定点に完全に落ち着く前にシャッタ電圧書込み用トランジスタ３をオフしても、上記寄生容量の増加に起因するシャッタ電極２６と制御電極２５、２７との間の電圧変動を十分に抑制することが可能である。これによって図５に記載した［タイミングｔ２からｔ３まで］及び［タイミングｔ３からｔ４まで］の期間を十分に長く確保しなくとも良く、［タイミングｔ１まで］及び［タイミングｔ４以降］である画素に対する画像信号電圧の書込み期間を十分に確保することができる。これにより特に列方向に画素数の大きいディスプレイを設計する場合には走査回路１５の駆動クロックを低減することができ、回路設計マージンの確保による歩留りの向上や、消費電力の削減を図る上で大きな利点となる。

なお、第４実施形態では補助容量７０、７１の値はそれぞれ２００ｆＦに設計したが、前述した効果からは例えば１０ｆＦ以上が望ましい。またここでは補助容量７０、７１は等しい値に設けているが、これは図５の［タイミングｔ１からｔ２まで］の期間に、シャッタ電極２６の極性反転駆動を目的として毎フレーム毎に奇数画素列と偶数画素列に相当する制御電極線８Ａ、８Ｂの印加電圧の入れ替わりが行われる際の制御電極線８Ａ、８Ｂの電圧変動が、補助容量７０、７１のカップリングを通じてシャッタ電極２６へ影響することを互いにキャンセルするためである。しかしながらこのカップリング効果が問題とならないような場合には、補助容量７０、７１の値を非対称にしても、或いはいずれか一方のみを設けても、第４実施形態に準じた効果が得られることは明らかである。

本実施形態においても、第１実施形態と同様に、画素内の配線を減少させることができ、量産上の歩留りを上げると共に、低コスト化を図ることができる。また、遮光膜を誘電体で形成しているため、機械的シャッタと遮光膜との間に電界が生じることを回避して、機械的シャッタの動作マージンを損なうことなく高コントラストを実現できる。

［第５実施形態］
以下、図１２〜図１５を用いて、本発明の第５実施形態について、その構成および動作を順次説明する。

図１２は、第５実施形態に係る画像表示装置の画素周辺回路図である。マトリクス状に配列された画素８５が表示領域を構成しており、画素８５には列方向に信号線６Ａ及び６Ｂと、制御電極線８Ａ及び８Ｂが、行方向に走査線１０、容量線１１、シャッタ電圧書込み用ソース電圧線１２、及びＣＭＯＳシャッタ電圧書込み用ｐＭＯＳソース電圧線８４が設けられている。表示領域の周辺で、信号線６Ａ及び６Ｂの一端は画像信号電圧書込み回路１４に接続されており、制御電極線８Ａ及び８Ｂの一端はそれぞれ制御電極駆動回路１７に接続されている。また走査線１０の一端は走査回路１５に接続されており、容量線１１、シャッタ電圧書込み用ソース電圧線１２及びＣＭＯＳシャッタ電圧書込み用ｐＭＯＳソース電圧線８４の一端は、それぞれ書込み駆動回路８６に接続されている。

ここでＣＭＯＳシャッタ電圧書込み用ｐＭＯＳソース電圧線８４には、書込み駆動回路８６から常時Ｖ_ｈ（後述のように例えば１５（Ｖ））が入力される。なお、図１２は簡単のために表示領域を画素数が４×３画素のマトリクスで記載しているが、本発明の開示する技術思想が特に画素数を制限するものではない。

図１３には、図１２の各画素８５におけるシャッタ制御回路８７が示されている。各画素８５には信号線６Ａが設けられており、信号線６Ａと信号蓄積容量４とは走査スイッチ５で接続されている。信号蓄積容量４は更にＣＭＯＳ書込み用トランジスタ８０のゲートに接続されており、ＣＭＯＳ書込み用トランジスタ８０のドレインはＣＭＯＳ信号蓄積容量８１の一端に接続されている。また更にＣＭＯＳ書込み用トランジスタ８０のドレインは、ＣＭＯＳシャッタ電圧書込み用ｎＭＯＳトランジスタ８３及びＣＭＯＳシャッタ電圧書込み用ｐＭＯＳトランジスタ８２のゲートにも接続される。更にＣＭＯＳシャッタ電圧書込み用ｎＭＯＳトランジスタ８３及びＣＭＯＳシャッタ電圧書込み用ｐＭＯＳトランジスタ８２のドレインは双極性シャッタ１のシャッタ電極２６に接続されている。即ちこれによって、ＣＭＯＳシャッタ電圧書込み用ｎＭＯＳトランジスタ８３及びＣＭＯＳシャッタ電圧書込み用ｐＭＯＳトランジスタ８２は画素内にＣＭＯＳインバータ回路を構成している。二つある双極性シャッタ１の制御電極の内の一方は画素内の制御電極線８Ａに接続されているが、制御電極の他方は隣接する画素の制御電極線８Ｂに接続されている。なお信号蓄積容量４の他端は容量線１１に接続されており、ＣＭＯＳ信号蓄積容量８１の他端は制御電極線８Ｂに、ＣＭＯＳ書込み用トランジスタ８０のソースはシャッタ電圧書込み用ソース電圧線１２に、ＣＭＯＳシャッタ電圧書込み用ｎＭＯＳトランジスタ８３及びＣＭＯＳシャッタ電圧書込み用ｐＭＯＳトランジスタ８２のソースはそれぞれ容量線１１及びＣＭＯＳシャッタ電圧書込み用ｐＭＯＳソース電圧線８４に、走査スイッチ５のゲートは走査線１０に接続されている。なお上記の双極性シャッタ１が遮光面上に設けられた開口に対向して設けられていること等の立体的な画素構造は、基本的に第１実施形態と同様である。なお図１３には信号線６Ａと制御電極線８Ａを有する画素と、信号線６Ｂと制御電極線８Ｂを有する画素の、２画素分が記載されている。両画素は後述のように駆動条件は異なるものの、基本的なシャッタ制御回路は同一である。

図１４は、第５実施形態の画素部断面構造図である。ガラス基板３６上には、低不純物濃度低温多結晶シリコン薄膜９１、高濃度ｎ型不純物をドープした低温多結晶シリコン薄膜９２、９０、ゲート絶縁膜９３、ゲート電極９５、層間絶縁膜９４、ソース電極９６、ドレイン電極９７とから構成される低温多結晶シリコン薄膜トランジスタが設けられており、これはＣＭＯＳシャッタ電圧書込み用ｎＭＯＳトランジスタ８３に対応している。更にガラス基板３６上には、ソース電極９６、ドレイン電極９７と同じＡｌ配線層で制御電極線８Ａ、８Ｂが形成されており、これらはシリコンナイトライドと有機材料の多層膜からなる保護膜３７によって覆われている。

保護膜３７上には、シャッタ電極２６と、二つの制御電極２５、２７を有する双極性シャッタ１が設けられており、ドレイン電極９７はシャッタ電極２６に、制御電極線８Ａは制御電極２５に、制御電極線８Ｂは制御電極２７に、それぞれコンタクトホールを介して接続されている。またこれらシャッタ電極２６と、二つの制御電極２５、２７には互いに接触した際の短絡防止のために、表面には絶縁膜が形成されている。なおここでシャッタ電極２６は、シャッタ電極２６に入力される電圧と、二つの制御電極２５、２７に入力される電圧との相対関係による電界でその位置が制御されるため、図１４には破線を用いてその可動範囲も開示している。なお図１４には記載されていないが、画素８５内に設けられたその他のトランジスタも、同様に低温多結晶シリコン薄膜トランジスタで構成されている。

シャッタ電極２６に対してガラス基板３６と反対側には、Ｒ（赤）Ｇ（緑）Ｂ（青）の３色の独立ＬＥＤ光源からなる光源４２を有する導光板２２が設けられている。導光板２２の両面には反射膜２１、２３が設けられているが、ここで特にシャッタ電極２６側の反射膜２３は多層誘電膜より構成されている。反射膜２３を構成する多層誘電膜はＴｉＯ_２、Ｔａ_２Ｏ_３等の高屈折率材料とＳｉＯ_２、ＭｇＦ_２等の低屈折材料の積層構造からなっており、これらの積層構造の各膜厚を適切な値に設計することによって、光源４２が有するＲ（赤）Ｇ（緑）Ｂ（青）の３色の独立ＬＥＤ光源の射出光に対して実用上十分な全反射特性を得ることができる。ところで多層誘電膜を全反射膜として用いた場合の課題は、垂直方向に入射する光に対して最適設計した場合に、水平に近い角度で入射した光に対しては反射特性が悪化することである。反射膜２３が光を透過した場合には表示装置の光漏れとなってしまい、コントラストの著しい低下を招いてしまう。そこでこのような光漏れを防止するために、更に反射膜２３の上には有機材料で作成された黒色樹脂膜２４を形成した。この黒色樹脂膜は、ポリイミド樹脂等にカーボンブラック、チタンブラック等の顔料粒子を適切に分散させることで形成することができる。ここで反射膜２３及び黒色樹脂膜２４には図１４に示すように、シャッタ電極２６に対応する位置に開口が設けられており、光源４２から射出されて導光板２２を伝播した光４１の一部が、この開口から射出されるように構成されている。開口は例えば、黒色樹脂膜２４をマスクとしたフォトリソグラフィーによって一括加工形成することができる。

ガラス基板３６に対して導光板２２と反対側には、フィルムシート３８、センス電極４０、保護膜３９からなるタッチパネル３０が設けられている。タッチパネル３０のセンス電極４０は表示領域の周辺でタッチ検出用回路に接続されているが、この部分の構成は既に一般に知られている技術であるため、ここではその詳細な説明は省略する。

次に、図１５を用いて、本発明の第５実施形態の動作を説明する。まず、図１３で述べた第５実施形態のシャッタ制御回路８７の動作について説明する。

図１５は、第５実施形態のシャッタ制御回路８７の動作タイミングチャートであり、横軸に時間を取って、縦軸に各部分の電圧を示したものである。また特に下２段に記載したＣＭＯＳ信号蓄積容量８１の蓄積信号電圧（＝ＣＭＯＳインバータ回路入力電圧）及び双極性シャッタ１のシャッタ電極２６の電圧値に関しては、画像信号によって約０（Ｖ）と約Ｖ_ｈの二値を取るため、図面を判り易くするために基本的に約０（Ｖ）を実線、約Ｖ_ｈを破線で示している。

［タイミングｔ１まで］
この期間には、画素に対する画像信号電圧の書込みが行われている。この期間は制御電極線８Ａ、８Ｂにはそれぞれ高電圧Ｖ_ｈ、低電圧０（Ｖ）が印加されているが、後述するようにシャッタ電極２６の極性反転駆動を目的として、奇数画素列と偶数画素列に相当する制御電極線８Ａ、８Ｂの印加電圧は毎フレーム毎にその値が入れ替わる。各画素の走査スイッチ５は走査線１０によって順次走査されており、走査スイッチ５が走査された画素の信号蓄積容量４には、信号線６Ａ、６Ｂから所定の画像信号電圧が書込まれる。ここで信号線６Ａ、６Ｂに印加される画像信号電圧は例えば４（Ｖ）と０（Ｖ）の二値をとるが、白表示時と黒表示時にそれぞれ４（Ｖ）と０（Ｖ）のいずれに該当するかは、シャッタ電極２６の極性反転駆動を目的とした制御電極線８Ａ、８Ｂの印加電圧の毎フレーム毎の値によって、信号線６Ａ及び６Ｂの列毎に入れ替わる。なお容量線１１には０（Ｖ）、シャッタ電圧書込み用ソース電圧線１２にはＶ_ｍが印加されており、双極性シャッタ１のシャッタ電極２６には約０（Ｖ）ないし約Ｖ_ｈが印加されている。なおここでＶ_ｈの値は双極性シャッタ１の静電的な機械駆動が可能な最小の電圧に設計されるが、例えばこの値は１５（Ｖ）である。またＶ_ｍの値は信号電圧が信号蓄積容量４に書込まれてもＣＭＯＳ書込み用トランジスタ８０がオンすることのない値であり、例えば４（Ｖ）である。なお第１実施形態と比較して、第５実施形態の画像信号電圧は４（Ｖ）と低い値をとるが、これはＣＭＯＳ書込み用トランジスタ８０が書込む容量がＣＭＯＳ信号蓄積容量８１の約２０ｆＦとＣＭＯＳシャッタ電圧書込み用ｎＭＯＳトランジスタ８３及びＣＭＯＳシャッタ電圧書込み用ｐＭＯＳトランジスタ８２のゲート容量の和であって、比較的小さい値であることと、走査スイッチ５とＣＭＯＳ書込み用トランジスタ８０が電流駆動力の大きい低温多結晶シリコン薄膜トランジスタで構成されていることに起因する。

［タイミングｔ１からｔ２まで］
この期間にはシャッタ電極２６の極性反転駆動を目的として、毎フレーム毎に奇数画素列と偶数画素列に相当する制御電極線８Ａ、８Ｂの印加電圧の入れ替わりが行われる。本実施形態は後述するように光源４２の発光にサブフィールド毎に時間重みを持たせて、シャッタ電極２６の開閉で外部への発光を制御するＰＷＭ駆動を行うが、制御電極線８Ａ、８Ｂの印加電圧の入れ替えはフレーム毎に替えて、サブフィールド毎や、複数サブフィールド毎に行っても良い。制御電極線８Ａ、８Ｂの印加電圧の入れ替えを行わないサブフィールドでは、この［タイミングｔ１からｔ２まで］の期間は設ける必要はない。制御電極線８Ａ、８Ｂの印加電圧の入れ替えを頻繁に行うと、これに伴うタイミングｔ１からｔ２までの遷移期間を頻繁に設ける必要があることと、消費電力が増加することには留意する必要がある。

［タイミングｔ２からｔ１３まで］
この期間には信号蓄積容量４に書込まれた画像信号電圧に基づいて、全画素において一斉にＣＭＯＳ信号蓄積容量８１への信号電圧書込みが行われる。

容量線１１とシャッタ電圧書込み用ソース電圧線１２に同時にＶ_ｈが書込まれ、この後に両者の電圧は揃って０（Ｖ）に立ち下げられる。この動作によってＣＭＯＳ書込み用トランジスタ８０が制御され、信号蓄積容量４に書込まれていた画像信号電圧が０（Ｖ）の場合にはＣＭＯＳ信号蓄積容量８１には信号電圧として（Ｖ_ｈ−Ｖ_ｔｈ）が書込まれ、画像信号電圧が４（Ｖ）だった場合にはＣＭＯＳ信号蓄積容量８１には信号電圧として０（Ｖ）が書込まれる。なおここでＶ_ｔｈは、ＣＭＯＳ書込み用トランジスタ８０のしきい値電圧である。

上記のＣＭＯＳ信号蓄積容量８１への信号電圧書込みについては、既に第１実施形態で図６Ａ〜図７Ｃを用いて詳細に説明した擬似ダイオード回路の動作であるので、ここではその説明は省略する。

［タイミングｔ１３からｔ１４まで］
この期間には容量線１１とシャッタ電圧書込み用ソース電圧線１２は０（Ｖ）に立ち下げられた電圧値を維持し、ＣＭＯＳ信号蓄積容量８１へ書込まれた信号電圧は、そのままＣＭＯＳシャッタ電圧書込み用ｎＭＯＳトランジスタ８３及びＣＭＯＳシャッタ電圧書込み用ｐＭＯＳトランジスタ８２のゲートに入力される。前述のようにＣＭＯＳシャッタ電圧書込み用ｐＭＯＳソース電圧線８４には、書込み駆動回路８６から常時Ｖ_ｈ（例えば１５（Ｖ））が入力されるため、このときＣＭＯＳシャッタ電圧書込み用ｎＭＯＳトランジスタ８３及びＣＭＯＳシャッタ電圧書込み用ｐＭＯＳトランジスタ８２はＣＭＯＳインバータ回路として機能する。従ってＣＭＯＳ信号蓄積容量８１には信号電圧として（Ｖ_ｈ−Ｖ_ｔｈ）が書込まれている場合には、ＣＭＯＳインバータ回路はシャッタ電極２６に０（Ｖ）を出力し、ＣＭＯＳ信号蓄積容量８１に信号電圧として０（Ｖ）が書込まれている場合には、ＣＭＯＳインバータ回路はシャッタ電極２６にＶ_ｈ（例えば１５（Ｖ））を出力する。

［タイミングｔ１４以降］
この期間は再びタイミングｔ１までの動作と同様に、画素に対する画像信号電圧の書込みが行われる。各画素の走査スイッチ５は走査線１０によって順次走査され、走査スイッチ５が走査された画素の信号蓄積容量４には、信号線６Ａ、６Ｂから所定の画像信号電圧が書込まれる。シャッタ電圧書込み用ソース電圧線１２にはＶ_ｍ（例えば４（Ｖ））が印加されており、信号電圧が信号蓄積容量４に書込まれても基本的にはＣＭＯＳ書込み用トランジスタ８０がオンすることはない。ここで本実施形態においては、［タイミングｔ１３からｔ１４まで］と同様にＣＭＯＳシャッタ電圧書込み用ｎＭＯＳトランジスタ８３及びＣＭＯＳシャッタ電圧書込み用ｐＭＯＳトランジスタ８２がＣＭＯＳインバータ回路として機能し続けるため、シャッタ電極２６への信号電圧の書込みと、画素に対する画像信号電圧の書込み走査を並行して行えるという利点がある。

なおここでも第１実施形態と同様に、ＣＭＯＳ信号蓄積容量８１に０（Ｖ）が書込まれており、信号蓄積容量４に４（Ｖ）（Ｖ_ｓｉｇＨ）が書込まれている場合には、ＣＭＯＳ信号蓄積容量８１の電圧はＣＭＯＳ書込み用トランジスタ８０のオフする電圧である４（Ｖ）−Ｖ_ｔｈ（Ｖ_ｓｉｇＨ−Ｖ_ｔｈ）まで、この期間に再度上昇する。基本的にＣＭＯＳシャッタ電圧書込み用ｎＭＯＳトランジスタ８３及びＣＭＯＳシャッタ電圧書込み用ｐＭＯＳトランジスタ８２で構成されるＣＭＯＳインバータ回路は二値駆動であるため、０（Ｖ）が４（Ｖ）−Ｖｔ_ｈ（Ｖ_ｓｉｇＨ−Ｖ_ｔｈ）に上昇しても動作そのものには支障はないが、これによってＣＭＯＳインバータを流れる貫通電流が増えて消費電力が増加する点には留意する必要がある。ここでＶ_ｓｉｇＨは高い電圧である方がＣＭＯＳ書込み用トランジスタ８０によるＣＭＯＳ信号蓄積容量８１への書込み動作はより高速化できるという長所がある。しかしその一方で、画像信号電圧書込み回路１４から信号線６Ａ及び６ＢにＶ_ｓｉｇＨを書込む際の消費電力が上昇する点や、上記のような副作用も有しているため、本実施形態では４（Ｖ）としたＶ_ｓｉｇＨの電圧値は、これらを勘案した上で最適に設定する必要がある。

次に図１３で述べた本第５実施形態の画素周辺回路の動作について説明する。

前述の［タイミングｔ１まで］に相当する画素に対する画像信号電圧の書込み期間においては、走査線１０は走査回路１５によって順次走査され、これと同期して信号線６Ａ及び６Ｂには画像信号電圧書込み回路１４から画像信号電圧が書込まれる。ここで前述のように本実施形態は光源４２の発光にサブフィールド毎に時間重みを持たせて、シャッタ電極２６の開閉で外部への発光を制御するＰＷＭ駆動を行う。このため画像信号電圧書込み回路１４から信号線６Ａ及び６Ｂに書込まれる画像信号電圧は、例えば０（Ｖ）と４（Ｖ）の二値の電圧であり、これによって各画素に設けられたシャッタ電極２６に印加される信号電圧を制御する。なお白表示時と黒表示時にそれぞれ４（Ｖ）と０（Ｖ）のいずれに該当するかは、シャッタ電極２６の極性反転駆動を目的とした制御電極線８Ａ、８Ｂの印加電圧の毎フレーム毎の値によって、信号線６Ａ及び６Ｂの列毎に入れ替わることは既に述べたとおりである。次に全画素に対する画像信号電圧の書込みが終了した後、前述の［タイミングｔ１からｔ２まで］の期間において、シャッタ電極２６の極性反転駆動を目的として、フレーム毎に奇数画素列と偶数画素列に相当する制御電極線８Ａ、８Ｂの印加電圧が制御電極駆動回路１７によって相補的に駆動されることは既に述べたとおりである。また引続き行われる［タイミングｔ２からｔ３まで］における、信号蓄積容量４に書込まれた画像信号電圧に基づいた、全画素におけるＣＭＯＳ信号蓄積容量８１への信号電圧書込みは、書込み駆動回路８６が容量線１１、シャッタ電圧書込み用ソース電圧線１２を一斉に駆動することによって行われる。その後の［タイミングｔ４以降］において、シャッタ電圧書込み用ソース電圧線１２へのＶ_ｍ印加を行うのも書込み駆動回路８６である。なおＣＭＯＳシャッタ電圧書込み用ｐＭＯＳソース電圧線８４に常時Ｖ_ｈ（例えば１５（Ｖ））を入力するのも書込み駆動回路８６である。

最後に図１４で述べた第５実施形態のシャッタ電極２６近傍構造の動作については、トランジスタの構造とＶ_ｈの電圧値に関しては異なるものの、基本的な動作に関しては既に第１実施形態で述べたものと同じであるため、ここではこれ以上の説明は省略する。

既に述べたように第５実施形態においては、［タイミングｔ１３からｔ１４まで］と同様に［タイミングｔ１４以降］においても、ＣＭＯＳシャッタ電圧書込み用ｎＭＯＳトランジスタ８３及びＣＭＯＳシャッタ電圧書込み用ｐＭＯＳトランジスタ８２がＣＭＯＳインバータ回路として機能し続けるため、シャッタ電極２６への信号電圧の書込みと、画素に対する画像信号電圧の書込み走査を並行して行えるという利点がある。これによって本実施形態は、特に列方向に画素数の大きいディスプレイを設計する場合には走査回路１５の駆動クロックを低減することができ、回路設計マージンの確保による歩留りの向上や、消費電力の削減を図る上で大きな利点となる。

本実施形態においても、第１実施形態と同様に、画素内の配線を減少させることができ、量産上の歩留りを上げると共に、低コスト化を図ることができる。また、遮光膜を誘電体で形成しているため、機械的シャッタと遮光膜との間に電界が生じることを回避して、機械的シャッタの動作マージンを損なうことなく高コントラストを実現できる。

［第６実施形態］
以下図１６〜図１８を用いて、本発明の第６実施形態について、その構成および動作を順次説明する。第６実施形態に係る画像表示装置のシステム構成と動作、表示パネルの構成と動作、画素の構成及び動作等は既に説明した第１実施形態のそれらと同様であるため、ここではその説明は省略し、特に両者で異なる内容に関して述べることにする。

図１６は第６実施形態の画素周辺回路図である。マトリクス状に配列された画素１０５が表示領域を構成しており、画素１０５には列方向に信号線６Ａ及び６Ｂと、制御電極線８Ａ及び８Ｂが、行方向に走査線１０、容量線１１、シャッタ電圧書込み用ソース電圧線１２、次段シャッタ電圧書込み用ソース電圧線１０４が設けられている。表示領域の周辺で、信号線６Ａ及び６Ｂの一端は画像信号電圧書込み回路１４に接続されており、制御電極線８Ａ及び８Ｂの一端はそれぞれ制御電極駆動回路１７に接続されている。また走査線１０の一端は走査回路１５に接続されており、容量線１１、シャッタ電圧書込み用ソース電圧線１２、次段シャッタ電圧書込み用ソース電圧線１０４の一端は、それぞれ書込み駆動回路１０６に接続されている。なお図１６は簡単のために表示領域を画素数が４×３画素のマトリクスで記載しているが、本発明の開示する技術思想が特に画素数を制限するものではない。

図１７は、第６実施形態のシャッタ制御回路１０７を示す図である。各画素１０５には信号線６Ａが設けられており、信号線６Ａと信号蓄積容量４とは走査スイッチ５で接続されている。信号蓄積容量４は更に次段書込み用トランジスタ１００のゲートに接続されており、次段書込み用トランジスタ１００のドレインは次段信号蓄積容量１０１の一端に接続されている。また更に次段書込み用トランジスタ１００のドレインは、次段シャッタ電圧書込み用トランジスタ１０２のゲートにも接続される。更に次段シャッタ電圧書込み用トランジスタ１０２のドレインは双極性シャッタ１のシャッタ電極２６に接続されている。即ちこれによって、信号蓄積容量４と次段書込み用トランジスタ１００同様に、次段信号蓄積容量１０１と次段シャッタ電圧書込み用トランジスタ１０２は、画素内に２個目の擬似ダイオード回路を構成している。二つある双極性シャッタ１の制御電極の内の一方は画素内の制御電極線８Ａに接続されているが、制御電極の他方は隣接する画素の制御電極線８Ｂに接続されている。なお信号蓄積容量４の他端は容量線１１に接続されており、次段書込み用トランジスタ１００のソースはシャッタ電圧書込み用ソース電圧線１２に、次段信号蓄積容量１０１の他端と次段シャッタ電圧書込み用トランジスタ１０２のソースは次段シャッタ電圧書込み用ソース電圧線１０４に、走査スイッチ５のゲートは走査線１０に接続されている。なお上記の双極性シャッタ１が遮光面上に設けられた開口に対向して設けられていること等の立体的な画素構造は、基本的に第１実施形態と同様である。なお図１７には信号線６Ａと制御電極線８Ａを有する画素と、信号線６Ｂと制御電極線８Ｂを有する画素の、２画素分が記載されている。両画素は後述のように駆動条件は異なるものの、基本的なシャッタ制御回路は同一である。

次に第６実施形態の画素部断面構造は、既に述べた第１実施形態の画素部断面構造と同様であるので、ここではその説明は省略する。

次に図１８を用いて、第６実施形態のシャッタ制御回路１０７の動作について説明する。図１８は第６実施形態のシャッタ制御回路１０７の動作タイミングチャートであり、横軸に時間を取って、縦軸に各部分の電圧を示したものである。また特に次段シャッタ電圧書込み用トランジスタ１０２のゲート入力電圧と、最下段に記載した双極性シャッタ１のシャッタ電極２６の電圧値に関しては、画像信号によって約Ｖ_ｍ２と約Ｖ_ｈの二値を取るため、図面を判り易くするために前者を実線、後者を破線で示している。

［タイミングｔ１まで］
この期間には、画素に対する画像信号電圧の書込みが行われている。この期間は制御電極線８Ａ、８Ｂにはそれぞれ高電圧Ｖ_ｈ、低電圧Ｖ_ｍ２（例えば７（Ｖ））が印加されているが、後述するようにシャッタ電極２６の極性反転駆動を目的として、奇数画素列と偶数画素列に相当する制御電極線８Ａ、８Ｂの印加電圧は毎フレーム毎にその値が入れ替わる。各画素の走査スイッチ５は走査線１０によって順次走査されており、走査スイッチ５が走査された画素の信号蓄積容量４には、信号線６Ａ、６Ｂから所定の画像信号電圧が書込まれる。ここで信号線６Ａ、６Ｂに印加される画像信号電圧は例えば７（Ｖ）と０（Ｖ）の二値をとるが、白表示時と黒表示時にそれぞれ７（Ｖ）と０（Ｖ）のいずれに該当するかは、シャッタ電極２６の極性反転駆動を目的とした制御電極線８Ａ、８Ｂの印加電圧の毎フレーム毎の値によって、信号線６Ａ及び６Ｂの列毎に入れ替わる。なお容量線１１には０（Ｖ）、シャッタ電圧書込み用ソース電圧線１２にはＶ_ｍが印加されており、次段シャッタ電圧書込み用ソース電圧線１０４にはＶ_ｍ２、次段シャッタ電圧書込み用トランジスタ１０２のゲートには約０（Ｖ）ないし約Ｖ_ｈ、双極性シャッタ１のシャッタ電極２６には約Ｖ_ｍ２ないし約Ｖ_ｈが印加されている。なおここでＶ_ｈの値は双極性シャッタ１の静電的な機械駆動が可能な最小の電圧に設計されるが、例えばこの値は２０（Ｖ）である。

なお、Ｖ_ｍの値は信号電圧が信号蓄積容量４に書込まれても次段書込み用トランジスタ１００がオンすることのない値であり、例えば７（Ｖ）である。またＶ_ｍ２の値は、後述するように信号蓄積容量４にＶ_ｓｉｇＨ（７（Ｖ））が入力することによって、次段書込み用トランジスタ１００を介して次段信号蓄積容量１０１の電圧値が０（Ｖ）から（Ｖ_ｓｉｇＨ−Ｖ_ｔｈ）（Ｖ_ｔｈは次段書込み用トランジスタ１００のしきい値電圧である）に上昇したとしても、次段シャッタ電圧書込み用トランジスタ１０２がオンしてシャッタ電極２６に蓄えられたＶ_ｈの電圧がリークしないように設定された電圧であり、基本的には以下の式（２）を満足する。
（Ｖ_ｓｉｇＨ−Ｖ_ｔｈ）−Ｖ_ｔｈ２ ＜ Ｖ_ｍ２ ・・・・・・・・ （２）
なおここでＶ_ｔｈ２は、次段シャッタ電圧書込み用トランジスタ１０２のしきい値電圧である。

［タイミングｔ１からｔ２まで］
この期間にはシャッタ電極２６の極性反転駆動を目的として、毎フレーム毎に奇数画素列と偶数画素列に相当する制御電極線８Ａ、８Ｂの印加電圧の入れ替わりが行われる。本実施形態は後述するように光源４２の発光にサブフィールド毎に時間重みを持たせて、シャッタ電極２６の開閉で外部への発光を制御するＰＷＭ駆動を行うが、制御電極線８Ａ、８Ｂの印加電圧の入れ替えはフレーム毎に替えて、サブフィールド毎や、複数サブフィールド毎に行っても良い。制御電極線８Ａ、８Ｂの印加電圧の入れ替えを行わないサブフィールドでは、この［タイミングｔ１からｔ２まで］の期間は設ける必要はない。
制御電極線８Ａ、８Ｂの印加電圧の入れ替えを頻繁に行うと、これに伴うタイミングｔ１からｔ２までの遷移期間を頻繁に設ける必要があることと、消費電力が増加することには留意する必要がある。

［タイミングｔ２からｔ２３まで］
この期間には信号蓄積容量４に書込まれた画像信号電圧に基づいて、全画素において一斉に次段信号蓄積容量１０１への信号電圧書込みが行われる。次段信号蓄積容量１０１へ書込まれる信号電圧は、次段シャッタ電圧書込み用トランジスタ１０２のゲート入力電圧と同じである。

容量線１１とシャッタ電圧書込み用ソース電圧線１２に同時にＶ_ｈが書込まれ、この後に両者の電圧は揃って０（Ｖ）に立ち下げられる。この動作によって次段書込み用トランジスタ１００が制御され、信号蓄積容量４に書込まれていた画像信号電圧が０（Ｖ）の場合には次段信号蓄積容量１０１には信号電圧として（Ｖ_ｈ−Ｖ_ｔｈ）が書込まれ、画像信号電圧が７（Ｖ）だった場合には次段信号蓄積容量１０１には信号電圧として０（Ｖ）が書込まれる。ここでＶ_ｔｈは、次段書込み用トランジスタ１００のしきい値電圧である。

上記の次段信号蓄積容量１０１への信号電圧書込みについては、既に第１実施形態で図６、図７を用いて詳細に説明した擬似ダイオード回路の動作であるので、ここではその説明は省略する。

［タイミングｔ２３からｔ２４まで］
この期間には容量線１１とシャッタ電圧書込み用ソース電圧線１２は０（Ｖ）に立ち下げられた電圧値を維持しており、次段信号蓄積容量１０１に０（Ｖ）が書込まれる場合には、この期間にこの電圧は約０（Ｖ）に収束する。

［タイミングｔ２４からｔ２５まで］
この期間には次段信号蓄積容量１０１に書込まれた画像信号電圧に基づいて、全画素において一斉にシャッタ電極２６への信号電圧書込みが行われる。

次段シャッタ電圧書込み用ソース電圧線１０４にＶ_ｈが書込まれ、この後にこの電圧は再びＶ_ｍ２に立ち下げられる。この動作によって次段シャッタ電圧書込み用トランジスタ１０２が制御され、次段信号蓄積容量１０１に書込まれていた画像信号電圧が０（Ｖ）の場合にはシャッタ電極２６には信号電圧として（Ｖ_ｈ−Ｖ_ｔｈ２）が書込まれ、画像信号電圧が７（Ｖ）だった場合にはシャッタ電極２６には信号電圧としてＶ_ｍ２が書込まれる。ここでＶ_ｔｈ２は、次段シャッタ電圧書込み用トランジスタ１０２のしきい値電圧である。

上記のシャッタ電極２６への信号電圧書込みについては、既に述べた擬似ダイオード回路の動作であるので、ここではその説明は省略する。

なおこれと並行してこの期間には、再びタイミングｔ１までの動作と同様に、画素に対する画像信号電圧の書込みが行われる。各画素の走査スイッチ５は走査線１０によって順次走査され、走査スイッチ５が走査された画素の信号蓄積容量４には、信号線６Ａ、６Ｂから所定の画像信号電圧が書込まれる。シャッタ電圧書込み用ソース電圧線１２にはＶ_ｍが印加されており、信号電圧が信号蓄積容量４に書込まれても基本的には次段書込み用トランジスタ１００がオンすることはない。

［タイミングｔ２５以降］
この期間も継続して、引続き画素に対する画像信号電圧の書込みが行われる。また擬似ダイオード回路の動作によって、シャッタ電極２６にＶ_ｍ２の信号電圧が書込まれる場合には、図１８に示したようにこの期間の初期に行われる。

なお次段信号蓄積容量１０１に０（Ｖ）が書込まれており、信号蓄積容量４に７（Ｖ）（Ｖ_ｓｉｇＨ）が書込まれている場合には、次段信号蓄積容量１０１の電圧が次段書込み用トランジスタ１００のオフする電圧である７（Ｖ）−Ｖ_ｔｈ（Ｖ_ｓｉｇＨ−Ｖ_ｔｈ）まで、この期間に再度上昇する点は第１実施形態と同様である。このとき次段シャッタ電圧書込み用トランジスタ１０２がオンしてシャッタ電極２６に蓄えられたＶ_ｈの電圧がリークしないように、次段シャッタ電圧書込み用ソース電圧線１０４はＶ_ｍ２に設定されており、Ｖ_ｍ２の値が式（２）を満足することは、前述したとおりである。

次に図１６で述べた第６実施形態の画素周辺回路の動作について説明する。

前述の［タイミングｔ１まで］に相当する画素に対する画像信号電圧の書込み期間においては、走査線１０は走査回路１５によって順次走査され、これと同期して信号線６Ａ及び６Ｂには画像信号電圧書込み回路１４から画像信号電圧が書込まれる。ここで前述のように本実施形態は光源４２の発光にサブフィールド毎に時間重みを持たせて、シャッタ電極２６の開閉で外部への発光を制御するＰＷＭ駆動を行う。このため画像信号電圧書込み回路１４から信号線６Ａ及び６Ｂに書込まれる画像信号電圧は、例えば０（Ｖ）と７（Ｖ）の二値の電圧であり、これによって各画素に設けられたシャッタ電極２６に印加される信号電圧を制御する。なお白表示時と黒表示時にそれぞれ７（Ｖ）と０（Ｖ）のいずれに該当するかは、シャッタ電極２６の極性反転駆動を目的とした制御電極線８Ａ、８Ｂの印加電圧の毎フレーム毎の値によって、信号線６Ａ及び６Ｂの列毎に入れ替わることは既に述べたとおりである。次に全画素に対する画像信号電圧の書込みが終了した後、前述の［タイミングｔ１からｔ２まで］の期間において、シャッタ電極２６の極性反転駆動を目的として、フレーム毎に奇数画素列と偶数画素列に相当する制御電極線８Ａ、８Ｂの印加電圧が制御電極駆動回路１７によって相補的に駆動されることは既に述べたとおりである。また引続き行われる［タイミングｔ２からｔ２３まで］における、信号蓄積容量４に書込まれた画像信号電圧に基づいた、全画素における次段信号蓄積容量１０１への信号電圧書込みは、書込み駆動回路１０６が容量線１１、シャッタ電圧書込み用ソース電圧線１２を一斉に駆動することによって行われる。その後［タイミングｔ２４からｔ２５まで］において、書込み駆動回路１０６から次段シャッタ電圧書込み用ソース電圧線１０４を一斉に駆動してシャッタ電極２６への信号電圧書込みが行われると共に、シャッタ電圧書込み用ソース電圧線１２へのＶ_ｍ印加が行われる。

なお既に述べたように、第６実施形態の画素部断面構造は第１実施形態の画素部断面構造と同様であると同時に、基本的な動作に関しても既に第１実施形態で述べたものと同じであるため、ここではこれ以上の説明は省略する。

既に述べたように第６実施形態においては、次段信号蓄積容量１０１及び次段シャッタ電圧書込み用トランジスタ１０２が擬似ダイオード回路としてシャッタ電極２６への書込みを行うため、［タイミングｔ２４からｔ２５まで］及び［タイミングｔ２５以降］において、シャッタ電極２６への信号電圧の書込みと、画素に対する画像信号電圧の書込み走査を並行して行えるという利点がある。次段信号蓄積容量１０１の容量値はシャッタ電極２６の入力容量値と異なってシャッタ電極２６の位置にかかわらず一定値をとるため、次段信号蓄積容量１０１への書込みは、比較的短時間で完了することができる。これによって本実施形態は、特に列方向に画素数の大きいディスプレイを設計する場合には走査回路１５の駆動クロックを低減することができ、回路設計マージンの確保による歩留りの向上や、消費電力の削減を図る上で大きな利点となる。

本実施形態においても、第１実施形態と同様に、画素内の配線を減少させることができ、量産上の歩留りを上げると共に、低コスト化を図ることができる。また、遮光膜を誘電体で形成しているため、機械的シャッタと遮光膜との間に電界が生じることを回避して、機械的シャッタの動作マージンを損なうことなく高コントラストを実現できる。

［第７実施形態］
以下、図１９を用いて、本発明における第７実施形態に関して説明する。

図１９は第７実施形態であるインターネット画像表示装置１５０の構成図である。無線インターフェース（Ｉ／Ｆ）回路１５２には、圧縮された画像データ等が外部から無線データとして入力し、無線Ｉ／Ｆ回路１５２の出力はＩ／Ｏ（Input／Output）回路１５３を介してデータバス１５８に接続される。データバス１５８にはこの他にマイクロプロセッサ（MPU）１５４、表示パネルコントローラ１５６、フレームメモリ１５７等が接続されている。更に表示パネルコントローラ１５６の出力は機械的シャッタを用いた表示装置１５１に入力している。なおインターネット画像表示装置１５０には更に、電源１５９が設けられている。なおここで機械的シャッタを用いた表示装置１５１は、先に延べた第１実施形態と同一の構成および動作を有しているので、その内部の構成及び動作の記載はここでは省略する。

以下に、第７実施形態の動作を説明する。始めに無線Ｉ／Ｆ回路１５２は命令に応じて圧縮された画像データを外部から取り込み、この画像データをＩ／Ｏ回路１５３を介してマイクロプロセッサ１５４及びフレームメモリ１５７に転送する。マイクロプロセッサ１５４はユーザからの命令操作を受けて、必要に応じてインターネット画像表示装置１５０全体を駆動し、圧縮された画像データのデコードや信号処理、情報表示を行う。ここで信号処理された画像データは、フレームメモリ１５７に一時的に蓄積が可能である。

ここでマイクロプロセッサ１５４が表示命令を出した場合には、その指示に従ってフレームメモリ１５７から表示パネルコントローラ１５６を介して表示装置１５１に画像データが入力され、表示装置１５１は入力された画像データをリアルタイムで表示する。このとき表示パネルコントローラ１５６は、同時に画像を表示するために必要な所定のタイミングパルスを出力制御する。なお表示装置１５１がこれらの信号を用いて、入力された画像データをリアルタイムで表示することに関しては、第１実施形態の説明で述べたとおりである。なおここで電源１５９には二次電池が含まれており、インターネット画像表示装置１５０全体を駆動する電力を供給する。

本実施形態によれば、高画質表示が可能であり、かつ消費電力の少ないインターネット画像表示装置１５０を低コストで提供することができる。

なお、本実施形態では画像表示デバイスとして、第１実施形態で説明した表示装置１５１を用いたが、これ以外にその他の本発明の実施形態に記載されたような種々の表示装置を用いることが可能である。但しこの場合は表示パネルコントローラ１５６の出力するタイミングパルスには、必要に応じて若干の変更が必要になることは言うまでもない。

本実施形態のインターネット画像表示装置１５０においても、第１実施形態と同様に、画素内の配線を減少させることができ、量産上の歩留りを上げると共に、低コスト化を図ることができる。また、遮光膜を誘電体で形成しているため、機械的シャッタと遮光膜との間に電界が生じることを回避して、機械的シャッタの動作マージンを損なうことなく高コントラストを実現できる。

１ 双極性シャッタ、３ シャッタ電圧書込み用トランジスタ、４ 信号蓄積容量、５ 走査スイッチ、６Ａ 信号線、６Ｂ 信号線、８Ａ 制御電極線、８Ｂ 制御電極線、１０ 走査線、１１ 容量線、１２ シャッタ電圧書込み用ソース電圧線、１３ 画素、１３Ｂ 画素、１３Ｇ 画素、１３Ｒ 画素、１４ 画像信号電圧書込み回路、１５ 走査回路、１６ 駆動回路、１７ 制御電極駆動回路、１８ シャッタ制御回路、２１ 反射膜、２２ 導光板、２３ 反射膜、２４ 黒色樹脂膜、２５ 制御電極、２６ シャッタ電極、２７ 制御電極、２９ ドレイン電極、３０ タッチパネル、３１ ソース電極、３２ ゲート電極、３３ ゲート絶縁膜、３４ アモルファスシリコン薄膜、３５ アモルファスシリコン薄膜、３６ ガラス基板、３７ 保護膜、３８ フィルムシート、３９ 保護膜、４０ センス電極、４１ 光、４２ 光源、４５ 等価入力容量、４６ 等価配線、４７ 等価ダイオード、４８ 直流電源、４９ 等価抵抗、５０ 反射膜、５０Ｂ 多層誘電膜、５０Ｇ 多層誘電膜、５０Ｒ 多層誘電膜、５１ 色カラーフィルタ、５２ 光源、６０ 透明保護膜、７０ 補助容量、７３ 画素、８０ ＣＭＯＳ書込み用トランジスタ、８１ 信号蓄積容量、８２ ＣＭＯＳシャッタ電圧書込み用ｐＭＯＳトランジスタ、８３ ＣＭＯＳシャッタ電圧書込み用ｎＭＯＳトランジスタ、８４ ＣＭＯＳシャッタ電圧書込み用ｐＭＯＳソース電圧線、８５ 画素、８６ 駆動回路、８７ シャッタ制御回路、９１ 低不純物濃度低温多結晶シリコン薄膜、９２ 低温多結晶シリコン薄膜、９３ ゲート絶縁膜、９４ 層間絶縁膜、９５ ゲート電極、９６ ソース電極、９７ ドレイン電極、１００ 次段書込み用トランジスタ、１０１ 次段信号蓄積容量、１０２ シャッタ電圧書込み用トランジスタ、１０４ シャッタ電圧書込み用ソース電圧線、１０５ 画素、１０６ 駆動回路、１０７ シャッタ制御回路、１５０ インターネット画像表示装置、１５１ 表示装置、１５２ 無線Ｉ／Ｆ回路、１５３ Ｉ／Ｏ回路、１５４ マイクロプロセッサ、１５６ 表示パネルコントローラ、１５７ フレームメモリ、１５８ データバス、１５９ 電源、２０１ 双極性シャッタ、２０２ シャッタ正電圧書込み用ｐＭＯＳトランジスタ、２０３ シャッタ負電圧書込み用ｎＭＯＳトランジスタ、２０４ 信号蓄積容量、２０５ 走査スイッチ、２０６ 信号線、２０７ ゲート電圧線、２０８ 正電圧線、２０９ 制御電極電圧線、２１０ 走査線、２１１ シャッタ電圧線、２１２ ソース電圧線、２１３ 画素、３００ 画像表示装置、３０２ 発光制御回路、３０４ システム制御回路、３０６ 表示制御回路、３０８ パネル制御線、３２０ バックライト光源、３３０ ＴＦＴ基板。

Claims (18)

1. マトリクス状に配列された複数の画素において前記画素毎に設けられ、透明基板上で前記透明基板の面に平行に移動することが可能であり、光の透過及び遮断を可能にする機械的シャッタと、前記透明基板上で前記機械的シャッタから物理的に区別され、前記機械的シャッタの対向する側面に配置される一対の制御電極と、を含む双極性シャッタアセンブリと、
   前記透明基板を通して光を発することができる面状の光源と、
   前記面状の光源に近接して配置され、前記機械的シャッタが光の透過及び遮断を行うことができるように移動する領域に対応する前記画素のそれぞれに対する光学的開口を含む遮光膜と、
   前記一対の制御電極の第１の制御電極に第１の高電圧を印加し、前記一対の制御電極の第２の制御電極に第１の低電圧を印加することができる、各前記画素毎に設けられた制御電極駆動回路と、
   前記画素毎に設けられ、前記機械的シャッタに、信号線を介して設定される画像信号に基づく第２の高電圧または第２の低電圧を印加することができ、前記第２の高電圧または前記第２の低電圧が、前記機械的シャッタの動作を静電的に制御するシャッタ制御回路とを備える、ことを特徴とする画像表示装置。
2. 前記遮光膜は、可視光を反射波長帯域とする多層誘電膜を有している、ことを特徴とする請求項１に記載の画像表示装置。
3. 前記遮光膜は、黒色樹脂膜を更に有していることを特徴とする請求項２に記載の画像表示装置。
4. 前記シャッタ制御回路は、アモルファスシリコン薄膜トランジスタを含むことを特徴とする請求項１又は３に記載の画像表示装置。
5. 前記シャッタ制御回路は、酸化物薄膜トランジスタを含むことを特徴とする請求項１又は３に記載の画像表示装置。
6. 前記一対の制御電極は、前記マトリクスの列毎に電圧極性が反転している、ことを特徴とする請求項１又は４に記載の画像表示装置。
7. 各画素に書込まれる画像信号は、前記マトリクスの列毎に極性が反転している、ことを特徴とする請求項１又は６に記載の画像表示装置。
8. 前記透明基板の、前記機械的シャッタの設けられた面の反対側には、タッチパネル用電極が設けられている、ことを特徴とする請求項１又は７に記載の画像表示装置。
9. 前記タッチパネルは静電容量方式タッチパネルである、ことを特徴とする請求項８に記載の画像表示装置。
10. 前記シャッタ制御回路は、
    第１のソース電極、第１のドレイン電極及び第１のゲート電極を有し、前記第１のソース電極及び前記第１のドレイン電極のいずれか一方が前記信号線に接続され、前記第１のソース電極及び前記第１のドレイン電極のいずれか他方が第１ノードに接続され、前記第１のゲート電極が走査線に接続された第１の薄膜トランジスタと、
    第１の端子及び第２の端子を有し、前記第１の端子が前記第１ノードに接続され、前記第２の端子が第１制御線に接続された信号蓄積容量と、
    第２のゲート電極、第２のソース電極及び第２のドレイン電極を有し、前記第２のゲート電極が前記第１ノードに接続され、前記第２のソース電極が第２制御線に接続され、前記第２のドレイン電極が前記機械的シャッタに接続された第２の薄膜トランジスタと、を備えることを特徴とする請求項１又は９に記載の画像表示装置。
11. 前記一対の制御電極に接続された配線は、前記マトリクス内に配列された複数の画素に渡って延設する、ことを特徴とする請求項１又は１０に記載の画像表示装置。
12. 前記遮光膜に設けられた前記光学的開口には、カラーフィルタが形成されている、ことを特徴とする請求項１又は１１に記載の画像表示装置。
13. 前記遮光膜は多層誘電膜で構成されており、前記カラーフィルタは、前記遮光膜を構成する多層誘電膜の一部を含む、ことを特徴とする請求項１２に記載の画像表示装置。
14. 前記遮光膜上には、保護膜が形成されている、ことを特徴とする請求項１又は１３に記載の画像表示装置。
15. 前記機械的シャッタと前記制御電極との間に容量が設けられている、ことを特徴とする請求項１又は１４に記載の画像表示装置。
16. 前記シャッタ制御回路は、
    第１のソース電極、第１のドレイン電極及び第１のゲート電極を有し、前記第１のソース電極及び前記第１のドレイン電極のいずれか一方が前記信号線に接続され、前記第１のソース電極及び前記第１のドレイン電極のいずれか他方が第１ノードに接続され、前記第１のゲート電極が走査線に接続された第１の薄膜トランジスタと、
    第１の端子及び第２の端子を有し、前記第１の端子及び前記第２の端子の一方が前記第１ノードに接続され、前記第１の端子及び前記第２の端子の他方が第１制御線に接続された信号蓄積容量と、
    第２のゲート電極、第２のソース電極及び第２のドレイン電極を有し、前記第２のゲート電極が前記第１ノードに接続され、前記第２のソース電極が第２制御線に接続され、前記第２のドレイン電極が第２ノードに接続された第２の薄膜トランジスタと、
    第３の端子及び第４の端子を有し、前記第３の端子及び前記第４の端子の一方が前記第２ノードに接続され、前記第３の端子及び前記第４の端子の他方が第３制御線に接続された第２の記憶容量と、
    第３のゲート電極、第３のソース電極及び第３のドレイン電極を有し、前記第３のゲート電極が前記第２ノードに接続され、前記第３のソース電極は第４制御線に接続され、前記第３のドレイン電極は前記機械的シャッタに接続された第３の薄膜トランジスタと、
    を備えることを特徴とする請求項１又は１５に記載の画像表示装置。
17. 前記第１制御線及び前記第４制御線は単一の制御線であり、
    前記画像表示装置が、第４のゲート電極、第４のソース電極及び第４のドレイン電極を含み、前記第４のゲート電極が第２のノードに接続され、前記第４のソース電極に所定の電圧が印加され、前記第４のドレイン電極は前記機械的シャッタに接続された、前記第３の薄膜トランジスタとは導電キャリア特性の異なる第４の薄膜トランジスタを更に備えることを特徴とする請求項１６に記載の画像表示装置。
18. 前記第３制御線と前記第４制御線とは同一の制御線である、ことを特徴とする請求項１７に記載の画像表示装置。

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