JP5814136B2 - 差動増幅回路 - Google Patents

Description

本発明は、出力信号の高周波成分をピーキング（強調）するピーキング回路を備える差動増幅回路に関するものである。

一般に、レールツーレール入力の差動増幅回路は、入力同相電圧（同相入力電圧）Ｖｃｏｍに応じて動作する素子が異なり、それによって入力から出力までの信号経路も異なる。そのような差動増幅回路として、例えば特許文献１に記載のものがある。

図５は、特許文献１に記載された差動増幅回路の構成を表す回路図である。同図に示す差動増幅回路５０は、ＩＯ系電源のレールツーレールの同相入力電圧範囲をとり得る小振幅差動入力信号ＩＮＮ，ＩＮＰを受け取って増幅し、さらに、コア系電源のＣＭＬレベル（小信号）の差動信号にレベルシフトして出力するものであって、差動回路５２ａ、５２ｂと、レベルシフタ５４とによって構成されている。

差動回路５２ａ、５２ｂは、ＩＯ系電源のレールツーレールの同相入力電圧範囲をとり得る小振幅差動入力信号ＩＮＰ，ＩＮＮを受け取り、これを増幅する部分である。
差動回路５２ａは、カレントミラー回路のミラー元となる電流源のＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）６０ａ、６０ｂと、差動入力信号ＩＮＰ，ＩＮＮを受け取って増幅する入力デバイスとなるＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）６２ａ、６２ｂと、定電流源６４とによって構成されている。
差動回路５２ｂは、定電流源６６と、差動入力信号ＩＮＮ，ＩＮＰを受け取って増幅する入力デバイスとなるＰＭＯＳ６８ａ、６８ｂとによって構成されている。

レベルシフタ５４は、差動回路５２ａ、５２ｂによって生成されたＩＯ系電源のレールツーレールの差動出力信号を、コア系電源のレールツーレールの差動信号にレベルシフトして出力する部分である。
レベルシフタ５４は、カレントミラー回路のミラー先となる電流源のＰＭＯＳ７０ａ、７０ｂと、負荷抵抗のＮＭＯＳ７２ａ、７２ｂとによって構成されている。

ＰＭＯＳ７０ａのドレインとＮＭＯＳ７２ａのドレインとの間のノードから差動出力信号ＯＵＴＮが出力され、ＰＭＯＳ７０ｂのドレインとＮＭＯＳ７２ｂのドレインとの間のノードから差動出力信号ＯＵＴＰが出力される。

ここで、入力同相電圧（コモン電圧）Ｖｃｏｍは、差動入力信号ＩＮＮ，ＩＮＰの仕様によって、高電位電圧ＶＤＤ〜低電位電圧ＧＮＤの範囲内で高い場合、低い場合がある。

特開２０１０−２０６４５８号公報

特許文献１に記載の差動増幅回路５０では、入力同相電圧Ｖｃｏｍの高低に応じて、差動入力信号ＩＮＮ，ＩＮＰから差動出力信号ＯＵＴＮ，ＯＵＴＰまでの信号経路に以下に示すような差異がある。

１．入力同相電圧Ｖｃｏｍが高いとき
差動回路５２ａのＮＭＯＳ６２ａ、６２ｂの入力デバイスが動作し、差動回路５２ｂのＰＭＯＳ６８ａ、６８ｂの入力デバイスは完全にオフするとき、入力から出力までの信号経路にカレントミラー回路のミラー容量が存在する。
２．入力同相電圧Ｖｃｏｍが低いとき
差動回路５２ｂのＰＭＯＳ６８ａ、６８ｂの入力デバイスが動作し、一方、差動回路５２ａのＮＭＯＳ６２ａ、６２ｂの入力デバイスは完全にオフするとき、入力から出力までの信号経路にミラー容量は存在しない。
なお、ミラー容量はＰＭＯＳ６０ａ、６０ｂのゲート容量とドレイン容量、ならびにＰＭＯＳ７０ａ、７０ｂのゲート容量を指す。

ところで、差動増幅回路５０では、送信側から伝送線を介して受信側へ信号を伝送するとき、送信側の信号の立ち上がりに存在する信号のピークが、伝送線を経るうちに減衰して、受信側の信号から失われるという問題があった。

上記問題を解決するために、入力同相電圧の高低に応じて、入力から出力までの信号経路が異なる差動増幅回路５０において、ピーキング回路を用いて差動出力信号ＯＵＴＮ，ＯＵＴＰの動作周波数範囲を拡大することを考える。このとき、ピーキング強度の適切値が、入力同相電圧Ｖｃｏｍの高低によって異なるため、ピーキング回路の適用が困難であるという問題がある。この問題を、特許文献１の差動増幅回路５０を例に説明する。

特許文献１の差動増幅回路５０において、例えば図６に示すようなピーキング回路５６を挿入することが考えられる。

図６は、ピーキング回路を備える差動増幅回路の構成を表す回路図である。同図に示す差動増幅回路５１において、ピーキング回路５６は抵抗素子７４ａ、７４ｂによって構成され、抵抗素子７４ａ、７４ｂは、それぞれ、レベルシフタ５４のＮＭＯＳ７２ａ、７２ｂのゲートとドレインとの間に接続されている。なお、この例のピーキング回路５６では、抵抗素子７４ａ、７４ｂの抵抗値が大きいほどピーキング強度が強くなる。

差動増幅回路５１では、ピーキング回路５６として追加した抵抗素子７４ａ、７４ｂと、ゲート容量などの寄生容量による時定数により、抵抗成分のＮＭＯＳ７２ａ、７２ｂのゲートがオンするタイミングが調整される。

差動入力信号ＩＮＮ，ＩＮＰとして高周波信号が入力した場合には、差動出力信号ＯＵＴＰ，ＯＵＴＮが立ち上がるスピードに対して、抵抗成分のＮＭＯＳ７２ａ、７２ｂがオンするタイミングが相対的に遅れる。その分、差動出力信号ＯＵＴＮ，ＯＵＴＰの電位上昇が大きくなり、ピークが発生する。
一方、差動入力信号ＩＮＮ，ＩＮＰとして低周波信号が入力した場合には、時定数に対して信号がゆっくりと上昇するため、差動出力信号ＯＵＴＮ，ＯＵＴＰの電位の上昇に追随して抵抗成分のＮＭＯＳ７２ａ、７２ｂがオンし、ピークが発生するような過度な電位上昇の発生が抑制される。

既に述べたように、差動増幅回路５０，５１では、入力同相電圧Ｖｃｏｍの高低に応じて入力から出力までの信号経路が異なるため、差動出力信号ＯＵＴＮ，ＯＵＴＰの周波数特性も入力同相電圧Ｖｃｏｍの高低に応じて異なる。そのため、以下に述べるように、ピーキング回路５６によるピーキング強度の最適値（つまり、抵抗素子７４ａ、７４ｂの抵抗値の最適値）も入力同相電圧Ｖｃｏｍの高低に応じて異なる。

１．入力同相電圧Ｖｃｏｍが高いとき
差動回路５２ａのＮＭＯＳ６２ａ、６２ｂの入力デバイスが動作する。入力から出力までの信号経路に存在するミラー容量のため、差動出力信号ＯＵＴＮ，ＯＵＴＰの高周波側のゲインの低下が大きい。そのため、ピーキング強度を強く（つまり、抵抗値を大きく）する必要がある。
２．入力同相電圧Ｖｃｏｍが低いとき
差動回路５２ａのＮＭＯＳ６２ａ、６２ｂの入力デバイスがオフし、代わってＰＭＯＳ６８ａ、６８ｂの入力デバイスが動作する。したがって入力から出力までの信号経路にミラー容量が存在しない。そのため、差動出力信号ＯＵＴＮ，ＯＵＴＰの高周波側のゲインの低下が、入力同相電圧Ｖｃｏｍが高いときと比べて小さい。しかし、入力同相電圧Ｖｃｏｍが高いときのピーキング強度の適切値（抵抗値の適切値）では、入力同相電圧Ｖｃｏｍが低いときにはピーキングが効きすぎてしまい、差動出力信号ＯＵＴＮ，ＯＵＴＰの波形が崩れてしまう。

図７は、従来の差動増幅回路の差動出力信号の周波数特性を表す一例のグラフである。このグラフの横軸は差動出力信号ＯＵＴＮ，ＯＵＴＰの周波数ｆｒｅｑ（Ｈｚ）、縦軸はゲインＹＯ（ｄＢ）である。

差動増幅回路５１では、ピーキング回路５６によって、差動出力信号ＯＵＴＮ，ＯＵＴＰの高周波成分のゲインが大きくなるようにピーキングされる。しかし、このグラフから分かるように、入力同相電圧Ｖｃｏｍが高い（入力コモンモード電圧ＶＩＣＭ＝Ｈ）ときと、入力同相電圧Ｖｃｏｍが低い（ＶＩＣＭ＝Ｌ）ときとで差動出力信号ＯＵＴＮ，ＯＵＴＰの高周波成分のゲインが大きく異なっている。

入力同相電圧Ｖｃｏｍが高いときは、差動回路５２ａが動作状態となり、ミラー容量がある信号経路を介して差動出力信号ＯＵＴＮ，ＯＵＴＰが出力される。そのため、差動出力信号ＯＵＴＮ，ＯＵＴＰの高周波成分のゲインは、入力同相電圧Ｖｃｏｍが低いときと比べて小さくなっている。つまり、差動出力信号ＯＵＴＮ，ＯＵＴＰは、入力同相電圧Ｖｃｏｍの高低に対する依存性が大きい。

つまり、差動入力信号ＩＮＮ，ＩＮＰが高周波信号のとき、入力同相電圧Ｖｃｏｍの高低によって、差動出力信号ＯＵＴＮ，ＯＵＴＰに発生したピークのゲインにバラツキが出る。具体的には、入力同相電圧Ｖｃｏｍが低い場合の方が、高い場合に比べてより高いピークが発生する。
一方、差動入力信号ＩＮＮ，ＩＮＰが低周波信号のとき、入力同相電圧Ｖｃｏｍが高い場合と低い場合とで差動出力信号ＯＵＴＮ，ＯＵＴＰのピークのゲインのバラツキは出ない。

以上のように、入力同相電圧Ｖｃｏｍの高低に応じて、入力から出力までの信号経路が異なる、つまり、出力信号の周波数特性が異なる差動増幅回路には、ピーキング強度の適切値が入力同相電圧Ｖｃｏｍの高低に応じて異なるという問題があった。入力同相電圧Ｖｃｏｍの高低に応じて差動出力信号ＯＵＴＮ，ＯＵＴＰの周波数特性が変わると、その出力波形が歪められ、差動増幅回路５１の後段の回路の動作も不安定になる。

本発明の目的は、入力同相電圧Ｖｃｏｍの高低に応じて、ピーキング回路による出力信号の高周波成分のピーキング強度を最適値に自動調整することができる差動増幅回路を提供することにある。

なお、差動増幅回路５１は、入力同相電圧Ｖｃｏｍが高いとき、あるいは入力同相電圧Ｖｃｏｍが低いとき以外に、両者の間の電圧範囲で任意の入力同相電圧Ｖｃｏｍを入力することが可能である。その場合、ＮＭＯＳ６２ａ、６２ｂの入力デバイスとＰＭＯＳ６８ａ、６８ｂの入力デバイスは、入力同相電圧Ｖｃｏｍの値によって、完全なオン／オフ状態とはならず、したがって、両方の信号経路が存在し、その合算によって差動出力信号ＯＵＴＮ，ＯＵＴＰの電位が確定する。このときのピーキング強度はＮＭＯＳ６２ａ、６２ｂ、ＰＭＯＳ６８ａ、６８ｂのオン状態によって決定するため、上記１，２の入力同相電圧Ｖｃｏｍによって生成される差動出力信号ＯＵＴＮ，ＯＵＴＰの波形の範囲内のいずれかの電圧を形成することになる。本発明はこの出力特性に対応し、ピーキング強度を自動調整することができる差動増幅回路を提供する。

以下の説明では、入力同相電圧Ｖｃｏｍが高いとき、あるいは低いときに絞って説明するが、両者の間の電圧範囲の、いずれかの電圧の入力同相電圧Ｖｃｏｍが入力した場合でも、その電圧値によってピーキング強度が調整され、最適なピーキング強度が提供される。

上記目的を達成するために、本発明は、差動入力信号を第１極性のトランジスタで受け取って増幅し第１経路で第１出力信号を出力する第１差動回路と、前記差動入力信号を第２極性のトランジスタで受け取って増幅し、前記第１経路とは周波数特性が異なる第２経路で第２出力信号を出力する第２差動回路と、前記第１出力信号と前記第２出力信号とを合計して差動出力信号を生成する出力回路と、前記差動出力信号の高周波成分をピーキングするピーキング回路と、前記差動入力信号の中間電圧となる入力同相電圧の電圧値に応じて前記ピーキング回路が発生するピーキング強度を調整するピーキング調整回路とを備え、前記出力回路からは、前記ピーキング回路でピーキングされた前記差動出力信号が出力されることを特徴とする。

ここで、前記第１極性および第２極性のトランジスタの一方はＮ型ＭＯＳトランジスタ、他方はＰ型ＭＯＳトランジスタ、前記出力回路は負荷抵抗となるＭＯＳトランジスタであり、
前記ピーキング回路は、前記ＭＯＳトランジスタのゲートとドレインの間に接続され、前記ＭＯＳトランジスタの高周波成分のインピーダンスを制御するピーキング素子であり、
前記ピーキング調整回路は、前記差動入力信号から前記入力同相電圧を検出する入力同相電圧検出回路と、該入力同相電圧検出回路により検出された前記入力同相電圧に応じて、前記ＭＯＳトランジスタのゲートとドレインの間のインピーダンスを制御する回路とを有することが好ましい。

また、前記第１差動回路は、前記第１出力信号をカレントミラー回路を介して前記出力回路に入力し、前記第２差動回路は、前記第２出力信号を前記出力回路に直接入力するものであることが好ましい。

本発明では、ピーキング回路によって、差動出力信号の高周波成分がピーキングされる差動増幅回路において、ピーキング調整回路によって、入力同相電圧に応じてピーキング回路が発生する差動出力信号の高周波成分のピーキング強度が適切値に自動調整される。これにより、本発明によれば、差動出力信号間の高周波成分のゲインの差が少なくなり、差動出力信号の入力同相電圧に対する依存性を抑えることができる。

本発明の差動増幅回路の構成を表す一実施形態のブロック図である。 本発明の差動増幅回路の構成を表す一実施形態の回路図である。 本発明の差動増幅回路の差動出力信号の周波数特性を表す一例のグラフである。 本発明に係るスイッチ回路の構成を表す一例の概念図である。 特許文献１に記載された差動増幅回路の構成を表す回路図である。 ピーキング回路を備える差動増幅回路の構成を表す回路図である。 従来の差動増幅回路の差動出力信号の周波数特性を表す一例のグラフである。

以下に、添付の図面に示す好適実施形態に基づいて、本発明の差動増幅回路を詳細に説明する。

図１は、本発明の差動増幅回路の構成を表す一実施形態のブロック図である。同図に示す差動増幅回路１０は、差動入力信号の入力同相電圧Ｖｃｏｍに応じて動作し、差動入力信号ＩＮＮ，ＩＮＰを受け取って増幅し、差動出力信号ＯＵＴＮ，ＯＵＴＰを出力するものであって、ＮＭＯＳ／ＰＭＯＳ両受けの差動回路１２ａ、１２ｂと、出力回路１４と、ピーキング回路１６と、ピーキング調整回路１８とによって構成されている。

差動回路（第１差動回路）１２ａは、差動入力信号ＩＮＮ，ＩＮＰを第１極性のトランジスタの入力デバイスで受け取って増幅し、第１経路でその出力信号を出力する。
差動回路（第２差動回路）１２ｂは、差動入力信号ＩＮＮ，ＩＮＰを第２極性のトランジスタの入力デバイスで受け取って増幅し、第１経路とは周波数特性が異なる第２経路で差動回路１２ｂの出力信号を出力する。

出力回路１４は、差動回路１２ａの出力信号と差動回路１２ｂの出力信号とを合計して、差動入力信号ＩＮＮ，ＩＮＰにそれぞれ対応する差動出力信号ＯＵＴＮ，ＯＵＴＰを出力する。

ピーキング回路１６は、差動出力信号ＯＵＴＮ，ＯＵＴＰの高周波成分をピーキング（強調）する。

ピーキング調整回路１８は、入力同相電圧Ｖｃｏｍに応じてピーキング回路１６が発生するピーキング強度を自動調整する。

次に、差動増幅回路１０の具体例を挙げて説明する。

図２は、本発明の差動増幅回路の構成を表す一実施形態の回路図である。同図に示す差動増幅回路１０は、前述の差動回路１２ａ、１２ｂと、出力回路１４と、ピーキング回路１６と、ピーキング調整回路１８とによって構成されている。

差動回路１２ａは、カレントミラー回路のミラー元となる電流源のＰＭＯＳ２０ａ、２０ｂと、差動入力信号ＩＮＰ，ＩＮＮを受け取って増幅する入力デバイスとなるＮＭＯＳ２２ａ、２２ｂと、定電流源２４、そしてＰＭＯＳ３０ａ、３０ｂとによって構成されている。

ＰＭＯＳ２０ａ、２０ｂのソースは高電位電圧ＶＤＤに接続され、ゲートは、それぞれ自分自身のドレインに接続されている。ＮＭＯＳ２２ａ、２２ｂのドレインは、それぞれＰＭＯＳ２０ａ、２０ｂのドレインに接続され、ゲートには差動入力信号ＩＮＮ，ＩＮＰが接続されている。また、ＮＭＯＳ２２ａ、２２ｂのソースは、定電流源２４を介して低電位電圧ＧＮＤに接続されている。

差動回路１２ａは、動作状態の場合、差動入力信号ＩＮＰ，ＩＮＮのレベル差に応じて動作する。つまり、信号ＩＮＰが相対的に高電位で、信号ＩＮＮが相対的に低電位の時、ＮＭＯＳ２２ｂを流れる電流＞ＮＭＯＳ２２ａを流れる電流となる。この時、ＰＭＯＳ２０ａおよびＮＭＯＳ２２ａと、ＰＭＯＳ２０ｂおよびＮＭＯＳ２２ｂとの両方に流れる合計電流が、定電流源２４に流れる電流と等しくなる。

信号ＩＮＰがＬで、信号ＩＮＮがＨの時の動作も同様であるから説明を省略する。

また、差動回路１２ａが停止状態の場合、ＮＭＯＳ２２ａ、２２ｂはオフとなる。この時、ＮＭＯＳ２２ａ、２２ｂのドレイン、すなわち、ＰＭＯＳ２０ａ、２０ｂのゲートおよびドレインはＶＤＤ電圧となってＰＭＯＳ２０ａ、２０ｂもオフする。

続いて、差動回路１２ｂは、定電流源２６と、差動入力信号ＩＮＮ，ＩＮＰを受け取って増幅する入力デバイスとなるＰＭＯＳ２８ａ、２８ｂとによって構成されている。

ＰＭＯＳ２８ａ、２８ｂのソースは、定電流源２６を介して高電位電圧ＶＤＤに接続され、ゲートには、それぞれ、差動入力信号ＩＮＮ，ＩＮＰが接続されている。ＰＭＯＳ２８ａ、２８ｂのドレインは、後述する出力回路１４に接続されている。

差動回路１２ｂは、動作状態の場合、差動入力信号ＩＮＰ，ＩＮＮのレベル差に応じて動作する。つまり、信号ＩＮＰが相対的に高電位で、信号ＩＮＮが相対的に低電位の時、ＰＭＯＳ２８ｂを流れる電流＜ＰＭＯＳ２８ａを流れる電流となる。この時、ＰＭＯＳ２８ｂおよび２８ａの両方を流れる合計電流が、定電流源２６に流れる電流と等しくなる。

信号ＩＮＰがＬで、信号ＩＮＮがＨの時の動作も同様であるから説明を省略する。

また、差動回路１２ｂが停止状態の場合、ＰＭＯＳ２８ａ、２８ｂはオフとなる。

ここで、動作状態とは、差動入力信号ＩＮＰ，ＩＮＮのレベル差に応じて、増幅素子であるＭＯＳのオン状態が切り替わることのできる状態である。一方、停止状態とは、差動入力信号ＩＮＰ，ＩＮＮのレベル差に関わらずスイッチング素子のＭＯＳがオフする状態である。

続いて、出力回路１４は、電流を電圧に変換する負荷抵抗のＮＭＯＳ３２ａ、３２ｂによって構成されている。

ＰＭＯＳ３０ａおよびＮＭＯＳ３２ａと、ＰＭＯＳ３０ｂおよびＮＭＯＳ３２ｂは、それぞれ、高電位電圧ＶＤＤと低電位電圧ＧＮＤとの間に直列に接続されている。ＰＭＯＳ３０ａのゲートは差動回路１２ａのＰＭＯＳ２０ａのゲートに接続され、ＰＭＯＳ２０ａ、３０ａはカレントミラー回路を構成する。また、ＰＭＯＳ３０ｂのゲートは差動回路１２ａのＰＭＯＳ２０ｂのゲートに接続され、ＰＭＯＳ２０ｂ、３０ｂはカレントミラー回路を構成する。

また、ＰＭＯＳ３０ａのドレインとＮＭＯＳ３２ａのドレインとの間のノードに差動回路１２ｂのＰＭＯＳ２８ｂのドレインが接続され、このノードから、差動入力信号ＩＮＮに対応する差動出力信号ＯＵＴＮが出力される。同様に、ＰＭＯＳ３０ｂのドレインとＮＭＯＳ３２ｂのドレインとの間のノードに差動回路１２ｂのＰＭＯＳ２８ａのドレインが接続され、このノードから、差動入力信号ＩＮＰに対応する差動出力信号ＯＵＴＰが出力される。

差動回路１２ａが動作状態の場合、前述のように、差動入力信号ＩＮＰ，ＩＮＮのレベル差に応じてＮＭＯＳ２２ａ、２２ｂのオン状態が変化する。そして、強いオン状態のＮＭＯＳ２２ａ、２２ｂの一方に対応するＰＭＯＳ２０ａ、２０ｂの一方には、弱いオン状態のＮＭＯＳ２２ａ、２２ｂの他方に対応するＰＭＯＳ２０ａ、２０ｂの他方に比較して相対的に大きな電流が流れる。さらに、差動入力信号ＩＮＰ，ＩＮＮのレベル差が大きい場合は、ＮＭＯＳ２２ａ、２２ｂの一方がオンになり、対応するＰＭＯＳ２０ａ、２０ｂの一方に定電流源２４の電流の全てが流れる。ＮＭＯＳ２２ａ、２２ｂの他方はオフになり、対応するＰＭＯＳ２０ａ、２０ｂの他方に流れる電流はゼロになる。

出力回路１４では、ゲートおよびドレインがＬとなった差動回路１２ａのＰＭＯＳ２０ａ、２０ｂの一方に対応する（カレントミラー回路を構成する）ＰＭＯＳ３０ａ、３０ｂの一方がオンする。つまり、信号ＩＮＮ，ＩＮＰの電圧に呼応してゲートおよびドレインがＨとなったＮＭＯＳ２２ａ、２２ｂの他方に対応する（カレントミラー回路を構成する）ＰＭＯＳ３０ａ、３０ｂの他方がオフする。

例えば、出力回路１４のＰＭＯＳ３０ａがオンすると、ＰＭＯＳ３０ａおよびＮＭＯＳ３２ａを介して電流が流れ、差動出力信号ＯＵＴＮはＨとなる。一方、ＰＭＯＳ３０ｂはオフなので、差動出力信号ＯＵＴＰはＮＭＯＳ３２ｂによりディスチャージされてＬとなる。また、ＰＭＯＳ３０ａがオフ、ＰＭＯＳ３０ｂがオンの場合の動作も同様である。例えば、ＰＭＯＳ３０ａに電流が流れると、その電流は出力回路１４のＮＭＯＳ３２ａに流れ、差動出力信号ＯＵＴＮのレベルが上昇する。一方、ＰＭＯＳ３０ｂに流れる電流はゼロであるので、差動出力信号ＯＵＴＰは出力回路１４のＮＭＯＳ３２ｂによりディスチャージされてＧＮＤ電位となる。逆に、ＰＭＯＳ３０ｂに電流が流れる場合には、差動出力信号ＯＵＴＰのレベルが上昇し、ＯＵＴＮはＧＮＤ電位となる。

また、差動回路１２ｂが動作状態の場合、差動入力信号ＩＮＰ，ＩＮＮのレベル差に応じてＰＭＯＳ２８ａ、２８ｂのオン状態が切り替わる。

例えば、ＰＭＯＳ２８ａが強いオン状態とすると、差動回路１２ｂの定電流源２６，ＰＭＯＳ２８ａを介して多くの電流が流れ、差動出力信号ＯＵＴＰはＨとなる。一方、ＰＭＯＳ２８ｂは弱いオン状態なので、差動出力信号ＯＵＴＮはＮＭＯＳ３２ａによりディスチャージされてＬとなる。また、ＰＭＯＳ２８ａ、ＰＭＯＳ２８ｂが逆の状態の場合の動作も同様である。例えばＰＭＯＳ２８ａがＰＭＯＳ２８ｂよりも強いオン状態になると、ＰＭＯＳ３２ｂを介してＮＭＯＳ３２ａに流れる電流よりも、ＰＭＯＳ２８ａを介してＮＭＯＳ３２ｂに流れる電流の方が大きくなる。このため、ＯＵＴＮよりもＯＵＴＰが相対的に高電位になる。ＰＭＯＳ２８ａ、ＰＭＯＳ２８ｂが逆の状態の場合には、ＯＵＴＰよりもＯＵＴＮが高電位になる。

続いて、ピーキング回路１６は、ピーキング素子である抵抗素子３４ａ、３４ｂによって構成されている。抵抗素子３４ａ、３４ｂは、それぞれ、出力回路１４のＮＭＯＳ３２ａ、３２ｂのゲートとドレインとの間に接続されており、抵抗素子３４ａ、３４ｂの抵抗値が大きいほどピーキング強度が強くなる。

最後に、ピーキング調整回路１８は、入力同相電圧検出回路３６と、スイッチ回路であるＰＭＯＳ３８ａ、３８ｂとによって構成されている。

入力同相電圧検出回路３６は、差動入力信号ＩＮＰ，ＩＮＮのレベル差から入力同相電圧Ｖｃｏｍ（入力コモンモード電圧ＶＩＣＭ）を検出する部分であって、抵抗値の等しい２つの抵抗素子４０ａ、４０ｂによって構成されている。

抵抗素子４０ａ、４０ｂは、差動入力信号ＩＮＰと差動入力信号ＩＮＮとの間に直列に接続され、抵抗素子４０ａ、４０ｂの間のノードから入力同相電圧Ｖｃｏｍが出力される。

入力同相電圧検出回路３６は、差動入力信号ＩＮＰと差動入力信号ＩＮＮとの間の電圧を、抵抗値の等しい２つの抵抗素子４０ａ、４０ｂによって２等分することにより、両者のちょうど中間の電位である入力同相電圧Ｖｃｏｍを検出する。

スイッチ回路のＰＭＯＳ３８ａ、３８ｂは、それぞれ、出力回路１４のＮＭＯＳ３２ａ、３２ｂのゲートとドレインの間に、ピーキング回路１６の抵抗素子３４ａ、３４ｂと並列に接続され、そのゲートには、入力同相電圧検出回路３６によって検出された入力同相電圧Ｖｃｏｍが接続されている。

ＰＭＯＳ３８ａ、３８ｂは、入力同相電圧Ｖｃｏｍの高低に応じて動作する。つまり、入力同相電圧Ｖｃｏｍが高いとき、ＰＭＯＳ３８ａ、３８ｂはオフとなる。この場合、出力回路１４のＮＭＯＳ３２ａ、３２ｂのゲートとドレインとの間にはそれぞれ抵抗素子３４ａ、３４ｂが接続された状態となる。一方、入力同相電圧Ｖｃｏｍが低下するに従って、ＰＭＯＳ３８ａ、３８ｂがオンし、そのオンの程度に応じてピーキング回路の抵抗素子３４ａ、３４ｂがバイパスされ、ＮＭＯＳ３２ａ、３２ｂのゲートとドレインとの間の抵抗素子３４ａ、３４ｂの抵抗値が次第に小さくなる。

つまり、ピーキング調整回路１８は、入力同相電圧Ｖｃｏｍが低くなるに従って、出力回路１４のＮＭＯＳ３２ａ、３２ｂのゲートとドレインとの間の抵抗値、つまり、ピーキング回路１６の抵抗素子３４ａ、３４ｂの実質的な抵抗値が次第に小さくなるように作用する。

差動増幅回路１０では、上記の構成によって、ピーキング回路１６による差動出力信号ＯＵＴＮ，ＯＵＴＰの高周波成分のピーキング強度が、以下のように、入力同相電圧Ｖｃｏｍに応じた適切値となるように自動調整される。

１．入力同相電圧Ｖｃｏｍが高いとき
差動回路１２ａが動作状態となり、入力から出力までの信号経路にミラー容量が存在するため、抵抗素子３４ａ、３４ｂの抵抗値を大きくして、ピーキング強度を強くする必要がある。入力同相電圧Ｖｃｏｍが高いので、スイッチ回路のＰＭＯＳ３８ａ、３８ｂはオフする。従って、抵抗素子３４ａ、３４ｂの抵抗値が大きくなる。
２．入力同相電圧Ｖｃｏｍが低いとき
差動回路１２ｂが動作状態となり、入力から出力までの信号経路にミラー容量が存在しないため、入力同相電圧Ｖｃｏｍが高いときよりも抵抗素子３４ａ、３４ｂの抵抗値を小さくして、ピーキング強度を弱くする必要がある。入力同相電圧Ｖｃｏｍが低いので、スイッチ回路のＰＭＯＳ３８ａ、３８ｂは強くオンする。従って、抵抗素子３４ａ、３４ｂの抵抗値は小さくなる。
３．入力同相電圧Ｖｃｏｍが上記１，２の中間電位のとき
なお、入力同相電圧Ｖｃｏｍが上記以外の電圧だった場合、すなわち入力同相電圧Ｖｃｏｍが高いとき、あるいは入力同相電圧Ｖｃｏｍが低いとき以外に、両者の間の電圧範囲で任意の入力同相電圧Ｖｃｏｍであった場合、差動回路１２ａ、１２ｂともに動作状態となり、両方の信号経路が存在し、その合算によって差動出力信号ＯＵＴＮ，ＯＵＴＰの電位が確定する。しかし本実施形態では入力同相電圧Ｖｃｏｍの電位をピーキング調整回路で検出することにより、ＮＭＯＳ２２ａ、２２ｂ、ＰＭＯＳ２８ａ、２８ｂのオン状態に応じて、上記１，２の場合の中間的なピーキング強度に調整される。

図３は、本発明の差動増幅回路の差動出力信号の周波数特性を表す一例のグラフである。このグラフの横軸は差動出力信号ＯＵＴＮ，ＯＵＴＰの周波数ｆｒｅｑ（Ｈｚ）、縦軸はゲインＹＯ（ｄＢ）である。

このグラフから分かるように、差動増幅回路１０では、ピーキング回路１６によって、差動出力信号ＯＵＴＮ，ＯＵＴＰの高周波成分のゲインが大きくなるようにピーキングされる。そして、ピーキング調整回路１８によって、入力同相電圧Ｖｃｏｍが高い（入力コモンモード電圧ＶＩＣＭ＝Ｈ）ときも、入力同相電圧Ｖｃｏｍが低い（ＶＩＣＭ＝Ｌ）ときも、差動出力信号ＯＵＴＮ，ＯＵＴＰ間の高周波成分のゲインの差が少なくなるように調整される。つまり、差動出力信号ＯＵＴＮ，ＯＵＴＰは、入力同相電圧Ｖｃｏｍに対する依存性が抑えられている。

本発明の差動増幅回路の用途は何ら限定されないが、例えば、ＩＯ（入出力）ポート上の伝送線路を通って送信される信号を受信するレシーバ回路などに好適に用いることができる。伝送線路を通ると損失によって信号の高周波成分が鈍るので、レシーバ回路の信号の受信部に本発明の差動増幅回路を適用することにより、伝送線路で鈍った信号の高周波成分をレシーバ回路で補うことができる。

なお、本発明は、レールツーレール入力の差動増幅回路に限らず、差動回路１２ａ、１２ｂと、出力回路１４と、ピーキング回路１６とを備える、あらゆる構成の差動増幅回路に適用可能である。

差動増幅回路１０では、差動回路１２ａの出力信号をカレントミラー回路を介して出力回路１４に入力し、差動回路１２ｂの出力信号を直接出力回路１４に入力しているが、その逆に、差動回路１２ａの出力信号を直接出力回路１４に入力し、差動回路１２ｂの出力信号をカレントミラー回路を介して出力回路１４に入力してもよい。また、カレントミラー回路の構成は何ら限定されないし、カレントミラー回路以外の回路（信号経路）を用いて出力信号を出力回路１４に入力してもよい。

また、差動増幅回路１０は、ＮＭＯＳとＰＭＯＳを組み合わせて構成されているが、ＮＭＯＳとＰＭＯＳを適宜組み合わせて同等の機能を果たす差動増幅回路を構成してもよい。例えば、ＮＭＯＳとＰＭＯＳとを入れ替え、かつ、高電位電源ＶＤＤと低電位電源ＧＮＤとを入れ替えてもよい。また、差動回路１２ａ、１２ｂ、出力回路１４の具体的な回路構成は何ら限定されず、同等の機能を果たす各種構成のものが利用できる。

出力回路１４は、出力信号の電圧をレベルシフトするものでもよい。また、出力回路１４は、差動出力信号ＯＵＴＮ，ＯＵＴＰを出力するものに限らず、出力信号ＯＵＴＮまたはＯＵＴＰのみを出力するものであってもよい。

ピーキング回路１６は、ピーキング素子として抵抗素子３４ａ、３４ｂを使用する例を挙げて説明したが、ピーキング素子は、抵抗素子だけでなく、例えば、容量素子や、抵抗素子と容量素子との組み合わせ回路など、出力回路１４の負荷抵抗のＮＭＯＳ３２ａ、３２ｂの高周波成分のインピーダンスを制御するものであれば、どのような素子、回路であってもよい。

ピーキング調整回路１８の入力同相電圧検出回路３６およびスイッチ回路の構成も限定されず、同様の機能を果たす各種構成のものが利用できる。
例えば、スイッチ回路のＰＭＯＳ３８ａ、３８ｂは、図４に示すように、出力回路１４のＮＭＯＳ３２ａ、３２ｂのゲートとドレインとの間およびソースとドレインとの間の少なくとも一方に接続し、入力同相電圧検出回路３６により検出された入力同相電圧Ｖｃｏｍに応じて、負荷抵抗のＮＭＯＳ３２ａ、３２ｂおよびピーキング素子の抵抗素子３４ａ、３４ｂのうちの少なくとも一方の高周波成分のインピーダンスを制御してもよい。スイッチ回路をＮＭＯＳ３２ａ、３２ｂのソースとドレインとの間に接続した場合、出力回路１４の負荷抵抗のＮＭＯＳ３２ａ、３２ｂの抵抗値（インピーダンス）そのものを調整することができる。
また、スイッチ回路をＰＭＯＳ３８ａ、３８ｂで構成することも限定されず、例えば、ＮＭＯＳで構成してもよいし、ＭＯＳトランジスタ以外のもので構成してもよい。

本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

１０、５０、５１ 差動増幅回路
１２ａ、１２ｂ、５２ａ、５２ｂ 差動回路
１４ 出力回路
１６、５６ ピーキング回路
１８ ピーキング調整回路
２０ａ、２０ｂ、２８ａ、２８ｂ、３０ａ、３０ｂ、３８ａ、３８ｂ、６０ａ、６０ｂ、６８ａ、６８ｂ、７０ａ、７０ｂ ＰＭＯＳ
２２ａ、２２ｂ、３２ａ、３２ｂ、６２ａ、６２ｂ、７２ａ、７２ｂ ＮＭＯＳ
２４、２６、６４、６６ 定電流源
３４ａ、３４ｂ、４０ａ、４０ｂ、７４ａ、７４ｂ 抵抗素子
３６ 入力同相電圧検出回路
５４ レベルシフタ
ＩＮＮ，ＩＮＰ 差動入力信号
ＯＵＴＮ，ＯＵＴＰ 差動出力信号
Ｖｃｏｍ 入力同相電圧
ＶＤＤ 高電位電圧
ＧＮＤ 低電位電圧

Claims (3)

1. 差動入力信号を第１極性のトランジスタで受け取って増幅し第１経路で第１出力信号を出力する第１差動回路と、
   前記差動入力信号を第２極性のトランジスタで受け取って増幅し、前記第１経路とは周波数特性が異なる第２経路で第２出力信号を出力する第２差動回路と、
   前記第１出力信号と前記第２出力信号とを合計して差動出力信号を生成する出力回路と、
   前記差動出力信号の高周波成分をピーキングするピーキング回路と、
   前記差動入力信号の中間電圧となる入力同相電圧の電圧値に応じて前記ピーキング回路が発生するピーキング強度を調整するピーキング調整回路と
   を備え、
   前記出力回路からは、前記ピーキング回路でピーキングされた前記差動出力信号が出力されることを特徴とする差動増幅回路。
2. 前記第１極性および第２極性のトランジスタの一方はＮ型ＭＯＳトランジスタ、他方はＰ型ＭＯＳトランジスタ、前記出力回路は負荷抵抗となるＭＯＳトランジスタであり、
   前記ピーキング回路は、前記ＭＯＳトランジスタのゲートとドレインの間に接続され、前記ＭＯＳトランジスタの高周波成分のインピーダンスを制御するピーキング素子であり、
   前記ピーキング調整回路は、前記差動入力信号から前記入力同相電圧を検出する入力同相電圧検出回路と、該入力同相電圧検出回路により検出された前記入力同相電圧に応じて、前記ＭＯＳトランジスタのゲートとドレインの間のインピーダンスを制御する回路とを有することを特徴とする請求項１に記載の差動増幅回路。
3. 前記第１差動回路は、前記第１出力信号をカレントミラー回路を介して前記出力回路に入力し、前記第２差動回路は、前記第２出力信号を前記出力回路に直接入力するものであることを特徴とする請求項２に記載の差動増幅回路。

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