JP5820437B2

JP5820437B2 - 半導体装置

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Publication number: JP5820437B2
Application number: JP2013156382A
Authority: JP
Inventors: 宏美鴫原; 博塚本; 矢島　明; 明矢島
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2008-12-03
Filing date: 2013-07-29
Publication date: 2015-11-24
Anticipated expiration: 2029-08-18
Also published as: JP5901719B2; JP2013251566A; JP2015029127A

Description

本発明は、半導体集積回路装置（半導体装置または電子回路装置）における半導体チップ上のパッド電極と外部との相互接続技術に適用して有効な技術に関する。

日本特表２００４−５３３７１１号公報（特許文献１）または米国特許第６５３４８６３号公報（特許文献２）には、銅配線構造を有する半導体装置において、表面が酸化されやすいアルミニウム・パッドの代替として、下層からＴａＮ（接着層）/Ｔａ（バリア）/Ｃｕ（シード）/Ｎｉ（第1電気メッキ層）/Ａｕ（第2電気メッキ層）等からなるパッド上に金ワイヤをボンディングする技術が開示されている。

特表２００４−５３３７１１号公報米国特許第６５３４８６３号公報

車載用等の半導体集積回路装置においては、一般に、実装上の都合で、金線等によるワイヤ・ボンディング等によって半導体チップ上のアルミニウム・パッドと外部とが相互接続されることがある。しかし、これらの半導体集積回路装置は、比較的高温（摂氏１５０度前後）で長時間使用されるため、アルミニウムと金の相互作用によってカーケンダル・ボイド（ＫｉｒｋｅｎｄａｌｌＶｏｉｄ）等の接続不良が発生する。

本願発明は、これらの課題を解決するためになされたものである。

本発明の目的は、信頼性の高い半導体集積回路装置を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、本願発明は、半導体集積回路装置（半導体装置または電子回路装置）の一部である半導体チップ上のアルミニウム系または銅系のボンディング・パッド上に、バリア・メタル膜を介して、金系表面メタル層を設け、外部との接続のための金系または銅系のボンディング・ワイヤ接合またはボンディング・ボールを設けたものである。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、金系または銅系のボンディング・ワイヤまたはボンディング・ボールが金系表面膜を介してアルミニウム系または銅系のボンディング・パッド上にボンディングされているので、比較的高温で長時間使用しても、アルミニウム等と金の相互作用によって、接続不良が発生することがない。

本願の一実施の形態の半導体集積回路装置における半導体チップのパッド開口工程完了時点のデバイス縦構造図（図３の破線部分に対応）である。本願の一実施の形態の半導体集積回路装置の製造工程のうち、パッド開口工程からワイヤ・ボンディングまでの流れを示すプロセス・フロー図である。本願の一実施の形態の半導体集積回路装置における半導体チップ（図１８のＸ−Ｘ’断面に対応）のデバイス断面プロセス・フロー図（パッド開口工程完了時点）である。本願の一実施の形態の半導体集積回路装置における半導体チップ（図１９のＸ−Ｘ’断面に対応）のデバイス断面プロセス・フロー図（バリア膜形成工程）である。本願の一実施の形態の半導体集積回路装置における半導体チップ（図２０のＸ−Ｘ’断面に対応）のデバイス断面プロセス・フロー図（レジスト膜塗布工程）である。本願の一実施の形態の半導体集積回路装置における半導体チップ（図２１のＸ−Ｘ’断面に対応）のデバイス断面プロセス・フロー図（レジスト膜開口工程）である。本願の一実施の形態の半導体集積回路装置における半導体チップ（図２２のＸ−Ｘ’断面に対応）のデバイス断面プロセス・フロー図（金メッキ工程）である。本願の一実施の形態の半導体集積回路装置における半導体チップ（図２３のＸ−Ｘ’断面に対応）のデバイス断面プロセス・フロー図（レジスト除去工程）である。本願の一実施の形態の半導体集積回路装置における半導体チップ（図２４のＸ−Ｘ’断面に対応）のデバイス断面プロセス・フロー図（バリア・メタル除去工程）である。図９に対応する本願の一実施の形態の半導体集積回路装置における半導体チップの上面図である。本願の一実施の形態の半導体集積回路装置の上面図である。図１１の破線部分に対応する模式断面図である。図１２において、ワイヤ・ボンディングの順序を入れ替えた例を示す模式断面図である。図１２において、配線基板を配線基板上の他の電子素子に置き換えた例を示す模式断面図である。図１２において、半導体チップのダイ・ボンディング先を配線基板上の他の電子素子（フリップ・チップ・ボンディングされたもの）に置き換えた例を示す模式断面図である。本願の他の実施の形態（追加のファイナル・パッシベーションとして２層のポリイミド膜を設けた例）の半導体集積回路装置における半導体チップ（図２５のＸ−Ｘ’断面に対応）のデバイス断面図（ウエハ工程完了時点）である。図３に対応する本願の一実施の形態の半導体集積回路装置における半導体チップの上面図である。図１７の破線部の拡大上面図（対応断面は図３に示す）である。図４に対応する工程における図１７の破線部の拡大上面図である。図５に対応する工程における図１７の破線部の拡大上面図である。図６に対応する工程における図１７の破線部の拡大上面図である。図７に対応する工程における図１７の破線部の拡大上面図である。図８に対応する工程における図１７の破線部の拡大上面図である。図９に対応する工程における図１７の破線部の拡大上面図である。図１６に対応する工程における拡大上面図である。ニッケル表面上における無電界金メッキの問題点を説明するための説明断面図である。本願の一実施の形態の半導体集積回路装置の製造工程におけるウエハ・プローブ・テスト工程の様子を示すウエハ上面拡大図（第１の例；正方形パッド）である。図２７に対応する例のワイヤ・ボンディング完了時のウエハ上面拡大図（第１の例；正方形パッド）である。本願の一実施の形態の半導体集積回路装置の製造工程におけるウエハ・プローブ・テスト工程の様子を示すウエハ上面拡大図（第２の例；正規型長方形パッド）である。図２９に対応する例のワイヤ・ボンディング完了時のウエハ上面拡大図（第２の例；正規型長方形パッド）である。本願の一実施の形態の半導体集積回路装置の製造工程におけるウエハ・プローブ・テスト工程の様子を示すウエハ上面拡大図（第３の例；変形型長方形パッド）である。図３１に対応する例のワイヤ・ボンディング完了時のウエハ上面拡大図（第３の例；変形型長方形パッド）である。アルミニウム金接合に現れるカーケンダル・ボイド（ＫｉｒｋｅｎｄａｌｌＶｏｉｄ）を説明するためのアルミニウム・パッドおよびボンディング・ワイヤの局部模式断面図である。本願の一実施の形態の半導体集積回路装置におけるパッド上のボンディング・ワイヤの接合状態の各種の例（正規モード）を示す局部断面図である。本願の一実施の形態の半導体集積回路装置におけるパッド上のボンディング・ワイヤの接合状態の各種の例（横ずれモード１）を示す局部断面図である。本願の一実施の形態の半導体集積回路装置におけるパッド上のボンディング・ワイヤの接合状態の各種の例（横ずれモード２）を示す局部断面図である。本願の一実施の形態の半導体集積回路装置におけるパッド上のボンディング・ワイヤの接合構造の各種寸法の関係を説明するための局部断面図である。本願の一実施の形態の半導体集積回路装置（ワイヤ・ボンディング型ＢＧＡ）のパッケージ工程完成時の全体上面図（見やすいようにレジン封止体を取り払っている）である。図３８の模式断面図である。本願の一実施の形態の半導体集積回路装置（ＱＦＰ：ＱｕａｄＦｌａｔＰａｃｋａｇｅ）のパッケージ工程完成時の全体上面図（見やすいようにレジン封止体の上半部を取り払っている）である。図４０の模式断面図である。本願の一実施の形態の半導体集積回路装置（フリップ・チップ型ＢＧＡ）のパッケージ工程完成時の全体上面図である。図４２の模式断面図である。図４３の破線部の拡大断面図である。本願の一実施の形態の半導体集積回路装置における各種のアンダ・バンプ・メタル構造（２層構造）を説明するためのパッド周辺断面図である。図４５の変形例のパッド周辺断面図である。本願の一実施の形態の半導体集積回路装置における各種のアンダ・バンプ・メタル構造（３層以上の多層構造）を説明するためのパッド周辺断面図である。

〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。

１．以下を含む半導体集積回路装置：
（ａ）半導体チップのデバイス面上に設けられたアルミニウム系または銅系のパッド電極；
（ｂ）前記パッド電極上に設けられたバリア・メタル膜；
（ｃ）前記バリア・メタル膜上に設けられた金を主要な成分とする表面金属膜；
（ｄ）前記表面金属膜上に接合された金または銅を主要な成分とするボンディング・ボールまたはボンディング・ワイヤ。

２．前記１項の半導体集積回路装置において、前記表面金属膜の厚さは、前記バリア・メタル膜の厚さよりも厚い。

３．前記１または２項の半導体集積回路装置において、前記表面金属膜は、電解メッキまたはスパッタリングにより形成されたものである。

４．前記１から３項のいずれか一つの半導体集積回路装置において、前記表面金属膜は、電解メッキにより形成されたものである。

５．前記１から４項のいずれか一つの半導体集積回路装置において、前記表面金属膜の面積は、前記パッド電極上の絶縁膜開口の面積よりも大きい。

６．前記１から５項のいずれか一つの半導体集積回路装置において、前記パッド電極の面積は、前記表面金属膜の面積よりも大きい。

７．前記１から６項のいずれか一つの半導体集積回路装置において、前記パッド電極上の絶縁膜開口は、平面的に言って、前記表面金属膜の内部にある。

８．前記１から７項のいずれか一つの半導体集積回路装置において、前記表面金属膜は、平面的に言って、前記パッド電極の内部にある。

９．前記１から４項のいずれか一つの半導体集積回路装置において、前記表面金属膜は、前記パッド電極のない領域にまで延在している。

１０．前記１から９項のいずれか一つの半導体集積回路装置において、前記ボンディング・ボールは、ボンディング・ワイヤのボール部である。

１１．前記１から１０項のいずれか一つの半導体集積回路装置において、前記ボンディング・ボールは、金を主要な成分とする部材から構成されている。

１２．前記１から１０項のいずれか一つの半導体集積回路装置において、前記ボンディング・ボールは、銅を主要な成分とする部材から構成されている。

１３．前記１から１２項のいずれか一つの半導体集積回路装置において、前記パッド電極は、アルミニウム系または銅系のパッド電極である。

１４．前記１から１３項のいずれか一つの半導体集積回路装置において、前記バリア・メタル膜は、チタンを主要な成分とする。

１５．前記１から１３項のいずれか一つの半導体集積回路装置において、前記バリア・メタル膜は、チタン、クロム、窒化チタン、および窒化タングステンからなる群から選択された一つを主要な成分とする。

１６．前記１から１５項のいずれか一つの半導体集積回路装置において、更に以下を含む：
（ｅ）前記バリア・メタル膜と前記表面金属膜の間に設けられたシード・メタル膜。

１７．前記１６項の半導体集積回路装置において、前記シード・メタル膜は、パラジウムを主要な成分とする。

１８．前記１６項の半導体集積回路装置において、前記シード・メタル膜は、銅、金、ニッケル、白金、ロジウム、モリブデン、タングステン、クロムおよびタンタルからなる群から選択された一つを主要な成分とする。

１９．前記１から１８項のいずれか一つの半導体集積回路装置において、前記パッド電極は、平面的に言って、ほぼ正方形形状を呈している。

２０．前記１から１８項のいずれか一つの半導体集積回路装置において、前記パッド電極は、平面的に言って、ほぼ長方形形状を呈している。

次に、本願において開示される発明のその他の実施の形態について概要を説明する。

１．以下を含む半導体集積回路装置：
（ａ）配線基板；
（ｂ）前記配線基板上、または前記配線基板上に設置された第1の電子素子上に固定された第1の半導体チップ；
（ｃ）前記第1の半導体チップのデバイス面上に設けられたアルミニウム系または銅系のパッド電極；
（ｄ）前記パッド電極上に設けられたバリア・メタル膜；
（ｅ）前記バリア・メタル膜上に設けられたシード・メタル膜；
（ｆ）前記シード・メタル膜上に設けられた金を主要な成分とする電解メッキによる表面金属膜；
（ｇ）前記第1の半導体チップの外部に設けられた外部メタル電極；
（ｈ）前記表面金属膜と前記外部メタル電極を相互に接続する金を主要な成分とするボンディング・ワイヤ。

２．前記１項の半導体集積回路装置において、前記パッド電極は、アルミニウム系のパッド電極である。

３．前記１または２項の半導体集積回路装置において、前記バリア・メタル膜は、チタンを主要な成分とする。

４．前記１から３項のいずれか一つの半導体集積回路装置において、前記シード・メタル膜は、パラジウムを主要な成分とする。

５．前記１、２、および4項のいずれか一つの半導体集積回路装置において、前記バリア・メタル膜は、チタン、クロム、窒化チタン、および窒化タングステンからなる群から選択された一つを主要な成分とする。

６．前記１から３および５項のいずれか一つの半導体集積回路装置において、前記シード・メタル膜は、銅、金、ニッケル、白金、ロジウム、モリブデン、タングステン、クロムおよびタンタルからなる群から選択された一つを主要な成分とする。

７．前記１から６項のいずれか一つの半導体集積回路装置において、前記第1の半導体チップは、前記配線基板上に固定されている。

８．前記１から６項のいずれか一つの半導体集積回路装置において、前記第1の半導体チップは、前記配線基板上の前記第1の電子素子上に固定されている。

９．前記１から８項のいずれか一つの半導体集積回路装置において、前記外部メタル電極は、前記配線基板上にある。

１０．前記１から８項のいずれか一つの半導体集積回路装置において、前記外部メタル電極は、前記配線基板上の前記第1の電子素子上にある。

１１．前記１から１０項のいずれか一つの半導体集積回路装置において、前記ボンディング・ワイヤは、前記表面金属膜側を第1ボンディング点とする。

１２．前記１から１０項のいずれか一つの半導体集積回路装置において、前記ボンディング・ワイヤは、前記表面金属膜側を第２ボンディング点とする。

１３．前記１から１２項のいずれか一つの半導体集積回路装置において、前記外部メタル電極の表面には、金、銀、またはパラジウムを主要な成分とする金属膜が設けられている。

１４．（ａ）配線基板；
（ｂ）前記配線基板上、または前記配線基板上に設置された第1の電子素子上に固定された第1の半導体チップ；
（ｃ）前記第1の半導体チップのデバイス面上に設けられたアルミニウム系または銅系のパッド電極；
（ｄ）前記パッド電極上に設けられたバリア・メタル膜；
（ｅ）前記バリア・メタル膜上に設けられたシード・メタル膜；
（ｆ）前記シード・メタル膜上に設けられた金を主要な成分とする表面金属膜；
（ｇ）前記第1の半導体チップの外部に設けられた外部メタル電極；
（ｈ）前記表面金属膜と前記外部メタル電極を相互に接続する金を主要な成分とするボンディング・ワイヤ
を有する半導体集積回路装置の製造方法であって、以下の工程を含む：
（Ｉ）半導体ウエハのほぼ全面に前記シード・メタル膜を形成する工程；
（ＩＩ）前記シード・メタル膜上に、開口部を有するレジスト膜を形成する工程；
（ＩＩＩ）電解メッキにより前記開口部にメッキ層を形成することによって、前記表面金属膜を形成する工程。

次に、本願において開示される発明の更にその他の実施の形態について概要を説明する。

１．以下を含む半導体集積回路装置：
（ａ）半導体チップのデバイス面上に設けられたアルミニウム系または銅系のパッド電極；
（ｂ）前記パッド電極上に設けられたバリア・メタル膜；
（ｃ）前記バリア・メタル膜上に設けられた金を主要な成分とする電解メッキによる表面金属膜；
（ｄ）前記表面金属膜上に接合された金または銅を主要な成分とするボンディング・ボールまたはボンディング・ワイヤ。

４．前記１から３項のいずれか一つの半導体集積回路装置において、更に以下を含む：
（ｅ）前記バリア・メタル膜と前記表面金属膜の間に設けられたシード・メタル膜。

５．前記４項の半導体集積回路装置において、前記シード・メタル膜は、パラジウムを主要な成分とする。

６．前記１、２、４および５項のいずれか一つの半導体集積回路装置において、前記バリア・メタル膜は、チタン、クロム、窒化チタン、および窒化タングステンからなる群から選択された一つを主要な成分とする。

７．前記４または６項の半導体集積回路装置において、前記シード・メタル膜は、銅、金、ニッケル、白金、ロジウム、モリブデン、タングステン、クロムおよびタンタルからなる群から選択された一つを主要な成分とする。

〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。

更に、本願において、「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）を中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（ＭｅｔａｌＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（ＣｏｍｐｌｅｍｅｔａｒｙＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（ＣｏｍｐｌｅｍｅｔａｒｙＭｅｔａｌＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。

今日の半導体集積回路装置、すなわち、ＬＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリ・メタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクト・ホール形成、タングステン・プラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（ＦｒｏｎｔＥｎｄｏｆＬｉｎｅ）工程と、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナル・パッシベーション膜へのパッド開口の形成あたりまで（ウエハ・レベル・パッケージ・プロセスにおいては、当該プロセスも含む）のＢＥＯＬ（ＢａｃｋＥｎｄｏｆＬｉｎｅ）工程に大別できる。ＦＥＯＬ工程の内、ゲート電極パターニング工程、コンタクト・ホール形成工程等は、特に微細な加工が要求される微細加工工程である。一方、ＢＥＯＬ工程においては、ビアおよびトレンチ形成工程、特に、比較的下層のローカル配線（たとえば４層程度の構成の埋め込み配線では、Ｍ１からＭ３あたりまで、１０層程度の構成の埋め込み配線では、Ｍ１からＭ５あたりまでの微細埋め込み配線）等において、特に微細加工が要求される。なお、「ＭＮ（通常Ｎ＝１から１５程度）」で、下から第Ｎ層配線を表す。Ｍ１は第１層配線であり、Ｍ３は第３層配線である。

２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノ・クラスタリング・シリカ（Nano-Clustering Silica:NSC）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。

また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。

なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。

窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−ＡｌｉｇｎｅｄＣｏｎｔａｃｔ）技術におけるエッチ・ストップ膜として、多用されるほか、ＳＭＴ（ＳｔｒｅｓｓＭｅｍｏｒｉｚａｔｉｏｎＴｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。

同様に、「銅配線」、「アルミニウム配線」、「アルミニウム・パッド」、「金バンプ（金表面膜）」等といっても、純粋なものばかりでなく、アルミニウム又は金を主要な成分とするもの、すなわち「銅系配線」、「アルミニウム系配線」、「アルミニウム系パッド」、「金系バンプ（金系表面金属膜）」を指すものとする。また、これらの表現は、当該部分の主要部がそれらの材料からできていることを指すのであって、必ずしも当該部分の全体が、それらの材料からできていることを指すものではないことは言うまでもない。

以上のことは、「バリア・メタル」、「シード・メタル」等についても同じである。

３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。

４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。

５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。

６．「ボンディング・パッド」は、本願においては、主にその上に、パッド上メタル多層構造またはバンプ構造（バリア・メタルから表面金属膜まで）を形成するアルミニウム系パッド等を指す。ボンディング・パッドは、アルミニウム系に限らず、銅系でもよい。

７．本願においては、ボンディング・パッド上に形成された電界メッキ等による（直下のバリア・メタル層等と比較して）比較的厚い金等の端子電極（外部接続用電極）、すなわち「表面メタル層」を、本来の直接接続のためのバンプ電極ではないが、形状の類似性を考慮して便宜上、「金バンプ」、「バンプ電極」または「バンプ電極層」等とも呼ぶ場合がある。なお、本来のバンプ電極は通常１５マイクロ・メートル程度の厚さを有するが、表面メタル層は通常１から５マイクロ・メートル程度の厚さを有する。但し、表面メタル層としての金層の下に銅やニッケル等の電解メッキ層を比較的厚く付ける例においては、それらの層を表面メタル層の一部と見ると、全体としては１５マイクロ・メートル程度の厚さとなる場合もある。

「ボンディング・ボール」というときは、ボール・ボンディングにおいて、第１ボンディング点にできるボール形状の金属塊又はそれが変形したもののほか、スタッド・バンプ（ＳｔｕｄＢｕｍｐ）等のボンディング・ワイヤ起因のボール形状の金属塊又はそれが変形したものを指す。

８．本願において、「配線基板」は、汎用されているガラス・エポキシ等の有機配線基板（単層および多層）の外、フレキシブル配線基板、セラミック配線基板、ガラス配線基板等を含む。また、配線基板上の「電子素子」はパッケージに封入された半導体装置、半導体チップ、その他のチップ状部品（抵抗、コンデンサなど）等を含む。

〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。

１．本願の一実施の形態の半導体集積回路装置におけるアルミニウム系パッド上のパッド開口完成時点でのデバイス断面構造の説明（主に図１）
図１は本願発明の実施の形態の半導体集積回路装置の製造方法による６５ｎｍテクノロジ・ノードのデバイスの断面構造の一例を示すデバイス断面図（パッド開口完成時点）である。図１に基づいて、本願の実施形態の半導体集積回路装置のデバイス構造の概要を説明する。

図１に示すように、たとえば、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）型の素子分離フィールド絶縁膜２で分離されたＰ型単結晶シリコン基板１のデバイス面上には、ＰチャネルＭＯＳＦＥＴまたはＮチャネルＭＯＳＦＥＴのゲート電極８が形成されている。それらの上には、エッチ・ストップ膜である窒化シリコン・ライナー膜４（たとえば約３０ｎｍ）が形成されている。その上には、窒化シリコン・ライナー膜４よりもずっと厚く、下層の熱ＣＶＤ法によるオゾンＴＥＯＳ酸化シリコン膜（たとえば約２００ｎｍ）および上層のプラズマＴＥＯＳ酸化シリコン膜（たとえば約２７０ｎｍ）等からなるプリ・メタル（Ｐｒｅｍｅｔａｌ）層間絶縁膜５が形成されている。また、これらのプリ・メタル絶縁膜を貫通して、タングステン・プラグ３が形成されている。ここまでがプリ・メタル領域ＰＭである。

その上の第１配線層Ｍ１は、下層のＳｉＣＮ膜（たとえば約５０ｎｍ）等の絶縁性バリア膜１４および主層間絶縁膜であるプラズマシリコン酸化膜１５（たとえば約１５０ｎｍ）等およびそれらに形成された配線溝に埋め込まれた銅配線１３等から構成されている。

その上の第２配線層から第６配線層Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６は、相互にほぼ同様の構造をしている。各層は、下層のＳｉＣＯ膜（たとえば約３０ｎｍ）/ＳｉＣＮ膜（たとえば約３０ｎｍ）等からなる複合絶縁性バリア膜（ライナー膜）２４、３４，４４、５４，６４、および上層のほとんどの領域を占める主層間絶縁膜２５，３５，４５，５５，６５等から構成されている。この主層間絶縁膜２５，３５，４５，５５，６５は、下層よりカーボン・ドープ酸化シリコン膜、すなわち、ＳｉＯＣ膜（たとえば約３５０ｎｍ）とキャップ膜であるプラズマＴＥＯＳシリコン酸化膜（たとえば約８０ｎｍ）等からなる。これらの層間絶縁膜を貫通して、銅プラグおよび銅配線を含む銅埋め込み配線２３，３３，４３，５３，６３が形成されている。

その上の第７配線層から第８配線層Ｍ７，Ｍ８は、相互にほぼ同様の構造をしている。各層は、下層のＳｉＣＮ膜（たとえば約７０ｎｍ）等の絶縁性バリア膜７４，８４および上層の主層間絶縁膜７５，８５等から構成されている。この主層間絶縁膜７５，８５は、下層よりプラズマＴＥＯＳシリコン酸化膜（たとえば約２５０ｎｍ）、ＦＳＧ膜（たとえば約３００ｎｍ）、およびキャップ膜であるＵＳＧ膜（たとえば約２００ｎｍ）等からなる。これらの層間絶縁膜を貫通して、銅プラグおよび銅配線を含む銅埋め込み配線７３，８３が形成されている。

その上の第９配線層から第１０配線層Ｍ９，Ｍ１０は、相互にほぼ同様の構造をしている。各層は下層の層間と上層の層内に分かれている。層間絶縁膜は、下層のＳｉＣＮ膜（たとえば約７０ｎｍ）等の絶縁性バリア膜９４ｂ，１０４ｂおよび上層の主層間絶縁膜等から構成されている。主層間絶縁膜は下層のＦＳＧ膜９５ｂ，１０５ｂ（たとえば約８００ｎｍ）及び上層のキャップ膜であるＵＳＧ膜９６ｂ，１０６ｂ（たとえば約１００ｎｍ）等から構成されている。また、層内絶縁膜は、下層のＳｉＣＮ膜（たとえば約５０ｎｍ）等の絶縁性バリア膜９４ａ，１０４ａおよび上層の主層間絶縁膜等から構成されている。主層内絶縁膜は下層のＦＳＧ膜９５ａ，１０５ａ（たとえば約１２００ｎｍ）及び上層のキャップ膜であるＵＳＧ膜９６ａ，１０６ａ（たとえば約１００ｎｍ）等から構成されている。これらの層間絶縁膜および層内絶縁膜等を貫通して、銅プラグおよび銅配線を含む銅埋め込み配線９３，１０３が形成されている。

その上の最上層配線層（パッド層）ＡＰは、下層のＳｉＣＮ膜１１４（たとえば約１００ｎｍ）等の絶縁性バリア膜、中間のＵＳＧ膜１１７（たとえば約９００ｎｍ）等の主層間絶縁膜、および、最外部のプラズマＳｉＮ１１９（たとえば約６００ｎｍ）等のファイナル・パッシベーション膜等から構成されている。また、これらの層間絶縁膜を貫通して、タングステン・プラグ１１３が設けられており、ＵＳＧ膜１１７上にはアルミニウム系のボンディング・パッド１１８（たとえば約１０００ｎｍ）が設けられている。このアルミニウム系のボンディング・パッド１１８とタングステン・プラグ１１３には、必要に応じて、下層のチタン接着層１５１（たとえば約１０ｎｍ）および上層の窒化チタン・バリアメタル層１５２（たとえば約３０ｎｍ）が設けられている。また、ボンディング・パッド１１８上には、窒化チタン層１５３（たとえば約７０ｎｍ）が形成されており、この膜とプラズマＳｉＮ１１９に開口が形成され、ボンディング・パッド開口１６３となっている。

なお、アルミニウム系のボンディング・パッド１１８の代わりに、銅系のボンディング・パッドにしてもよい。

２．本願の一実施の形態の半導体集積回路装置の製造方法におけるボンディング・パッド開口の後のプロセス等の説明（主に図２、図３から図９、図１６、図１７から図２４および図２５）
次に、図３から図９、図１７から図２４等に基づいて、本願発明の一実施の形態の半導体集積回路装置の製造方法におけるボンディング・パッド上メタル層構造（表面メタル層または金バンプ等）の形成プロセスを説明する。

図２は本願の一実施の形態の半導体集積回路装置の製造工程のうち、パッド開口工程からワイヤ・ボンディングまでの流れを示すプロセス・フロー図である。図３は本願の一実施の形態の半導体集積回路装置における半導体チップ（図１８のＸ−Ｘ’断面に対応）のデバイス断面プロセス・フロー図（パッド開口工程完了時点）である。図４は本願の一実施の形態の半導体集積回路装置における半導体チップ（図１９のＸ−Ｘ’断面に対応）のデバイス断面プロセス・フロー図（バリア膜形成工程）である。図５は本願の一実施の形態の半導体集積回路装置における半導体チップ（図２０のＸ−Ｘ’断面に対応）のデバイス断面プロセス・フロー図（レジスト膜塗布工程）である。図６は本願の一実施の形態の半導体集積回路装置における半導体チップ（図２１のＸ−Ｘ’断面に対応）のデバイス断面プロセス・フロー図（レジスト膜開口工程）である。図７は本願の一実施の形態の半導体集積回路装置における半導体チップ（図２２のＸ−Ｘ’断面に対応）のデバイス断面プロセス・フロー図（金メッキ工程）である。図８は本願の一実施の形態の半導体集積回路装置における半導体チップ（図２３のＸ−Ｘ’断面に対応）のデバイス断面プロセス・フロー図（レジスト除去工程）である。図９は本願の一実施の形態の半導体集積回路装置における半導体チップ（図２４のＸ−Ｘ’断面に対応）のデバイス断面プロセス・フロー図（バリア・メタル除去工程）である。図１６は本願の他の実施の形態（追加のファイナル・パッシベーションとして２層のポリイミド膜を設けた例）の半導体集積回路装置における半導体チップ（図２５のＸ−Ｘ’断面に対応）のデバイス断面図（ウエハ工程完了時点）である。図１７は図３に対応する本願の一実施の形態の半導体集積回路装置における半導体チップの上面図である。図１８は図１７の破線部の拡大上面図（対応断面は図３に示す）である。図１９は図４に対応する工程における図１７の破線部の拡大上面図である。図２０は図５に対応する工程における図１７の破線部の拡大上面図である。図２１は図６に対応する工程における図１７の破線部の拡大上面図である。図２２は図７に対応する工程における図１７の破線部の拡大上面図である。図２３は図８に対応する工程における図１７の破線部の拡大上面図である。図２４は図９に対応する工程における図１７の破線部の拡大上面図である。図２５は図１６に対応する工程における拡大上面図である。

まず、図３、図１７、および図１８に示すように多数のデバイスや配線（酸化シリコン膜や種々のメタル層で形成されている）が形成されたパッド下の配線を含むウエハ１０１の主面上にたとえばシリコン・ナイトライド等（無機系のみでなく有機系の膜でもよい）のファイナル・パッシベーション膜１１９（図１６に示すように、更にその上にポリイミド系樹脂層１２０を形成することもある）が形成されており、そのアルミニウム・パッド１１８に対応する部分には、パッド開口１６３（ファイナル・パッシベーション膜１１９にあけられた開口）が設けられている（図２のパッド開口工程２０１で形成）。

次に図３の状態で、ボンディング・パッド１１８表面の自然酸化膜を除去するために、アルゴンを主要な成分とする雰囲気中でスパッタリング・エッチを実行する（図２のスパッタ・エッチ２０２）。

次に図４及び図１９に示すようにスパッタリング成膜により、バリア＆シード・メタル層（アンダー・バンプ・メタル膜）６７が形成される。下層のバリア・メタル膜１２１としては、たとえば厚さ１７５ナノ・メータ程度（１５０から２００ナノ・メータ程度が好適な範囲として例示することができる）のチタン膜を例示することができる（図２のＴｉスパッタ工程２０３）。また、上層のシード・メタル膜１２２としては、たとえば厚さ１７５ナノ・メータ程度（１５０から２００ナノ・メータ程度が好適な範囲として例示することができる）のパラジウム膜を例示することができる（図２のＰｄスパッタ工程２０４）。

次に、図５及び図２０に示すように、その上に、塗布システム等を用いて、たとえば４マイクロ・メートル程度（２から６マイクロ・メータ程度が好適な範囲として例示することができる）の厚さのポジ型レジスト膜１２（必要に応じてネガ型でもよい）が形成される（図２のレジスト塗布工程２０５）。

次に、図６および図２１に示すように、レジストを露光（たとえばｉ線光露光）、現像（たとえばアルカリ現像）することで開口６６を形成する（図２の露光工程２０６および現像工程２０７）。続いて、開口６６の底の有機汚染を除去する等のために、酸素アッシャー処理（酸素プラズマ処理）を実施（たとえば常温で１２０秒程度の時間）する（図２のＯ_２アッシング工程２０８）。

次に、図７および図２２に示すように、開口６６に電気メッキで、たとえば２マイクロ・メータ程度（好適な範囲としては１から５マイクロ・メータ程度）の厚さの表面メタル層（バンプ電極）１１５となる金層を埋め込む（図２の電解メッキ工程２０９）。メッキ条件としては、たとえば３００φウエハについて言えば、亜硫酸金ナトリウム・メッキ液を使用し、液温は摂氏５５度、電流値は０．１から１Ａ/ｄｍ^２、メッキ時間２０分程度を例示することができる。

次に図８および図２３に示すように、レジスト膜１２を除去する（図２のレジスト除去工程２１０）。続いて、有機汚染を除去する等のために、酸素アッシャー処理（酸素プラズマ処理）を実施（たとえば常温で１２０秒程度の時間）する（図２のＯ_２アッシング工程２１１）
最後に図９および図２４に示すように、表面メタル層（金バンプ電極）１１５をマスクにしてウエット・エッチングで不要なバリア＆シード・メタル層６７（UBM膜）を順次選択除去する（図２のＰｄウエット・エッチング工程２１２およびＴｉウエット・エッチング工程２１３）。シード・メタル膜１２２のエッチング液としては、ヨウ素系のエッチング液を、バリア膜１２１のエッチング液としては、アンモニアと過酸化水素の混合液等を例示することができる。続いて、有機汚染を除去する等のために、酸素アッシャー処理（酸素プラズマ処理）を実施（たとえば常温で１２０秒程度の時間）する（図２のＯ_２アッシング工程２１４）。

これで表面メタル層（バンプ電極）が一応完成したことになる。表面メタル層（金バンプ電極）１１５は、通常、比較的純粋な金材料から構成されている。しかし、基本的には、金を主要な成分とする金系合金で構成することができる。セクション３においては、図９の破線部分のその後の工程等を説明する。

なお、前記バリア・メタル膜は、チタン、クロム、窒化チタン、および窒化タングステンからなる群から選択された一つを主要な成分とするものとすることができる。バリア・メタル膜には、スパッタ成膜可能性と十分な対金バリア性が要求される。

更に、シード・メタル膜は、銅、金、ニッケル、白金、ロジウム、モリブデン、タングステン、クロムおよびタンタルからなる群から選択された一つを主要な成分とするものとすることができる。シード・メタル膜には、バリア・メタル膜と反応しないこと、金と脆弱な反応層を形成しないこと、および、電解金層が成長できる程度に低抵抗材料であることが要求される。

図１６は、図３から図９等に説明した構造に対する変形例である。図１６および図２５の例では、プラズマＳｉＮ（パッド上の無機ファイナル・パッシベーション）１１９をパターニングした上に、有機系パッシベーション膜であるポリイミド膜１２０を形成およびパターニング（ポリイミド膜開口１２３）したものである。この例は、加工及び構造は複雑になるが信頼性の向上の点では有利である。また、この構造の代わりに、又は、この構造に加えて、無機ファイナル・パッシベーション１１９を下層の無機系絶縁膜と上層のポリイミド膜とすることもできる。

３．本願の一実施の形態の半導体集積回路装置の製造方法における組み立てプロセスおよびデバイス構造の説明（図１０から図１２、合わせて図２および図９等を参照）
このセクションでは、セクション２で説明したプロセスに続き、図２のＯ２アッシング工程２１４からワイヤ・ボンディング工程２１９（スタッド・バンプを使用する場合は、スタッド・バンプ形成）までを説明する。

図１０は図９に対応する本願の一実施の形態の半導体集積回路装置における半導体チップの上面図である。図１１は本願の一実施の形態の半導体集積回路装置の上面図である。図１２は図１１の破線部分に対応する模式断面図である。

図２に示すように、図９（図１６）で説明したＯ２アッシング工程２１４（図２）の後、ウエハ１０１に対して、プローブ・テスト２１５（ウエハ検査）が実行される。その後、ウエハ１０１の裏面を研削して所定の厚さにするバック・グラインディングすなわちＢＧ工程２１６が実行される。続いて、レーザ、回転ブレード、又はその両方を用いて、ウエハ１０１を個々のチップ１０１に分割するダイシング工程２１７を実行する。このチップ１０１に分割された状態を次に示す。

図１０は、図９（または図１６）に対応する本願の一実施の形態の半導体集積回路装置における半導体チップ１０１の上面全体図である。同図において、半導体チップ１０１のほぼ全面は、ファイナル・パッシベーション１１９（１２０）に覆われており、周辺部の各パッド上には、表面メタル層１１５が設けられている。

次に、図１１および図１２（図１１の破線部分の拡大断面）に示すように、たとえば有機多層配線基板等（単層配線基板でもよい）の配線基板１３３（セラミック基板やフレキシブル配線基板等でもよい）上に、接着材層１３０（ダイ・アタッチ・フィルム、ペースト等）を介して、半導体チップ１０１をダイ・ボンディングする（図２のダイ・ボンディング工程２１８）。

次に、図１２に示すように、金を主要な成分とするボンディング・ワイヤ１３２およびボンディング・キャピラリ１７１を用いて、チップ１０１（ダイ）上のボンディング・パッド１１８上の表面メタル層１１５（表面金層）とチップ１０１の外部のリード部１３１（この場合は、配線基板１３３上）間を接続する（図２のワイヤ・ボンディング工程２１９であり、ボンディング温度は、たとえば摂氏１５０程度である）。この場合は、表面メタル層１１５側がボール１３４を伴うボール・ボンディング（1次ボンディング部１３５）で、リード部１３１側がウエッジ・ボンディング（２次ボンディング部１３６）である（両方をセットとして「ボール・ボンディング」、「ボール・ウエッジ・ボンディング」、「ネイル・ヘッド・ボンディング」等という）。ボンディングの方式としては、低温化の要請から、サーモ・ソニック・ボンディング（加熱と超音波エネルギーの組み合わせによる）が好適である。このようにチップ側にボール１３４を用いてボンディングするもの（チップ側が２次ボンディング部となるもの）を、次セクションの図１４のような「逆方向ボンディング」と区別して、特に「順方向ボンディング」という。

本実施の形態においては、特性的に微妙な半導体チップ側のアルミニウム系（銅系でも同じ）ボンディング・パッド上にバリア・メタル等の中間メタル層を介して、金を主要な成分とする表面金属層が形成されているので、金を主要な成分とする（たとえばパラジウムその他の添加物を許容する）金系ボンディング・ワイヤで、配線基板等との相互接続をとった場合でも、高温長時間使用による不所望な反応の進行を回避することができる。

なお、リード部１３１の表面は、信頼性の観点から、いわゆるボンディング金属膜（金、銀、パラジウムまたはこれらの合金等を主要な成分とする金属膜）となっていることが望ましい。

４．本願の一実施の形態の半導体集積回路装置の製造方法における組み立てプロセスおよびデバイス構造の変形例の説明（図１３から図１５）
ここでは、セクション３で説明した組み立てプロセスおよび組み立て構造に対する種々の変形例について説明する。

図１３は図１２において、ワイヤ・ボンディングの順序を入れ替えた例を示す模式断面図である。図１４は図１２において、配線基板を配線基板上の他の電子素子に置き換えた例を示す模式断面図である。図１５は図１２において、半導体チップのダイ・ボンディング先を配線基板上の他の電子素子（フリップ・チップ・ボンディングされたもの）に置き換えた例を示す模式断面図である。

（１）逆順ボンディング方式（逆方向ボンディング）の説明（図１３）
図１３に示すように、図１２のワイヤ・ボンディングの順序を逆転させてもよい。すなわち、逆方向ボンディングである。この場合は、表面メタル層１１５側が、２次ボンディング部１３６となるので、ワイヤ・ループが低くなるメリットがある。通常のアルミニウム系ボンディング・パッド１１８への直接接続では、デバイスへの衝撃の問題があるが、この例では、比較的厚い表面金層１１５があるので、当該問題の影響は比較的小さい。

なお、セクション３と同様に、リード部１３１の表面は、信頼性の観点から、いわゆるボンディング金属膜（金、銀、パラジウムまたはこれらの合金等を主要な成分とする金属膜）となっていることが望ましい。

（２）２チップ間ワイヤ・ボンディング方式の説明（図１４）
この例は、図１４に示すように、図１２及び図１３と異なり、半導体チップ１０１が配線基板１３３に直接ではなく、配線基板１３３上の他の半導体チップ１０１ｂ（より広くはデバイス・チップ）すなわち下地チップ（下地電子素子以下同じ）上にダイ・ボンディングされている。ここで、ボンディング・ワイヤ１３２で、半導体チップ１０１上の表面メタル層１１５と下地チップ１０１ｂ上の表面メタル層１１５とを相互接続する場合において、他の半導体チップ１０１ｂが半導体チップ１０１と同様なパッド上メタル多層構造を有する場合は、両ボンディング部が信頼性の高い構造となる。

なお、逆方向ボンディングを適用することもできる。

（３）フリップ・チップ上ダイ・ボンディング方式の説明（図１５）
図１５に示すように、半導体チップ１０１のダイ・ボンディングは、配線基板１３３上にフリップ・チップ・ボンディング（配線基板１３３上の半田バンプ用ランド電極１３８への半田バンプ１３７による接続）された他の半導体チップ１０１ｂすなわち下地チップ上に実行してもよい。この場合は、ボンディング・ワイヤ１３２による相互接続は、半導体チップ１０１上の表面メタル層１１５と前記下地チップ１０１ｂ以外のデバイス・チップ上の電極（リード部）または配線基板１３３上のリード部１３１となる。

また、逆方向ボンディングを適用することもできる。

５．本願の一実施の形態の半導体集積回路装置の各種パッケージ形態の説明（主に図３８から図４４）
このセクションでは、本願の一実施の形態の半導体集積回路装置（他の実施の形態でも同じ）の各種パッケージ形態について説明する。

図３８は本願の一実施の形態の半導体集積回路装置（ワイヤ・ボンディング型ＢＧＡ）のパッケージ工程完成時の全体上面図（見やすいようにレジン封止体を取り払っている）である。図３９は図３８の模式断面図である。図４０は本願の一実施の形態の半導体集積回路装置（ＱＦＰ：ＱｕａｄＦｌａｔＰａｃｋａｇｅ）のパッケージ工程完成時の全体上面図（見やすいようにレジン封止体の上半部を取り払っている）である。図４１は図４０の模式断面図である。図４２は本願の一実施の形態の半導体集積回路装置（フリップ・チップ型ＢＧＡ）のパッケージ工程完成時の全体上面図である。図４３は図４２の模式断面図である。図４４は図４３の破線部の拡大断面図である。

先ず始めに、図３８及び図３９に基づいて、配線基板１３３（たとえば、有機系多層配線基板）を用いたワイヤ・ボンディング型ＢＧＡについて説明する。図３８及び図３９に示すように、配線基板１３３上に接着剤層１３０（たとえばダイ・アタッチ・フィルムやダイ・ボンド・ペースト等）を介してデバイス・チップ１０１（半導体チップ）がダイ・ボンディングされている。デバイス・チップ１０１の上面には複数の表面メタル層１１５（ボンディング・パッド上）が設けられており、配線基板１３３の上面に設けられた複数の外部リード１３１との間は、ボンディング・ワイヤ１３２によって、接続されている。この例では、表面メタル層１１５側にボンディング・ボール１３４が作られている。配線基板１３３の上面側は封止レジン１８１によって封止されている。一方、配線基板１３３の下面側には、複数の半田バンプ１３７が設けられている。

次に、図４０及び図４１に基づいて、ワイヤ・ボンディング型ＱＦＰ（リードフレームを用いたレジン・パッケージ）について説明する。図４０及び図４１に示すように、４本のダイ・パッド・サポート・バー１４６に保持されたダイ・パッド１４５上には、接着剤層１３０（たとえばダイ・アタッチ・フィルムやダイ・ボンド・ペースト等）を介してデバイス・チップ１０１（半導体チップ）がダイ・ボンディングされている。デバイス・チップ１０１の上面には複数の表面メタル層１１５（ボンディング・パッド上）が設けられており、複数のリード１３１との間は、ボンディング・ワイヤ１３２によって、接続されている。この例では、表面メタル層１１５側にボンディング・ボール１３４が作られている。リード１３１の内側、ダイ・パッド・サポート・バー１４６、ダイ・パッド１４５、デバイス・チップ１０１、およびボンディング・ワイヤ１３２は、レジン封止体１８１（封止レジン）によって封止されている。

次に図４２から図４４に基づいて、フリップ・チップ型ＢＧＡ（たとえば、金系スタッド・バンプによるフリップ・チップ接続）について説明する。図４２から図４４に示すように、配線基板１３３上には、複数のランド・パッド１５５が設けられており、このランド・パッド１５５とデバイス・チップ１０１の下面の複数の表面メタル層１１５（ボンディング・パッド下）下の金系スタッド・バンプ１５７（銅系でもよい）とが、半田層１５６（たとえば、銀３．５重量％、残りは錫からなる鉛フリー半田等）を介して、相互に接続されている。この接続は、アンダ・フィル・レジン１４８（たとえば、シリカ粉末入りのエポキシ系レジン等）によって補強されている。配線基板１３３の下面には、外部接続用の半田バンプ１３７（たとえば、銀３．５重量％、銅０．５重量％、残りは錫からなる鉛フリー半田等）が設けられている。

６．本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ・プローブ検査等の説明（主に図２７から図３２）
このセクションでは、セクション３の図２で説明したプローブ・テスト２１５およびワイヤ・ボンディング工程２１９について更に説明する。

図２７は本願の一実施の形態の半導体集積回路装置の製造工程におけるウエハ・プローブ・テスト工程の様子を示すウエハ上面拡大図（第１の例；正方形パッド）である。図２８は図２７に対応する例のワイヤ・ボンディング完了時のウエハ上面拡大図（第１の例；正方形パッド）である。図２９は本願の一実施の形態の半導体集積回路装置の製造工程におけるウエハ・プローブ・テスト工程の様子を示すウエハ上面拡大図（第２の例；正規型長方形パッド）である。図３０は図２９に対応する例のワイヤ・ボンディング完了時のウエハ上面拡大図（第２の例；正規型長方形パッド）である。図３１は本願の一実施の形態の半導体集積回路装置の製造工程におけるウエハ・プローブ・テスト工程の様子を示すウエハ上面拡大図（第３の例；変形型長方形パッド）である。図３２は図３１に対応する例のワイヤ・ボンディング完了時のウエハ上面拡大図（第３の例；変形型長方形パッド）である。これらに基づいて、ボンディング・パッドおよび表面メタル層の形状（配向も含む）とプローブ針ならびにボンディング・ワイヤとの関係等を説明する。

まず、図２７に基づいて、正方形パッドによるプローブ・テスト２１５（図２）について説明する。図２７に示すように、平面的に言うと、表面メタル層１１５とボンディング・パッド１１８は、ほぼ相似形（この場合はボンディング・パッド１１８が若干大きい）をした同心配置（中心をほぼ共有する）となっている。ここで、表面メタル層１１５とボンディング・パッド１１８以外の部分は、ほとんどプラズマＳｉＮ１１９（パッド上の無機ファイナル・パッシベーション）等によって被覆されている。プローブ・テスト２１５の際には、複数のプローブ針２２１を対応する複数の表面メタル層１１５にコンタクトさせる。表面メタル層１１５が金系メタル材料（高純度金または金を主要な成分とするメタル）であるときは、コンタクト性に優れている。これは、金系メタル材料は、表面に自然酸化膜をほとんど生成しないことによる。従って、必然的にコンタクト・ダメージも小さい（コンタクト荷重およびオーバ・ドライブ量も比較的小さい値とすることができる）。このことは、例えばパッド下の配線層間絶縁膜に機械的に脆弱なＬｏｗ−ｋ層膜等を用いた場合において有効である。

次に、図２８に基づいて、正方形パッドによるワイヤ・ボンディング工程２１９について説明する。図２８に示すように、この場合は、プローブ・テスト２１５の際にプローブ針２２１がコンタクトしたのと同じ場所で、ボンディング・ワイヤ１３２（ボンディング・ボール１３４）との接合を形成することになるが、表面メタル層１１５の存在により、Ａｌパッドの表面がめくれて、コンタクト痕が残るような場合と違って、コンタクト・ダメージが小さい（ほとんどコンタクト痕が残らない）ので、ボンディング特性に悪影響を及ぼさないメリットがある。

次に、図２９および図３０に基づいて、正規型長方形パッドによるプローブ・テスト２１５およびワイヤ・ボンディング工程２１９（図２）について説明する。図２９および図３０に示すように、平面的に言うと、表面メタル層１１５とボンディング・パッド１１８は、ほぼ相似形（この場合はボンディング・パッド１１８が若干大きい）をした同心配置（中心をほぼ共有する）となっている。しかし、この例では、表面メタル層１１５とボンディング・パッド１１８が長方形を呈しているので、プローブ針２２１がコンタクトした部分と異なる場所に、ワイヤ・ボンディングを実行することができる。このため、各種のプローブ・テストにおいて、例えば検査の繰り返し（再検査）等が実施され、コンタクト・ダメージが比較的大きくなるような場合においても、そのワイヤ・ボンディングへの影響を回避することができる。

次に、図３１および図３２に基づいて、変形型長方形パッドによるプローブ・テスト２１５およびワイヤ・ボンディング工程２１９（図２）について説明する。図３１および図３２に示すように、平面的に言うと、表面メタル層１１５は長方形を呈しており、ボンディング・パッド１１８の方は、ほぼ正方形を呈している。また、配向又は位置関係については、一部重なっているが、相互にずれて配置されている。ボンディング・パッド１１８のない部分等では、表面メタル層１１５は、アンダ・バンプ・メタル層（バリア＆シード・メタル層）６７を介して、プラズマＳｉＮ（パッド上の無機ファイナル・パッシベーション）１１９上に形成されている。従って、前述の正規型長方形パッドと同様のメリットを得ることができる。通常、プローブする部分の下方には、ボンディング・パッド１１８のようなクッション材（衝撃緩和層）が存在することが望ましいが、表面メタル層１１５が金系メタル材料である場合は硬度を確保でき、コンタクト・ダメージを比較的小さくできる場合が多いので、図３１のような下にボンディング・パッド１１８がない部分で、プローブ針２２１をコンタクトさせても、下層のプラズマＳｉＮ（パッド上の無機ファイナル・パッシベーション）１１９へ与えるダメージを小さくすることができる。なお、ワイヤ・ボンディング点は、表面メタル層１１５上のボンディング可能な位置に設定可能であるが、図３２に示すように、ボンディング・パッド１１８がある部分に設定することにより、ダメージが発生する確率を低減することができる。

７．本願の一実施の形態の半導体集積回路装置の各種の表面メタル層下メタル層構造（またはアンダ・バンプ・メタル構造）の説明（主に図４５から図４７）
ここでは、以上説明した各種の表面メタル層下メタル層構造について更に説明する。

図４５は本願の一実施の形態の半導体集積回路装置における各種のアンダ・バンプ・メタル構造（２層構造）を説明するためのパッド周辺断面図である。図４６は図４５の変形例のパッド周辺断面図である。図４７は、本願の一実施の形態の半導体集積回路装置における各種のアンダ・バンプ・メタル構造（３層以上の多層構造）を説明するためのパッド周辺断面図である。

まず、図４５に基づいて、本願の一実施の形態の半導体集積回路装置の基本的表面メタル層下メタル層構造について説明する。この場合は、図４５に示すように、たとえば、アルミニウム系ボンディング・パッド１１８上にチタンを主要な成分とするバリア・メタル膜１２１（スパッタリング成膜により、厚さは、たとえば、０．１７５マイクロ・メートル程度）、その上に、パラジウムを主要な成分とするシード・メタル膜１２２（スパッタリング成膜により、厚さは、たとえば、０．１７５マイクロ・メートル程度）、および更にその上に金を主要な成分とする電解メッキ金系バンプ電極１１５（金バンプ、表面メタル層、またはオーバ・パッド・メタル）を積層している（厚さは、たとえば、２．８マイクロ・メートル程度、範囲としては、たとえば、１マイクロ・メートルから３マイクロ・メートル程度）。ここで、チタン膜１２１は、アルミニウムおよび金に対する相互拡散バリアである。パラジウム膜１２２は電解メッキ金系表面メタル層１１５の形成のためのシード膜である。

次に、図４６に基づいて、図４５の例の変形例を説明する。図４６に示すように、この構造は、シード・メタル膜１２２と電解メッキ金系表面メタル層１１５の間に、電解ニッケル・メッキ層１２７（厚さは、たとえば、２マイクロ・メートル程度）を介在させたものである。ニッケルは金等に比べて硬いのでワイヤ・ボンディングによるダメージの低減に有効である。

次に、図４７に基づいて、３層以上の多層構造を有するアンダ・バンプ・メタル構造の一例を説明する。この場合は、図４７に示すように、たとえば、アルミニウム系ボンディング・パッド１１８上にクロムを主要な成分とするバリア・メタル膜１２４（スパッタリング成膜により、厚さは、たとえば、０．０７５マイクロ・メートル程度）、その上に、銅を主要な成分とするシード・メタル膜１２５（スパッタリング成膜により、厚さは、たとえば、０．２５マイクロ・メートル程度）、更にその上に、銅を主要な成分とする電解銅メッキ層１２６（厚さは、たとえば、２マイクロ・メートル程度、範囲としては、必要に応じて、たとえば、１マイクロ・メートルから１０マイクロ・メートル程度）、更にその上に、ニッケルを主要な成分とする電解ニッケル・メッキ層１２７（厚さは、たとえば、２マイクロ・メートル程度）、および更にその上に金を主要な成分とする電解メッキ金系バンプ電極１１５（金バンプ、表面メタル層、またはオーバ・パッド・メタル）を積層している（厚さは、たとえば、２．８マイクロ・メートル程度、範囲としては、たとえば、１マイクロ・メートルから３マイクロ・メートル程度）。ここで、クロム膜１２４は、アルミニウムおよび銅に対する相互拡散バリアである。銅膜１２５は銅電解メッキ膜１２６の形成のためのシード膜である。

この構造の特徴は、電解メッキ金系バンプ電極１１５の下に、比較的厚く、かつ、硬いニッケル層および銅層があるので、ワイヤ・ボンディングによるダメージの低減に有効であるほか、ニッケル層および銅層からなる高信頼性の再配線（低抵抗再配線）としての活用も可能である。また、外部端子の低抵抗化においても有効である。

８．各種実施形態に関する考察（主に図２６および図３３から図３７）
このセクションでは、各実施の形態に共通な、または、各実施の形態に固有な特徴、技術的効果等の説明または、その他の補足的説明を行う。

図２６はニッケル表面上における無電界金メッキの問題点を説明するための説明断面図である。図３３はアルミニウム金接合に現れるカーケンダル・ボイド（ＫｉｒｋｅｎｄａｌｌＶｏｉｄ）を説明するためのアルミニウム・パッドおよびボンディング・ワイヤの局部模式断面図である。図３４は本願の一実施の形態の半導体集積回路装置におけるパッド上のボンディング・ワイヤの接合状態の各種の例（正規モード）を示す局部断面図である。図３５は本願の一実施の形態の半導体集積回路装置におけるパッド上のボンディング・ワイヤの接合状態の各種の例（横ずれモード１）を示す局部断面図である。図３６は本願の一実施の形態の半導体集積回路装置におけるパッド上のボンディング・ワイヤの接合状態の各種の例（横ずれモード２）を示す局部断面図である。図３７は本願の一実施の形態の半導体集積回路装置におけるパッド上のボンディング・ワイヤの接合構造の各種寸法の関係を説明するための局部断面図である。

まず、図２６に基づいて、電解金メッキの代わりに無電界金メッキ（金に限らず、銅、ニッケルについてもほぼ同じ）を用いた場合の問題点を、ニッケル表面３０１上に無電界金メッキ（置換金メッキ）する場合を例に説明する。図２６に示すように、無電界金メッキは、下地金属であるニッケルが抜けた３０３の部分に金部材３０２が付着することにより形成される。金メッキ領域３０２は、表面を覆った段階でメッキ反応が停止するため、金メッキ領域３０２自体はポーラス（多孔）な状態である。そのため、このポーラス部分からニッケルが析出し易く、析出したニッケルは酸化され、酸化ニッケル（ＮｉＯ）が形成される。この酸化ニッケルが金メッキ領域３０２上に存在すると、ボンディング・ワイヤが付きづらく、例え付いたとしても剥がれ易くなる。また、金メッキ領域３０２が一旦表面を覆った段階でメッキ反応は停止するため、一般に１００ｎｍ程度（０．１マイクロ・メートル程度）以上のメッキ厚を確保することは困難である。更に、ニッケル表面３０１と金メッキ領域３０２との界面には、ボイドが形成されているため十分な接着（密着）が確保できず、金層の剥がれ（界面剥離）が起きやすい。

これに対して、電解メッキでは、メッキ反応は外部からの電界により進行するので、緻密なメッキ膜を形成することが可能であり、無電解金メッキより厚い膜厚を形成することも容易である。このことは、下地がニッケルである場合に限られたものではないことは言うまでもない。

次に、図３３に基づいて、アルミニウム系パッド上に金系などの表面メタル層１１５を介在させることなく、直接、金系等のボンディング・ワイヤ（またはボンディング・ボール）を接合したときの問題点について説明する。アルミニウム系パッド上に直接、金系等のボンディング・ワイヤを接合した状態で、長時間比較的降温状態（たとえば、摂氏１５０度程度）に保持すると、図３３に示すように、アルミニウムと金の界面近傍に、Ａｕ−Ａｌ系金属間化合物層１４０、１４１、１４２、１４３（たとえば、Ａｕ_４Ａｌ層１４０，Ａｕ_２Ａｌ層１４１，Ａｕ_５Ａｌ_２層１４２，ＡｕＡｌ_２層１４３）が出現する。それに伴って、ボンディング・ボール１３４側にボイド１３９（カーケンダル・ボイド）が形成され、接合の破断の原因となる。これは、Ａｕ−Ａｌ系金属間化合物層１４０、１４１、１４２、１４３中における金の拡散速度が、Ａｕ−Ａｌ系金属間化合物層１４０、１４１、１４２、１４３中におけるアルミニウムの拡散速度に比較して、はるかに速いことに起因している。すなわち、金イオンが高速でアルミニウム系パッド１１８側へ移動する結果、その後に空孔（Ｖａｃａｎｃｙ）が多数生成し、徐々に凝集してボイドとなったものである。

これに対して、アルミニウム系パッド１１８上に、バリア層を挟んで金系などの表面メタル層１１５を介在させることにより、ボンディング特性を確保しつつ、ボイドの発生を有効に防止することができる。

次に、図３４から図３６に基づいて、金系などの表面メタル層１１５への金系（または銅系）ボンディング・ワイヤ１３２（またはボンディング・ボール１３４）の接合の各種モードについて説明する。図３４には、正常モードを示す。すなわち、ここにおいては、ボンディング・ボール１３４が、表面メタル層１１５の上面内に収まっている。図３５の例は、ずれモードの一つであり、ボンディング・ボール１３４の主要接合部（ボールの中心部）が表面メタル層１１５の上面内に収まっているので、特性的には問題のないものである。図３６の例は、ずれモードの他の一つであり、ボンディング・ボール１３４の主要接合部（ボールの中心部）が表面メタル層１１５の上面内に収まっているものの、ボール１３４自体が変形もしくはボール１３４が表面メタル層１１５の端部を変形させて、ボール１３４の下端がプラズマＳｉＮ（パッド上の無機ファイナル・パッシベーション）１１９の表面に達しているものである。この場合も、表面メタル層１１５の衝撃吸収力のために、プラズマＳｉＮ（パッド上の無機ファイナル・パッシベーション）１１９等にクラック等が発生することは稀であり、製品特性としても問題が発生する場合は少ない。このように、これまで説明してきた主な特徴は、図３４から図３６に示すような場合においても適用可能であり、言い換えると、図３４から図３６に示すような場合は、総じてワイヤ・ボンディング部の主要部が、ボンディング・パッドのほぼ直上領域にあるということができる。

次に、図３７（図２８、図３０、図３２および図４５から図４７を参照）に基づいて、本願の各実施の形態の半導体集積回路装置におけるパッド上のボンディング・ワイヤの接合構造、すなわち、オーバ・パッド・メタル（ＯｖｅｒＰａｄＭｅｔａｌ）構造の各種寸法の関係を説明する。図３７に示すように、標準的なレイアウト（正規構造）では、パッドの幅ＬＰが全方位において最も広く、パッド開口の幅ＬＷが全方位において最も狭く、表面メタル層の幅ＬＢは全方位においてそれらの中間である。従って、平面的に言って、表面メタル層１１５がボンディング・パッド１１８の内部に含まれ（表面メタル層１１５の方が面積的に小さい）、同様に、ボンディング・パッド開口１６３は表面メタル層１１５の内部に含まれる（ボンディング・パッド開口１６３の方が面積的に小さい）。

しかし、図３２のような不正規構造では、横方向の特定の方位について、このような大小関係および包含関係を満たすに過ぎない。縦方向では、このような関係を全て満たすわけではない。

同様に、図３７に示すように、標準的な構造においては、表面メタル層の厚さ（又は、それに等価な厚さ）ＴＢは、バリア・メタル層の厚さＴＵ（通常は、バリア・メタル膜１２１の厚さ）よりも厚い。このように表面メタル層１１５が、比較的厚いのは、実質的なボンディング・パッドとしての特性を確保するためである。しかし、周辺のパラメータの変更等により、表面メタル層の厚さＴＢとバリア・メタル層の厚さＴＵが同程度となる場合も、当然考えられ、また、両者の関係が逆転する場合も考えられる。従って、表面メタル層は、電解メッキばかりでなく、たとえば、薄い場合または一部分のみの場合は、スパッタリング成膜や無電界メッキによって形成することもできる。特に、スパッタリング成膜は、ウエハのほぼ全体に成膜した後にフォト・エッチする加工方法となるので、無駄な（捨てる）部分が発生してしまうことや、膜の内部ストレスが強くウエハの反りの原因となる場合が多い、といったデメリットはあるが、メッキ膜に比べて非常に清浄な膜を形成できるメリットがある。

なお、図４６および図４７のように、バリア・メタル層１２１（またはバリア＆シード・メタル層６７）上の電解メッキ層が複数存在するときは、表面メタル層の厚さＴＢとしては、それらの電解メッキ層全体の厚さをとった方が理論的に整合する。また、シード・メタル層（たとえば、銅）と上層の電解メッキ層（たとえば、銅）のように、同質の層である場合は、シード・メタル層は、電解メッキ層の厚さの一部を構成するとした方が実際上妥当である。

また、図３７において、図３２のように一定の方位または方向において、表面メタル層の幅ＬＢをパッドの幅ＬＰよりも広くすることができる。そのようにすることで、ボンディング・ポイント（ワイヤ・ボンディングする場所）の自由度を増大させることができる。同様に、全方位又は方向において、表面メタル層の幅ＬＢをパッドの幅ＬＰよりも広くすることも可能である。更に、一定の方位または方向（あるいは全方位又は方向）において、表面メタル層の幅ＬＢをパッド開口の幅ＬＷよりも小さくすることができる。そのようにすることで、金の消費量を低減することができるほか、種々のレイアウト自由度が増加するメリットがある。

９．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、前記実施の形態では、銅ダマシン配線等のダマシン配線（銅、銀等を主要な配線要素とする埋め込み配線）を有する半導体チップについて、具体的に説明したが、本願発明はそれに限定されるものではなく、アルミニウム系通常配線（非埋め込み配線）を有する半導体チップを用いたものにも適用できることは言うまでもない。

なお、前記実施の形態では、ボンディング・ワイヤまたはボンディング・ボール（スタッド・バンプを含む）の材料となるボンディング・ワイヤとしては主に、金系ワイヤを例にとり説明したが、ボンディング・ワイヤとしては、金系ワイヤ（高純度金または、それに各種の添加物を添加したもの）のほか、銅系ワイヤ（高純度銅、無酸素銅、または、それに各種の添加物を添加したもの）、パラジウム系ワイヤ（パラジウムを主要な成分とする金属材料）等も、同様に適用できることは言うまでもない。

１半導体基板部（Ｐ型単結晶シリコン基板）
２素子分離フィールド絶縁膜
３タングステン・プラグ
４窒化シリコン・ライナー膜
５プリ・メタル層間絶縁膜
８ゲート電極
１２レジスト膜
１３銅配線
１４絶縁性バリア膜
１５プラズマシリコン酸化膜
２３銅埋め込み配線
２４複合絶縁性バリア膜
２５主層間絶縁膜
３３銅埋め込み配線
３４複合絶縁性バリア膜
３５主層間絶縁膜
４３銅埋め込み配線
４４複合絶縁性バリア膜
４５主層間絶縁膜
５３銅埋め込み配線
５４複合絶縁性バリア膜
５５主層間絶縁膜
６３銅埋め込み配線
６４複合絶縁性バリア膜
６５主層間絶縁膜
６６レジスト開口
６７アンダ・バンプ・メタル層（バリア＆シード・メタル層）
７３銅埋め込み配線
７４絶縁性バリア膜
７５主層間絶縁膜
８３銅埋め込み配線
８４絶縁性バリア膜
８５主層間絶縁膜
９３銅埋め込み配線
９４ａ、９４ｂ絶縁性バリア膜
９５ａ、９５ｂＦＳＧ膜
９６ａ、９６ｂＵＳＧ膜
１０１（パッド下の配線を含む）半導体基板、デバイス・チップ、または半導体ウエハ
１０１ｂ他のデバイス・チップ
１０３銅埋め込み配線
１０４ａ、１０４ｂ絶縁性バリア膜
１０５ａ、１０５ｂＦＳＧ膜
１０６ａ、１０６ｂＵＳＧ膜
１１３タングステン・プラグ
１１４ＳｉＣＮ膜
１１５金系バンプ電極（金バンプ、表面メタル層、またはオーバ・パッド・メタル）
１１７ＵＳＧ膜
１１８ボンディング・パッド
１１９プラズマＳｉＮ（パッド上の無機ファイナル・パッシベーション）
１２０ポリイミド塗布膜
１２１チタン・バリア膜（バリア・メタル膜）
１２２パラジュウム・シード膜（シード・メタル膜）
１２３ポリイミド膜開口
１２４クロム・バリア膜
１２５銅シード膜
１２６銅電解メッキ膜
１２７ニッケル電解メッキ膜
１３０接着剤層（ダイ・アタッチ・フィルム）
１３１外部リード（リード）
１３２ボンディング・ワイヤ
１３３配線基板
１３４ボンディング・ボール
１３５ 1次ボンディング部
１３６２次ボンディング部
１３７半田バンプ
１３８半田バンプ用ランド電極
１３９ボイド（カーケンダル・ボイド）
１４０、１４１、１４２、１４３Ａｕ−Ａｌ系金属間化合物層
１４５ダイ・パッド
１４６ダイ・パッド・サポート・バー
１４８アンダ・フィル・レジン
１５１チタン接着層
１５２窒化チタン・バリアメタル層
１５３窒化チタン層
１５５ランド・パッド
１５６半田層
１５７金系スタッド・バンプ（金ボンディング・ボール）
１６３ボンディング・パッド開口（ボンディング・パッド直上の絶縁膜開口）
１７１ボンディング・キャピラリ
１８１レジン封止体（封止レジン）
２０１パッド開口
２０２スパッタ・エッチ
２０３チタン・スパッタ
２０４Ｐｄスパッタ
２０５レジスト塗布
２０６露光
２０７現像
２０８Ｏ_２アッシング
２０９金電解メッキ
２１０レジスト除去
２１１Ｏ_２アッシング
２１２Ｐｄウエット・エッチ
２１３チタン・ウエット・エッチ
２１４Ｏ_２アッシング
２１５プローブ検査（ウエハ検査）
２１６ＢＧ（バック・グラインディング）
２１７ダイシング（ペレタイズ）
２１８ダイ・ボンディング
２１９ワイヤ・ボンディング
２２１プローブ針
３０１ニッケル層
３０２金メッキ領域
３０３ニッケル露出領域
ＡＰ最上層配線層（パッド層）
ＬＢ表面メタル層の幅
ＬＰパッドの幅
ＬＷパッド開口の幅
Ｍ１第１配線層
Ｍ２第２配線層
Ｍ３第３配線層
Ｍ４第４配線層
Ｍ５第５配線層
Ｍ６第６配線層
Ｍ７第７配線層
Ｍ８第８配線層
Ｍ９第９配線層
Ｍ１０第１０配線層
ＴＢ表面メタル層の厚さ
ＴＵバリア・メタル層の厚さ

Claims

パッド電極が配置された半導体チップと、
前記半導体チップが搭載されたチップ搭載部と、外部端子と、前記外部端子と電気的に接続され、ワイヤ接続領域を備えたワイヤ接続部と、を有する配線部材と、
前記半導体チップの前記パッド電極と前記配線部材の前記ワイヤ接続領域とに電気的に接続された金属ワイヤと、
前記半導体チップ、前記配線部材の前記ワイヤ接続部、および前記金属ワイヤを封止する封止体と、を有し、
前記半導体チップは、半導体基板部と、前記半導体基板部の主面に形成された配線層と、前記配線層上に形成され、前記パッド電極の表面の一部が露出するように開口部が形成された絶縁膜と、を有し、
平面視において、前記絶縁膜の前記開口部から露出した前記パッド電極の前記表面上には、前記絶縁膜の前記開口部の周囲の上面と重なるような第１金属膜が形成され、
断面視において、前記絶縁膜の前記パッド電極と重なる領域における前記配線層から前記上面までの第１高さは、前記絶縁膜の前記パッド電極と重ならない領域における前記配線層から前記上面までの第２高さより高く、
全方位において、前記絶縁膜の前記開口部の幅は前記パッド電極の幅および前記第１金属膜の幅より小さく、
前記パッド電極はアルミニウムパッド電極であり、
前記第１金属膜は金膜であり、
前記金属ワイヤは金ワイヤまたは銅ワイヤであり、
前記金属ワイヤの一端にはボール部が形成され、
平面視において、前記ボール部と前記第１金属膜との接合部は、前記パッド電極の直上領域に位置し、
前記金属ワイヤの前記一端は、前記第１金属膜上に電気的に接続され、
全方位において、前記第１金属膜の幅は前記パッド電極の幅より小さい、半導体装置。
請求項１に記載の半導体装置において、
平面視において、前記ボール部と前記第１金属膜との接合部は、前記第１金属膜の上面内に位置する、半導体装置。
請求項１に記載の半導体装置において、
前記絶縁膜の前記開口部から露出した前記パッド電極の前記表面と前記第１金属膜との間には第２金属膜が形成され、
前記第２金属膜の一部は、前記絶縁膜の前記開口部の周囲の前記上面と接している、半導体装置。
請求項３に記載の半導体装置において、
前記第１および第２金属膜の間には第３金属膜が形成されている、半導体装置。
請求項４に記載の半導体装置において、
全方位において、前記第１、第２、および第３金属膜の幅は等しい、半導体装置。
請求項４に記載の半導体装置において、
断面視において、前記第１金属膜の膜厚は、前記第２および第３金属膜のそれぞれの膜厚よりも厚い、半導体装置。
請求項１に記載の半導体装置において、
前記パッド電極の平面積は、前記第１金属膜の平面積よりも大きく、
前記第１金属膜の平面積は、前記絶縁膜の前記開口部の平面積よりも大きい、半導体装置。
請求項３に記載の半導体装置において、
前記第２金属膜は、チタン、クロム、窒化チタン、および窒化タングステンの内の少なくとも１つを含む、半導体装置。
請求項４に記載の半導体装置において、
前記第３金属膜は、銅、金、ニッケル、白金、ロジウム、モリブデン、タングステン、クロム、タンタル、およびパラジウムの内の少なくとも１つを含む、半導体装置。
請求項１に記載の半導体装置において、
前記配線部材はリードフレームであり、前記チップ搭載部はダイパッドであり、前記外部端子はリードである、半導体装置。
請求項１に記載の半導体装置において、
前記配線部材は配線基板であり、前記外部端子は半田バンプである、半導体装置。