JP5821311B2

JP5821311B2 - 半導体装置の製造方法

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Publication number: JP5821311B2
Application number: JP2011135617A
Authority: JP
Inventors: 有美矢内; 由香加勢; 小川　裕之; 裕之小川
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2011-06-17
Filing date: 2011-06-17
Publication date: 2015-11-24
Anticipated expiration: 2031-06-17
Also published as: US8951844B2; JP2013004812A; US20120322226A1

Description

本発明は、半導体装置の製造方法に関する。

半導体装置の製造工程において、種々の洗浄技術が用いられている（例えば特許文献１参照）。洗浄処理として、例えば、希フッ化水素酸水溶液（ＤＨＦ）処理や、アンモニア過酸化水素水混合水溶液（ＡＰＭ）処理や、塩酸過酸化水素水混合水溶液（ＨＰＭ）処理が挙げられる。なお、例えばＤＨＦ処理は、洗浄のみを目的として行われるわけではなく、例えば酸化シリコン膜を所望領域で除去するような場合にも用いられる。

特開２００１−５３０５０号公報

本発明の一目的は、ＤＨＦ処理後に実施されるＨＰＭ処理またはＡＰＭ処理を、良好に行うことができる半導体装置の製造方法を提供することである。

本発明の一観点によれば、シリコン基板上に酸化シリコン膜を形成し、前記酸化シリコン膜上にマスクパターンを形成し、前記マスクパターンの開口内で前記酸化シリコン膜と前記シリコン基板をエッチングして、前記シリコン基板に素子分離溝を形成する工程と、槽内で、前記シリコン基板を希フッ酸処理して、前記酸化シリコン膜の端部を後退させる工程と、前記槽内に水を導入して、前記槽内から希フッ酸を排出する工程と、前記槽内から希フッ酸が排出された後、温水の導入時点が、Ｈ_２Ｏ_２の導入時点と同時かＨ_２Ｏ_２の導入時点よりも遅くなるように、前記槽内に、Ｈ_２Ｏ_２と、前記水よりも温度の高い温水とを導入して、前記シリコン基板を薬液処理する工程と、前記シリコン基板を薬液処理した後、前記素子分離溝の内面に、熱酸化により酸化シリコン膜を成長させる工程と、を有する半導体装置の製造方法が提供される。

Ｈ_２Ｏ_２の導入と同時かそれよりも遅く温水が導入される。これにより、Ｈ_２Ｏ_２の導入なしにシリコンが温水に曝される場合に比べて、シリコンのエッチングが抑制される。

図１は、ＤＨＦ処理、ＡＰＭ処理、及びＨＰＭ処理についてまとめた表である。図２は、ＤＨＦ処理、ＡＰＭ処理、及びＨＰＭ処理を行う処理装置を示す概略図である。図３は、比較例の処理フローと、処理液温度とＨ_２Ｏ_２濃度及びＨＣｌ濃度を示すグラフである。図４Ａ〜図４Ｃは、比較例の処理を施したウエハのＴＥＭ写真である。図５は、実施例の処理フローと、処理液温度とＨ_２Ｏ_２濃度及びＨＣｌ濃度と比抵抗とを示すグラフである。図６Ａは、ＤＨＦ処理時のウエハのＴＥＭ写真であり、図６Ｂは、実施例の処理を施したウエハのＴＥＭ写真であり、図６Ｃは、比較例の処理を施したウエハのＴＥＭ写真である。図７ＡＭ及び図７ＡＴは、応用例による半導体装置の製造方法の主要工程を示す概略断面図である。図７Ｂ１〜図７Ｂ３は、応用例による半導体装置の製造方法の主要工程を示す概略断面図である。図７ＣＭ及び図７ＣＴは、応用例による半導体装置の製造方法の主要工程を示す概略断面図である。図７ＤＭ及び図７ＤＴは、応用例による半導体装置の製造方法の主要工程を示す概略断面図である。図７ＥＭ及び図７ＥＴは、応用例による半導体装置の製造方法の主要工程を示す概略断面図である。図７ＦＭ及び図７ＦＴは、応用例による半導体装置の製造方法の主要工程を示す概略断面図である。図７ＧＭ及び図７ＧＴは、応用例による半導体装置の製造方法の主要工程を示す概略断面図である。図７ＨＭ及び図７ＨＴは、応用例による半導体装置の製造方法の主要工程を示す概略断面図である。図７Ｉ１及び図７Ｉ２は、応用例による半導体装置の製造方法の主要工程を示す概略断面図である。図７ＪＭ及び図７ＪＴは、応用例による半導体装置の製造方法の主要工程を示す概略断面図である。図７ＫＭ及び図７ＫＴは、応用例による半導体装置の製造方法の主要工程を示す概略断面図である。図７ＬＭ及び図７ＬＴは、応用例による半導体装置の製造方法の主要工程を示す概略断面図である。図７ＭＭ及び図７ＭＴは、応用例による半導体装置の製造方法の主要工程を示す概略断面図である。図７ＮＭ及び図７ＮＴは、応用例による半導体装置の製造方法の主要工程を示す概略断面図である。図７ＯＭ及び図７ＯＴは、応用例による半導体装置の製造方法の主要工程を示す概略断面図である。図７ＰＭ及び図７ＰＴは、応用例による半導体装置の製造方法の主要工程を示す概略断面図である。図７ＱＭ及び図７ＱＴは、応用例による半導体装置の製造方法の主要工程を示す概略断面図である。図７ＲＭ及び図７ＲＴは、応用例による半導体装置の製造方法の主要工程を示す概略断面図である。図７ＳＭ及び図７ＳＴは、応用例による半導体装置の製造方法の主要工程を示す概略断面図である。図７ＴＭ及び図７ＴＴは、応用例による半導体装置の製造方法の主要工程を示す概略断面図である。図７ＵＭ及び図７ＵＴは、応用例による半導体装置の製造方法の主要工程を示す概略断面図である。図７ＶＭ及び図７ＶＴは、応用例による半導体装置の製造方法の主要工程を示す概略断面図である。図７ＷＭ及び図７ＷＴは、応用例による半導体装置の製造方法の主要工程を示す概略断面図である。図７ＸＭは、応用例による半導体装置の製造方法の主要工程を示す概略断面図である。図７ＸＴは、応用例による半導体装置の製造方法の主要工程を示す概略断面図である。図７ＹＭは、応用例による半導体装置の製造方法の主要工程を示す概略断面図である。図８は、消去状態におけるフラッシュメモリセルトランジスタの閾値電圧とそのばらつきを、実施例及び比較例のフラッシュメモリについて示したグラフである。他の実施例の処理工程の一部を示すフローである。

まず、半導体装置製造工程において用いられる、希フッ化水素酸水溶液（ＤＨＦ）処理、アンモニア過酸化水素水混合水溶液（ＡＰＭ）処理、及び塩酸過酸化水素水混合水溶液（ＨＰＭ）処理について説明する。

図１は、ＤＨＦ処理、ＡＰＭ処理、及びＨＰＭ処理についてまとめた表である。ＤＨＦ処理は、薬液として水（Ｈ_２Ｏ）にフッ化水素酸（ＨＦ）を混合した希フッ化水素酸水溶液（ＤＨＦ）を用い、酸化膜除去や金属除去を目的として行われる。通常、処理温度は室温であり、エッチングレートの制御等の必要に応じ、室温より高温の処理温度とすることもある。室温とは、例えば２４℃〜２６℃（例えば２５℃）である。なお、ＤＨＦ処理では、酸化還元電位の高い金属（例えばＣｕ等）の除去は難しい。

ＡＰＭ処理は、薬液として水（Ｈ_２Ｏ）に過酸化水素水（Ｈ_２Ｏ_２）及びアンモニア水（ＮＨ_４ＯＨ）を混合したアンモニア過酸化水素水混合水溶液（ＡＰＭ）を用い、例えばパーティクル除去を目的として行われる。処理温度は、除去性能を向上させるために室温より高温が好ましく、例えば４０℃〜８０℃である。

ＨＰＭ処理は、薬液として水（Ｈ_２Ｏ）に過酸化水素水（Ｈ_２Ｏ_２）及び塩化水素酸（ＨＣｌ）を混合した塩酸過酸化水素水混合水溶液（ＨＰＭ）を用い、例えば金属除去を目的として行われる。処理温度は、除去性能を向上させるために室温より高温が好ましく、例えば６０℃〜８０℃である。

図２は、ＤＨＦ処理、ＡＰＭ処理、及びＨＰＭ処理を行う処理装置を示す概略図である。この処理装置は、１つの槽でＤＨＦ処理、ＡＰＭ処理、及びＨＰＭ処理を行うことができるワンバス処理装置である。

槽１０１内に、処理対象物であるウエハ１０２が載置される。槽１０１内に供給される水または薬液を、まとめて処理液１０３と呼ぶ。槽１０１は、処理液１０３が、下側から導入され、上側から排出される構造となっている。槽１０１に導入される処理液１０３の種類を切り替えることにより、槽１０１内の処理液１０３を置換することができる。これにより、槽１０１内にウエハ１０２を載置したまま、ＤＨＦ処理、ＡＰＭ処理、及びＨＰＭ処理のうちの任意の処理を行うことができる。

複数の処理（例えばＤＨＦ処理とＨＰＭ処理）を順次行う場合であっても、処理開始から処理終了まで、ウエハ１０２は処理液１０３中に浸かった状態が保たれる。これにより、処理中の大気曝露に起因するパーティクル付着、汚染が抑制される。例えば、各処理を別々の処理槽で行う水洗槽渡り処理の場合（例えば、ＤＨＦ処理をＤＨＦ処理槽で行い、水洗槽を介した後、ＨＰＭ処理をＨＰＭ処理槽で行う場合）、処理槽間の移動時の大気曝露に起因して、ウエハへのパーティクル付着等が起こりやすい。

主供給管１０４を通って、槽１０１に処理液１０３が導入される。主供給管１０４に、ＨＦ供給管１０５、ＨＣｌ供給管１０６、Ｈ_２Ｏ_２供給管１０７、ＮＨ_４ＯＨ供給管１０８、及び、室温水・温水供給管１０９が、それぞれ、バルブ１０５ａ〜１０９ａを介して接続されている。各バルブ１０５ａ〜１０８ａの開閉により、ＨＦ、ＨＣｌ、Ｈ_２Ｏ_２、及びＮＨ_４ＯＨの供給開始と供給停止が制御される。バルブ１０９ａの開閉により、室温水または温水の供給開始と供給停止が制御される。

室温水・温水供給管１０９に、室温水供給管１１０及び温水供給管１１１が、それぞれ、バルブ１１０ａ及び１１１ａを介して接続されている。Ｈ_２Ｏ源から室温の水が、室温水供給管１１０または温水供給管１１１に供給される。温水供給管１１１は、所望温度の温水が得られるように水を加熱する温水ユニット１１１ｂを備え、温水ユニット１１１ｂよりＨ_２Ｏ源側に配置されたバルブ１１１ｃを介して、Ｈ_２Ｏ源に接続されている。

槽１０１へ室温水を供給するときは、バルブ１１０ａを開とし、バルブ１１１ａ及びバルブ１１１ｃを閉とする。槽１０１へ温水を供給するときは、バルブ１１０ａを閉とし、バルブ１１１ａ及びバルブ１１１ｃを開とする。

半導体装置の製造工程で用いられる純水は、微粒子個数、金属濃度、有機物濃度、溶存酸素量等が管理されている。溶存酸素は、シリコン上の自然酸化膜成長抑制等のために、低く抑えることが好ましい。純水の溶存酸素量は、半導体装置製造工場受け入れ時は例えば２ｐｐｍ〜３ｐｐｍであり、その後の脱気により、製造工程で使用される際には例えば２ｐｐｂ以下にされている。

次に、比較例による処理について説明する。比較例の処理では、ＡＰＭ処理とＤＨＦ処理とＨＰＭ処理とが順次行われる。比較例のＡＰＭ処理、ＤＨＦ処理、及びＨＰＭ処理は、例えば、ＭＯＳトランジスタ製造における、シャロートレンチアイソレーション（ＳＴＩ）による素子分離絶縁膜の形成工程で行われる。以下、さらに詳しく説明する。

図７ＡＭ及び図７ＡＴは、シリコン基板１に、素子分離絶縁膜の埋め込まれる素子分離溝４が形成された状態を示す概略断面図である。シリコン基板１上に、熱酸化で酸化シリコン膜（初期酸化膜）２が形成され、初期酸化膜２上に、窒化膜（アイソレーション窒化膜）３が成膜され、アイソレーション窒化膜３が、素子分離溝４の形成領域上で開口する形状にパターニングされる。アイソレーション窒化膜３をマスクとして、初期酸化膜２とシリコン基板１とがエッチングされて、素子分離溝４が形成される。

図７Ｂ１〜図７Ｂ３は、素子分離溝４近傍の拡大断面図を示す。図７Ｂ１は、素子分離溝４が形成された時点を示す。素子分離溝４の縁を画定している、シリコン基板１の角部１Ｃは、アクティブ領域端部となる。アクティブ領域端部の角部１Ｃが尖っていると、角部１Ｃで、ＭＯＳトランジスタ駆動時に電界集中が生じやすい。なお以後、角部１Ｃを、「素子分離溝の角部」と表現することもある。

次に、図７Ｂ２に示すように、ＤＨＦ処理が行われる。ＤＨＦ処理により、初期酸化膜２の端部を後退させ、角部１Ｃの上面部分を露出させる。

次に、図７Ｂ３に示すように、角部１Ｃを熱酸化して、酸化シリコン膜５を形成する。この熱酸化により、角部１Ｃが丸められる。角部１Ｃを丸めることにより、上述の電界集中を抑制できる。その後、素子分離溝４に素子分離絶縁膜が埋め込まれる。

ＤＨＦ処理に伴い、自然酸化膜等も除去されることにより、基板１のシリコン表面が露出した部分が生じる。露出したシリコン表面は疎水性でパーティクルを寄せ付けやすい。また、ＤＨＦ処理のみでは除去できない金属もある。ここでは、図７Ｂ２に示すＤＨＦ処理の後、図７Ｂ３に示す熱酸化の前の洗浄として、ＨＰＭ処理を行う。なお、図７Ｂ１に示す素子分離溝４形成の後、図７Ｂ２に示すＤＨＦ処理の前の洗浄として、ＡＰＭ処理を行う。

図３の上側部分に、比較例の処理フローを示す。（ＡＰＭ処理の後、）ＤＨＦ処理が行われる。ＤＨＦ処理により、基板のシリコン表面が露出する。ＤＨＦ処理後、槽内に室温水を導入し、処理液を室温水に置換して、水洗を行う。室温水での水洗後、槽内に温水を導入し、温水を使用するＨＰＭ処理を準備する（温水準備）。温水準備後、槽内に過酸化水素水と塩化水素酸とを投入して、ＨＰＭ処理を行う。ＨＰＭ処理後、槽内に室温水を導入し、処理液を室温水に置換して、水洗を行う。その後、ウエハを乾燥槽へ移し、乾燥を行う。

図３の下側部分に、温水準備及びＨＰＭ処理の期間における、槽内の処理液温度と、処理液のＨ_２Ｏ_２濃度及びＨＣｌ濃度を示す。Ｈ_２Ｏ_２濃度及びＨＣｌ濃度は、それぞれ、ＨＰＭ処理工程での目標濃度を１００％とした相対濃度で示す。

温水準備工程において、槽内に温水を導入することにより、水温が上昇する。槽内の水温がＨＰＭ処理の目標温度に達したら、槽内にＨ_２Ｏ_２及びＨＣｌが投入されて、ＨＰＭ処理が開始される。

比較例の処理によって生じた問題について説明する。図４Ａ〜図４Ｃは、比較例の処理を施したウエハの透過型電子顕微鏡（ＴＥＭ）写真である。

図４Ａは、図７Ｂ１に対応し、シリコン基板に素子分離溝が形成された時点の写真である。中央下側の台形状の領域が、シリコン基板であり、その脇の領域が素子分離溝である。シリコン基板上に、初期酸化膜を介して、アイソレーション窒化膜が形成されている。

図４Ｂは、図７Ｂ２に対応し、ＡＰＭ処理の後のＤＨＦ処理により、初期酸化膜の端部が後退した時点の写真である。

図４Ｃは、ＤＨＦ処理の後、ＨＰＭ処理を行った時点の写真である。素子分離溝の角部を、図４Ｃに、破線で囲んで示す。上述のように、角部は、ＨＰＭ処理の後の熱酸化によって丸められる。角部の丸め形状は、この熱酸化工程で制御したい。このため、この熱酸化の前までは、素子分離溝を形成した時点での角部形状がそのまま維持されていることが好ましい。

図４Ｂに示すように、ＤＨＦ処理後までは、素子分離溝形成時とほぼ同様な角部形状が維持されている。しかし、図４Ｃに示すように、ＨＰＭ処理後は、角部がエッチングされて丸まってしまっている。熱酸化まで角部形状をそのまま維持したいという観点からは、このようなエッチングは好ましくない。

本願発明者は、素子分離溝の角部がエッチングされた原因について考察した。図３に示したように、比較例の方法では、ＤＨＦ処理の後、水洗及び温水準備を経て、ＨＰＭ処理が行われる。ＨＰＭ処理は、薬液がＨ_２Ｏ_２やＨＣｌを含んでおり酸性である。処理液が酸性の下では、シリコンは固体として存在する方がイオンとして存在するよりも安定であり、シリコンのエッチングが抑制されると考えられる。従って、水洗工程及び温水準備工程において、つまり水によって、シリコンがエッチングされている可能性が高い。特に、室温水より高温（例えば３０℃以上）の温水によるエッチングが起こりやすいと考えられる。

次に、本発明の実施例による処理について説明する。上記比較例と同様に、例えば、ＭＯＳトランジスタ製造の素子分離絶縁膜形成工程において、ＡＰＭ処理、ＤＨＦ処理、及びＨＰＭ処理が行われる。

図５の上側部分に、実施例の処理フローを示す。図５の下側部分に、水洗、温水準備、及びＨＰＭ処理の期間における、槽内の処理液温度と、処理液のＨ_２Ｏ_２濃度及びＨＣｌ濃度を示す。また、水洗期間における処理液の比抵抗を示す。Ｈ_２Ｏ_２濃度及びＨＣｌ濃度は、比較例の説明と同様に相対濃度で示す。処理液の比抵抗は、ＤＨＦ処理完了時を１００％、水洗完了時を０％とした相対値で示す。

本実施例の処理フローについて説明する。（ＡＰＭ処理の後、）ＤＨＦ処理が行われる。ＤＨＦ処理に伴って、基板のシリコン表面が露出する。ＤＨＦ処理後、水洗を行う。水洗工程において、室温水が槽内に導入され、ＤＨＦ処理の薬液（希フッ酸）が槽内から排出され、処理液が室温水に置換される。水洗工程で、処理液が水に置換されたかどうかは、例えば比抵抗により判定される。処理液の比抵抗が、純水の比抵抗（約１８．３ＭΩ・ｃｍ）に達したら、処理液が水に置換されたと判定される。

水洗後、温水準備が行われる。実施例の温水準備工程では、槽内に温水を導入するとともに、予め、ＨＰＭ処理で用いられるＨ_２Ｏ_２も導入する。水洗工程で処理液が室温水に置換された後に、槽内へのＨ_２Ｏ_２導入が開始される。温水の導入開始時点は、Ｈ_２Ｏ_２の導入開始時点と同時かそれよりも遅く設定されている。

処理液温度がＨＰＭ処理の目標温度に達したら、槽内へのＨＣｌ導入が開始されて、ＨＰＭ処理が開始される。ＨＰＭ処理後の水洗及びその後の乾燥は、比較例と同様である。

実施例の処理では、Ｈ_２Ｏ_２が温水準備工程で処理液に投入される。これにより、ＤＨＦ処理で露出したシリコン表面上に、薄い酸化膜が形成されて、温水によるシリコンのエッチングが抑制されると考えられる。

なお、溶存酸素の有無に関わらず、水によるシリコンのエッチングは生じると考えられるが、水中の溶存酸素量の低い方が、エッチングは生じやすいようである。エッチングの生じやすい溶存酸素量の目安を挙げるならば、例えば８０ｐｐｂ以下である。溶存酸素量の少ない純水中で、シリコンの構造的に安定な面（例えば（１１１）面）が出るようにエッチングが進みやすくなるようであり、比較例のＴＥＭ像において、素子分離溝幅はほぼそのままで角部が斜めに削れているのは、溶存酸素の少ない純水中で安定面が出ようとしているということと理解できる。

シリコンのエッチング抑制の観点からは、処理液温度が上昇した時点で、処理液中にＨ_２Ｏ_２が含まれていることが望ましい。Ｈ_２Ｏ_２の投入と同時かそれより遅く温水を導入することにより、温度上昇時において確実に、処理液中にＨ_２Ｏ_２が含まれるようにできる。

なお、温水に比べればエッチングレートは遅いが、室温水でもシリコンのエッチングはある程度起こると考えられる。このため、ＤＨＦ処理後の水洗途中からＨ_２Ｏ_２を投入すればよいようにも思われる。しかし、水洗途中に、希フッ酸が処理液に残った状態でＨ_２Ｏ_２が投入されると、Ｈ_２Ｏ_２によるシリコン酸化と、希フッ酸による酸化シリコンのエッチングとが繰り返されて、シリコンが過度にエッチングされてしまうこととなる。このため、Ｈ_２Ｏ_２投入は、希フッ酸が排出された後に開始することが望ましい。

図６Ａ〜図６Ｃは、ウエハのＴＥＭ写真である。図６Ａは、ＤＨＦ処理時点の写真である。図６Ｂは、実施例のＨＰＭ処理後の写真である。比較のため、図６Ｃとして、比較例のＨＰＭ処理後の写真（図４Ｃと同一）を並べる。実施例の処理により、ＨＰＭ処理後において、素子分離溝の角部のエッチングが抑制されていることがわかる。

次に、実施例の処理を応用した、半導体装置の製造方法について説明する。図７ＡＭ、図７ＡＴ〜図７ＹＭは、応用例による半導体装置の製造方法の主要工程を示す概略断面図である。本応用例では、フラッシュメモリセルトランジスタと周辺トランジスタとが同時形成される。フラッシュメモリセルトランジスタ領域の概略断面図に「Ｍ」を付し、周辺トランジスタ領域の概略断面図に「Ｔ」を付す。

フラッシュメモリセルトランジスタ領域の概略断面図は、ゲート幅方向（ｘ方向）と、ゲート長方向（ｙ方向）とをまとめて示す。本応用例では、フラッシュメモリをｎ型ＭＯＳトランジスタで形成する。

周辺トランジスタとして、ワードライン制御回路等に使用され、比較的高電圧（例えば１０Ｖ）で駆動される高電圧ＭＯＳトランジスタと、ロジック回路やビットラインデコーダ等に使用され、比較的低電圧（例えば１．８Ｖ）で駆動される低電圧ＭＯＳトランジスタとが形成される。本応用例では、周辺トランジスタ領域に、１０Ｖ駆動ｎ型トランジスタ、１０Ｖ駆動ｐ型トランジスタ、トリプルウェルを持つ１．８Ｖ駆動ｎ型トランジスタ、１．８Ｖ駆動ｎ型トランジスタ、及び１．８Ｖ駆動ｐ型トランジスタが形成される。

図７ＡＭ及び図７ＡＴを参照する。シリコン基板１として、例えばｐ型シリコン基板を用意する。シリコン基板１上に、熱酸化により、例えば厚さ１０ｎｍ程度の酸化シリコン膜（初期酸化膜）２を形成する。初期酸化膜２上に、例えば、化学気相堆積（ＣＶＤ）により窒化シリコン膜（アイソレーション窒化膜）３を厚さ１１０ｎｍ程度堆積する。

レジストパターンを用いたエッチングでアイソレーション窒化膜３をパターニングし、アイソレーション窒化膜３をマスクとして、初期酸化膜２及びシリコン基板１をエッチングする。シリコン基板１のエッチングにより、素子分離溝４が形成される。素子分離溝４の深さは、例えば３００ｎｍ程度である。

図７Ｂ１〜図７Ｂ３を参照する。図７Ｂ１〜図７Ｂ３は、素子分離溝４近傍の拡大断面図を示す。図７Ｂ１は、素子分離溝４が形成された時点を示す。素子分離溝４の形成後、ＡＰＭ処理で洗浄を行う。

図７Ｂ２に示すように、ＡＰＭ処理後、ＤＨＦ処理を行って、初期酸化膜２の端部を後退させ、素子分離溝４の角部１Ｃの上面部分を露出させる。ＤＨＦ処理後、上記実施例の方法により、ＨＰＭ処理で洗浄を行う。実施例のＨＰＭ処理により、角部１Ｃの不要なエッチング、つまり、角部１Ｃが不要に丸められることを抑制して、ＨＰＭ処理を行うことができる。

図７Ｂ３に示すように、ＨＰＭ処理後、シリコン基板１の表面を熱酸化して、例えば厚さ５ｎｍ程度の酸化シリコン膜５を形成する。素子分離膜４の内面上と、ＤＨＦ処理で露出した基板１の上面上とに、酸化シリコン膜５が形成される。この熱酸化に伴い、角部１Ｃが丸められる。角部１Ｃを丸めることにより、上述のように、ＭＯＳトランジスタ駆動時の電界集中を抑制できる。

図７ＣＭ及び図７ＣＴを参照する。図７ＣＭ及び図７ＣＴは、酸化シリコン膜５が形成された状態を、ウエハ全体について示す。

図７ＤＭ及び図７ＤＴを参照する。素子分離溝４を埋め込んでアイソレーション窒化膜３上に、例えば高密度プラズマ（ＨＤＰ）ＣＶＤにより、酸化シリコン膜６を堆積する。

図７ＥＭ及び図７ＥＴを参照する。酸化シリコン膜６の上部を、化学機械研磨（ＣＭＰ）で除去して、アイソレーション窒化膜３を露出させる。これにより、各素子分離溝４に埋め込まれた素子分離絶縁膜６が形成される。

図７ＦＭ及び図７ＦＴを参照する。アイソレーション窒化膜３が、リン酸ボイルを用いたウエットエッチングにより除去される。初期酸化膜２が、ＤＨＦ処理により除去される。

図７ＧＭ及び図７ＧＴを参照する。シリコン基板１上に、熱酸化により、例えば厚さ１０ｎｍ程度の酸化シリコン膜（犠牲酸化膜）７を形成する。

図７ＨＭ及び図７ＨＴを参照する。レジストパターンを適宜用いて、フラッシュメモリセル領域及び周辺トランジスタ領域に、ウェル形成やチャネルドーピングの不純物注入を行なう。フラッシュメモリセル領域全面と、１０Ｖ駆動ｎ型トランジスタ領域とに、高濃度ｐ型ウェルＨＰＷを形成する。なお、フラッシュメモリはｐ型ＭＯＳトランジスタで形成することもでき、その場合には、フラッシュメモリセル領域に高濃度ｎ型ウェルが形成される。

フラッシュメモリセル領域全面と、１０Ｖ駆動ｎ型トランジスタ領域と、トリプルウェルを持つ１．８Ｖ駆動ｎ型トランジスタ領域とに、埋め込みｎ型ウェルＥＮＷを形成する。

１０Ｖ駆動ｐ型トランジスタ領域と、１０Ｖ駆動ｎ型トランジスタ領域の縁部と、トリプルウェル上の１．８Ｖ駆動ｎ型トランジスタ領域の縁部とに、高濃度ｎ型ウェルＨＮＷを形成する。

図７Ｉ１及び図７Ｉ２を参照する。図７Ｉ１及び図７Ｉ２は、素子分離絶縁膜６近傍の拡大断面図を示す。図７Ｉ１は、図７ＨＭ及び図７ＨＴを参照して説明した不純物注入工程が終了した時点を示す。ＡＰＭ処理で洗浄を行う。

図７Ｉ２に示すように、ＡＰＭ処理後、ＤＨＦ処理を行って、犠牲酸化膜７を除去する。なお、同時に素子分離絶縁膜６の酸化シリコン膜もエッチングされる。犠牲酸化膜７を確実に除去するために、犠牲酸化膜７の膜厚に対しややオーバーエッチングとなるようにエッチングを行う。このエッチングに起因して、素子分離溝の角部１Ｃが露出する。

ＤＨＦ処理後、実施例の方法により、ＨＰＭ処理で洗浄を行う。ここでのＨＰＭ処理も、図７Ｂ２を参照して説明したＨＰＭ処理と同様に、角部１Ｃが露出した状態で行われる。これに起因して、角部１Ｃの不要なエッチングが懸念される。実施例のＨＰＭ処理により、角部１Ｃの不要なエッチングが抑制される。

図７ＪＭ及び図７ＪＴを参照する。図７ＪＭ及び図７ＪＴは、犠牲酸化膜７が除去された状態を、ウエハ全体について示す。不純物注入でダメージを受けた犠牲酸化膜７が除去され、後の工程で、新たにトンネル酸化膜が形成される。

図７ＫＭ及び図７ＫＴを参照する。シリコン基板１上に、熱酸化により、例えば厚さ１０ｎｍ程度の酸化シリコン膜（トンネル酸化膜）８を形成する。トンネル酸化膜８上に、例えば、ＣＶＤによりポリシリコンを厚さ９０ｎｍ堆積して、フラッシュメモリセルトランジスタのフローティングゲートとなる導電膜９を形成する。

図７ＬＭ及び図７ＬＴを参照する。レジストパターンを用いた異方性エッチング（ドライエッチング）で導電膜９をパターニングする。フラッシュメモリセル領域では、導電膜９がゲート幅方向（ｘ方向）に分割される。周辺トランジスタ領域では、導電膜９が全面で除去される。

次に、ウエハ全面上に例えばＣＶＤで酸化シリコン膜を厚さ５ｎｍ堆積し、この酸化シリコン膜上に例えばＣＶＤで窒化シリコン膜を厚さ８ｎｍ堆積し、この窒化シリコン膜を熱酸化し例えば厚さ５ｎｍ程度の酸窒化シリコン膜を形成して、ＯＮＯ膜１０を形成する。

さらに、レジストパターンを適宜用いて、周辺トランジスタ領域に、ウェル形成やチャネルドーピングの不純物注入を行なう。トリプルウェルを持つ１．８Ｖ駆動ｎ型トランジスタ領域と、１．８Ｖ駆動ｎ型トランジスタ領域とに、低濃度ｐ型ウェルＬＰＷが形成される。トリプルウェルを持つ１．８Ｖ駆動ｎ型トランジスタ領域では、埋め込みｎ型ウェルＥＮＷと高濃度ｎ型ウェルＨＮＷとで低濃度ｐ型ウェルＬＰＷが囲まれたトリプルウェルが形成される。１．８Ｖ駆動ｐ型トランジスタ領域に、低濃度ｎ型ウェルＬＮＷが形成される。

図７ＭＭ及び図７ＭＴを参照する。フラッシュメモリセル領域を覆うレジストパターンを用いたエッチングにより、周辺トランジスタ領域で、ＯＮＯ膜１０及びトンネル酸化膜８を除去する。ＯＮＯ膜１０の酸窒化シリコン膜及び窒化シリコン膜が、異方性ドライエッチングで除去される。レジストの残った状態で、さらに、ＯＮＯ膜１０の酸化シリコン膜とトンネル酸化膜８とが、等方性ウエットエッチングで除去される。なお最後に、ウエットエッチングでレジスト剥離が行われる。

図７ＮＭ及び図７ＮＴを参照する。周辺トランジスタ領域のシリコン基板１上に、熱酸化により、例えば厚さ９ｎｍの酸化シリコン膜１１を形成する。

図７ＯＭ及び図７ＯＴを参照する。レジストパターンを用いたウエットエッチングにより、酸化シリコン膜１１を、低電圧トランジスタ（トリプルウェルを持つ１．８Ｖ駆動ｎ型トランジスタ、１．８Ｖ駆動ｎ型トランジスタ、及び１．８Ｖ駆動ｐ型トランジスタ）の形成領域で除去し、高電圧トランジスタ（１０Ｖ駆動ｎ型トランジスタ、及び１０Ｖ駆動ｐ型トランジスタ）の形成領域で残す。酸化シリコン膜１１除去のウエットエッチングには、例えばＤＨＦ処理が用いられる。

そして、低電圧トランジスタ形成領域のシリコン基板１上に、熱酸化により、例えば厚さ３ｎｍの酸化シリコン膜（ゲート酸化膜）１１Ｌを形成する。この熱酸化により、高電圧トランジスタ形成領域では、酸化シリコン膜１１が成長し、例えば厚さ１６ｎｍの酸化シリコン膜（ゲート酸化膜）１１Ｈが形成される。

図７ＰＭ及び図７ＰＴを参照する。フラッシュメモリセル領域のＯＮＯ膜１０と、周辺トランジスタ領域のゲート酸化膜１１Ｈ及び１１Ｌとを覆って、例えば、ＣＶＤによりポリシリコンを厚さ１００ｎｍ堆積して、メモリセルトランジスタのコントロールゲート電極及び周辺トランジスタのゲート電極となる導電膜１２を形成する。導電膜１２上に、例えば、ＣＶＤで窒化膜を厚さ３０ｎｍ堆積して、反射防止膜１３を形成する。

図７ＱＭ及び図７ＱＴを参照する。レジストパターンを用いたエッチングにより、反射防止膜１３、導電膜１２、ＯＮＯ膜１０、及び導電膜９をパターニングして、フラッシュメモリセル領域のゲート電極を形成する。

図７ＲＭ及び図７ＲＴを参照する。ゲート電極をマスクとしフラッシュメモリセル領域にｎ型不純物を注入して、フラッシュメモリセルトランジスタのソースドレイン領域１４を形成する。なお、フラッシュメモリセルをｐ型ＭＯＳトランジスタで形成する場合は、ｐ型不純物注入により、ソースドレイン領域が形成される。

図７ＳＭ及び図７ＳＴを参照する。フラッシュメモリセル領域のゲート電極側壁を熱酸化して、酸化シリコン膜１５を形成する。その後、ウエハ全面上に、例えば、ＣＶＤで窒化シリコン膜を厚さ５０ｎｍ堆積する。この窒化シリコン膜を異方性エッチングして、フラッシュメモリセルトランジスタのゲート電極側壁上に、サイドウォール絶縁膜１６を形成する。なお、このエッチングにより、反射防止膜１３も除去される。

図７ＴＭ及び図７ＴＴを参照する。レジストパターンを用いたエッチングで導電膜１２をパターニングして、周辺トランジスタ領域のゲート電極を形成する。レジストパターン、及び各トランジスタのゲート電極をマスクとして、周辺トランジスタ領域に、ＬＤＤ領域１７を形成する不純物注入を行なう。

１０Ｖ駆動ｎ型トランジスタ領域と、トリプルウェルを持つ１．８Ｖ駆動ｎ型トランジスタ領域と、１．８Ｖ駆動ｎ型トランジスタ領域とに、ｎ型不純物が注入される。１０Ｖ駆動ｐ型トランジスタ領域と、１．８Ｖ駆動ｐ型トランジスタ領域とに、ｐ型不純物が注入される。

図７ＵＭ及び図７ＵＴを参照する。ウエハ全面上に、例えば、ＣＶＤで酸化シリコン膜を厚さ１００ｎｍ堆積する。この酸化シリコン膜を異方性エッチングでエッチングして、フラッシュメモリセルトランジスタのゲート電極側壁上、及び周辺トランジスタのゲート電極側壁上に、サイドウォール絶縁膜１８を形成する。なお、このエッチングにより、フラッシュメモリセル領域におけるサイドウォール絶縁膜１８の外側部分のトンネル酸化膜８、及び、周辺トランジスタ領域におけるサイドウォール絶縁膜１８の外側部分のゲート酸化膜１１Ｈ及び１１Ｌも除去される。

さらに、レジストパターン、各トランジスタのゲート電極、及びサイドウォール絶縁膜１８をマスクとして、周辺トランジスタ領域に、ソースドレイン領域１９を形成する不純物注入を行なう。１０Ｖ駆動ｎ型トランジスタ領域と、トリプルウェルを持つ１．８Ｖ駆動ｎ型トランジスタ領域と、１．８Ｖ駆動ｎ型トランジスタ領域とに、ｎ型不純物が注入される。１０Ｖ駆動ｐ型トランジスタ領域と、１．８Ｖ駆動ｐ型トランジスタ領域とに、ｐ型不純物が注入される。

図７ＶＭ及び図７ＶＴを参照する。フラッシュメモリセル領域及び周辺トランジスタ領域において、ゲート電極１２上、及びソースドレイン領域１４、１９上に、例えばコバルトシリサイドにより、シリサイド層２０を形成する。

図７ＷＭ及び図７ＷＴを参照する。ウエハ全面上に、例えば、ＣＶＤで窒化シリコン膜を厚さ３０ｎｍ堆積して、エッチングストッパ膜２１を形成する。エッチングストッパ膜２１上に、例えば、ＣＶＤでボロンリンシリケートガラス（ＢＰＳＧ）を厚さ１６００ｎｍ堆積して、層間絶縁膜２２を形成する。

図７ＸＭ及び図７ＸＴを参照する。レジストパターンを用い層間絶縁膜２２及びエッチングストッパ膜２１をエッチングして、フラッシュメモリセルトランジスタのソースドレイン領域１４上に配置されたシリサイド層２０を露出するコンタクトホールや、周辺トランジスタのソースドレイン領域１９上に配置されたシリサイド層２０を露出するコンタクトホール等を形成する。エッチングストッパ膜２１は、コンタクトホール形成のエッチングにおいて、エッチングストッパとして用いられる。

コンタクトホールの内面を覆って層間絶縁膜２２上に、例えば、チタン膜を厚さ３０ｎｍ堆積し、チタン膜上に窒化チタン膜を厚さ２０ｎｍ堆積し、窒化チタン膜上にタングステン膜を厚さ３００ｎｍ形成する。層間絶縁膜２２上の不要なタングステン膜、窒化チタン膜、及びチタン膜をＣＭＰで除去して、導電プラグ２３が形成される。

層間絶縁膜２２上に、例えば、チタン膜を厚さ６０ｎｍ堆積し、このチタン膜上に窒化チタン膜を厚さ３０ｎｍ堆積し、この窒化チタン膜上にアルミニウム膜を厚さ３６０ｎｍ堆積し、アルミニウム膜上にチタン膜を厚さ５ｎｍ堆積し、このチタン膜上に窒化チタン膜を厚さ７０ｎｍ形成する。レジストパターンを用いたエッチングにより、この積層金属膜をパターニングして、第１メタル配線２４を形成する。

図７ＹＭを参照する。さらに、上層の配線構造を形成する。上層の配線構造は、代表としてフラッシュメモリセル領域を示す。第１メタル配線２４を覆って層間絶縁膜２２上に、例えば、ＨＤＰＣＶＤにより酸化シリコンを厚さ７２０ｎｍ堆積して、層間絶縁膜２５を形成する。層間絶縁膜２５上に、例えば、ＣＶＤによりテトラエトキシシラン（ＴＥＯＳ）を厚さ１１００ｎｍ堆積して、層間絶縁膜２６を形成する。層間絶縁膜２６の上部を、ＣＭＰで平坦化する。

その後、レジストパターンを用い層間絶縁膜２６及び２５をエッチングして、第１メタル配線２４を露出するコンタクトホールを形成する。コンタクトホールの内面を覆って層間絶縁膜２６上に、例えば、チタン膜を厚さ１０ｎｍ堆積し、チタン膜上に窒化チタン膜を厚さ７ｎｍ堆積し、窒化チタン膜上にタングステン膜を厚さ３００ｎｍ形成する。層間絶縁膜２６上の不要なタングステン膜、窒化チタン膜、及びチタン膜をＣＭＰで除去して、導電プラグ２７が形成される。層間絶縁膜２６上に、第１メタル配線２４と同様にして、第２メタル配線２８を形成する。

以後、同様な工程を繰り返すことにより、多層配線構造が形成される。図７ＹＭに示す例では、配線として第５メタル配線２９までが形成される。第５メタル配線２９上に、ＨＤＰＣＶＤで形成した酸化シリコンによる層間絶縁膜３０が形成され、層間絶縁膜３０上に、例えば、ＣＶＤにより窒化シリコンが厚さ１０００ｎｍ堆積されて、カバー絶縁膜３１が形成される。このようにして、応用例による半導体装置が形成される。

以上説明したように、応用例の半導体装置製造工程では、素子分離溝の角部を丸める熱酸化の前処理として、ＡＰＭ処理、ＤＨＦ処理、及びＨＰＭ処理が順次行われる（図７Ｂ１〜図７Ｂ３参照）。また、フラッシュメモリセルトランジスタのトンネル酸化膜を形成する熱酸化の前処理として、ＡＰＭ処理、ＤＨＦ処理、及びＨＰＭ処理が順次行われる（図７Ｉ１及び図７Ｉ２参照）。ＤＨＦ処理後に行われるＨＰＭ処理に、実施例の方法を適用することにより、シリコンの不要なエッチングを抑制することができ、特に、素子分離溝の角部形状の制御性向上が図られる。

次に、実施例の処理の適用による、フラッシュメモリセルトランジスタの電気特性改善効果について説明する。上記応用例と同様にして、フラッシュメモリセルトランジスタを作製した。ただし、素子分離溝角部の熱酸化の前処理として行うＨＰＭ処理は、比較例の方法を用いた。トンネル酸化膜形成の熱酸化の前処理として行うＨＰＭ処理に、実施例の方法を用いた。このように作製されたサンプルを、実施例のフラッシュメモリと呼ぶこととする。

各々フラッシュメモリセルトランジスタが多数形成されたウエハを、複数枚作製した。フラッシュメモリは、ｐ型ＭＯＳトランジスタを用いて形成した。チャネル注入条件を振って、３種類の異なるチャネル条件のサンプルを作製した。

比較例のフラッシュメモリとして、素子分離溝角部の熱酸化の前処理として行うＨＰＭ処理、及び、トンネル酸化膜形成の熱酸化の前処理として行うＨＰＭ処理の両方とも、比較例の方法を用いたサンプルを作製した。

なお、このフラッシュメモリは、以下のように動作する。書き込み時は、例えば、ゲート電圧１０Ｖ、ソース電圧１．８Ｖ、ドレイン電圧０Ｖ、及び基板電圧５Ｖを印加する。これにより、ドレイン端の強電界によりバンド間遷移を起こした電子が、ドレイン近傍の空乏層で加速され、フローティングゲートに注入される。つまり、ドレインから電子がバンドトゥバンドトンネリング（ＢＴＢＴ）によりフローティングゲートに蓄えられる。ｐ型ＭＯＳトランジスタであるが、電子がフローティングゲートに蓄積される。消去時は、例えば、ゲート電圧−１５．５Ｖ、ソース電圧０Ｖ、ドレイン電圧０Ｖ、及び基板電圧０Ｖを印加して、フローティングゲートに蓄えられた電子を、基板側に引き抜く。

図８は、消去状態におけるフラッシュメモリトランジスタの閾値電圧（イレースＶｔｈ）とそのばらつきを、実施例及び比較例のフラッシュメモリについて示したグラフである。各プロットは、１枚のウエハを示し、ウエハ内に多数形成されたフラッシュメモリセルトランジスタのイレースＶｔｈの、平均値が横軸上に、分散が縦軸上に示されている。実施例の結果が丸で、比較例の結果が菱形でプロットされている。

実施例は比較例に比べて、分散が減少している。すなわち、ウエハ内に形成された複数のフラッシュメモリにおける、イレースＶｔｈのばらつきが減少している。このような、電気特性のばらつき減少は、実施例の処理により、素子分離溝の角部形状の制御性が向上し、フラッシュメモリごとの角部形状のばらつきが減少したためと解釈することができる。

なお、上記実施例の処理では、処理液温度がＨＰＭ処理の目標温度に達してから、ＨＣｌの投入を開始した。ＨＣｌ投入開始時点は、Ｈ_２Ｏ_２の投入開始時点より後であれば、処理液温度がＨＰＭ処理の目標温度に達した時点以後に限定されないであろう。なお、ＨＣｌを投入した時点で、ＨＰＭ処理の薬液となるが、処理能力を高めるために、ＨＰＭ処理の目標温度まで処理液温度を上昇させることが好ましい。

なお、上記実施例の処理では、Ｈ_２Ｏ_２の投入と同時かそれより遅く温水を導入したが、図９に示すように、他の実施例として、温水の導入開始後に、Ｈ_２Ｏ_２を投入する方法も可能であろう。この場合、シリコンがエッチングされやすいような高い水温（例えば３０℃以上）に達する前に、Ｈ_２Ｏ_２の投入を開始することが好ましい。

実施例でのＨ_２Ｏ_２濃度を算出してみると、目標温度に達した時点で２．４ｗｔ％、３０℃で１．２ｗｔ％であった。そこで、濃度の目安を挙げるならば、シリコンがエッチングされやすいような高い水温（例えば３０℃以上）に達する前に、例えば、Ｈ_２Ｏ_２濃度が１．２ｗｔ％以上となっていることが好ましく、２．４ｗｔ％以上となっていることがさらに好ましい。

なお、上記実施例の処理では、ＤＨＦ処理後にＨＰＭ処理を行った。ここで、ＤＨＦ処理後にＡＰＭ処理を行う場合について考える。ＡＰＭ処理の薬液は、Ｈ_２Ｏ_２がＨＰＭ処理と共通であり、ＨＰＭ処理のＨＣｌの替わりにＮＨ_４ＯＨを用いるものと捉えることができる。

比較例のＨＰＭ処理について考察したのと同様に、温水を準備してからＨ_２Ｏ_２とＮＨ_４ＯＨとを投入するＡＰＭ処理では、温水によりシリコンがエッチングされやすい。ＡＰＭ処理においても、Ｈ_２Ｏ_２投入と同時かそれより遅く温水を導入することにより、温水によるシリコンエッチングを抑制できる。

ＮＨ_４ＯＨ投入は、例えば、処理液温度がＡＰＭ処理の目標温度に到達後開始することができるが、ＨＰＭ処理でのＨＣｌ投入と同様に、Ｈ_２Ｏ_２の投入開始時点より後であればよいであろう。また、ＡＰＭ処理の場合も、ＨＰＭ処理について考察したのと同様に、温水導入後にＨ_２Ｏ_２を投入する方法も可能であろう。

なお、上記応用例の半導体装置製造工程では、素子分離溝角部の熱酸化の前処理、または、トンネル酸化膜形成の熱酸化の前処理として、最初にＡＰＭ処理、次にＤＨＦ処理、最後にＨＰＦ処理を行った。これらの前処理は、例えば、最初にＤＨＦ処理を行い、次にＡＰＭ処理を行い、最後にＨＰＭ処理を行うようにすることもできる。この場合は、ＤＨＦ処理にＡＰＭ処理が続くこととなる。

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

以上説明した実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
槽内で、シリコン基板を含むウエハを希フッ酸処理する工程と、
前記槽内に水を導入して、前記槽内から希フッ酸を排出する工程と、
前記槽内から希フッ酸が排出された後、温水の導入時点が、Ｈ_２Ｏ_２の導入時点と同時かＨ_２Ｏ_２の導入時点よりも遅くなるように、前記槽内に、Ｈ_２Ｏ_２と、前記水よりも温度の高い温水とを導入する工程と
を有する半導体装置の製造方法。
（付記２）
さらに、
前記Ｈ_２Ｏ_２の導入時点より後に、前記槽内に、ＨＣｌまたはＮＨ_４ＯＨを導入する付記１に記載の半導体装置の製造方法。
（付記３）
前記槽内の処理液の温度が目標温度に到達後、ＨＣｌまたはＮＨ_４ＯＨを導入する付記２に記載の半導体装置の製造方法。
（付記４）
前記目標温度は６０℃〜８０℃の範囲の温度であり、前記槽内にＨＣｌを導入する付記３に記載の半導体装置の製造方法。
（付記５）
前記目標温度は４０℃〜８０℃の範囲の温度であり、前記槽内にＮＨ_４ＯＨを導入する付記３に記載の半導体装置の製造方法。
（付記６）
前記水の温度は、２４℃〜２６℃の範囲である付記１〜５のいずれか１つに記載の半導体装置の製造方法。
（付記７）
前記水及び前記温水の溶存酸素量は、８０ｐｐｂ以下である付記１〜６のいずれか１つに記載の半導体装置の製造方法。
（付記８）
前記希フッ酸処理する工程の前に、さらに、
前記シリコン基板上に酸化シリコン膜を形成し、前記酸化シリコン膜上にマスクパターンを形成し、前記マスクパターンの開口内で前記酸化シリコン膜と前記シリコン基板をエッチングして、前記シリコン基板に素子分離溝を形成する工程を有する付記１〜７のいずれか１つに記載の半導体装置の製造方法。
（付記９）
前記希フッ酸処理する工程は、前記酸化シリコン膜の端部を後退させ、
さらに、
前記酸化シリコン膜の端部を後退させた後、前記素子分離溝の内面に、熱酸化により酸化シリコン膜を成長させる工程を有する付記８に記載の半導体装置の製造方法。
（付記１０）
前記希フッ酸処理する工程の前に、さらに、
前記シリコン基板に素子分離溝を形成し、前記素子分離溝内に酸化シリコン膜を埋め込み、前記素子分離溝の外側の前記シリコン基板上に酸化シリコン膜を形成する工程を有する付記１〜７のいずれか１つに記載の半導体装置の製造方法。
（付記１１）
前記希フッ酸処理する工程の前、前記シリコン基板上に酸化シリコン膜を形成する工程の後、さらに、
前記シリコン基板上の酸化シリコン膜を通して、前記酸化シリコン基板に不純物を注入する工程を有する付記１０に記載の半導体装置の製造方法。
（付記１２）
前記希フッ酸処理する工程は、前記シリコン基板上の前記酸化シリコン膜を除去し、
さらに、
前記シリコン基板上の前記酸化シリコン膜を除去した後、前記シリコン基板上に、熱酸化により酸化シリコン膜を成長させる工程を有する付記１０または１１に記載の半導体装置の製造方法。
（付記１３）
槽内で、シリコン基板を含むウエハを希フッ酸処理する工程と、
前記槽内に水を導入して、前記槽内から希フッ酸を排出する工程と、
前記槽内から希フッ酸が排出された後、前記槽内に前記水よりも温度の高い温水を導入するとともに、前記槽内の水温が３０℃に達する前に、前記槽内にＨ_２Ｏ_２を導入する工程と
を有する半導体装置の製造方法。
（付記１４）
さらに、
前記Ｈ_２Ｏ_２の導入時点より後に、前記槽内に、ＨＣｌまたはＮＨ_４ＯＨを導入する付記１３に記載の半導体装置の製造方法。
（付記１５）
前記水の温度は、２４℃〜２６℃の範囲である付記１３または１４に記載の半導体装置の製造方法。

１０１槽
１０２ウエハ
１０３処理液
１０４主供給管
１０５ＨＦ供給管
１０６ＨＣｌ供給管
１０７Ｈ_２Ｏ_２供給管
１０８ＮＨ_４ＯＨ供給管
１０９室温水・温水供給管
１１０室温水供給管
１１１温水供給管
１０５ａ〜１１１ａ、１１１ｃバルブ
１１１ｂ温水ユニット
１シリコン基板
２初期酸化膜
３アイソレーション窒化膜
４素子分離溝
５酸化シリコン膜
６素子分離絶縁膜
７犠牲酸化膜
８トンネル酸化膜
９導電膜（フローティングゲート）
１０ＯＮＯ膜
１１酸化シリコン膜
１１Ｈ、１１Ｌゲート酸化膜
１２導電膜（コントロールゲート電極、周辺トランジスタのゲート電極）
１３反射防止膜
１４メモリセルトランジスタのソースドレイン領域
１５酸化シリコン膜
１６サイドウォール絶縁膜
１７周辺トランジスタのＬＤＤ領域
１８サイドウォール絶縁膜
１９周辺トランジスタのソースドレイン領域
２０シリサイド層
２１エッチングストッパ膜
２２、２５、２６、３０層間絶縁膜
２３、２７導電プラグ
２４、２８、２９メタル配線
３１カバー絶縁膜

Claims

シリコン基板上に酸化シリコン膜を形成し、前記酸化シリコン膜上にマスクパターンを形成し、前記マスクパターンの開口内で前記酸化シリコン膜と前記シリコン基板をエッチングして、前記シリコン基板に素子分離溝を形成する工程と、
槽内で、前記シリコン基板を希フッ酸処理して、前記酸化シリコン膜の端部を後退させる工程と、
前記槽内に水を導入して、前記槽内から希フッ酸を排出する工程と、
前記槽内から希フッ酸が排出された後、温水の導入時点が、Ｈ_２Ｏ_２の導入時点と同時かＨ_２Ｏ_２の導入時点よりも遅くなるように、前記槽内に、Ｈ_２Ｏ_２と、前記水よりも温度の高い温水とを導入して、前記シリコン基板を薬液処理する工程と、
前記シリコン基板を薬液処理した後、前記素子分離溝の内面に、熱酸化により酸化シリコン膜を成長させる工程と、
を有する半導体装置の製造方法。
シリコン基板に素子分離溝を形成し、前記素子分離溝内に酸化シリコン膜を埋め込み、前記素子分離溝の外側の前記シリコン基板上に酸化シリコン膜を形成する工程と、
槽内で、前記シリコン基板を希フッ酸処理して、前記シリコン基板上の前記酸化シリコン膜を除去する工程と、
前記槽内に水を導入して、前記槽内から希フッ酸を排出する工程と、
前記槽内から希フッ酸が排出された後、温水の導入時点が、Ｈ_２Ｏ_２の導入時点と同時かＨ_２Ｏ_２の導入時点よりも遅くなるように、前記槽内に、Ｈ_２Ｏ_２と、前記水よりも温度の高い温水とを導入して、前記シリコン基板を薬液処理する工程と、
前記シリコン基板を薬液処理した後、前記シリコン基板上に、熱酸化により酸化シリコン膜を成長させる工程と、
を有する半導体装置の製造方法。
さらに、
前記Ｈ_２Ｏ_２の導入時点より後に、前記槽内に、ＨＣｌまたはＮＨ_４ＯＨを導入する請求項１または２に記載の半導体装置の製造方法。
前記槽内の処理液の温度が目標温度に到達後、ＨＣｌまたはＮＨ_４ＯＨを導入する請求項３に記載の半導体装置の製造方法。
シリコン基板上に酸化シリコン膜を形成し、前記酸化シリコン膜上にマスクパターンを形成し、前記マスクパターンの開口内で前記酸化シリコン膜と前記シリコン基板をエッチングして、前記シリコン基板に素子分離溝を形成する工程と、
槽内で、前記シリコン基板を希フッ酸処理して、前記酸化シリコン膜の端部を後退させる工程と、
前記槽内に水を導入して、前記槽内から希フッ酸を排出する工程と、
前記槽内から希フッ酸が排出された後、前記槽内に前記水よりも温度の高い温水を導入するとともに、前記槽内の水温が３０℃に達する前に、前記槽内にＨ_２Ｏ_２を導入して、前記シリコン基板を薬液処理する工程と、
前記シリコン基板を薬液処理した後、前記素子分離溝の内面に、熱酸化により酸化シリコン膜を成長させる工程と、
を有する半導体装置の製造方法。
シリコン基板に素子分離溝を形成し、前記素子分離溝内に酸化シリコン膜を埋め込み、前記素子分離溝の外側の前記シリコン基板上に酸化シリコン膜を形成する工程と、
槽内で、前記シリコン基板を希フッ酸処理して、前記シリコン基板上の前記酸化シリコン膜を除去する工程と、
前記槽内に水を導入して、前記槽内から希フッ酸を排出する工程と、
前記槽内から希フッ酸が排出された後、前記槽内に前記水よりも温度の高い温水を導入するとともに、前記槽内の水温が３０℃に達する前に、前記槽内にＨ_２Ｏ_２を導入して、前記シリコン基板を薬液処理する工程と、
前記シリコン基板を薬液処理した後、前記シリコン基板上に、熱酸化により酸化シリコン膜を成長させる工程と、
を有する半導体装置の製造方法。
さらに、
前記Ｈ_２Ｏ_２の導入時点より後に、前記槽内に、ＨＣｌまたはＮＨ_４ＯＨを導入する請求項５または６に記載の半導体装置の製造方法。
前記希フッ酸処理する工程の前に、さらに、前記槽内で、前記シリコン基板をアンモニア過酸化水素水混合水溶液処理する工程と、を有する請求項１〜７いずれか１項に記載の半導体装置の製造方法。