JP5828768B2

JP5828768B2 - 保護回路

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Publication number: JP5828768B2
Application number: JP2012000795A
Authority: JP
Inventors: 正樹金丸
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2012-01-05
Filing date: 2012-01-05
Publication date: 2015-12-09
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Description

本発明は、電子回路に設ける保護回路に関し、例えば高周波信号を入力する電子回路において、静電気放電（Electro-Static Discharge，ＥＳＤ）を含む外乱による回路の破壊を防ぐための保護回路に関する。

高周波信号を入力する電子回路において、例えば無線回路のＩＣ（Integrated Circuit）には、静電気放電による回路の破壊を防ぐための保護回路が設けられる。図１０は、無線回路の受信ブロックの高周波信号入力部にＥＳＤ保護回路を設けた構成例を示す回路図である。

外部から信号入力される端子部（パッド）１０１の後段には、低雑音増幅器（Low Noise Amplifier，ＬＮＡ）１０２が接続されている。図１０の例では、静電気放電により入力信号振幅が許容電圧値以上になることを防ぐために、ＥＳＤ保護回路としてのＥＳＤダイオード回路１０３が端子部１０１と低雑音増幅器１０２との間に挿入されている。

ＥＳＤダイオード回路１０３は、二つのダイオード１０３ａ、１０３ｂが直列接続され、一方のダイオード１０３ａのカソードが電源に、他方のダイオード１０３ｂのアノードがグランド（ＧＮＤ）にそれぞれ接続されている。静電気放電により入力信号が正側に変化すると、ダイオード１０３ａがＯＮ状態になり、ダイオード１０３ａに電流が流れて電源電圧以上になることを防ぐ。また、入力信号が負側に変化すると、ダイオード１０３ｂがＯＮ状態になり、ダイオード１０３ｂに電流が流れて接地電位以下になることを防ぐ。

しかし、ＥＳＤダイオード回路１０３を構成するダイオード１０３ａ、１０３ｂには、寄生容量成分が存在する。ダイオードの寄生容量は、ＥＳＤダイオード回路１０３を設ける場合に受信信号の伝達特性を劣化させる要因となっている。入力信号として数ＧＨｚのマイクロ波信号を扱う無線回路では、伝達特性への影響を抑制するためにＥＳＤダイオード回路の寄生容量を小さくする技術が検討されてきた。

寄生容量は、周波数が高くなるほど影響が大きくなり、例えば周波数がマイクロ波帯の十倍以上である数十ＧＨｚのミリ波信号を扱う場合、寄生容量の影響が増大する。このため、ミリ波帯の無線回路においては、寄生容量による伝達特性の劣化を取り除くことは困難である。

上記ダイオードの寄生容量に起因する課題に対する解決策として、伝送線路を用いたＥＳＤ保護回路が提案されている（特許文献１参照）。図１１は、特許文献１に記載されたＥＳＤ保護回路の第１例を示す回路図、図１２は、特許文献１に記載されたＥＳＤ保護回路の第２例を示す回路図である。

図１１の第１例は、端子部（パッド）１５１と接地点とを接続する伝送線路１５４、オンチップ回路（例えば低雑音増幅器）１５７の入力とバイアス電源回路１６８とを接続する伝送線路１５５、および端子部１５１とオンチップ回路１５７の入力とを接続する容量１５６を有する。

ミリ波帯において、伝送線路１５４のインピーダンスは高いため、端子部１５１からオンチップ回路１５７に向かって信号が通過する。一方、静電気放電により発生する信号はミリ波帯よりも十分に低い周波数である。低い周波数の静電気放電信号に対しては、伝送線路１５４のインピーダンスは低くなり、信号経路と接地点とがショートされている場合と同様の特性を示すため、オンチップ回路１５７への静電気放電信号の伝達を抑制できる。

図１２の第２例は、図１１における伝送線路１５４と容量１５６を設けない構成である。伝送線路１５５とバイアス電源回路１６８との間に、ＥＳＤダイオード回路１０３、抵抗１５９が接続され、伝送線路１５５とＥＳＤダイオード回路１０３との接続点に容量１５８の一端が接続され、容量１５８の他端が接地されている。

ミリ波帯において、伝送線路１５５のインピーダンスは高いため、ＥＳＤダイオード回路１０３の寄生容量による信号経路への影響を抑制できる。低い周波数の静電気放電信号に対しては、伝送線路１５５のインピーダンスは低くなり、信号経路とＥＳＤダイオード回路１０３とが接続されている場合と同様の特性を示すため、静電気放電が生じた場合にＥＳＤダイオード回路１０３によって信号振幅を抑制できる。

それぞれの伝送線路１５４、１５５は、オンチップ回路１５７の入力整合回路の一部となっており、実際の回路では必要に応じて端子部１５１とオンチップ回路１５７との間に別途伝送線路、抵抗、容量、インダクタといった素子が接続される。

米国特許出願公開第２００８／０１１２１０１号明細書

しかしながら、特許文献１が提案する技術には次に示す課題があった。図１１の第１例にて使用される容量１５６は、整合回路の帯域幅を広げる観点から、十分に大きい容量値であることが望まれる。一方、ＩＣ上に大きな容量を実装すると、基板に対しての寄生容量が大きくなり、信号ロスの要因となる。図１２の第２例では、容量１５６を使用せずに保護回路を実現しているため、寄生容量による特性の劣化は発生しない。しかし、端子部１５１とオンチップ回路１５７の入力とのＤＣ電位が共通になるため、ＩＣ外部においてＤＣ電位を切り離すための容量素子が必要となり、実装コストの増大につながる恐れがある。

また、図１１および図１２に示した構成では、ＥＳＤ保護用の伝送線路は１本であるが、静電気放電に対して十分な耐性を得るためには伝送線路が１本では足りない場合がある。同様の伝送線路を並列に接続する必要があり、占有面積の増大につながる。なお、図１１の構成においては、容量１５６の耐圧も考慮する必要がある。図１３では、耐圧を考慮し、容量１５６よりも端子部１５１に近い点に新たな伝送線路１６０が接続されている。

本発明は、上記事情に鑑みてなされたものであり、その目的は、保護回路において、寄生容量による性能劣化を抑制し、占有面積を増加させることなく保護機能を向上することである。また、他の目的は、保護回路において、信号経路に直列接続する容量を用いることなく、端子部の電位と電子回路のバイアス電位とを切り離すことにある。

本発明の保護回路は、電子回路の端子部と前記電子回路の入力または出力との間に設けた、磁気結合される複数のインダクタを有するトランスフォーマを備え、前記トランスフォーマの端子側インダクタは、一端が前記端子部に接続され、他端が接地され、前記トランスフォーマの回路側インダクタは、一端が前記電子回路の入力または出力に接続され、他端が前記電子回路のバイアス電源回路に接続される。

また、本発明の保護回路は、電子回路の端子部と前記電子回路の入力または出力との間に、磁気結合される複数のインダクタを有するトランスフォーマを備え、前記トランスフォーマの端子側インダクタは、一端が前記端子部に接続され、他端が接地され、前記電子回路は差動構成の回路であり、前記トランスフォーマの回路側インダクタは、中点端子を有し、一端が前記差動構成の一方の電子回路の入力または出力に接続され、他端が前記差動構成の他方の電子回路の入力または出力に接続され、前記中点端子が前記電子回路のバイアス電源回路に接続される。

上記構成により、トランスフォーマの端子側インダクタと回路側インダクタとの間は、磁気結合により信号が伝送されるが、ＤＣ的には絶縁されているので、切り離される。このため、電子回路の端子部及び外部と電子回路の入出力とのＤＣ電位が分離され、信号経路に直列接続する容量を用いることなく、端子部の電位と電子回路のバイアス電位とを切り離しできる。また、静電気放電により発生する信号帯域よりも低い周波数の信号に対してインピーダンスを低くでき、静電気放電信号をトランスフォーマの端子側インダクタの他端より接地点に流し、電子回路側に入力されることが防がれる。

本発明によれば、保護回路において、寄生容量による性能劣化を抑制し、占有面積を増加させることなく保護機能を向上できる。また、保護回路において、信号経路に直列接続する容量を用いることなく、端子部の電位と電子回路のバイアス電位とを切り離しできる。

本発明の第１の実施形態に係る保護回路を設けた無線回路の構成を示す図本実施形態のトランスフォーマ１１をＩＣ上に作成した構造例を示した図であり、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ線断面図図１の構成に対してＥＳＤ耐性の強化を施した第１変形例の無線回路を示す図図１に示した無線回路に適用するオンチップ回路の具体例を示す図であり、（ａ）は受信回路に適用した構成例を、（ｂ）は送信回路に適用した構成例をそれぞれ示す図図３に示した無線回路に適用するオンチップ回路の具体例を示す図であり、（ａ）は受信回路に適用した構成例を、（ｂ）は送信回路に適用した構成例をそれぞれ示す図図３の構成に対して端子部側にＥＳＤダイオード回路を設けた第２変形例の無線回路を示す図本実施形態に用いるバイアス電源回路の一例を示す図図３の構成に対して整合回路素子を設けた第３変形例の無線回路を示す図本発明の第２の実施形態に係る保護回路を設けた無線回路の構成を示す図無線回路の受信ブロックの高周波信号入力部にＥＳＤ保護回路を設けた構成例を示す回路図特許文献１に記載されたＥＳＤ保護回路の第１例を示す回路図特許文献１に記載されたＥＳＤ保護回路の第２例を示す回路図耐圧を考慮した従来のＥＳＤ保護回路の例を示す図

以下の実施形態では、本発明を適用する電子回路の一例として、無線ＩＣにおいて回路を形成するオンチップ回路を用いる構成例を示す。オンチップ回路としては、例えば低雑音増幅器、電力増幅器のいずれかを含む回路を想定する。回路に対して入出力する信号としては、数十ＧＨｚのミリ波信号を想定する。オンチップ回路の入力部または出力部において、本発明の実施形態に係る保護回路が設けられる。

本実施形態では、オンチップ回路の入出力整合回路として、トランスフォーマを用いる。トランスフォーマは、オンチップ回路の入力または出力の端子部（パッド）周辺の回路に接続されて設けられる。トランスフォーマにおいて、互いに絶縁され磁気結合する二つのインダクタの機能を利用する。

オンチップ回路としては、例えば、受信部の入力部に設けられる低雑音増幅器、送信部の出力部に設けられる電力増幅器を想定する。トランスフォーマの端子部側インダクタにより、端子部と接地点あるいはＥＳＤ保護回路（ＥＳＤダイオード回路）とを接続する。また、トランスフォーマの回路側インダクタ（オンチップ回路側インダクタ）により、オンチップ回路の入力または出力とバイアス電源回路とを接続する。

これにより、ＤＣ電位切り離し用の容量素子を用いずに、入力または出力の端子部の電位とオンチップ回路のバイアス電位との切り離しができる。また、トランスフォーマを形成するインダクタ一つ分の占有面積によってＥＳＤ対策回路を構成でき、ＥＳＤ耐性の強化においても占有面積の増加を必要としない。

（第１の実施形態）
図１は本発明の第１の実施形態に係る保護回路を設けた無線回路の構成を示す図である。本実施形態の保護回路は、オンチップ回路７の入出力整合回路として、二つのインダクタを有し４つの端子を持つトランスフォーマ１１を備える。なお、トランスフォーマ１１は、互いに絶縁され磁気結合する２つのインダクタを含めば、２巻線に限らず、例えば、回路構成、実装可能な占有面積の状況により、使用可能であれば３巻線以上としてもよい。

トランスフォーマ１１の端子１１ａには無線ＩＣの端子部（パッド）１、端子１１ｂには接地点、端子１１ｃにはオンチップ回路７の入力または出力、端子１１ｄにはバイアス電源回路１８がそれぞれ接続されている。

トランスフォーマ１１の端子側インダクタ１１ｆと回路側インダクタ（オンチップ回路側インダクタ）１１ｇとの間は、磁気結合により信号が伝送されており、ＤＣ的には絶縁され、切り離されている。このため、端子部１とオンチップ回路７の入力または出力とには、異なるＤＣ電位を与えられる。

周波数が数十ＧＨｚであるミリ波帯においては、トランスフォーマ１１のインピーダンスは十分大きく、磁気結合により端子部１からオンチップ回路７に信号が伝送される。一方、ミリ波帯より低い周波数では、トランスフォーマ１１のインピーダンスが小さくなり、トランスフォーマ１１の端子１１ａと端子１１ｂ、および端子１１ｃと端子１１ｄがショートした場合と同様の特性を示す。これにより、静電気放電により発生する大振幅の低周波信号は、トランスフォーマ１１の端子１１ｂに接続された接地点に流れ込み、オンチップ回路７への伝送を防止できる。

図２は本実施形態のトランスフォーマ１１をＩＣ上に作成した構造例を示した図であり、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ線断面図である。半導体基板上には、略八角形の環状の配線層によって端子側インダクタ１１ｆが形成されている。端子側インダクタ１１ｆの端部には、端子１１ａ、１１ｂが形成される。また、端子側インダクタ１１ｆの内側（環の中心側）には、同様に略八角形の環状の配線層によって回路側インダクタ１１ｇが形成されている。
端子側インダクタ１１ｆと回路側インダクタ１１ｇとは同一面の層において形成される。回路側インダクタ１１ｇの端部は、端子側インダクタ１１ｆを迂回し、接続導体を介して配線層１１ｈの一端と接続され、配線層１１ｈの他端が接続導体を介して端子１１ｃ、１１ｄと接続される。

図２（ａ）、（ｂ）では、トランスフォーマ１１は、二つのインダクタ配線が同一面の層において重ねて配置されており、インダクタ一つと同等の占有面積によって作成できる。一方、図１１および図１２にて示した従来例の回路構成において必要となる伝送線路は、一つにつきインダクタ一つと同等の面積が必要となる。従って、図１に示される本実施形態の回路は、図１１で示される従来例の回路のおよそ１／２の占有面積によって同等の機能を実現できる。

本実施形態では、トランスフォーマを用いることによって、ＩＣ外部とオンチップ回路の入出力とのＤＣ電位を分離できるので、信号経路に直列接続する容量を用いることなく、端子部の電位とオンチップ回路のバイアス電位とを切り離しできる。また、トランスフォーマによって、容量を設けることなく、静電気放電により発生する信号帯域よりも低い周波数の信号に対してインピーダンスを低くでき、静電気放電信号をグランドに流してオンチップ回路に入力することを防止できる。

本実施形態におけるトランスフォーマを用いる構成では、ＥＳＤ保護および外部とのＤＣ電位分離のために容量素子が必須ではないので、寄生容量による性能劣化を抑制でき、占有面積を増加させることなく静電気放電への耐性を強化し、保護機能を向上できる。また、ＥＳＤ保護のために伝送線路も必須ではないので、電子回路の性能劣化を抑制でき、占有面積を削減できる。電子回路として低雑音増幅器を用いる場合は、ＤＣ電位分離用の容量を除くことにより、低雑音増幅器の利得及び雑音性能が改善できる。

図３は、図１の構成に対してＥＳＤ耐性の強化を施した第１変形例の無線回路を示す図である。第１変形例では、トランスフォーマ１１の端子１１ｄとバイアス電源回路１８との間に、ＥＳＤ保護回路としてのＥＳＤダイオード回路３、抵抗９が接続され、端子１１ｄとＥＳＤダイオード回路３との接続点にＡＣ接地用容量８の一端が接続され、ＡＣ接地用容量８の他端が接地されている。

ＥＳＤダイオード回路３は、二つのダイオード３ａ、３ｂが直列接続され、一方のダイオード３ａのカソードが電源に接続され、他方のダイオード３ｂのアノードが接地されている。静電気放電により入力信号が正側に変化すると、ダイオード３ａがＯＮ状態になり、ダイオード３ａに電流が流れて電源電圧以上になることを防ぐ。また、入力信号が負側に変化すると、ダイオード３ｂがＯＮ状態になり、ダイオード３ｂに電流が流れて接地電位以下になることを防ぐ。

図１３に示した従来例においては、容量１５６の耐圧が低いため、伝送線路１５５に対してＥＳＤ対策用の回路を挿入することは困難であった。これに対し本実施形態のトランスフォーマ１１の耐圧は十分に大きい。よって、端子１１ｄにＥＳＤダイオード回路３を接続することにより、静電気放電により発生する大振幅の低周波信号がオンチップ回路７に入力されることを防止でき、信号振幅抑制の効果が得られる。

また、回路構成の追加、例えば、新たに線路の追加は必要ないため、図１に示した本実施形態の回路とほぼ同等の占有面積によって、ＥＳＤ耐性の強化を実現している。同等のＥＳＤ耐性を持つと考えられる図１３の回路構成と比較すると、占有面積をおよそ１／３に減少できる。

なお、本実施形態は、受信回路、送信回路いずれにも適用することが可能である。図４は、図１に示した無線回路に適用するオンチップ回路の具体例を示す図であり、（ａ）は受信回路に適用した構成例を、（ｂ）は送信回路に適用した構成例をそれぞれ示す図である。

図４（ａ）に示す受信回路の構成では、オンチップ回路７として低雑音増幅器２が設けられる。トランスフォーマ１１の端子１１ｃには、低雑音増幅器２の入力が接続される。図４（ｂ）に示す送信回路の構成では、オンチップ回路７として電力増幅器（Power Amplifier，ＰＡ）１６が設けられる。トランスフォーマ１１の端子１１ｃには、電力増幅器１６の出力が接続される。

図５は、図３に示した無線回路に適用するオンチップ回路の具体例を示す図であり、（ａ）は受信回路に適用した構成例を、（ｂ）は送信回路に適用した構成例をそれぞれ示す図である。

図５（ａ）に示す受信回路の構成では、オンチップ回路７として低雑音増幅器２が設けられる。トランスフォーマ１１の端子１１ｃには、低雑音増幅器２の入力が接続される。図５（ｂ）に示す送信回路の構成では、オンチップ回路７として電力増幅器１６が設けられる。トランスフォーマ１１の端子１１ｃには、電力増幅器１６の出力が接続される。

なお、本実施形態の構成は、受信回路、および、送信回路において、効果が得られる。また、送信回路にＥＳＤ耐性の強化を施す場合には、バイアス電源回路１８からオンチップ回路７に向けて電流が流れるため、電圧降下を抑制するためには、図３の抵抗９は挿入を省略できる。

図６は、図３の構成に対して端子部側にＥＳＤダイオード回路を設けた第２変形例の無線回路を示す図である。

端子部１が接地電位以外を有する場合には、図６のように、端子部１側にＥＳＤ耐性の強化を施してもよい。第２変形例では、トランスフォーマ１１の端子１１ｂにＥＳＤダイオード回路３が接続され、端子１１ｂとＥＳＤダイオード回路３との接続点にＡＣ接地用容量８の一端が接続され、ＡＣ接地用容量８の他端が接地されている。これにより、ＥＳＤ耐性をさらに強化できる。

図７は本実施形態に用いるバイアス電源回路の一例を示す図であり、図３の構成に適用した例を示している。バイアス電源回路１８は、トランジスタ１２を有している。トランジスタ１２のゲートとドレインがバイアス電源端子１９に接続され、ソースが接地される。ドレインからソースに向けて基準電流Ｉｒを流すことで、所望のＤＣ電位をバイアス電源端子１９に発生できる。バイアス電源回路１８は、回路の温度特性に応じて、周囲の温度変化に基づきバイアス電位を調整する。

これにより、バイアス電源端子１９から抵抗９、ＥＳＤダイオード回路３を介して、トランスフォーマ１１の端子１１ｄに所定のバイアス電圧が印加される。トランジスタ１２によるバイアス回路を用い、例えば、温度によりトランジスタの性能に変化があった場合にも、ＤＣ電位を与えることによって、オンチップ回路７の特性の変化を抑制できる。

図８は、図３の構成に対して整合回路素子を設けた第３変形例の無線回路を示す図である。

トランスフォーマ１１によってＩＣ外部とオンチップ回路の入力または出力とのインピーダンスを整合することが困難な場合には、図８のように、整合回路素子を設けてもよい。第３変形例では、端子部１とトランスフォーマ１１の端子１１ａとの間、およびオンチップ回路７とトランスフォーマ１１の端子１１ｃとの間に、伝送線路１３が接続される。また、トランスフォーマ１１の端子１１ａと１１ｂとの間、および端子１１ｃと１１ｄとの間に、容量１４が接続される。

これにより、ＩＣ外部とオンチップ回路との間のインピーダンスを容易に整合できる。ただし、トランスフォーマ１１によってインピーダンスが整合できる状態では、整合回路素子の追加は、信号伝送特性を劣化させる恐れがある。

（第２の実施形態）
図９は本発明の第２の実施形態に係る保護回路を設けた無線回路の構成を示す図である。第１の実施形態においてはシングル構成のオンチップ回路を想定していたが、差動構成のオンチップ回路に対しても適用できる。第２の実施形態では差動構成の例を示す。

第２の実施形態の保護回路は、オンチップ回路側に中点端子１５ｅを有する５端子のトランスフォーマ１５を備える。トランスフォーマ１５の端子１５ａには無線ＩＣの端子部（パッド）１、端子１５ｂには接地点、端子１５ｃには第１のオンチップ回路７ａの入力または出力、端子１５ｄには第２のオンチップ回路７ｂの入力または出力がそれぞれ接続されている。

また、中点端子１５ｅには、ＥＳＤダイオード回路３、抵抗９を介して、バイアス電源回路１８が接続され、中点端子１５ｅとＥＳＤダイオード回路３との接続点にＡＣ接地用容量８の一端が接続され、ＡＣ接地用容量８の他端が接地されている。トランスフォーマ１５の端子側インダクタ１５ｆと回路側インダクタ１５ｇとの間は、磁気結合により信号が伝送されるが、ＤＣ的には、絶縁されているので、切り離されている。

トランスフォーマ１５の回路側インダクタ１５ｇの両端の端子１５ｃと端子１５ｄとには、互いに位相が反転した信号が伝送される。すなわち、端子１５ｃ、１５ｄにそれぞれ接続される第１のオンチップ回路７ａと第２のオンチップ回路７ｂには、正負が逆転した信号が伝送される。また、中点端子１５ｅとバイアス電源回路１８との間にＥＳＤダイオード回路３を挿入することで、ＥＳＤ耐性を強化できる。

差動構成においても、トランスフォーマを用いた保護回路を適用できるので、第１の実施形態と同様、寄生容量による性能劣化を抑制でき、占有面積を増加させることなく静電気放電への耐性を強化し、保護機能を向上できる。

なお、本発明は、本発明の趣旨ならびに範囲を逸脱することなく、明細書の記載、並びに周知の技術に基づいて、当業者が様々な変更、応用することも本発明の予定するところであり、保護を求める範囲に含まれる。また、発明の趣旨を逸脱しない範囲において、上記実施形態における各構成要素を任意に組み合わせてもよい。

本発明は、保護回路において、寄生容量による性能劣化を抑制し、占有面積を増加させることなく保護機能を向上できる効果、信号経路に直列接続する容量を用いることなく、端子部の電位と電子回路のバイアス電位とを切り離しできる効果を有する。本発明は、電子回路に設ける保護回路、例えば高周波信号を入力する電子回路において、静電気放電を含む外乱による回路の破壊を防ぐための保護回路等として有用である。

１端子部（パッド）
２低雑音増幅器
３ＥＳＤダイオード回路
７、７ａ、７ｂオンチップ回路
８ＡＣ接地用容量
９抵抗
１１、１５トランスフォーマ
１１ａ、１１ｂ、１１ｃ、１１ｄ、１５ａ、１５ｂ、１５ｃ、１５ｄ端子
１１ｆ、１５ｆ端子側インダクタ
１１ｇ、１５ｇ回路側インダクタ
１１ｈ配線層
１２トランジスタ
１３伝送線路
１４容量
１５ｅ中点端子
１６電力増幅器
１８バイアス電源回路
１９バイアス電源端子

Claims

電子回路の端子部と前記電子回路の入力または出力との間に設けた、磁気結合される複数のインダクタを有するトランスフォーマを備え、
前記トランスフォーマの端子側インダクタは、一端が前記端子部に接続され、他端が接地され、
前記トランスフォーマの回路側インダクタは、一端が前記電子回路の入力または出力に接続され、他端が前記電子回路のバイアス電源回路に接続され、
前記回路側インダクタの他端と前記バイアス電源回路との間に、ダイオードを直列接続して一端を電源に接続し、他端を接地したＥＳＤ保護回路を設けた、保護回路。
電子回路の端子部と前記電子回路の入力または出力との間に、磁気結合される複数のインダクタを有するトランスフォーマを備え、
前記トランスフォーマの端子側インダクタは、一端が前記端子部に接続され、他端が接地され、
前記電子回路は差動構成の回路であり、
前記トランスフォーマの回路側インダクタは、中点端子を有し、一端が前記差動構成の一方の電子回路の入力または出力に接続され、他端が前記差動構成の他方の電子回路の入力または出力に接続され、前記中点端子が前記電子回路のバイアス電源回路に接続され、
前記回路側インダクタの他端と前記バイアス電源回路との間に、ダイオードを直列接続して一端を電源に接続し、他端を接地したＥＳＤ保護回路を設けた、保護回路。
請求項１又は２に記載の保護回路であって、
前記端子側インダクタの他端と接地用グランドとの間に、前記ＥＳＤ保護回路を設け、前記直列接続したダイオード間の接続点を、容量を介して接地した、保護回路。
請求項１から３のいずれか一項に記載の保護回路であって、
前記電子回路は無線装置の受信部に設けられる低雑音増幅器であり、
前記トランスフォーマは、前記端子部と前記低雑音増幅器の入力との間に設けられる、保護回路。
請求項１から３のいずれか一項に記載の保護回路であって、
前記電子回路は無線装置の送信部に設けられる電力増幅器であり、
前記トランスフォーマは、前記端子部と前記電力増幅器の出力との間に設けられる、保護回路。