JP5844688B2 - 半導体装置 - Google Patents

Description

酸化物半導体を用いる半導体集積回路及びその駆動方法に関する。

半導体集積回路は、ＮＡＮＤ回路（否定論理積回路）やＮＯＲ回路（否定論理和回路）や、インバータ回路（論理否定回路）などを組み合わせて構成される。

従来の論理回路は、Ｐチャネル型トランジスタとＮチャネル型トランジスタを相補的に組み合わせたＣＭＯＳ回路で構成されている。この従来の論理回路は、電源遮断時にはデータが消えてしまう。

また、スピンＭＯＳＦＥＴを用いたＣＭＯＳ回路構成による論理回路を構成し、不揮発の論理機能を保持できることが特許文献１に記載されており、その一例として、一方の入力ともう一方の入力との排他的論理和結果を得るＸＯＲ回路の回路図の記載がある。

国際公開第２００４／０８６６２５号

電源が遮断されてもデータが保持される新規な論理回路を提供することを課題の一つとする。

また、ＣＭＯＳ回路を用いた従来の論理回路では、電源から基準電位（ＧＮＤ）までのパスが多く存在し、待機時の消費電力が大きくなっている。

消費電力を低減できる新規な論理回路を提供することも課題の一つとする。

電源が遮断されてもデータが保持される新規な論理回路として、ＸＯＲ回路を構成する。

また、電源が遮断されてもデータが保持される新規な論理回路として、ＭＵＸ回路を構成する。

また、電源が遮断されてもデータが保持される新規な論理回路として、レジスタ回路を構成する。

また、電源が遮断されてもデータが保持される新規な論理回路として、インバータ回路を構成する。

また、電源が遮断されてもデータが保持される新規な論理回路として、ＮＡＮＤ回路を構成する。

本明細書で開示する他の本発明の一態様は、２つの出力ノードを比較する比較器と、該比較器と電気的に接続された電荷保持部と、該電荷保持部と電気的に接続された出力ノード電位確定部と、を有する論理回路であり、電荷保持部は、第１の酸化物半導体を用いたトランジスタとゲートが電気的に接続されている第１のシリコンを用いたトランジスタと、第２の酸化物半導体を用いたトランジスタとゲートが電気的に接続されている第２のシリコンを用いたトランジスタと、第３の酸化物半導体を用いたトランジスタとゲートが電気的に接続されている第３のシリコンを用いたトランジスタと、第４の酸化物半導体を用いたトランジスタとゲートが電気的に接続されている第４のシリコンを用いたトランジスタと、第５の酸化物半導体を用いたトランジスタとゲートが電気的に接続されている第５のシリコンを用いたトランジスタと、第６の酸化物半導体を用いたトランジスタとゲートが電気的に接続されている第６のシリコンを用いたトランジスタと、第７の酸化物半導体を用いたトランジスタとゲートが電気的に接続されている第７のシリコンを用いたトランジスタと、第８の酸化物半導体を用いたトランジスタとゲートが電気的に接続されている第８のシリコンを用いたトランジスタと、を有することを特徴とする半導体集積回路である。

上記構成において比較器は、クロック信号がゲートに入力される２つのＰチャネル型トランジスタと、２つの出力ノードにそれぞれゲートが接続されている２つのＰチャネル型トランジスタとを有していてもよい。また、出力ノード電位確定部は、クロック信号がゲートに入力される１つのＮチャネル型トランジスタであり、該トランジスタのドレインは基準電位端子と電気的に接続され、該トランジスタのソースは電源電位端子に電気的に接続されていてもよい。

上記構成において比較器は、クロック信号がゲートに入力される２つのＮチャネル型トランジスタと、２つの出力ノードにそれぞれゲートが接続されている２つのＮチャネル型トランジスタとを有していてもよい。また、出力ノード電位確定部は、クロック信号がゲートに入力される１つのＰチャネル型トランジスタであり、該トランジスタのドレインは電源電位端子と電気的に接続され、該トランジスタのソースは基準電位端子に電気的に接続されていてもよい。

なお、本明細書において、Ｐチャネル型トランジスタをＰｃｈ、Ｎチャネル型トランジスタをＮｃｈと表記するものとする。

本発明の一態様によれば、２つの出力ノードを比較する比較器と、電荷保持部と、出力ノード電位確定部とを電気的に接続することにより、論理回路を構成する。それにより、電源が遮断されてもデータが保持される論理回路を得ることができる。また、電源電位端子から基準電位端子までのパスを少なくできるため、消費電力を低減した論理回路を得ることができる。

ＸＯＲ回路を説明する図。 ラッチ回路、インバータ、クロックドインバータの回路図。 ラッチ回路の回路図。 ＸＯＲ回路のタイミングチャートを説明する図。 ＸＯＲ回路の動作を説明する図。 ＸＯＲ回路の動作を説明する図。 ＸＯＲ回路の動作を説明する図。 ＸＯＲ回路の動作を説明する図。 ＭＵＸ回路を説明する図。 ＭＵＸ回路のタイミングチャートを説明する図。 ＭＵＸ回路の動作を説明する図。 ＭＵＸ回路の動作を説明する図。 ＭＵＸ回路の動作を説明する図。 ＭＵＸ回路の動作を説明する図。 ＭＵＸ回路の動作を説明する図。 インバータ回路を説明する図。 インバータ回路のタイミングチャートを説明する図。 インバータ回路の動作を説明する図。 インバータ回路の動作を説明する図。 インバータ回路の動作を説明する図。 レジスタ回路を説明する図。 レジスタ回路のタイミングチャートを説明する図。 レジスタ回路の動作を説明する図。 レジスタ回路の動作を説明する図。 レジスタ回路の動作を説明する図。 ＮＡＮＤ回路を説明する図。 ＮＡＮＤ回路のタイミングチャートを説明する図。 ＮＡＮＤ回路の動作を説明する図。 ＮＡＮＤ回路の動作を説明する図。 ＮＡＮＤ回路の動作を説明する図。 ＮＡＮＤ回路の動作を説明する図。 論理回路の構造を示す断面図。 論理回路を用いたＣＰＵのブロック図。 酸化物材料の結晶構造を説明する図。 酸化物材料の結晶構造を説明する図。 酸化物材料の結晶構造を説明する図。 酸化物材料の結晶構造を説明する図。 シミュレーションによって得られた移動度のゲート電圧依存性を説明する図。 シミュレーションによって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 シミュレーションによって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 シミュレーションによって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 シミュレーションに用いたトランジスタの断面構造を説明する図。 酸化物半導体膜を用いたトランジスタ特性のグラフ。 トランジスタの構造を示す上面図及び断面図。 トランジスタの構造を示す上面図及び断面図。 試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。 トランジスタのオフ電流と測定時基板温度との関係を示す図。 Ｉ_ｄｓおよび電界効果移動度のＶ_ｇｓ依存性を示す図。 基板温度としきい値電圧の関係および基板温度と電界効果移動度の関係を示す図。 トランジスタの断面図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

（実施の形態１）
本発明の論理回路は、比較部、電荷保持部、電位確定部、の３つより構成される。電荷保持部では、２個のトランジスタを電気的に直列接続した４組を、２組ずつ電気的に並列接続する。出力信号を出力するノードに接続する２組を含む領域を、それぞれ領域５２、領域５３とし、出力信号と位相が反転する信号を出力するノードに接続する２組を含む領域を、それぞれ領域５０、領域５１とする。

以下に示す論理回路において、４個の入力端子、領域５０、領域５１と、４個の入力端子、領域５２、領域５３とは対称性を成す。領域５０、領域５１、領域５２、領域５３に含まれる８個のトランジスタにおける各ゲート電位の高低を８個の入力端子により決定する。入力端子に入力する入力信号の制御や、入力端子の組み合わせにより、実現できる任意の論理回路について、図１乃至図１５を用いて説明する。

＜ＸＯＲ回路＞
以下に、データの保持機能を有し、消費電力を削減したＸＯＲ回路について図１乃至図８を用いて説明する。

＜ＸＯＲ回路１００の構成＞
図１に本実施の形態のＸＯＲ回路の回路図を示す。図１に示すＸＯＲ回路１００は、第１のトランジスタ１０１、第２のトランジスタ１０２、第３のトランジスタ１０３、第４のトランジスタ１０４、第５のトランジスタ１０５、第６のトランジスタ１０６、第７のトランジスタ１０７、第８のトランジスタ１０８、第９のトランジスタ１０９、第１０のトランジスタ１１０、第１１のトランジスタ１１１、第１２のトランジスタ１１２、第１３のトランジスタ１１３、第１４のトランジスタ１１４、第１５のトランジスタ１１５、第１６トランジスタ１１６、第１７のトランジスタ１１７、第１８のトランジスタ１１８、第１９のトランジスタ１１９、第２０のトランジスタ１２０、第２１のトランジスタ１２１、を有している。

第５のトランジスタ１０５、第６のトランジスタ１０６、第７のトランジスタ１０７、第８のトランジスタ１０８、第９のトランジスタ１０９、第１４のトランジスタ１１４、第１５のトランジスタ１１５、第１６トランジスタ１１６、第１７のトランジスタ１１７、の９個のトランジスタとしては、ｎチャネル型トランジスタを用いる。第１８のトランジスタ１１８、第１９のトランジスタ１１９、第２０のトランジスタ１２０、第２１のトランジスタ１２１、の４個のトランジスタとしては、ｐチャネル型トランジスタを用いる。

第１のトランジスタ１０１、第２のトランジスタ１０２、第３のトランジスタ１０３、第４のトランジスタ１０４、第１０のトランジスタ１１０、第１１のトランジスタ１１１、第１２のトランジスタ１１２、第１３のトランジスタ１１３、の８個のトランジスタとしては、例えば酸化物半導体層にチャネルが形成されるトランジスタを用いる。当該酸化物半導体を用いたトランジスタはリーク電流（オフ電流ともいう）が極小という利点を有する。なお当該酸化物半導体を用いたトランジスタは、ｎチャネル型トランジスタである。

トランジスタのリーク電流が極小であるために得られる利点として、論理回路における単位面積当たりのデータの保持機能が高められることが挙げられる。一般に、データの保持時間とリーク電流は比例する。例えば、リーク電流が１．０×１０^−２４Ａの場合、データの保持時間は１０年になり、リーク電流が１．０×１０^−２１Ａの場合、データの保持時間は３日〜４日になる。リーク電流が一桁変化するだけで、データの保持時間は大きく変化し、論理回路全体に大きな影響を及ぼす。必要とする特性に合わせて最適なトランジスタを選択することが好ましい。

なお、ｎチャネル型の酸化物半導体を用いたトランジスタのリーク電流は、１００ｙＡ／μｍ（１．０×１０^−２２Ａ）以下、好ましくは１０ｙＡ／μｍ（１．０×１０^−２３Ａ）以下、より好ましくは１ｙＡ／μｍ（１．０×１０^−２４Ａ）以下を得ることができる。なお、測定時は、ドレイン電圧とゲート電圧の絶対値が等しい事が好ましい。酸化物半導体を用いたトランジスタのリーク電流は、ゲート電圧が−３Ｖ以下になっても、極小を維持する。これに対して、ｎチャネル型のシリコン半導体を用いたトランジスタのリーク電流は、概ね１０ｐＡ／μｍ（１．０×１０^−１１Ａ）程度であり、ゲート電圧が−３Ｖ以下になると、リーク電流は急速に大きくなってしまう。また、リーク電流は、測定時のトランジスタの温度にも依存する。高温であるほど、リーク電流は大きくなる。

第５のトランジスタ１０５、第６のトランジスタ１０６、第７のトランジスタ１０７、第８のトランジスタ１０８、第９のトランジスタ１０９、第１４のトランジスタ１１４、第１５のトランジスタ１１５、第１６のトランジスタ１１６、第１７のトランジスタ１１７、第１８のトランジスタ１１８、第１９のトランジスタ１１９、第２０のトランジスタ１２０、第２１のトランジスタ１２１、の１３個のトランジスタとしては、例えば珪素層にチャネルが形成されるトランジスタを用いる。当該珪素層は、単結晶珪素層、微結晶珪素層、非晶質珪素層であってもよい。

なお、第５のトランジスタ１０５、第６のトランジスタ１０６、第７のトランジスタ１０７、第８のトランジスタ１０８、第９のトランジスタ１０９、第１４のトランジスタ１１４、第１５のトランジスタ１１５、第１６トランジスタ１１６、第１７のトランジスタ１１７、の９個のトランジスタ全て、又は一部を、酸化物半導体を用いたトランジスタに置き換えることもできる。ただし、酸化物半導体を用いたトランジスタはオフ電流が極小という利点を有する一方、動作速度が、シリコン半導体を用いたトランジスタと比べて劣るため、ＸＯＲ回路１００の動作速度への影響を考慮して、これらのトランジスタを酸化物半導体を用いたトランジスタに置き換えることが必要である。

ＸＯＲ回路１００に入力される２つの信号のうち入力信号Ａは、第１のトランジスタ１０１のソース又はドレインの一方及び、第１２のトランジスタ１１２のソース又はドレインの一方に、入力される。また入力信号Ｂは、第４のトランジスタ１０４のソース又はドレインの一方及び、第１３のトランジスタ１１３のソース又はドレインの一方に、入力される。なお、第３のトランジスタ１０３のソース又はドレインの一方及び、第１０のトランジスタ１１０のソース又はドレインの一方には、入力信号Ａと位相が反転した信号ＡＢが入力され、第２のトランジスタ１０２のソース又はドレインの一方及び、第１１のトランジスタ１１１のソース又はドレインの一方には、入力信号Ｂと位相が反転した信号ＢＢが入力される。

第１のトランジスタ１０１のゲートには、クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢが入力されている。第１のトランジスタ１０１のゲートと、第２のトランジスタ１０２のゲートと、第３のトランジスタ１０３のゲートと、第４のトランジスタ１０４のゲートと、は電気的に接続されている。

第１のトランジスタ１０１のソース又はドレインの他方と、第５のトランジスタ１０５のゲートとは、電気的に接続されている。なお、第１のトランジスタ１０１のソース又はドレインの他方と第５のトランジスタ１０５のゲートとの接続部分をノード１１とする。第２のトランジスタ１０２のソース又はドレインの他方と、第６のトランジスタ１０６のゲートとは、電気的に接続されている。なお、第２のトランジスタ１０２のソース又はドレインの他方と第６のトランジスタ１０６のゲートとの接続部分をノード１２とする。第３のトランジスタ１０３のソース又はドレインの他方と、第７のトランジスタ１０７のゲートとは、電気的に接続されている。なお、第３のトランジスタ１０３のソース又はドレインの他方と第７のトランジスタ１０７のゲートとの接続部分をノード１３とする。第４のトランジスタ１０４のソース又はドレインの他方と、第８のトランジスタ１０８のゲートとは、電気的に接続されている。なお、第４のトランジスタ１０４のソース又はドレインの他方と第８のトランジスタ１０８のゲートとの接続部分をノード１４とする。

第１０のトランジスタ１１０のゲートには、クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢが入力されている。第１０のトランジスタ１１０のゲートと、第１１のトランジスタ１１１のゲートと、第１２のトランジスタ１１２のゲートと、第１３のトランジスタ１１３のゲートと、は電気的に接続されている。

第１０のトランジスタ１１０のソース又はドレインの他方と、第１４のトランジスタ１１４のゲートとは、電気的に接続されている。なお、第１０のトランジスタ１１０のソース又はドレインの他方と第１４のトランジスタ１１４のゲートとの接続部分をノード１５とする。第１１のトランジスタ１１１のソース又はドレインの他方と、第１５のトランジスタ１１５のゲートとは、電気的に接続されている。なお、第１１のトランジスタ１１１のソース又はドレインの他方と第１５のトランジスタ１１５のゲートとの接続部分をノード１６とする。第１２のトランジスタ１１２のソース又はドレインの他方と、第１６のトランジスタ１１６のゲートとは、電気的に接続されている。なお、第１２のトランジスタ１１２のソース又はドレインの他方と第１６のトランジスタ１１６のゲートとの接続部分をノード１７とする。第１３のトランジスタ１１３のソース又はドレインの他方と、第１７のトランジスタ１１７のゲートとは、電気的に接続されている。なお、第１３のトランジスタ１１３のソース又はドレインの他方と第１７のトランジスタ１１７のゲートとの接続部分をノード１８とする。

第１８のトランジスタ１１８のソース又はドレインの一方と、第１９のトランジスタ１１９のソース又はドレインの一方と、第２０のトランジスタ１２０のソース又はドレインの一方と、第２１のトランジスタ１２１のソース又はドレインの一方と、は電気的に接続されており、電源電位ＶＤＤが供給されている。第１８のトランジスタ１１８のゲートには、クロック信号ＣＬＫが入力されている。第２１のトランジスタ１２１のゲートには、クロック信号ＣＬＫが入力されている。

第１８のトランジスタ１１８のソース又はドレインの他方と、第１９のトランジスタ１１９のソース又はドレインの他方と、第２０のトランジスタ１２０のゲートと、第５のトランジスタ１０５のソース又はドレインの一方と、第７のトランジスタ１０７のソース又はドレインの一方と、は電気的に接続されている。なお、第１８のトランジスタ１１８のソース又はドレインの他方と、第１９のトランジスタ１１９のソース又はドレインの他方と、第２０のトランジスタ１２０のゲートと、第５のトランジスタ１０５のソース又はドレインの一方と、第７のトランジスタ１０７のソース又はドレインの一方との接続部分をノードＤとする。

第２０のトランジスタ１２０のソース又はドレインの他方と、第２１のトランジスタ１２１のソース又はドレインの他方と、第１９のトランジスタ１１９のゲートと、第１４のトランジスタ１１４のソース又はドレインの一方と、第１６のトランジスタ１１６のソース又はドレインの一方と、は電気的に接続されている。なお、第２０のトランジスタ１２０のソース又はドレインの他方と、第２１のトランジスタ１２１のソース又はドレインの他方と、第１９のトランジスタ１１９のゲートと、第１４のトランジスタ１１４のソース又はドレインの一方と、第１６のトランジスタ１１６のソース又はドレインの一方との接続部分をノードＡとする。

第５のトランジスタ１０５のソース又はドレインの他方と、第６のトランジスタ１０６のソース又はドレインの一方と、は電気的に接続されている。第１４のトランジスタ１１４のソース又はドレインの他方と、第１５のトランジスタ１１５のソース又はドレインの一方と、は電気的に接続されている。第７のトランジスタ１０７のソース又はドレインの他方と、第８のトランジスタ１０８のソース又はドレインの一方と、は電気的に接続されている。第１６のトランジスタ１１６のソース又はドレインの他方と、第１７のトランジスタ１１７のソース又はドレインの一方と、は電気的に接続されている。

第６のトランジスタ１０６のソース又はドレインの他方と、第８のトランジスタ１０８のソース又はドレインの他方と、第１５のトランジスタ１１５のソース又はドレインの他方と、第１７のトランジスタ１１７のソース又はドレインの他方と、第９のトランジスタ１０９のソース又はドレインの一方とは電気的に接続されている。

第９のトランジスタ１０９のゲートには、クロック信号ＣＬＫが入力され、第９のトランジスタ１０９のソース又はドレインの他方は、基準電位ＧＮＤ端子と電気的に接続されている。なお、第９のトランジスタ１０９のソース又はドレインの他方と、基準電位ＧＮＤ端子との接続部分をノードＧとする。

ノードＡの電位は、ＸＯＲ回路１００の出力信号ＯＵＴとして出力される。ノードＤの電位は、ＸＯＲ回路１００の出力信号ＯＵＴと、位相が反転した信号ＯＵＴＢとして出力される。

本実施の形態のＸＯＲ回路１００において、酸化物半導体を用いたトランジスタのゲートが閉じている時、電源電位ＶＤＤ端子から基準電位ＧＮＤ端子までのリーク電流のパスは、１つしか存在しない。リーク電流のパスが１つしか存在しないため、ＸＯＲ回路１００の消費電力を抑えることができる。

比較として従来のラッチ回路を図２に示す。図２（Ａ）に示すラッチ回路２２０は、クロックドインバータ２２１、インバータ２２２、クロックドインバータ２２３を有している。

クロックドインバータ２２１の入力端子は、ラッチ回路２２０の入力端子ＩＮとして機能する。

クロックドインバータ２２１の出力端子は、インバータ２２２の入力端子及びクロックドインバータ２２３の出力端子と電気的に接続されている。クロックドインバータ２２３の入力端子は、インバータ２２２の出力端子に電気的に接続されており、ラッチ回路２２０の出力端子ＯＵＴとして機能する。

インバータ２２２として用いることが可能な回路構成の例を図２（Ｂ）に示す。

図２（Ｂ）に示されるインバータ１３３は、ｐチャネル型トランジスタであるトランジスタ１３１及びｎチャネル型トランジスタであるトランジスタ１３２を有している。

インバータ１３３のトランジスタ１３１のゲートは、トランジスタ１３２のゲートと電気的に接続されており、インバータ１３３の入力端子ＩＮとして機能する。トランジスタ１３１のソース又はドレインの一方には、電源電位ＶＤＤが供給される。トランジスタ１３１のソース又はドレインの他方は、トランジスタ１３２のソース又はドレインの一方と電気的に接続されており、インバータ１３３の出力端子ＯＵＴとして機能する。

トランジスタ１３２のソース又はドレインの他方は、基準電位ＧＮＤ端子と電気的に接続されている。

クロックドインバータ２２１及びクロックドインバータ２２３のそれぞれとして用いることが可能な回路構成の例を図２（Ｃ）に示す。

図２（Ｃ）に示すクロックドインバータ１６０は、ｐチャネル型トランジスタであるトランジスタ１６１、ｐチャネル型トランジスタであるトランジスタ１６２、ｎチャネル型トランジスタであるトランジスタ１６３、ｎチャネル型トランジスタであるトランジスタ１６４を有している。

トランジスタ１６１のゲートは、トランジスタ１６４のゲートと電気的に接続されており、クロックドインバータ１６０の入力端子ＩＮとして機能する。トランジスタ１６１のソース又はドレインの一方には、電源電位ＶＤＤが供給される。トランジスタ１６１のソース又はドレインの他方は、トランジスタ１６２のソース又はドレインの一方と電気的に接続されている。

トランジスタ１６２のゲートには、クロック信号ＣＬＫが入力される。トランジスタ１６２のソース又はドレインの他方は、トランジスタ１６３のソース又はドレインの一方と電気的に接続され、クロックドインバータ１６０の出力端子ＯＵＴとして機能する。

トランジスタ１６３のゲートには、クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢが入力される。トランジスタ１６３のソース又はドレインの他方は、トランジスタ１６４のソース又はドレインの一方と電気的に接続されている。

トランジスタ１６４のソース又はドレインの他方は、基準電位ＧＮＤ端子と電気的に接続されている。

インバータ１３３、クロックドインバータ１６０Ａ及びクロックドインバータ１６０Ｂを用いた場合のラッチ回路２２０の具体的な回路構成を図３に示す。なお図３において、クロックドインバータ１６０Ａ及びクロックドインバータ１６０Ｂ、並びにそれぞれに含まれるトランジスタは、クロックドインバータ１６０と同様であり、それぞれ「Ａ」及び「Ｂ」を追加して表記している。

図３に示されるように、ラッチ回路２２０において、電源電位ＶＤＤ端子から基準電位ＧＮＤ端子へのリーク電流のパスは３つ存在する（パスＩ_１〜パスＩ_３）。よって、ラッチ回路２２０の消費電力は増大する恐れがある。

上述のように、ＸＯＲ回路１００は、電源電位ＶＤＤ端子から基準電位ＧＮＤ端子へのリーク電流のパスは１つである。そのため、ＸＯＲ回路１００では消費電力が抑制できる。

またＸＯＲ回路１００は、８個の酸化物半導体を用いたトランジスタ及び１３個のシリコン半導体を用いたトランジスタで構成することができる。

酸化物半導体を用いたトランジスタは、上述のようにリーク電流が極小である。そのため、ＸＯＲ回路１００に電源電位ＶＤＤの供給を停止しても、例えば酸化物半導体を用いたトランジスタである第１のトランジスタ１０１のソース又はドレインの他方と、第５のトランジスタ１０５のゲートとの間に蓄えられている電荷は保持される。よって、電源電位ＶＤＤの供給を再開すると、ＸＯＲ回路１００は、電源電位ＶＤＤの供給を停止する前の状態から、動作を開始することができる。

このように、ＸＯＲ回路１００は電源電位ＶＤＤの供給を停止してもデータが消失しない。すなわち、ＸＯＲ回路１００は、不揮発性の記憶回路である。電源電位ＶＤＤの供給を停止してもデータが消失しないので、ＸＯＲ回路１００において、酸化物半導体を用いたトランジスタのゲートが閉じている時は、電源電位ＶＤＤの供給を停止することが可能である。即ち不揮発性のＸＯＲ回路１００は消費電力を抑制することができる。

またＸＯＲ回路１００において、酸化物半導体を用いたトランジスタとシリコン半導体を用いたトランジスタは積層して形成することが可能である（後述）。そのため、ＸＯＲ回路１００の回路面積を小さくすることができる。

＜ＸＯＲ回路１００の動作＞
図４乃至図８を用いて、本実施の形態のＸＯＲ回路１００の動作について説明する。図４には、ＸＯＲ回路１００におけるタイミングチャートを示す。図４では、期間Ｔ１、期間Ｔ２、期間Ｔ３、期間Ｔ４、期間Ｔ５、期間Ｔ６、期間Ｔ７、期間Ｔ８、期間Ｔ９、期間Ｔ１０、に分けてタイミングチャートを示す。図５乃至図８では、期間Ｔ１、期間Ｔ２、期間Ｔ３、期間Ｔ４におけるＸＯＲ回路１００の動作の状態を示す。

ＸＯＲ回路１００は、クロック同期式であり、第９のトランジスタ１０９、第１８のトランジスタ１１８、第２１のトランジスタ１２１に同様のクロック信号ＣＬＫを入力することで、ＸＯＲ回路として動作する。なお、クロック信号ＣＬＫと同期して第９のトランジスタ１０９がオン状態となる、期間Ｔ２、期間Ｔ４、期間Ｔ６、期間Ｔ８、期間Ｔ１０においてのみ、出力信号ＯＵＴが決定される。

＜期間Ｔ１（図５参照。）＞
まず図４の期間Ｔ１に示すように、入力信号ＡとしてＨ電位（ＶＤＤ）、入力信号ＢとしてＬ電位（ＶＳＳ）が入力された場合を考える。なお、本明細書において、Ｈ電位（ＶＤＤ）は高電位（電源電位）、Ｌ電位（ＶＳＳ）は低電位（基準電位）を表すものとする。この時、クロック信号ＣＬＫがＬ電位（ＶＳＳ）なので、第１８のトランジスタ１１８のゲート、及び第２１のトランジスタ１２１のゲートにＬ電位（ＶＳＳ）が印加される。従って、第１８のトランジスタ１１８（Ｐｃｈ）及び第２１のトランジスタ１２１（Ｐｃｈ）は、オン状態となる。この時、ノードＡに対してＨ電位（ＶＤＤ）が入り込み、ノードＤに対してＨ電位（ＶＤＤ）が入り込む。（プリチャージ動作。）第１８のトランジスタ１１８及び第２１のトランジスタ１２１は、ノードＡとノードＤにＨ電位（ＶＤＤ）を充電するか否かを制御するために設けられている。

また、第９のトランジスタ１０９（Ｎｃｈ）は、オフ状態となる。

クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢがＨ電位（ＶＤＤ）なので、第１のトランジスタ１０１及び第２のトランジスタ１０２及び第３のトランジスタ１０３及び第４のトランジスタ１０４は、オン状態となる。従って、第５のトランジスタ１０５のゲート（ノード１１）に入力信号Ａと同じＨ電位（ＶＤＤ）がチャージされ、第６のトランジスタ１０６のゲート（ノード１２）に入力信号Ｂと位相が反転した信号ＢＢと同じＨ電位（ＶＤＤ）がチャージされ、第７のトランジスタ１０７のゲート（ノード１３）に入力信号Ａと位相が反転した信号ＡＢと同じＬ電位（ＶＳＳ）がチャージされ、第８のトランジスタ１０８のゲート（ノード１４）に入力信号Ｂと同じＬ電位（ＶＳＳ）がチャージされる。

また、クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢがＨ電位（ＶＤＤ）なので、第１０のトランジスタ１１０及び第１１のトランジスタ１１１及び第１２のトランジスタ１１２及び第１３のトランジスタ１１３は、オン状態となる。従って、第１４のトランジスタ１１４のゲート（ノード１５）に入力信号Ａと位相が反転した信号ＡＢと同じＬ電位（ＶＳＳ）がチャージされ、第１５のトランジスタ１１５のゲート（ノード１６）に入力信号Ｂと位相が反転した信号ＢＢと同じＨ電位（ＶＤＤ）がチャージされ、第１６のトランジスタ１１６のゲート（ノード１７）に入力信号Ａと同じＨ電位（ＶＤＤ）がチャージされ、第１７のトランジスタ１１７のゲート（ノード１８）に入力信号Ｂと同じＬ電位（ＶＳＳ）がチャージされる。

以上のように期間Ｔ１では、ノード１１、ノード１２、ノード１３、ノード１４、ノード１５、ノード１６、ノード１７、ノード１８のそれぞれに、入力信号Ａ及び入力信号Ｂに応じた電位が、ノードＡ、ノードＤのそれぞれに、Ｈ電位（ＶＤＤ）がチャージされた状態となる。

＜期間Ｔ２（図６参照。）＞
次に図４の期間Ｔ２に示すように、クロック信号ＣＬＫがＨ電位（ＶＤＤ）となるので、第１８のトランジスタ１１８のゲート、第２１のトランジスタ１２１のゲート、第９のトランジスタ１０９のゲートのそれぞれにＨ電位（ＶＤＤ）が印加される。この時、第１８のトランジスタ１１８（Ｐｃｈ）及び第２１のトランジスタ１２１（Ｐｃｈ）は、オフ状態となる。第２１のトランジスタ１２１がオフ状態となることにより、ノードＡに対してＨ電位（ＶＤＤ）の供給が無くなり、ノードＡはＨ電位（ＶＤＤ）を維持する状態となる。また、第１８のトランジスタ１１８がオフ状態となることにより、ノードＤに対してＨ電位（ＶＤＤ）の供給が無くなり、ノードＤはＨ電位（ＶＤＤ）を維持する状態となる。

第９のトランジスタ１０９（Ｎｃｈ）は、オン状態となる。

一方、クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢがＬ電位（ＶＳＳ）となるので、第１のトランジスタ１０１（Ｎｃｈ）及び第２のトランジスタ１０２（Ｎｃｈ）及び第３のトランジスタ１０３（Ｎｃｈ）及び第４のトランジスタ１０４（Ｎｃｈ）は、オフ状態となる。ノード１１には、Ｈ電位（ＶＤＤ）に応じた電荷が蓄積されているため、第１のトランジスタ１０１がオフ状態となることで、ノード１１には、Ｈ電位（ＶＤＤ）に応じた電荷が保持される。（電荷保持動作。）更に、第５のトランジスタ１０５は、ノード１１の電位に応じて、オン状態となる。ノード１２には、Ｈ電位（ＶＤＤ）に応じた電荷が蓄積されているため、第２のトランジスタ１０２がオフ状態となることで、ノード１２には、Ｈ電位（ＶＤＤ）に応じた電荷が保持される。（電荷保持動作。）更に、第６のトランジスタ１０６は、ノード１２の電位に応じて、オン状態となる。ノード１３には、Ｌ電位（ＶＳＳ）に応じた電荷が蓄積されているため、第３のトランジスタ１０３がオフ状態となることで、ノード１３には、Ｌ電位（ＶＳＳ）に応じた電荷が保持される。（電荷保持動作。）更に、第７のトランジスタ１０７は、ノード１３の電位に応じて、オフ状態となる。ノード１４には、Ｌ電位（ＶＳＳ）に応じた電荷が蓄積されているため、第４のトランジスタ１０４がオフ状態となることで、ノード１４には、Ｌ電位（ＶＳＳ）に応じた電荷が保持される。（電荷保持動作。）更に、第８のトランジスタ１０８は、ノード１４の電位に応じて、オフ状態となる。

同様に、クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢがＬ電位（ＶＳＳ）となるので、第１０のトランジスタ１１０（Ｎｃｈ）及び第１１のトランジスタ１１１（Ｎｃｈ）及び第１２のトランジスタ１１２（Ｎｃｈ）及び第１３のトランジスタ１１３（Ｎｃｈ）は、オフ状態となる。ノード１５には、Ｌ電位（ＶＳＳ）に応じた電荷が蓄積されているため、第１０のトランジスタ１１０がオフ状態となることで、ノード１５には、Ｌ電位（ＶＳＳ）に応じた電荷が保持される。（電荷保持動作。）更に、第１４のトランジスタ１１４は、ノード１５の電位に応じて、オフ状態となる。ノード１６には、Ｈ電位（ＶＤＤ）に応じた電荷が蓄積されているため、第１１のトランジスタ１１１がオフ状態となることで、ノード１６には、Ｈ電位（ＶＤＤ）に応じた電荷が保持される。（電荷保持動作。）更に、第１５のトランジスタ１１５は、ノード１６の電位に応じて、オン状態となる。ノード１７には、Ｈ電位（ＶＤＤ）に応じた電荷が蓄積されているため、第１２のトランジスタ１１２がオフ状態となることで、ノード１７には、Ｈ電位（ＶＤＤ）に応じた電荷が保持される。（電荷保持動作。）更に、第１６のトランジスタ１１６は、ノード１７の電位に応じて、オン状態となる。ノード１８には、Ｌ電位（ＶＳＳ）に応じた電荷が蓄積されているため、第１３のトランジスタ１１３がオフ状態となることで、ノード１８には、Ｌ電位（ＶＳＳ）に応じた電荷が保持される。（電荷保持動作。）更に、第１７のトランジスタ１１７は、ノード１８の電位に応じて、オフ状態となる。

ＸＯＲ回路１００において、第５のトランジスタ１０５と、第６のトランジスタ１０６が電気的に直列で接続され（領域５０）、第７のトランジスタ１０７と、第８のトランジスタ１０８が電気的に直列で接続され（領域５１）、２個ずつ直列接続されたトランジスタ（領域５０と領域５１）は、電気的に並列で接続されている。また第１４のトランジスタ１１４と、第１５のトランジスタ１１５が電気的に直列で接続され（領域５２）、第１６のトランジスタ１１６と、第１７のトランジスタ１１７が電気的に直列で接続され（領域５３）、２個ずつ直列接続されたトランジスタ（領域５２と領域５３）は、電気的に並列で接続されている。

この時、領域５０には電流が流れ、領域５１、領域５２、領域５３、には電流が流れない。
従ってノードＤに溜められたＨ電位（ＶＤＤ）に応じた電荷は、領域５０、第９のトランジスタ１０９を通して、ノードＧの有する基準電位（ＧＮＤ）へと引き抜かれていく。即ちノードＤからノードＧに向かって電流が流れる。

ノードＤからノードＧに向かって電流が流れることで、ノードＤの電位は、Ｈ電位（ＶＤＤ）から徐々に減少し、Ｌ電位（ＶＳＳ）となる。その結果、第２０のトランジスタ１２０のゲートに、Ｌ電位（ＶＳＳ）が印加されるため、第２０のトランジスタ１２０（Ｐｃｈ）は、オン状態となる。この時、ノードＡの電位が確定し、出力信号ＯＵＴが、Ｈ電位（ＶＤＤ）となる。

第１９のトランジスタ１１９及び第２０のトランジスタ１２０は、ノードＡとノードＤに対して、該ノード間の電位を相互に補償し合う機能を有する。ノードＡとノードＤ間の電位を相互に補償し合うとは、例えば、ノードＤがＬ電位（ＶＳＳ）になった場合、第２０のトランジスタ１２０は、ノードＡにＨ電位（ＶＤＤ）を供給する。例えば、ノードＡがＬ電位（ＶＳＳ）になった場合、第１９のトランジスタ１１９は、ノードＤにＨ電位（ＶＤＤ）を供給する。即ち、ノードＡとノードＤ間において、Ｌ電位（ＶＳＳ）になったノードと逆のノードに、Ｈ電位（ＶＤＤ）を供給する。

なお、ノードＡの電位とノードＤの電位は、第９のトランジスタ１０９のオン状態及びオフ状態に依存する。即ち出力信号ＯＵＴの電位が確定するのは、クロック信号ＣＬＫがＨ電位（ＶＤＤ）の時に限られる。従ってＸＯＲ回路１００の出力信号ＯＵＴの電位が確定するのは図４に示すタイミングチャートにおいて、期間Ｔ２、期間Ｔ４、期間Ｔ６、期間Ｔ８、期間Ｔ１０の時である。

以上のように期間Ｔ２では、Ｈ電位（ＶＤＤ）の入力信号Ａ及びＬ電位（ＶＳＳ）の入力信号Ｂの入力に対して、Ｈ電位（ＶＤＤ）の出力信号ＯＵＴが、確定された状態となる。

上述のように、第１９のトランジスタ１１９及び第２０のトランジスタ１２０は、電位補償機能を有し、第１８のトランジスタ１１８及び第２１のトランジスタ１２１は、充電機能を有する。従って、これら４つのトランジスタは、常にノードＡとノードＤの電位を比較し、Ｌ電位（ＶＳＳ）となったノードと逆のノードに、Ｈ電位（ＶＤＤ）を供給するという比較器としての機能を有する。

また、第９のトランジスタ１０９は、放電機能を有する。オン状態となっている第９のトランジスタ１０９を通して、ノードＡ又はノードＤの電位はノードＧの有する基準電位（ＧＮＤ）へと引き抜かれていく。その結果、第９のトランジスタ１０９がオン状態となる時（クロック信号ＣＬＫがＨ電位（ＶＤＤ）の時）のみ、出力信号ＯＵＴの電位が確定することになるため、該トランジスタは、最終的な出力信号ＯＵＴを確定するという機能（電位確定機能）も有する。

＜期間Ｔ３（図７参照。）＞
次に図４の期間Ｔ３に示すように、入力信号ＡとしてＬ電位（ＶＳＳ）、入力信号ＢとしてＬ電位（ＶＳＳ）が入力された場合を考える。この時、クロック信号ＣＬＫがＬ電位（ＶＳＳ）なので、第１８のトランジスタ１１８のゲート、及び第２１のトランジスタ１２１のゲートにＬ電位（ＶＳＳ）が印加される。従って、第１８のトランジスタ１１８（Ｐｃｈ）及び第２１のトランジスタ１２１（Ｐｃｈ）は、オン状態となる。この時、ノードＡに対してＨ電位（ＶＤＤ）が入り込み、ノードＤに対してＨ電位（ＶＤＤ）が入り込む。（プリチャージ動作。）第１８のトランジスタ１１８及び第２１のトランジスタ１２１は、ノードＡとノードＤにＨ電位（ＶＤＤ）を充電するか否かを制御するために設けられている。

また、第９のトランジスタ１０９（Ｎｃｈ）は、オフ状態となる。

クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢがＨ電位（ＶＤＤ）なので、第１のトランジスタ１０１及び第２のトランジスタ１０２及び第３のトランジスタ１０３及び第４のトランジスタ１０４は、オン状態となる。従って、第５のトランジスタ１０５のゲート（ノード１１）に入力信号Ａと同じＬ電位（ＶＳＳ）がチャージされ、第６のトランジスタ１０６のゲート（ノード１２）に入力信号Ｂと位相が反転した信号ＢＢと同じＨ電位（ＶＤＤ）がチャージされ、第７のトランジスタ１０７のゲート（ノード１３）に入力信号Ａと位相が反転した信号ＡＢと同じＨ電位（ＶＤＤ）がチャージされ、第８のトランジスタ１０８のゲート（ノード１４）に入力信号Ｂと同じＬ電位（ＶＳＳ）がチャージされる。

また、クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢがＨ電位（ＶＤＤ）なので、第１０のトランジスタ１１０及び第１１のトランジスタ１１１及び第１２のトランジスタ１１２及び第１３のトランジスタ１１３は、オン状態となる。従って、第１４のトランジスタ１１４のゲート（ノード１５）に入力信号Ａと位相が反転した信号ＡＢと同じＨ電位（ＶＤＤ）がチャージされ、第１５のトランジスタ１１５のゲート（ノード１６）に入力信号Ｂと位相が反転した信号ＢＢと同じＨ電位（ＶＤＤ）がチャージされ、第１６のトランジスタ１１６のゲート（ノード１７）に入力信号Ａと同じＬ電位（ＶＳＳ）がチャージされ、第１７のトランジスタ１１７のゲート（ノード１８）に入力信号Ｂと同じＬ電位（ＶＳＳ）がチャージされる。

以上のように期間Ｔ３では、ノード１１、ノード１２、ノード１３、ノード１４、ノード１５、ノード１６、ノード１７、ノード１８のそれぞれに、入力信号Ａ及び入力信号Ｂに応じた電位が、ノードＡ、ノードＤのそれぞれに、Ｈ電位（ＶＤＤ）がチャージされた状態となる。

＜期間Ｔ４（図８参照。）＞
次に図４の期間Ｔ４に示すように、クロック信号ＣＬＫがＨ電位（ＶＤＤ）となるので、第１８のトランジスタ１１８のゲート、第２１のトランジスタ１２１のゲート、第９のトランジスタ１０９のゲートのそれぞれにＨ電位（ＶＤＤ）が印加される。この時、第１８のトランジスタ１１８（Ｐｃｈ）及び第２１のトランジスタ１２１（Ｐｃｈ）は、オフ状態となる。第２１のトランジスタ１２１がオフ状態となることにより、ノードＡに対してＨ電位（ＶＤＤ）の供給が無くなり、ノードＡはＨ電位（ＶＤＤ）を維持する状態となる。また、第１８のトランジスタ１１８がオフ状態となることにより、ノードＤに対してＨ電位（ＶＤＤ）の供給が無くなり、ノードＤはＨ電位（ＶＤＤ）を維持する状態となる。

第９のトランジスタ１０９（Ｎｃｈ）は、オン状態となる。

一方、クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢがＬ電位（ＶＳＳ）となるので、第１のトランジスタ１０１（Ｎｃｈ）及び第２のトランジスタ１０２（Ｎｃｈ）及び第３のトランジスタ１０３（Ｎｃｈ）及び第４のトランジスタ１０４（Ｎｃｈ）は、オフ状態となる。ノード１１には、Ｌ電位（ＶＳＳ）に応じた電荷が蓄積されているため、第１のトランジスタ１０１がオフ状態となることで、ノード１１には、Ｌ電位（ＶＳＳ）に応じた電荷が保持される。（電荷保持動作。）更に、第５のトランジスタ１０５は、ノード１１の電位に応じて、オフ状態となる。ノード１２には、Ｈ電位（ＶＤＤ）に応じた電荷が蓄積されているため、第２のトランジスタ１０２がオフ状態となることで、ノード１２には、Ｈ電位（ＶＤＤ）に応じた電荷が保持される。（電荷保持動作。）更に、第６のトランジスタ１０６は、ノード１２の電位に応じて、オン状態となる。ノード１３には、Ｈ電位（ＶＤＤ）に応じた電荷が蓄積されているため、第３のトランジスタ１０３がオフ状態となることで、ノード１３には、Ｈ電位（ＶＤＤ）に応じた電荷が保持される。（電荷保持動作。）更に、第７のトランジスタ１０７は、ノード１３の電位に応じて、オン状態となる。ノード１４には、Ｌ電位（ＶＳＳ）に応じた電荷が蓄積されているため、第４のトランジスタ１０４がオフ状態となることで、ノード１４には、Ｌ電位（ＶＳＳ）に応じた電荷が保持される。（電荷保持動作。）更に、第８のトランジスタ１０８は、ノード１４の電位に応じて、オフ状態となる。

同様に、クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢがＬ電位（ＶＳＳ）となるので、第１０のトランジスタ１１０（Ｎｃｈ）及び第１１のトランジスタ１１１（Ｎｃｈ）及び第１２のトランジスタ１１２（Ｎｃｈ）及び第１３のトランジスタ１１３（Ｎｃｈ）は、オフ状態となる。ノード１５には、Ｈ電位（ＶＤＤ）に応じた電荷が蓄積されているため、第１０のトランジスタ１１０がオフ状態となることで、ノード１５には、Ｈ電位（ＶＤＤ）に応じた電荷が保持される。（電荷保持動作。）更に、第１４のトランジスタ１１４は、ノード１５の電位に応じて、オン状態となる。ノード１６には、Ｈ電位（ＶＤＤ）に応じた電荷が蓄積されているため、第１１のトランジスタ１１１がオフ状態となることで、ノード１６には、Ｈ電位（ＶＤＤ）に応じた電荷が保持される。（電荷保持動作。）更に、第１５のトランジスタ１１５は、ノード１６の電位に応じて、オン状態となる。ノード１７には、Ｌ電位（ＶＳＳ）に応じた電荷が蓄積されているため、第１２のトランジスタ１１２がオフ状態となることで、ノード１７には、Ｌ電位（ＶＳＳ）が保持される。（電荷保持動作。）更に、第１６のトランジスタ１１６は、ノード１７の電位に応じて、オフ状態となる。ノード１８には、Ｌ電位（ＶＳＳ）に応じた電荷が蓄積されているため、第１３のトランジスタ１１３がオフ状態となることで、ノード１８には、Ｌ電位（ＶＳＳ）が保持される。（電荷保持動作。）更に、第１７のトランジスタ１１７は、ノード１８の電位に応じて、オフ状態となる。

この時、領域５２には電流が流れ、領域５０、領域５１、領域５３、には電流が流れない。
従ってノードＡに溜められたＨ電位（ＶＤＤ）は、領域５２、第９のトランジスタ１０９を通して、ノードＧの有する基準電位（ＧＮＤ）へと引き抜かれていく。即ちノードＡからノードＧに向かって電流が流れる。

ノードＡからノードＧに向かって電流が流れることで、ノードＡの電位は、Ｈ電位（ＶＤＤ）から徐々に減少し、Ｌ電位（ＶＳＳ）となる。その結果、第１９のトランジスタ１１９のゲートに、Ｌ電位（ＶＳＳ）が印加されるため、第２０のトランジスタ１２０（Ｐｃｈ）は、オン状態となる。この時、ノードＡの電位が確定し、出力信号ＯＵＴが、Ｌ電位（ＶＳＳ）となる。

以上のように期間Ｔ４では、Ｌ電位（ＶＳＳ）の入力信号Ａ及びＬ電位（ＶＳＳ）の入力信号Ｂに対して、Ｌ電位（ＶＳＳ）の出力信号ＯＵＴが、確定された状態となる。

従って、入力信号Ａ（入力信号Ｂ）としてＬ電位（ＶＳＳ）が入力され、入力信号Ｂ（入力信号Ａ）としてＨ電位（ＶＤＤ）が入力されれば、領域５０（又は領域５１）及び第９のトランジスタ１０９を通して電流経路が形成され、ノードＤからノードＧまでの電流経路が形成される。また、入力信号Ａ及び入力信号Ｂとして、Ｈ電位（ＶＤＤ）（Ｌ電位（ＶＳＳ））が入力されれば、領域５２（又は領域５３）及び第９のトランジスタ１０９を通して電流経路が形成され、ノードＡからノードＧまでの電流経路が形成される。

即ち、入力信号Ａ及び入力信号Ｂとして入力される電位が異なれば、必ずノードＡは、Ｈ電位（ＶＤＤ）になり、出力信号ＯＵＴは、Ｈ電位（ＶＤＤ）になる。また、入力信号Ａ及び入力信号Ｂとして入力される電位が等しければ、必ずノードＡは、Ｌ電位（ＶＳＳ）になり、出力信号ＯＵＴは、Ｌ電位（ＶＳＳ）になる。このようにして、ＸＯＲ回路が形成できる。

従って、電荷保持部における対称性を利用して、８個の入力端子に入力する入力信号Ａ、入力信号Ｂを制御することで、入力信号Ａ、入力信号Ｂが等しいか否かで、出力信号を変化させるＸＯＲ回路が形成できる。

期間Ｔ５、期間Ｔ６の動作は、期間Ｔ１、期間Ｔ２の動作と全く同様である。期間Ｔ７、期間Ｔ８の動作は、期間Ｔ１、期間Ｔ２の動作において、入力信号ＡとしてＬ電位（ＶＳＳ）、入力信号ＢとしてＨ電位（ＶＤＤ）が入力された場合の動作に対応する。期間Ｔ９、期間Ｔ１０の動作は、期間Ｔ３、期間Ｔ４の動作において、入力信号ＡとしてＨ電位（ＶＤＤ）、入力信号ＢとしてＨ電位（ＶＤＤ）が入力された場合の動作に対応する。

本実施の形態により、ＸＯＲ回路のリーク電流のパスを抑制することができる。従って、ＸＯＲ回路の消費電力を抑制することができる。

本実施の形態により、ＸＯＲ回路において電源が遮断されてもデータを保持することができる。

本実施の形態により、ＸＯＲ回路において酸化物半導体を用いたトランジスタとシリコン半導体を用いたトランジスタは積層して形成することが可能であるため、回路面積を縮小させることができる。

＜ＭＵＸ回路＞
以下に、データの保持機能を有し、消費電力を削減したＭＵＸ回路について図９乃至図１５を用いて説明する。

＜ＭＵＸ回路２００の構成＞
図９に本実施の形態のＭＵＸ回路の回路図を示す。図９に示すＭＵＸ回路２００は、図１に示すＸＯＲ回路１００において、第２のトランジスタ１０２のソース又はドレインの一方に入力される入力信号Ｂと位相が反転した信号ＢＢを入力信号Ｓに、第３のトランジスタ１０３のソース又はドレインの一方に入力される入力信号Ａと位相が反転した信号ＡＢを入力信号Ｂに、第４のトランジスタ１０４のソース又はドレインの一方に入力される入力信号Ｂを入力信号Ｓと位相が反転した信号ＳＢに、第１０のトランジスタ１１０のソース又はドレインの一方に入力される入力信号Ａと位相が反転した信号ＡＢを入力信号Ｂと位相が反転した信号ＢＢに、第１１のトランジスタ１１１のソース又はドレインの一方に入力される入力信号Ｂと位相が反転した信号ＢＢを入力信号Ｓと位相が反転した信号ＳＢに、第１２のトランジスタ１１２のソース又はドレインの一方に入力される入力信号Ａを、入力信号Ａと位相が反転した信号ＡＢに、第１３のトランジスタ１１３のソース又はドレインの一方に入力される入力信号Ｂを、入力信号Ｓに、置き換えた構成を有する。なお、第１のトランジスタ１０１のソース又はドレインの一方に入力される信号はＸＯＲ回路１００と同一である。

なお、入力信号Ａを選択する場合には、入力信号ＳとしてＨ電位（ＶＤＤ）を入力し、入力信号Ｂを選択する場合には、入力信号ＳとしてＬ電位（ＶＳＳ）を入力するものとする。

ＭＵＸ回路２００において、酸化物半導体を用いたトランジスタのゲートが閉じている時、リーク電流のパスは、電源電位ＶＤＤ端子から基準電位ＧＮＤ端子まで１つしか存在しない。リーク電流のパスが１つしか存在しないため、ＭＵＸ回路２００の消費電力を抑えることができる。

ＭＵＸ回路２００は電源電位ＶＤＤの供給を停止してもデータが消失しない。すなわち、ＭＵＸ回路２００は、不揮発性の記憶回路である。電源電位ＶＤＤの供給を停止してもデータが消失しないので、ＭＵＸ回路２００において、酸化物半導体を用いたトランジスタのゲートが閉じている時は、電源電位ＶＤＤの供給を停止することが可能である。即ち不揮発性のＭＵＸ回路２００は消費電力を抑制することができる。

またＭＵＸ回路２００において、酸化物半導体を用いたトランジスタとシリコン半導体を用いたトランジスタは積層して形成することが可能である（後述）。そのため、ＭＵＸ回路２００の回路面積を小さくすることができる。

＜ＭＵＸ回路２００の動作＞
図１０乃至図１５を用いて、ＭＵＸ回路２００の動作について説明する。図１０には、ＭＵＸ回路２００におけるタイミングチャートを示す。図１０では、期間Ｔ１、期間Ｔ２、期間Ｔ３、期間Ｔ４、期間Ｔ５、期間Ｔ６、期間Ｔ７、期間Ｔ８、期間Ｔ９、期間Ｔ１０、期間Ｔ１１、期間Ｔ１２、期間Ｔ１３、期間Ｔ１４、期間Ｔ１５、期間Ｔ１６、に分けてタイミングチャートを示す。図１１乃至図１５では、期間Ｔ１、期間Ｔ２、期間Ｔ３、期間Ｔ４、期間Ｔ９、期間Ｔ１０、期間Ｔ１５、期間Ｔ１６におけるＭＵＸ回路２００の動作の状態を示す。

ＭＵＸ回路２００は、クロック同期式であり、第１８のトランジスタ１１８、第２１のトランジスタ１２１、第９のトランジスタ１０９に同様のクロック信号ＣＬＫを入力することで、ＭＵＸ回路として動作する。なお、クロック信号ＣＬＫと同期して第９のトランジスタ１０９がオン状態となる、期間Ｔ２、期間Ｔ４、期間Ｔ６、期間Ｔ８、期間Ｔ１０、期間Ｔ１２、期間Ｔ１４、期間Ｔ１６においてのみ、出力信号ＯＵＴが決定される。

＜期間Ｔ１（図１１参照。）＞
まず図１０の期間Ｔ１に示すように、入力信号ＡとしてＨ電位（ＶＤＤ）、入力信号ＢとしてＬ電位（ＶＳＳ）、入力信号ＳとしてＬ電位（ＶＳＳ）が入力された場合を考える。この時、クロック信号ＣＬＫがＬ電位（ＶＳＳ）なので、第１８のトランジスタ１１８のゲート、及び第２１のトランジスタ１２１のゲートにＬ電位（ＶＳＳ）が印加される。従って、第１８のトランジスタ１１８（Ｐｃｈ）及び第２１のトランジスタ１２１（Ｐｃｈ）は、オン状態となる。この時、ノードＡに対してＨ電位（ＶＤＤ）が入り込み、ノードＤに対してＨ電位（ＶＤＤ）が入り込む。（プリチャージ動作。）第１８のトランジスタ１１８及び第２１のトランジスタ１２１は、ノードＡとノードＤにＨ電位（ＶＤＤ）を充電するか否かを制御するために設けられている。

また、第９のトランジスタ１０９（Ｎｃｈ）は、オフ状態となる。

クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢがＨ電位（ＶＤＤ）なので、第１のトランジスタ１０１及び第２のトランジスタ１０２及び第３のトランジスタ１０３及び第４のトランジスタ１０４は、オン状態となる。従って、第５のトランジスタ１０５のゲート（ノード１１）に入力信号Ａと同じＨ電位（ＶＤＤ）がチャージされ、第６のトランジスタ１０６のゲート（ノード１２）に入力信号Ｓと同じＬ電位（ＶＳＳ）がチャージされ、第７のトランジスタ１０７のゲート（ノード１３）に入力信号Ｂと同じＬ電位（ＶＳＳ）がチャージされ、第８のトランジスタ１０８のゲート（ノード１４）に入力信号Ｓと位相が反転した信号ＳＢと同じＨ電位（ＶＤＤ）がチャージされる。

また、クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢがＨ電位（ＶＤＤ）なので、第１０のトランジスタ１１０及び第１１のトランジスタ１１１及び第１２のトランジスタ１１２及び第１３のトランジスタ１１３は、オン状態となる。従って、第１４のトランジスタ１１４のゲート（ノード１５）に入力信号Ｂと位相が反転した信号ＢＢと同じＨ電位（ＶＤＤ）がチャージされ、第１５のトランジスタ１１５のゲート（ノード１６）に入力信号Ｓと位相が反転した信号ＳＢと同じＨ電位（ＶＤＤ）がチャージされ、第１６のトランジスタ１１６のゲート（ノード１７）に入力信号Ａと位相が反転した信号ＡＢと同じＬ電位（ＶＳＳ）がチャージされ、第１７のトランジスタ１１７のゲート（ノード１８）に入力信号Ｓと同じＬ電位（ＶＳＳ）がチャージされる。

以上のように期間Ｔ１では、ノード１１、ノード１２、ノード１３、ノード１４、ノード１５、ノード１６、ノード１７、ノード１８のそれぞれに、入力信号Ａ及び入力信号Ｂ及び入力信号Ｓに応じた電位が、ノードＡ、ノードＤのそれぞれに、Ｈ電位（ＶＤＤ）がチャージされた状態となる。

＜期間Ｔ２（図１２参照。）＞
次に図１０の期間Ｔ２に示すように、クロック信号ＣＬＫがＨ電位（ＶＤＤ）となるので、第１８のトランジスタ１１８のゲート、第２１のトランジスタ１２１のゲート、第９のトランジスタ１０９のゲートのそれぞれにＨ電位（ＶＤＤ）が印加される。この時、第１８のトランジスタ１１８（Ｐｃｈ）及び第２１のトランジスタ１２１（Ｐｃｈ）は、オフ状態となる。第２１のトランジスタ１２１がオフ状態となることにより、ノードＡに対してＨ電位（ＶＤＤ）の供給が無くなり、ノードＡはＨ電位（ＶＤＤ）を維持する状態となる。また、第１８のトランジスタ１１８がオフ状態となることにより、ノードＤに対してＨ電位（ＶＤＤ）の供給が無くなり、ノードＤはＨ電位（ＶＤＤ）を維持する状態となる。

第９のトランジスタ１０９（Ｎｃｈ）は、オン状態となる。

一方、クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢがＬ電位（ＶＳＳ）となるので、第１のトランジスタ１０１（Ｎｃｈ）及び第２のトランジスタ１０２（Ｎｃｈ）及び第３のトランジスタ１０３（Ｎｃｈ）及び第４のトランジスタ１０４（Ｎｃｈ）は、オフ状態となる。ノード１１には、Ｈ電位（ＶＤＤ）に応じた電荷が蓄積されているため、第１のトランジスタ１０１がオフ状態となることで、ノード１１には、Ｈ電位（ＶＤＤ）に応じた電荷が保持される。（電荷保持動作。）更に、第５のトランジスタ１０５は、ノード１１の電位に応じて、オン状態となる。ノード１２には、Ｌ電位（ＶＳＳ）に応じた電荷が蓄積されているため、第２のトランジスタ１０２がオフ状態となることで、ノード１２には、Ｌ電位（ＶＳＳ）に応じた電荷が保持される。（電荷保持動作。）更に、第６のトランジスタ１０６は、ノード１２の電位に応じて、オフ状態となる。ノード１３には、Ｌ電位（ＶＳＳ）に応じた電荷が蓄積されているため、第３のトランジスタ１０３がオフ状態となることで、ノード１３には、Ｌ電位（ＶＳＳ）に応じた電荷が保持される。（電荷保持動作。）更に、第７のトランジスタ１０７は、ノード１３の電位に応じて、オフ状態となる。ノード１４には、Ｈ電位（ＶＤＤ）に応じた電荷が蓄積されているため、第４のトランジスタ１０４がオフ状態となることで、ノード１４には、Ｈ電位（ＶＤＤ）に応じた電荷が保持される。（電荷保持動作。）更に、第８のトランジスタ１０８は、ノード１４の電位に応じて、オン状態となる。

同様に、クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢがＬ電位（ＶＳＳ）となるので、第１０のトランジスタ１１０（Ｎｃｈ）及び第１１のトランジスタ１１１（Ｎｃｈ）及び第１２のトランジスタ１１２（Ｎｃｈ）及び第１３のトランジスタ１１３（Ｎｃｈ）は、オフ状態となる。ノード１５には、Ｈ電位（ＶＤＤ）に応じた電荷が蓄積されているため、第１０のトランジスタ１１０がオフ状態となることで、ノード１５には、Ｈ電位（ＶＤＤ）に応じた電荷が保持される。（電荷保持動作。）更に、第１４のトランジスタ１１４は、ノード１５の電位に応じて、オン状態となる。ノード１６には、Ｈ電位（ＶＤＤ）に応じた電荷が蓄積されているため、第１１のトランジスタ１１１がオフ状態となることで、ノード１６には、Ｈ電位（ＶＤＤ）に応じた電荷が保持される。（電荷保持動作。）更に、第１５のトランジスタ１１５は、ノード１６の電位に応じて、オン状態となる。ノード１７には、Ｌ電位（ＶＳＳ）に応じた電荷が蓄積されているため、第１２のトランジスタ１１２がオフ状態となることで、ノード１７には、Ｌ電位（ＶＳＳ）に応じた電荷が保持される。（電荷保持動作。）更に、第１６のトランジスタ１１６は、ノード１７の電位に応じて、オフ状態となる。ノード１８には、Ｌ電位（ＶＳＳ）に応じた電荷が蓄積されているため、第１３のトランジスタ１１３がオフ状態となることで、ノード１８には、Ｌ電位（ＶＳＳ）に応じた電荷が保持される。（電荷保持動作。）更に、第１７のトランジスタ１１７は、ノード１８の電位に応じて、オフ状態となる。

この時、領域５２には電流が流れ、領域５０、領域５１、領域５３、には電流が流れない。
従ってノードＡに溜められたＨ電位（ＶＤＤ）は、領域５２、第９のトランジスタ１０９を通して、ノードＧの有する基準電位（ＧＮＤ）へと引き抜かれていく。即ちノードＡからノードＧに向かって電流が流れる。

ノードＡからノードＧに向かって電流が流れることで、ノードＡの電位は、Ｈ電位（ＶＤＤ）から徐々に減少し、Ｌ電位（ＶＳＳ）となる。その結果、第１９のトランジスタ１１９のゲートに、Ｌ電位（ＶＳＳ）が印加されるため、第１９のトランジスタ１１９（Ｐｃｈ）は、オン状態となる。この時、ノードＡの電位が確定し、出力信号ＯＵＴが、Ｌ電位（ＶＳＳ）となる。

以上のように期間Ｔ２では、入力信号Ｓによって選択されている入力信号Ｂの電位であるＬ電位（ＶＳＳ）が出力信号ＯＵＴとして、確定され、出力されている。

期間Ｔ３、期間Ｔ４についても期間Ｔ１、期間Ｔ２と同様に考える。入力信号ＡとしてＬ電位（ＶＳＳ）、入力信号ＢとしてＬ電位（ＶＳＳ）、入力信号ＳとしてＬ電位（ＶＳＳ）が入力されると、図１３に示すように、領域５２には電流が流れ、領域５０、領域５１、領域５３、には電流が流れない。従ってノードＡに溜められたＨ電位（ＶＤＤ）は、領域５２、第９のトランジスタ１０９を通して、ノードＧの有する基準電位（ＧＮＤ）へと引き抜かれていく。即ちノードＡからノードＧに向かって電流が流れる。

ノードＡからノードＧに向かって電流が流れることで、ノードＡの電位は、Ｈ電位（ＶＤＤ）から徐々に減少し、Ｌ電位（ＶＳＳ）となる。その結果、第１９のトランジスタ１１９のゲートに、Ｌ電位（ＶＳＳ）が印加されるため、第１９のトランジスタ１１９（Ｐｃｈ）は、オン状態となる。この時、ノードＡの電位が確定し、出力信号ＯＵＴが、Ｌ電位（ＶＳＳ）となる。

以上のように期間Ｔ３、期間Ｔ４では、入力信号Ｓによって選択されている入力信号Ｂの電位であるＬ電位（ＶＳＳ）が出力信号ＯＵＴとして、確定され、出力されている。

期間Ｔ９、期間Ｔ１０についても期間Ｔ１、期間Ｔ２と同様に考える。入力信号ＡとしてＨ電位（ＶＤＤ）、入力信号ＢとしてＬ電位（ＶＳＳ）、入力信号ＳとしてＨ電位（ＶＤＤ）が入力されると、図１４に示すように、領域５０には電流が流れ、領域５１、領域５２、領域５３、には電流が流れない。従ってノードＤに溜められたＨ電位（ＶＤＤ）は、領域５０、第９のトランジスタ１０９を通して、ノードＧの有する基準電位（ＧＮＤ）へと引き抜かれていく。即ちノードＤからノードＧに向かって電流が流れる。

ノードＤからノードＧに向かって電流が流れることで、ノードＤの電位は、Ｈ電位（ＶＤＤ）から徐々に減少し、Ｌ電位（ＶＳＳ）となる。その結果、第２０のトランジスタ１２０のゲートに、Ｌ電位（ＶＳＳ）が印加されるため、第２０のトランジスタ１２０（Ｐｃｈ）は、オン状態となる。第２０のトランジスタ１２０がオン状態となることで、ノードＡに対してＨ電位（ＶＤＤ）が供給される。この時、ノードＡの電位が確定し、出力信号ＯＵＴが、Ｈ電位（ＶＤＤ）となる。

以上のように期間Ｔ９、期間Ｔ１０では、入力信号Ｓによって選択されている入力信号Ａの電位であるＨ電位（ＶＤＤ）が出力信号ＯＵＴとして、確定され、出力されている。

期間Ｔ１５、期間Ｔ１６についても期間Ｔ１、期間Ｔ２と同様に考える。入力信号ＡとしてＬ電位（ＶＳＳ）、入力信号ＢとしてＨ電位（ＶＤＤ）、入力信号ＳとしてＨ電位（ＶＤＤ）が入力されると、図１５に示すように、領域５３には電流が流れ、領域５０、領域５１、領域５２、には電流が流れない。従ってノードＡに溜められたＨ電位（ＶＤＤ）は、領域５３、第９のトランジスタ１０９を通して、ノードＧの有する基準電位（ＧＮＤ）へと引き抜かれていく。即ちノードＡからノードＧに向かって電流が流れる。

ノードＡからノードＧに向かって電流が流れることで、ノードＡの電位は、Ｈ電位（ＶＤＤ）から徐々に減少し、Ｌ電位（ＶＳＳ）となる。その結果、第１９のトランジスタ１１９のゲートに、Ｌ電位（ＶＳＳ）が印加されるため、第１９のトランジスタ１１９（Ｐｃｈ）は、オン状態となる。この時、ノードＡの電位が確定し、出力信号ＯＵＴから、Ｌ電位（ＶＳＳ）が出力される。

以上のように期間Ｔ１５、期間Ｔ１６では、入力信号Ｓによって選択されている入力信号Ａの電位であるＬ電位（ＶＳＳ）が出力信号ＯＵＴとして、確定され、出力されている。

図１０乃至図１５より出力信号ＯＵＴは、入力信号Ｓによって選択されている信号だけに支配され、その他の入力信号には全く依存しないことがわかる。ＭＵＸ回路２００の場合、入力信号Ａを選択する場合には、入力信号ＳとしてＨ電位（ＶＤＤ）を入力し、入力信号Ｂを選択する場合には、入力信号ＳとしてＬ電位（ＶＳＳ）を入力するものとしているため、入力信号ＳがＨ電位（ＶＤＤ）の場合には、その期間に入力された入力信号Ａの電位と対応する電位が、入力信号ＳがＬ電位（ＶＳＳ）の場合には、その期間に入力された入力信号Ｂの電位と対応する電位が、出力信号ＯＵＴとして出力されている。

従って、電荷保持部における対称性を利用して、８個の入力端子に入力する入力信号Ａ、入力信号Ｂ、入力信号Ｓを制御することで、入力された複数の入力信号から、一つの入力信号を選択して出力信号として出力するＭＵＸ回路が形成できる。

なお、詳細な説明は省略するが、期間Ｔ５、期間Ｔ６、期間Ｔ７、期間Ｔ８、期間Ｔ１１、期間Ｔ１２、期間Ｔ１３、期間Ｔ１４においても同様である。期間Ｔ５、期間Ｔ６では、入力信号Ｓによって選択されている入力信号Ｂの電位であるＨ電位（ＶＤＤ）が出力信号ＯＵＴとして、確定され、出力されている。期間Ｔ７、期間Ｔ８では、入力信号Ｓによって選択されている入力信号Ｂの電位であるＨ電位（ＶＤＤ）が出力信号ＯＵＴとして、確定され、出力されている。期間Ｔ１１、期間Ｔ１２では、入力信号Ｓによって選択されている入力信号Ａの電位であるＬ電位（ＶＳＳ）が出力信号ＯＵＴとして、確定され、出力されている。期間Ｔ１３、期間Ｔ１４の動作では、入力信号Ｓによって選択されている入力信号Ａの電位であるＨ電位（ＶＤＤ）が出力信号ＯＵＴとして、確定され、出力されている。

本実施の形態により、ＭＵＸ回路のリーク電流のパスを抑制することができる。従って、ＭＵＸ回路の消費電力を抑制することができる。

本実施の形態により、ＭＵＸ回路において電源が遮断されてもデータを保持することができる。

本実施の形態により、ＭＵＸ回路において酸化物半導体を用いたトランジスタとシリコン半導体を用いたトランジスタは積層して形成することが可能であるため、回路面積を縮小させることができる。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

本実施の形態では実施の形態１に示した論理回路における入力端子を組み合わせる。具体的には、領域５０、領域５１に含まれる４個のトランジスタにおける各ゲート電位の高低を決定する４個の入力端子を電気的に接続し、領域５２、領域５３に含まれる４個のトランジスタにおける各ゲート電位の高低を決定する４個の入力端子を電気的に接続する。即ち、８個の入力端子を組み合わせて、２個の入力端子を形成する。入力端子に入力する入力信号の制御や、入力端子の組み合わせにより、実現できる任意の論理回路について、図１６乃至図２５を用いて説明する。

＜インバータ回路＞
以下に、データの保持機能を有し、消費電力を削減したインバータ回路について図１６乃至図１９を用いて説明する。

＜インバータ回路３００の構成＞
図１６に本実施の形態のインバータ回路の回路図を示す。図１６に示すインバータ回路３００は、図１に示すＸＯＲ回路１００において、第１のトランジスタ１０１のソース又はドレインの一方に入力信号を入力する入力端子、及び第２のトランジスタ１０２のソース又はドレインの一方に入力信号を入力する入力端子、及び第３のトランジスタ１０３のソース又はドレインの一方に入力信号を入力する入力端子、及び第４のトランジスタ１０４のソース又はドレインの一方に入力信号を入力する入力端子を電気的に接続する。該入力端子を第１の入力端子とする。

即ち、第１のトランジスタ１０１のソース又はドレインの一方に入力される入力信号Ａを入力信号Ｂと位相が反転した信号ＡＢに、第２のトランジスタ１０２のソース又はドレインの一方に入力される入力信号Ｂと位相が反転した信号ＢＢを入力信号Ｂと位相が反転した信号ＡＢに、第４のトランジスタ１０４のソース又はドレインの一方に入力される入力信号Ｂを入力信号Ｂと位相が反転した信号ＡＢに、置き換えた構成を有する。なお、第３のトランジスタ１０３のソース又はドレインの一方に入力される信号は同一である。

また、第１０のトランジスタ１１０のソース又はドレインの一方に入力信号を入力する入力端子、及び第１１のトランジスタ１１１のソース又はドレインの一方に入力信号を入力する入力端子、及び第１２のトランジスタ１１２のソース又はドレインの一方に入力信号を入力する入力端子、及び第１３のトランジスタ１１３のソース又はドレインの一方に入力信号を入力する入力端子を電気的に接続する。該入力端子を第２の入力端子とする。

即ち、第１０のトランジスタ１１０のソース又はドレインの一方に入力される入力信号Ａと位相が反転した信号ＡＢを入力信号Ａに、第１１のトランジスタ１１１のソース又はドレインの一方に入力される入力信号Ｂと位相が反転した信号ＢＢを入力信号Ａに、第１３のトランジスタ１１３のソース又はドレインの一方に入力される入力信号Ｂを、入力信号Ａに、置き換えた構成を有する。なお、第１２のトランジスタ１１２のソース又はドレインの一方に入力される信号は同一である。

インバータ回路３００において、酸化物半導体を用いたトランジスタのゲートが閉じている時、リーク電流のパスは、電源電位ＶＤＤ端子から基準電位ＧＮＤ端子まで１つしか存在しない。リーク電流のパスが１つしか存在しないため、インバータ回路３００の消費電力を抑えることができる。

インバータ回路３００は電源電位ＶＤＤの供給を停止してもデータが消失しない。すなわち、インバータ回路３００は、不揮発性の記憶回路である。電源電位ＶＤＤの供給を停止してもデータが消失しないので、インバータ回路３００において、酸化物半導体を用いたトランジスタのゲートが閉じている時は、電源電位ＶＤＤの供給を停止することが可能である。即ち不揮発性のインバータ回路３００は消費電力を抑制することができる。

またインバータ回路３００において、酸化物半導体を用いたトランジスタとシリコン半導体を用いたトランジスタは積層して形成することが可能である（後述）。そのため、インバータ回路３００の回路面積を小さくすることができる。

＜インバータ回路３００の動作＞
図１８乃至図２０を用いて、インバータ回路３００の動作について説明する。図１７には、インバータ回路３００におけるタイミングチャートを示す。図１７では、期間Ｔ１、期間Ｔ２、期間Ｔ３、期間Ｔ４、期間Ｔ５、期間Ｔ６、期間Ｔ７、期間Ｔ８、期間Ｔ９、期間Ｔ１０に分けてタイミングチャートを示す。図１８乃至図２０では、期間Ｔ１、期間Ｔ２、期間Ｔ３、期間Ｔ４におけるインバータ回路３００の動作の状態を示す。

インバータ回路３００は、クロック同期式であり、第１８のトランジスタ１１８、第２１のトランジスタ１２１、第９のトランジスタ１０９に同様のクロック信号ＣＬＫを入力することで、インバータ回路として動作する。なお、クロック信号ＣＬＫと同期して第９のトランジスタ１０９がオン状態となる、期間Ｔ２、期間Ｔ４、期間Ｔ６、期間Ｔ８、期間Ｔ１０においてのみ、出力信号ＯＵＴが決定される。

＜期間Ｔ１（図１８参照。）＞
まず図１７の期間Ｔ１に示すように、第２の入力端子に、入力信号ＡとしてＨ電位（ＶＤＤ）が入力された場合を考える。この時、クロック信号ＣＬＫがＬ電位（ＶＳＳ）なので、第１８のトランジスタ１１８のゲート、及び第２１のトランジスタ１２１のゲートにＬ電位（ＶＳＳ）が印加される。従って、第１８のトランジスタ１１８（Ｐｃｈ）及び第２１のトランジスタ１２１（Ｐｃｈ）は、オン状態となる。この時、ノードＡに対してＨ電位（ＶＤＤ）が入り込み、ノードＤに対してＨ電位（ＶＤＤ）が入り込む。（プリチャージ動作。）第１８のトランジスタ１１８及び第２１のトランジスタ１２１は、ノードＡとノードＤにＨ電位（ＶＤＤ）を充電するか否かを制御するために設けられている。

また、第９のトランジスタ１０９（Ｎｃｈ）は、オフ状態となる。

クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢがＨ電位（ＶＤＤ）なので、第１のトランジスタ１０１及び第２のトランジスタ１０２及び第３のトランジスタ１０３及び第４のトランジスタ１０４は、オン状態となる。また、第１のトランジスタ１０１のソース又はドレインの一方に入力信号を入力する入力端子、及び第２のトランジスタ１０２のソース又はドレインの一方に入力信号を入力する入力端子、及び第３のトランジスタ１０３のソース又はドレインの一方に入力信号を入力する入力端子、及び第４のトランジスタ１０４のソース又はドレインの一方に入力信号を入力する入力端子は電気的に接続されている（第１の入力端子）。

従って、第５のトランジスタ１０５のゲート（ノード１１）に入力信号Ａと位相が反転した信号ＡＢと同じＬ電位（ＶＳＳ）がチャージされ、第６のトランジスタ１０６のゲート（ノード１２）に入力信号Ａと位相が反転した信号ＡＢと同じＬ電位（ＶＳＳ）がチャージされ、第７のトランジスタ１０７のゲート（ノード１３）に入力信号Ａと位相が反転した信号ＡＢと同じＬ電位（ＶＳＳ）がチャージされ、第８のトランジスタ１０８のゲート（ノード１４）に入力信号Ａと位相が反転した信号ＡＢと同じＬ電位（ＶＳＳ）がチャージされる。

また、クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢがＨ電位（ＶＤＤ）なので、第１０のトランジスタ１１０及び第１１のトランジスタ１１１及び第１２のトランジスタ１１２及び第１３のトランジスタ１１３は、オン状態となる。また、第１０のトランジスタ１１０のソース又はドレインの一方に入力信号を入力する入力端子、及び第１１のトランジスタ１１１のソース又はドレインの一方に入力信号を入力する入力端子、及び第１２のトランジスタ１１２のソース又はドレインの一方に入力信号を入力する入力端子、及び第１３のトランジスタ１１３のソース又はドレインの一方に入力信号を入力する入力端子は電気的に接続されている。（第２の入力端子）。

従って、第１４のトランジスタ１１４のゲート（ノード１５）に入力信号Ａと同じＨ電位（ＶＤＤ）がチャージされ、第１５のトランジスタ１１５のゲート（ノード１６）に入力信号Ａと同じＨ電位（ＶＤＤ）がチャージされ、第１６のトランジスタ１１６のゲート（ノード１７）に入力信号Ａと同じＨ電位（ＶＤＤ）がチャージされ、第１７のトランジスタ１１７のゲート（ノード１８）に入力信号Ａと同じＨ電位（ＶＤＤ）がチャージされる。

以上のように期間Ｔ１では、ノード１１、ノード１２、ノード１３、ノード１４、ノード１５、ノード１６、ノード１７、ノード１８のそれぞれに、入力信号Ａ及び入力信号Ａと位相が反転した信号ＡＢに応じた電位が、ノードＡ、ノードＤのそれぞれに、Ｈ電位（ＶＤＤ）がチャージされた状態となる。

＜期間Ｔ２（図１９参照。）＞
次に図１７の期間Ｔ２に示すように、クロック信号ＣＬＫがＨ電位（ＶＤＤ）となるので、第１８のトランジスタ１１８のゲート、第２１のトランジスタ１２１のゲート、第９のトランジスタ１０９のゲートのそれぞれにＨ電位（ＶＤＤ）が印加される。この時、第１８のトランジスタ１１８（Ｐｃｈ）及び第２１のトランジスタ１２１（Ｐｃｈ）は、オフ状態となる。第２１のトランジスタ１２１がオフ状態となることにより、ノードＡに対してＨ電位（ＶＤＤ）の供給が無くなり、ノードＡはＨ電位（ＶＤＤ）を維持する状態となる。また、第１８のトランジスタ１１８がオフ状態となることにより、ノードＤに対してＨ電位（ＶＤＤ）の供給が無くなり、ノードＤはＨ電位（ＶＤＤ）を維持する状態となる。

第９のトランジスタ１０９（Ｎｃｈ）は、オン状態となる。

一方、クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢがＬ電位（ＶＳＳ）となるので、第１のトランジスタ１０１（Ｎｃｈ）及び第２のトランジスタ１０２（Ｎｃｈ）及び第３のトランジスタ１０３（Ｎｃｈ）及び第４のトランジスタ１０４（Ｎｃｈ）は、オフ状態となる。ノード１１には、Ｌ電位（ＶＳＳ）に応じた電荷が蓄積されているため、第１のトランジスタ１０１がオフ状態となることで、ノード１１には、Ｌ電位（ＶＳＳ）に応じた電荷が保持される。（電荷保持動作。）更に、第５のトランジスタ１０５は、ノード１１の電位に応じて、オフ状態となる。ノード１２には、Ｌ電位（ＶＳＳ）に応じた電荷が蓄積されているため、第２のトランジスタ１０２がオフ状態となることで、ノード１２には、Ｌ電位（ＶＳＳ）に応じた電荷が保持される。（電荷保持動作。）更に、第６のトランジスタ１０６は、ノード１２の電位に応じて、オフ状態となる。ノード１３には、Ｌ電位（ＶＳＳ）に応じた電荷が蓄積されているため、第３のトランジスタ１０３がオフ状態となることで、ノード１３には、Ｌ電位（ＶＳＳ）に応じた電荷が保持される。（電荷保持動作。）更に、第７のトランジスタ１０７は、ノード１３の電位に応じて、オフ状態となる。ノード１４には、Ｌ電位（ＶＳＳ）に応じた電荷が蓄積されているため、第４のトランジスタ１０４がオフ状態となることで、ノード１４には、Ｌ電位（ＶＳＳ）に応じた電荷が保持される。（電荷保持動作。）更に、第８のトランジスタ１０８は、ノード１４の電位に応じて、オフ状態となる。

同様に、クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢがＬ電位（ＶＳＳ）となるので、第１０のトランジスタ１１０（Ｎｃｈ）及び第１１のトランジスタ１１１（Ｎｃｈ）及び第１２のトランジスタ１１２（Ｎｃｈ）及び第１３のトランジスタ１１３（Ｎｃｈ）は、オフ状態となる。ノード１５には、Ｈ電位（ＶＤＤ）に応じた電荷が蓄積されているため、第１０のトランジスタ１１０がオフ状態となることで、ノード１５には、Ｈ電位（ＶＤＤ）に応じた電荷が保持される。（電荷保持動作。）更に、第１４のトランジスタ１１４は、ノード１５の電位に応じて、オン状態となる。ノード１６には、Ｈ電位（ＶＤＤ）に応じた電荷が蓄積されているため、第１１のトランジスタ１１１がオフ状態となることで、ノード１６には、Ｈ電位（ＶＤＤ）に応じた電荷が保持される。（電荷保持動作。）更に、第１５のトランジスタ１１５は、ノード１６の電位に応じて、オン状態となる。ノード１７には、Ｈ電位（ＶＤＤ）に応じた電荷が蓄積されているため、第１２のトランジスタ１１２がオフ状態となることで、ノード１７には、Ｈ電位（ＶＤＤ）に応じた電荷が保持される。（電荷保持動作。）更に、第１６のトランジスタ１１６は、ノード１７の電位に応じて、オン状態となる。ノード１８には、Ｈ電位（ＶＤＤ）に応じた電荷が蓄積されているため、第１３のトランジスタ１１３がオフ状態となることで、ノード１８には、Ｈ電位（ＶＤＤ）に応じた電荷が保持される。（電荷保持動作。）更に、第１７のトランジスタ１１７は、ノード１８の電位に応じて、オン状態となる。

この時、領域５２、領域５３には電流が流れ、領域５０、領域５１、には電流が流れない。従ってノードＡに溜められたＨ電位（ＶＤＤ）は、領域５２又は領域５３、第９のトランジスタ１０９を通して、ノードＧの有する基準電位（ＧＮＤ）へと引き抜かれていく。即ちノードＡからノードＧに向かって電流が流れる。

ノードＡからノードＧに向かって電流が流れることで、ノードＡの電位は、Ｈ電位（ＶＤＤ）から徐々に減少し、Ｌ電位（ＶＳＳ）となる。その結果、第１９のトランジスタ１１９のゲートに、Ｌ電位（ＶＳＳ）が印加されるため、第１９のトランジスタ１１９（Ｐｃｈ）は、オン状態となる。この時、ノードＡの電位が確定し、出力信号ＯＵＴが、Ｌ電位（ＶＳＳ）となる。

以上のように期間Ｔ２では、入力信号Ａの電位であるＨ電位（ＶＤＤ）と逆の電位であるＬ電位（ＶＳＳ）が出力信号ＯＵＴとして、確定され、出力されている。

＜期間Ｔ３（図１８参照。）＞
まず図１７の期間Ｔ３に示すように、第２の入力端子に、入力信号ＡとしてＬ電位（ＶＳＳ）が入力された場合を考える。この時、クロック信号ＣＬＫがＬ電位（ＶＳＳ）なので、第１８のトランジスタ１１８のゲート、及び第２１のトランジスタ１２１のゲートにＬ電位（ＶＳＳ）が印加される。従って、第１８のトランジスタ１１８（Ｐｃｈ）及び第２１のトランジスタ１２１（Ｐｃｈ）は、オン状態となる。この時、ノードＡに対してＨ電位（ＶＤＤ）が入り込み、ノードＤに対してＨ電位（ＶＤＤ）が入り込む。（プリチャージ動作。）第１８のトランジスタ１１８及び第２１のトランジスタ１２１は、ノードＡとノードＤにＨ電位（ＶＤＤ）を充電するか否かを制御するために設けられている。

また、第９のトランジスタ１０９（Ｎｃｈ）は、オフ状態となる。

クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢがＨ電位（ＶＤＤ）なので、第１のトランジスタ１０１及び第２のトランジスタ１０２及び第３のトランジスタ１０３及び第４のトランジスタ１０４は、オン状態となる。また、第１のトランジスタ１０１のソース又はドレインの一方に入力信号を入力する入力端子、及び第２のトランジスタ１０２のソース又はドレインの一方に入力信号を入力する入力端子、及び第３のトランジスタ１０３のソース又はドレインの一方に入力信号を入力する入力端子、及び第４のトランジスタ１０４のソース又はドレインの一方に入力信号を入力する入力端子は電気的に接続されている（第１の入力端子）。

従って、第５のトランジスタ１０５のゲート（ノード１１）に入力信号Ａと位相が反転した信号ＡＢと同じＨ電位（ＶＤＤ）がチャージされ、第６のトランジスタ１０６のゲート（ノード１２）に入力信号Ａと同じＨ電位（ＶＤＤ）がチャージされ、第７のトランジスタ１０７のゲート（ノード１３）に入力信号Ａと同じＨ電位（ＶＤＤ）がチャージされ、第８のトランジスタ１０８のゲート（ノード１４）に入力信号Ａと同じＨ電位（ＶＤＤ）がチャージされる。

また、クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢがＨ電位（ＶＤＤ）なので、第１０のトランジスタ１１０及び第１１のトランジスタ１１１及び第１２のトランジスタ１１２及び第１３のトランジスタ１１３は、オン状態となる。また、第１０のトランジスタ１１０のソース又はドレインの一方に入力信号を入力する入力端子、及び第１１のトランジスタ１１１のソース又はドレインの一方に入力信号を入力する入力端子、及び第１２のトランジスタ１１２のソース又はドレインの一方に入力信号を入力する入力端子、及び第１３のトランジスタ１１３のソース又はドレインの一方に入力信号を入力する入力端子は電気的に接続されている。（第２の入力端子）。

従って、第１４のトランジスタ１１４のゲート（ノード１５）に入力信号Ａと同じＬ電位（ＶＳＳ）がチャージされ、第１５のトランジスタ１１５のゲート（ノード１６）に入力信号Ａと位相が反転した信号ＡＢと同じＬ電位（ＶＳＳ）がチャージされ、第１６のトランジスタ１１６のゲート（ノード１７）に入力信号Ａと位相が反転した信号ＡＢと同じＬ電位（ＶＳＳ）がチャージされ、第１７のトランジスタ１１７のゲート（ノード１８）に入力信号Ａと位相が反転した信号ＡＢと同じＬ電位（ＶＳＳ）がチャージされる。

以上のように期間Ｔ３では、ノード１１、ノード１２、ノード１３、ノード１４、ノード１５、ノード１６、ノード１７、ノード１８のそれぞれに、入力信号Ａ及び入力信号Ａと位相が反転した信号ＡＢに応じた電位が、ノードＡ、ノードＤのそれぞれに、Ｈ電位（ＶＤＤ）がチャージされた状態となる。

＜期間Ｔ４（図２０参照。）＞
次に図１７の期間Ｔ４に示すように、クロック信号ＣＬＫがＨ電位（ＶＤＤ）となるので、第１８のトランジスタ１１８のゲート、第２１のトランジスタ１２１のゲート、第９のトランジスタ１０９のゲートのそれぞれにＨ電位（ＶＤＤ）が印加される。この時、第１８のトランジスタ１１８（Ｐｃｈ）及び第２１のトランジスタ１２１（Ｐｃｈ）は、オフ状態となる。第２１のトランジスタ１２１がオフ状態となることにより、ノードＡに対してＨ電位（ＶＤＤ）の供給が無くなり、ノードＡはＨ電位（ＶＤＤ）を維持する状態となる。また、第１８のトランジスタ１１８がオフ状態となることにより、ノードＤに対してＨ電位（ＶＤＤ）の供給が無くなり、ノードＤはＨ電位（ＶＤＤ）を維持する状態となる。

第９のトランジスタ１０９（Ｎｃｈ）は、オン状態となる。

一方、クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢがＬ電位（ＶＳＳ）となるので、第１のトランジスタ１０１（Ｎｃｈ）及び第２のトランジスタ１０２（Ｎｃｈ）及び第３のトランジスタ１０３（Ｎｃｈ）及び第４のトランジスタ１０４（Ｎｃｈ）は、オフ状態となる。ノード１１には、Ｈ電位（ＶＤＤ）に応じた電荷が蓄積されているため、第１のトランジスタ１０１がオフ状態となることで、ノード１１には、Ｈ電位（ＶＤＤ）に応じた電荷が保持される。（電荷保持動作。）更に、第５のトランジスタ１０５は、ノード１１の電位に応じて、オン状態となる。ノード１２には、Ｈ電位（ＶＤＤ）に応じた電荷が蓄積されているため、第２のトランジスタ１０２がオフ状態となることで、ノード１２には、Ｈ電位（ＶＤＤ）に応じた電荷が保持される。（電荷保持動作。）更に、第６のトランジスタ１０６は、ノード１２の電位に応じて、オン状態となる。ノード１３には、Ｈ電位（ＶＤＤ）に応じた電荷が蓄積されているため、第３のトランジスタ１０３がオフ状態となることで、ノード１３には、Ｈ電位（ＶＤＤ）に応じた電荷が保持される。（電荷保持動作。）更に、第７のトランジスタ１０７は、ノード１３の電位に応じて、オン状態となる。ノード１４には、Ｈ電位（ＶＤＤ）に応じた電荷が蓄積されているため、第４のトランジスタ１０４がオフ状態となることで、ノード１４には、Ｈ電位（ＶＤＤ）に応じた電荷が保持される。（電荷保持動作。）更に、第８のトランジスタ１０８は、ノード１４の電位に応じて、オン状態となる。

同様に、クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢがＬ電位（ＶＳＳ）となるので、第１０のトランジスタ１１０（Ｎｃｈ）及び第１１のトランジスタ１１１（Ｎｃｈ）及び第１２のトランジスタ１１２（Ｎｃｈ）及び第１３のトランジスタ１１３（Ｎｃｈ）は、オフ状態となる。ノード１５には、Ｌ電位（ＶＳＳ）に応じた電荷が蓄積されているため、第１０のトランジスタ１１０がオフ状態となることで、ノード１５には、Ｌ電位（ＶＳＳ）に応じた電荷が保持される。（電荷保持動作。）更に、第１４のトランジスタ１１４は、ノード１５の電位に応じて、オフ状態となる。ノード１６には、Ｌ電位（ＶＳＳ）に応じた電荷が蓄積されているため、第１１のトランジスタ１１１がオフ状態となることで、ノード１６には、Ｌ電位（ＶＳＳ）に応じた電荷が保持される。（電荷保持動作。）更に、第１５のトランジスタ１１５は、ノード１６の電位に応じて、オフ状態となる。ノード１７には、Ｌ電位（ＶＳＳ）に応じた電荷が蓄積されているため、第１２のトランジスタ１１２がオフ状態となることで、ノード１７には、Ｌ電位（ＶＳＳ）に応じた電荷が保持される。（電荷保持動作。）更に、第１６のトランジスタ１１６は、ノード１７の電位に応じて、オフ状態となる。ノード１８には、Ｌ電位（ＶＳＳ）に応じた電荷が蓄積されているため、第１３のトランジスタ１１３がオフ状態となることで、ノード１８には、Ｌ電位（ＶＳＳ）に応じた電荷が保持される。（電荷保持動作。）更に、第１７のトランジスタ１１７は、ノード１８の電位に応じて、オフ状態となる。

この時、領域５０、領域５１、には電流が流れ、領域５２、領域５３には電流が流れない。従ってノードＤに溜められたＨ電位（ＶＤＤ）は、領域５０又は領域５１、第９のトランジスタ１０９を通して、ノードＧの有する基準電位（ＧＮＤ）へと引き抜かれていく。即ちノードＤからノードＧに向かって電流が流れる。

ノードＤからノードＧに向かって電流が流れることで、ノードＤの電位は、Ｈ電位（ＶＤＤ）から徐々に減少し、Ｌ電位（ＶＳＳ）となる。その結果、第２０のトランジスタ１２０のゲートに、Ｌ電位（ＶＳＳ）が印加されるため、第２０のトランジスタ１２０（Ｐｃｈ）は、オン状態となる。この時、ノードＡの電位が確定し、出力信号ＯＵＴが、Ｈ電位（ＶＤＤ）となる。

以上のように期間Ｔ４では、入力信号Ａの電位であるＬ電位（ＶＳＳ）と逆の電位であるＨ電位（ＶＤＤ）が出力信号ＯＵＴとして、確定され、出力されている。

期間Ｔ５、期間Ｔ６は期間Ｔ１、期間Ｔ２と全く同様の動作である。また、期間Ｔ９、期間Ｔ１０もまた、期間Ｔ１、期間Ｔ２と全く同様の動作である。第２の入力端子に、入力信号ＡとしてＨ電位（ＶＤＤ）が入力されると、図１９に示すように、領域５２、領域５３には電流が流れ、領域５０、領域５１、には電流が流れない。即ちノードＡからノードＧに向かって電流が流れる。その結果、第１９のトランジスタ１１９のゲートに、Ｌ電位（ＶＳＳ）が印加されるため、第１９のトランジスタ１１９（Ｐｃｈ）は、オン状態となる。この時、ノードＡの電位が確定し、出力信号ＯＵＴが、Ｌ電位（ＶＳＳ）となる。

以上のように期間Ｔ６、期間Ｔ１０では、入力信号Ａの電位であるＨ電位（ＶＤＤ）と逆の電位であるＬ電位（ＶＳＳ）が出力信号ＯＵＴとして、確定され、出力されている。

期間Ｔ７、期間Ｔ８は期間Ｔ３、期間Ｔ４と全く同様の動作である。第２の入力端子に、入力信号ＡとしてＬ電位（ＶＳＳ）が入力されると、図２０に示すように、領域５０、領域５１には電流が流れ、領域５２、領域５３、には電流が流れない。即ちノードＤからノードＧに向かって電流が流れる。その結果、第２０のトランジスタ１２０のゲートに、Ｌ電位（ＶＳＳ）が印加されるため、第２０のトランジスタ１２０（Ｐｃｈ）は、オン状態となる。この時、ノードＡの電位が確定し、出力信号ＯＵＴが、Ｈ電位（ＶＤＤ）となる。

以上のように期間Ｔ８では、入力信号Ａの電位であるＬ電位（ＶＳＳ）と逆の電位であるＨ電位（ＶＤＤ）が出力信号ＯＵＴとして、確定され、出力されている。

図１６乃至図２０より出力信号ＯＵＴは、入力信号Ａに入力された電位と逆の電位を出力することがわかる。インバータ回路３００の場合、入力信号ＡがＨ電位（ＶＤＤ）の場合には、その期間に入力された入力信号Ａの電位と逆の電位Ｌ電位（ＶＳＳ）が、入力信号ＡがＬ電位（ＶＳＳ）の場合には、その期間に入力された入力信号Ａの電位と逆の電位Ｈ電位（ＶＤＤ）が、出力信号ＯＵＴとして出力されている。

従って、領域５０、領域５１側の４個の入力端子をそれぞれ電気的に接続し、領域５２、領域５３側の４個の入力端子をそれぞれ電気的に接続することで、第２の入力端子に入力された入力信号の電位と、逆の電位を出力信号として出力するインバータ回路が形成できる。

本実施の形態により、インバータ回路のリーク電流のパスを抑制することができる。従って、インバータ回路の消費電力を抑制することができる。

本実施の形態により、インバータ回路において電源が遮断されてもデータを保持することができる。

本実施の形態により、インバータ回路において酸化物半導体を用いたトランジスタとシリコン半導体を用いたトランジスタは積層して形成することが可能であるため、回路面積を縮小させることができる。

＜レジスタ回路＞
以下に、データの保持機能を有し、消費電力を削減したレジスタ回路について図２１乃至図２５を用いて説明する。

＜レジスタ回路４００の構成＞
図２１に本実施の形態のレジスタ回路の回路図を示す。図２１に示すレジスタ回路４００は、図１に示すＸＯＲ回路１００において、第１のトランジスタ１０１のソース又はドレインの一方に入力信号を入力する入力端子、及び第２のトランジスタ１０２のソース又はドレインの一方に入力信号を入力する入力端子、及び第３のトランジスタ１０３のソース又はドレインの一方に入力信号を入力する入力端子、及び第４のトランジスタ１０４のソース又はドレインの一方に入力信号を入力する入力端子を電気的に接続する。該入力端子を第１の入力端子とする。

即ち、第２のトランジスタ１０２のソース又はドレインの一方に入力される入力信号Ｂと位相が反転した信号ＢＢを入力信号Ａに、第３のトランジスタ１０３のソース又はドレインの一方に入力される入力信号Ａと位相が反転した信号ＡＢを入力信号Ａに、第４のトランジスタ１０４のソース又はドレインの一方に入力される入力信号Ｂを入力信号Ａに、置き換えた構成を有する。なお、第１のトランジスタ１０１のソース又はドレインの一方に入力される信号は同一である。

また、第１０のトランジスタ１１０のソース又はドレインの一方に入力信号を入力する入力端子、及び第１１のトランジスタ１１１のソース又はドレインの一方に入力信号を入力する入力端子、及び第１２のトランジスタ１１２のソース又はドレインの一方に入力信号を入力する入力端子、及び第１３のトランジスタ１１３のソース又はドレインの一方に入力信号を入力する入力端子を電気的に接続する。該入力端子を第２の入力端子とする。

即ち、第１１のトランジスタ１１１のソース又はドレインの一方に入力される入力信号Ｂと位相が反転した信号ＢＢを入力信号Ａと位相が反転した信号ＡＢに、第１２のトランジスタ１１２のソース又はドレインの一方に入力される入力信号Ａを入力信号Ａと位相が反転した信号ＡＢに、第１３のトランジスタ１１３のソース又はドレインの一方に入力される入力信号Ｂを、入力信号Ａと位相が反転した信号ＡＢに、置き換えた構成を有する。なお、第１０のトランジスタ１１０のソース又はドレインの一方に入力される信号は同一である。

レジスタ回路４００において、酸化物半導体を用いたトランジスタのゲートが閉じている時、リーク電流のパスは、電源電位ＶＤＤ端子から基準電位ＧＮＤ端子まで１つしか存在しない。リーク電流のパスが１つしか存在しないため、レジスタ回路４００の消費電力を抑えることができる。

レジスタ回路４００は電源電位ＶＤＤの供給を停止してもデータが消失しない。すなわち、レジスタ回路４００は、不揮発性の記憶回路である。電源電位ＶＤＤの供給を停止してもデータが消失しないので、レジスタ回路４００において、酸化物半導体を用いたトランジスタのゲートが閉じている時は、電源電位ＶＤＤの供給を停止することが可能である。即ち不揮発性のレジスタ回路４００は消費電力を抑制することができる。

またレジスタ回路４００において、酸化物半導体を用いたトランジスタとシリコン半導体を用いたトランジスタは積層して形成することが可能である（後述）。そのため、レジスタ回路４００の回路面積を小さくすることができる。

＜レジスタ回路４００の動作＞
図２３乃至図２５を用いて、レジスタ回路４００の動作について説明する。図２２には、レジスタ回路４００におけるタイミングチャートを示す。図２２では、期間Ｔ１、期間Ｔ２、期間Ｔ３、期間Ｔ４、期間Ｔ５、期間Ｔ６、期間Ｔ７、期間Ｔ８、期間Ｔ９、期間Ｔ１０に分けてタイミングチャートを示す。図２３乃至図２５では、期間Ｔ１、期間Ｔ２、期間Ｔ３、期間Ｔ４におけるレジスタ回路４００の動作の状態を示す。

レジスタ回路４００は、クロック同期式であり、第１８のトランジスタ１１８、第２１のトランジスタ１２１、第９のトランジスタ１０９に同様のクロック信号ＣＬＫを入力することで、レジスタ回路として動作する。なお、クロック信号ＣＬＫと同期して第９のトランジスタ１０９がオン状態となる、期間Ｔ２、期間Ｔ４、期間Ｔ６、期間Ｔ８、期間Ｔ１０においてのみ、出力信号ＯＵＴが決定される。

＜期間Ｔ１（図２３参照。）＞
まず図２２の期間Ｔ１に示すように、第１の入力端子に、入力信号ＡとしてＨ電位（ＶＤＤ）が入力された場合を考える。この時、クロック信号ＣＬＫがＬ電位（ＶＳＳ）なので、第１８のトランジスタ１１８のゲート、及び第２１のトランジスタ１２１のゲートにＬ電位（ＶＳＳ）が印加される。従って、第１８のトランジスタ１１８（Ｐｃｈ）及び第２１のトランジスタ１２１（Ｐｃｈ）は、オン状態となる。この時、ノードＡに対してＨ電位（ＶＤＤ）が入り込み、ノードＤに対してＨ電位（ＶＤＤ）が入り込む。（プリチャージ動作。）第１８のトランジスタ１１８及び第２１のトランジスタ１２１は、ノードＡとノードＤにＨ電位（ＶＤＤ）を充電するか否かを制御するために設けられている。

また、第９のトランジスタ１０９（Ｎｃｈ）は、オフ状態となる。

クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢがＨ電位（ＶＤＤ）なので、第１のトランジスタ１０１及び第２のトランジスタ１０２及び第３のトランジスタ１０３及び第４のトランジスタ１０４は、オン状態となる。また、第１のトランジスタ１０１のソース又はドレインの一方に入力信号を入力する入力端子、及び第２のトランジスタ１０２のソース又はドレインの一方に入力信号を入力する入力端子、及び第３のトランジスタ１０３のソース又はドレインの一方に入力信号を入力する入力端子、及び第４のトランジスタ１０４のソース又はドレインの一方に入力信号を入力する入力端子は電気的に接続されている（第１の入力端子）。

従って、第５のトランジスタ１０５のゲート（ノード１１）に入力信号Ａと同じＨ電位（ＶＤＤ）がチャージされ、第６のトランジスタ１０６のゲート（ノード１２）に入力信号Ａと同じＨ電位（ＶＤＤ）がチャージされ、第７のトランジスタ１０７のゲート（ノード１３）に入力信号Ａと同じＨ電位（ＶＤＤ）がチャージされ、第８のトランジスタ１０８のゲート（ノード１４）に入力信号Ａと同じＨ電位（ＶＤＤ）がチャージされる。

また、クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢがＨ電位（ＶＤＤ）なので、第１０のトランジスタ１１０及び第１１のトランジスタ１１１及び第１２のトランジスタ１１２及び第１３のトランジスタ１１３は、オン状態となる。また、第１０のトランジスタ１１０のソース又はドレインの一方に入力信号を入力する入力端子、及び第１１のトランジスタ１１１のソース又はドレインの一方に入力信号を入力する入力端子、及び第１２のトランジスタ１１２のソース又はドレインの一方に入力信号を入力する入力端子、及び第１３のトランジスタ１１３のソース又はドレインの一方に入力信号を入力する入力端子は電気的に接続されている。（第２の入力端子）。

従って、第１４のトランジスタ１１４のゲート（ノード１５）に入力信号Ａと位相が反転した信号ＡＢと同じＬ電位（ＶＳＳ）がチャージされ、第１５のトランジスタ１１５のゲート（ノード１６）に入力信号Ａと位相が反転した信号ＡＢと同じＬ電位（ＶＳＳ）がチャージされ、第１６のトランジスタ１１６のゲート（ノード１７）に入力信号Ａと位相が反転した信号ＡＢと同じＬ電位（ＶＳＳ）がチャージされ、第１７のトランジスタ１１７のゲート（ノード１８）に入力信号Ａと位相が反転した信号ＡＢと同じＬ電位（ＶＳＳ）がチャージされる。

以上のように期間Ｔ１では、ノード１１、ノード１２、ノード１３、ノード１４、ノード１５、ノード１６、ノード１７、ノード１８のそれぞれに、入力信号Ａ及び入力信号Ａと位相が反転した信号ＡＢに応じた電位が、ノードＡ、ノードＤのそれぞれに、Ｈ電位（ＶＤＤ）がチャージされた状態となる。

＜期間Ｔ２（図２４参照。）＞
次に図２２の期間Ｔ２に示すように、クロック信号ＣＬＫがＨ電位（ＶＤＤ）となるので、第１８のトランジスタ１１８のゲート、第２１のトランジスタ１２１のゲート、第９のトランジスタ１０９のゲートのそれぞれにＨ電位（ＶＤＤ）が印加される。この時、第１８のトランジスタ１１８（Ｐｃｈ）及び第２１のトランジスタ１２１（Ｐｃｈ）は、オフ状態となる。第２１のトランジスタ１２１がオフ状態となることにより、ノードＡに対してＨ電位（ＶＤＤ）の供給が無くなり、ノードＡはＨ電位（ＶＤＤ）を維持する状態となる。また、第１８のトランジスタ１１８がオフ状態となることにより、ノードＤに対してＨ電位（ＶＤＤ）の供給が無くなり、ノードＤはＨ電位（ＶＤＤ）を維持する状態となる。

第９のトランジスタ１０９（Ｎｃｈ）は、オン状態となる。

一方、クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢがＬ電位（ＶＳＳ）となるので、第１のトランジスタ１０１（Ｎｃｈ）及び第２のトランジスタ１０２（Ｎｃｈ）及び第３のトランジスタ１０３（Ｎｃｈ）及び第４のトランジスタ１０４（Ｎｃｈ）は、オフ状態となる。ノード１１には、Ｈ電位（ＶＤＤ）に応じた電荷が蓄積されているため、第１のトランジスタ１０１がオフ状態となることで、ノード１１には、Ｈ電位（ＶＤＤ）に応じた電荷が保持される。（電荷保持動作。）更に、第５のトランジスタ１０５は、ノード１１の電位に応じて、オン状態となる。ノード１２には、Ｈ電位（ＶＤＤ）に応じた電荷が蓄積されているため、第２のトランジスタ１０２がオフ状態となることで、ノード１２には、Ｈ電位（ＶＤＤ）に応じた電荷が保持される。（電荷保持動作。）更に、第６のトランジスタ１０６は、ノード１２の電位に応じて、オン状態となる。ノード１３には、Ｈ電位（ＶＤＤ）に応じた電荷が蓄積されているため、第３のトランジスタ１０３がオフ状態となることで、ノード１３には、Ｈ電位（ＶＤＤ）に応じた電荷が保持される。（電荷保持動作。）更に、第７のトランジスタ１０７は、ノード１３の電位に応じて、オン状態となる。ノード１４には、Ｈ電位（ＶＤＤ）に応じた電荷が蓄積されているため、第４のトランジスタ１０４がオフ状態となることで、ノード１４には、Ｈ電位（ＶＤＤ）に応じた電荷が保持される。（電荷保持動作。）更に、第８のトランジスタ１０８は、ノード１４の電位に応じて、オン状態となる。

同様に、クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢがＬ電位（ＶＳＳ）となるので、第１０のトランジスタ１１０（Ｎｃｈ）及び第１１のトランジスタ１１１（Ｎｃｈ）及び第１２のトランジスタ１１２（Ｎｃｈ）及び第１３のトランジスタ１１３（Ｎｃｈ）は、オフ状態となる。ノード１５には、Ｌ電位（ＶＳＳ）に応じた電荷が蓄積されているため、第１０のトランジスタ１１０がオフ状態となることで、ノード１５には、Ｌ電位（ＶＳＳ）に応じた電荷が保持される。（電荷保持動作。）更に、第１４のトランジスタ１１４は、ノード１５の電位に応じて、オフ状態となる。ノード１６には、Ｌ電位（ＶＳＳ）に応じた電荷が蓄積されているため、第１１のトランジスタ１１１がオフ状態となることで、ノード１６には、Ｌ電位（ＶＳＳ）に応じた電荷が保持される。（電荷保持動作。）更に、第１５のトランジスタ１１５は、ノード１６の電位に応じて、オフ状態となる。ノード１７には、Ｌ電位（ＶＳＳ）に応じた電荷が蓄積されているため、第１２のトランジスタ１１２がオフ状態となることで、ノード１７には、Ｌ電位（ＶＳＳ）に応じた電荷が保持される。（電荷保持動作。）更に、第１６のトランジスタ１１６は、ノード１７の電位に応じて、オフ状態となる。ノード１８には、Ｌ電位（ＶＳＳ）に応じた電荷が蓄積されているため、第１３のトランジスタ１１３がオフ状態となることで、ノード１８には、Ｌ電位（ＶＳＳ）に応じた電荷が保持される。（電荷保持動作。）更に、第１７のトランジスタ１１７は、ノード１８の電位に応じて、オフ状態となる。

この時、領域５０、領域５１には電流が流れ、領域５２、領域５３、には電流が流れない。従ってノードＤに溜められたＨ電位（ＶＤＤ）は、領域５０又は領域５１、第９のトランジスタ１０９を通して、ノードＧの有する基準電位（ＧＮＤ）へと引き抜かれていく。即ちノードＤからノードＧに向かって電流が流れる。

ノードＤからノードＧに向かって電流が流れることで、ノードＤの電位は、Ｈ電位（ＶＤＤ）から徐々に減少し、Ｌ電位（ＶＳＳ）となる。その結果、第２０のトランジスタ１２０のゲートに、Ｌ電位（ＶＳＳ）が印加されるため、第２０のトランジスタ１２０（Ｐｃｈ）は、オン状態となる。この時、ノードＡの電位が確定し、出力信号ＯＵＴが、Ｈ電位（ＶＤＤ）となる。

以上のように期間Ｔ２では、入力信号Ａの電位であるＨ電位（ＶＤＤ）と同じ電位が出力信号ＯＵＴとして、確定され、出力されている。

＜期間Ｔ３（図２３参照。）＞
まず図２２の期間Ｔ３に示すように、第１の入力端子に、入力信号ＡとしてＬ電位（ＶＳＳ）が入力された場合を考える。この時、クロック信号ＣＬＫがＬ電位（ＶＳＳ）なので、第１８のトランジスタ１１８のゲート、及び第２１のトランジスタ１２１のゲートにＬ電位（ＶＳＳ）が印加される。従って、第１８のトランジスタ１１８（Ｐｃｈ）及び第２１のトランジスタ１２１（Ｐｃｈ）は、オン状態となる。この時、ノードＡに対してＨ電位（ＶＤＤ）が入り込み、ノードＤに対してＨ電位（ＶＤＤ）が入り込む。（プリチャージ動作。）第１８のトランジスタ１１８及び第２１のトランジスタ１２１は、ノードＡとノードＤにＨ電位（ＶＤＤ）を充電するか否かを制御するために設けられている。

また、第９のトランジスタ１０９（Ｎｃｈ）は、オフ状態となる。

クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢがＨ電位（ＶＤＤ）なので、第１のトランジスタ１０１及び第２のトランジスタ１０２及び第３のトランジスタ１０３及び第４のトランジスタ１０４は、オン状態となる。また、第１のトランジスタ１０１のソース又はドレインの一方に入力信号を入力する入力端子、及び第２のトランジスタ１０２のソース又はドレインの一方に入力信号を入力する入力端子、及び第３のトランジスタ１０３のソース又はドレインの一方に入力信号を入力する入力端子、及び第４のトランジスタ１０４のソース又はドレインの一方に入力信号を入力する入力端子は電気的に接続されている（第１の入力端子）。

従って、第５のトランジスタ１０５のゲート（ノード１１）に入力信号Ａと同じＬ電位（ＶＳＳ）がチャージされ、第６のトランジスタ１０６のゲート（ノード１２）に入力信号Ａと同じＬ電位（ＶＳＳ）がチャージされ、第７のトランジスタ１０７のゲート（ノード１３）に入力信号Ａと同じＬ電位（ＶＳＳ）がチャージされ、第８のトランジスタ１０８のゲート（ノード１４）に入力信号Ａと同じＬ電位（ＶＳＳ）がチャージされる。

また、クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢがＨ電位（ＶＤＤ）なので、第１０のトランジスタ１１０及び第１１のトランジスタ１１１及び第１２のトランジスタ１１２及び第１３のトランジスタ１１３は、オン状態となる。また、第１０のトランジスタ１１０のソース又はドレインの一方に入力信号を入力する入力端子、及び第１１のトランジスタ１１１のソース又はドレインの一方に入力信号を入力する入力端子、及び第１２のトランジスタ１１２のソース又はドレインの一方に入力信号を入力する入力端子、及び第１３のトランジスタ１１３のソース又はドレインの一方に入力信号を入力する入力端子は電気的に接続されている。（第２の入力端子）。

従って、第１４のトランジスタ１１４のゲート（ノード１５）に入力信号Ａと位相が反転した信号ＡＢと同じＨ電位（ＶＤＤ）がチャージされ、第１５のトランジスタ１１５のゲート（ノード１６）に入力信号Ａと位相が反転した信号ＡＢと同じＨ電位（ＶＤＤ）がチャージされ、第１６のトランジスタ１１６のゲート（ノード１７）に入力信号Ａと位相が反転した信号ＡＢと同じＨ電位（ＶＤＤ）がチャージされ、第１７のトランジスタ１１７のゲート（ノード１８）に入力信号Ａと位相が反転した信号ＡＢと同じＨ電位（ＶＤＤ）がチャージされる。

以上のように期間Ｔ３では、ノード１１、ノード１２、ノード１３、ノード１４、ノード１５、ノード１６、ノード１７、ノード１８のそれぞれに、入力信号Ａ及び入力信号Ａと位相が反転した信号ＡＢに応じた電位が、ノードＡ、ノードＤのそれぞれに、Ｈ電位（ＶＤＤ）がチャージされた状態となる。

＜期間Ｔ４（図２５参照。）＞
次に図２２の期間Ｔ４に示すように、クロック信号ＣＬＫがＨ電位（ＶＤＤ）となるので、第１８のトランジスタ１１８のゲート、第２１のトランジスタ１２１のゲート、第９のトランジスタ１０９のゲートのそれぞれにＨ電位（ＶＤＤ）が印加される。この時、第１８のトランジスタ１１８（Ｐｃｈ）及び第２１のトランジスタ１２１（Ｐｃｈ）は、オフ状態となる。第２１のトランジスタ１２１がオフ状態となることにより、ノードＡに対してＨ電位（ＶＤＤ）の供給が無くなり、ノードＡはＨ電位（ＶＤＤ）を維持する状態となる。また、第１８のトランジスタ１１８がオフ状態となることにより、ノードＤに対してＨ電位（ＶＤＤ）の供給が無くなり、ノードＤはＨ電位（ＶＤＤ）を維持する状態となる。

第９のトランジスタ１０９（Ｎｃｈ）は、オン状態となる。

一方、クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢがＬ電位（ＶＳＳ）となるので、第１のトランジスタ１０１（Ｎｃｈ）及び第２のトランジスタ１０２（Ｎｃｈ）及び第３のトランジスタ１０３（Ｎｃｈ）及び第４のトランジスタ１０４（Ｎｃｈ）は、オフ状態となる。ノード１１には、Ｌ電位（ＶＳＳ）に応じた電荷が蓄積されているため、第１のトランジスタ１０１がオフ状態となることで、ノード１１には、Ｌ電位（ＶＳＳ）に応じた電荷が保持される。（電荷保持動作。）更に、第５のトランジスタ１０５は、ノード１１の電位に応じて、オフ状態となる。ノード１２には、Ｌ電位（ＶＳＳ）に応じた電荷が蓄積されているため、第２のトランジスタ１０２がオフ状態となることで、ノード１２には、Ｌ電位（ＶＳＳ）に応じた電荷が保持される。（電荷保持動作。）更に、第６のトランジスタ１０６は、ノード１２の電位に応じて、オフ状態となる。ノード１３には、Ｌ電位（ＶＳＳ）に応じた電荷が蓄積されているため、第３のトランジスタ１０３がオフ状態となることで、ノード１３には、Ｌ電位（ＶＳＳ）に応じた電荷が保持される。（電荷保持動作。）更に、第７のトランジスタ１０７は、ノード１３の電位に応じて、オフ状態となる。ノード１４には、Ｌ電位（ＶＳＳ）に応じた電荷が蓄積されているため、第４のトランジスタ１０４がオフ状態となることで、ノード１４には、Ｌ電位（ＶＳＳ）に応じた電荷が保持される。（電荷保持動作。）更に、第８のトランジスタ１０８は、ノード１４の電位に応じて、オフ状態となる。

同様に、クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢがＬ電位（ＶＳＳ）となるので、第１０のトランジスタ１１０（Ｎｃｈ）及び第１１のトランジスタ１１１（Ｎｃｈ）及び第１２のトランジスタ１１２（Ｎｃｈ）及び第１３のトランジスタ１１３（Ｎｃｈ）は、オフ状態となる。ノード１５には、Ｈ電位（ＶＤＤ）に応じた電荷が蓄積されているため、第１０のトランジスタ１１０がオフ状態となることで、ノード１５には、Ｈ電位（ＶＤＤ）に応じた電荷が保持される。（電荷保持動作。）更に、第１４のトランジスタ１１４は、ノード１５の電位に応じて、オン状態となる。ノード１６には、Ｈ電位（ＶＤＤ）に応じた電荷が蓄積されているため、第１１のトランジスタ１１１がオフ状態となることで、ノード１６には、Ｈ電位（ＶＤＤ）に応じた電荷が保持される。（電荷保持動作。）更に、第１５のトランジスタ１１５は、ノード１６の電位に応じて、オン状態となる。ノード１７には、Ｈ電位（ＶＤＤ）に応じた電荷が蓄積されているため、第１２のトランジスタ１１２がオフ状態となることで、ノード１７には、Ｈ電位（ＶＤＤ）に応じた電荷が保持される。（電荷保持動作。）更に、第１６のトランジスタ１１６は、ノード１７の電位に応じて、オン状態となる。ノード１８には、Ｈ電位（ＶＤＤ）に応じた電荷が蓄積されているため、第１３のトランジスタ１１３がオフ状態となることで、ノード１８には、Ｈ電位（ＶＤＤ）に応じた電荷が保持される。（電荷保持動作。）更に、第１７のトランジスタ１１７は、ノード１８の電位に応じて、オン状態となる。

この時、領域５２、領域５３、には電流が流れ、領域５０、領域５１には電流が流れない。従ってノードＡに溜められたＨ電位（ＶＤＤ）は、領域５２又は領域５３、第９のトランジスタ１０９を通して、ノードＧの有する基準電位（ＧＮＤ）へと引き抜かれていく。即ちノードＡからノードＧに向かって電流が流れる。

ノードＡからノードＧに向かって電流が流れることで、ノードＡの電位は、Ｈ電位（ＶＤＤ）から徐々に減少し、Ｌ電位（ＶＳＳ）となる。その結果、第１９のトランジスタ１１９のゲートに、Ｌ電位（ＶＳＳ）が印加されるため、第１９のトランジスタ１１９（Ｐｃｈ）は、オン状態となる。この時、ノードＡの電位が確定し、出力信号ＯＵＴが、Ｌ電位（ＶＳＳ）となる。

以上のように期間Ｔ４では、入力信号Ａの電位であるＬ電位（ＶＳＳ）と同じ電位が出力信号ＯＵＴとして、確定され、出力されている。

期間Ｔ５、期間Ｔ６は期間Ｔ１、期間Ｔ２と全く同様の動作である。また、期間Ｔ９、期間Ｔ１０もまた、期間Ｔ１、期間Ｔ２と全く同様の動作である。第１の入力端子に、入力信号ＡとしてＨ電位（ＶＤＤ）が入力されると、図２４に示すように、領域５０、領域５１には電流が流れ、領域５２、領域５３、には電流が流れない。即ちノードＤからノードＧに向かって電流が流れる。その結果、第２０のトランジスタ１２０のゲートに、Ｌ電位（ＶＳＳ）が印加されるため、第２０のトランジスタ１２０（Ｐｃｈ）は、オン状態となる。この時、ノードＡの電位が確定し、出力信号ＯＵＴが、Ｈ電位（ＶＤＤ）になる。

以上のように期間Ｔ６、期間Ｔ１０では、入力信号Ａの電位であるＨ電位（ＶＤＤ）と同じ電位が出力信号ＯＵＴとして、確定され、出力されている。

期間Ｔ７、期間Ｔ８は期間Ｔ３、期間Ｔ４と全く同様の動作である。第１の入力端子に、入力信号ＡとしてＬ電位（ＶＳＳ）が入力されると、図２５に示すように、領域５２、領域５３には電流が流れ、領域５０、領域５１、には電流が流れない。即ちノードＡからノードＧに向かって電流が流れる。その結果、第１９のトランジスタ１１９のゲートに、Ｌ電位（ＶＳＳ）が印加されるため、第１９のトランジスタ１１９（Ｐｃｈ）は、オン状態となる。この時、ノードＡの電位が確定し、出力信号ＯＵＴが、Ｌ電位（ＶＳＳ）になる。

以上のように期間Ｔ８では、入力信号Ａの電位であるＬ電位（ＶＳＳ）と同じ電位が出力信号ＯＵＴとして、確定され、出力されている。

図２１乃至図２５より出力信号ＯＵＴは、入力信号Ａに入力された電位と同じ電位を出力することがわかる。レジスタ回路４００の場合、入力信号ＡがＨ電位（ＶＤＤ）の場合には、その期間に入力された入力信号Ａの電位と同じ電位Ｈ電位（ＶＤＤ）が、入力信号ＡがＬ電位（ＶＳＳ）の場合には、その期間に入力された入力信号Ａの電位と同じ電位Ｌ電位（ＶＳＳ）が、出力信号ＯＵＴとして出力されている。

従って、領域５０、領域５１側の４個の入力端子をそれぞれ電気的に接続し、領域５２、領域５３側の４個の入力端子をそれぞれ電気的に接続することで、第１の入力端子に入力された入力信号の電位と、同じ電位を出力信号として出力するレジスタ回路が形成できる。

本実施の形態により、レジスタ回路のリーク電流のパスを抑制することができる。従って、レジスタ回路の消費電力を抑制することができる。

本実施の形態により、レジスタ回路において電源が遮断されてもデータを保持することができる。

本実施の形態により、レジスタ回路において酸化物半導体を用いたトランジスタとシリコン半導体を用いたトランジスタは積層して形成することが可能であるため、回路面積を縮小させることができる。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態２）
本実施の形態では実施の形態１に示した論理回路における入力端子を組み合わせる。具体的には、領域５０に含まれる一方のトランジスタにおけるゲート電位の高低を決定する１個の入力端子と、領域５１に含まれる一方のトランジスタにおけるゲート電位の高低を決定する１個の入力端子とを電気的に接続し、領域５０に含まれる他方のトランジスタにおけるゲート電位の高低を決定する１個の入力端子と、領域５１に含まれる他方のトランジスタにおけるゲート電位の高低を決定する１個の入力端子とを電気的に接続する。また、領域５２に含まれる２個のトランジスタにおける各ゲート電位の高低を決定する２個の入力端子を電気的に接続し、領域５３に含まれる２個のトランジスタにおける各ゲート電位の高低を決定する２個の入力端子を電気的に接続する。即ち、８個の入力端子を組み合わせて、４個の入力端子を形成する。入力端子に入力する入力信号の制御や、入力端子の組み合わせにより、実現できる任意の論理回路（ＮＡＮＤ回路）について、図２６乃至図３１を用いて説明する。

＜ＮＡＮＤ回路＞
以下に、データの保持機能を有し、消費電力を削減したＮＡＮＤ回路について図２６乃至図３１を用いて説明する。

＜ＮＡＮＤ回路５００の構成＞
図２６に本実施の形態のＮＡＮＤ回路の回路図を示す。図２６に示すＮＡＮＤ回路５００は、図１に示すＸＯＲ回路１００において、第１のトランジスタ１０１のソース又はドレインの一方に入力信号を入力する入力端子、及び第３のトランジスタ１０３のソース又はドレインの一方に入力信号を入力する入力端子を電気的に接続する。該入力端子を第１の入力端子とする。また、第２のトランジスタ１０２のソース又はドレインの一方に入力信号を入力する入力端子、及び第４のトランジスタ１０４のソース又はドレインの一方に入力信号を入力する入力端子を電気的に接続する。該入力端子を第２の入力端子とする。

即ち、第２のトランジスタ１０２のソース又はドレインの一方に入力される入力信号Ｂと位相が反転した信号ＢＢを入力信号Ｂに、第３のトランジスタ１０３のソース又はドレインの一方に入力される入力信号Ａと位相が反転した信号ＡＢを入力信号Ａに、置き換えた構成を有する。なお、第１のトランジスタ１０１のソース又はドレインの一方に入力される信号は同一であり、第４のトランジスタ１０４のソース又はドレインの一方に入力される信号は同一である。

また、第１０のトランジスタ１１０のソース又はドレインの一方に入力信号を入力する入力端子、及び第１１のトランジスタ１１１のソース又はドレインの一方に入力信号を入力する入力端子を電気的に接続する。該入力端子を第３の入力端子とする。また、第１２のトランジスタ１１２のソース又はドレインの一方に入力信号を入力する入力端子、及び第１３のトランジスタ１１３のソース又はドレインの一方に入力信号を入力する入力端子を電気的に接続する。該入力端子を第４の入力端子とする。

即ち、第１１のトランジスタ１１１のソース又はドレインの一方に入力される入力信号Ｂと位相が反転した信号ＢＢを入力信号Ａと位相が反転した信号ＡＢに、第１２のトランジスタ１１２のソース又はドレインの一方に入力される入力信号Ａを入力信号Ｂと位相が反転した信号ＢＢに、第１３のトランジスタ１１３のソース又はドレインの一方に入力される入力信号Ｂを入力信号Ｂと位相が反転した信号ＢＢに、置き換えた構成を有する。なお、第１０のトランジスタ１１０のソース又はドレインの一方に入力される信号は同一である。

ＮＡＮＤ回路５００において、酸化物半導体を用いたトランジスタのゲートが閉じている時、リーク電流のパスは、電源電位ＶＤＤ端子から基準電位ＧＮＤ端子まで１つしか存在しない。リーク電流のパスが１つしか存在しないため、ＮＡＮＤ回路５００の消費電力を抑えることができる。

ＮＡＮＤ回路５００は電源電位ＶＤＤの供給を停止してもデータが消失しない。すなわち、ＮＡＮＤ回路５００は、不揮発性の記憶回路である。電源電位ＶＤＤの供給を停止してもデータが消失しないので、ＮＡＮＤ回路５００において、酸化物半導体を用いたトランジスタのゲートが閉じている時は、電源電位ＶＤＤの供給を停止することが可能である。即ち不揮発性のＮＡＮＤ回路５００は消費電力を抑制することができる。

またＮＡＮＤ回路５００において、酸化物半導体を用いたトランジスタとシリコン半導体を用いたトランジスタは積層して形成することが可能である（後述）。そのため、ＮＡＮＤ回路５００の回路面積を小さくすることができる。

＜ＮＡＮＤ回路５００の動作＞
図２７乃至図３１を用いて、ＮＡＮＤ回路５００の動作について説明する。図２７には、ＮＡＮＤ回路５００におけるタイミングチャートを示す。図２７では、期間Ｔ１、期間Ｔ２、期間Ｔ３、期間Ｔ４、期間Ｔ５、期間Ｔ６、期間Ｔ７、期間Ｔ８、期間Ｔ９、期間Ｔ１０に分けてタイミングチャートを示す。図２８乃至図３１では、期間Ｔ１、期間Ｔ２、期間Ｔ３、期間Ｔ４におけるＮＡＮＤ回路５００の動作の状態を示す。

ＮＡＮＤ回路５００は、クロック同期式であり、第１８のトランジスタ１１８、第２１のトランジスタ１２１、第９のトランジスタ１０９に同様のクロック信号ＣＬＫを入力することで、ＮＡＮＤ回路として動作する。なお、クロック信号ＣＬＫと同期して第９のトランジスタ１０９がオン状態となる、期間Ｔ２、期間Ｔ４、期間Ｔ６、期間Ｔ８、期間Ｔ１０においてのみ、出力信号ＯＵＴが決定される。

＜期間Ｔ１（図２８参照。）＞
まず図２７の期間Ｔ１に示すように、第１の入力端子に、入力信号ＡとしてＨ電位（ＶＤＤ）が入力された場合を考える。この時、クロック信号ＣＬＫがＬ電位（ＶＳＳ）なので、第１８のトランジスタ１１８のゲート、及び第２１のトランジスタ１２１のゲートにＬ電位（ＶＳＳ）が印加される。従って、第１８のトランジスタ１１８（Ｐｃｈ）及び第２１のトランジスタ１２１（Ｐｃｈ）は、オン状態となる。この時、ノードＡに対してＨ電位（ＶＤＤ）が入り込み、ノードＤに対してＨ電位（ＶＤＤ）が入り込む。（プリチャージ動作。）第１８のトランジスタ１１８及び第２１のトランジスタ１２１は、ノードＡとノードＤにＨ電位（ＶＤＤ）を充電するか否かを制御するために設けられている。

また、第９のトランジスタ１０９（Ｎｃｈ）は、オフ状態となる。

クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢがＨ電位（ＶＤＤ）なので、第１のトランジスタ１０１及び第２のトランジスタ１０２及び第３のトランジスタ１０３及び第４のトランジスタ１０４は、オン状態となる。また、第１のトランジスタ１０１のソース又はドレインの一方に入力信号を入力する入力端子、及び第３のトランジスタ１０３のソース又はドレインの一方に入力信号を入力する入力端子は電気的に接続されている（第１の入力端子）。また、第２のトランジスタ１０２のソース又はドレインの一方に入力信号を入力する入力端子、及び第４のトランジスタ１０４のソース又はドレインの一方に入力信号を入力する入力端子は電気的に接続されている（第２の入力端子）。

従って、第５のトランジスタ１０５のゲート（ノード１１）に入力信号Ａと同じＨ電位（ＶＤＤ）がチャージされ、第６のトランジスタ１０６のゲート（ノード１２）に入力信号Ｂと同じＬ電位（ＶＳＳ）がチャージされ、第７のトランジスタ１０７のゲート（ノード１３）に入力信号Ａと同じＨ電位（ＶＤＤ）がチャージされ、第８のトランジスタ１０８のゲート（ノード１４）に入力信号Ｂと同じＬ電位（ＶＳＳ）がチャージされる。

また、クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢがＨ電位（ＶＤＤ）なので、第１０のトランジスタ１１０及び第１１のトランジスタ１１１及び第１２のトランジスタ１１２及び第１３のトランジスタ１１３は、オン状態となる。また、第１０のトランジスタ１１０のソース又はドレインの一方に入力信号を入力する入力端子、及び第１１のトランジスタ１１１のソース又はドレインの一方に入力信号を入力する入力端子は電気的に接続されている（第３の入力端子）。また、第１２のトランジスタ１１２のソース又はドレインの一方に入力信号を入力する入力端子、及び第１３のトランジスタ１１３のソース又はドレインの一方に入力信号を入力する入力端子は電気的に接続されている。（第４の入力端子）。

従って、第１４のトランジスタ１１４のゲート（ノード１５）に入力信号Ａと位相が反転した信号ＡＢと同じＬ電位（ＶＳＳ）がチャージされ、第１５のトランジスタ１１５のゲート（ノード１６）に入力信号Ａと位相が反転した信号ＡＢと同じＬ電位（ＶＳＳ）がチャージされ、第１６のトランジスタ１１６のゲート（ノード１７）に入力信号Ｂと位相が反転した信号ＢＢと同じＨ電位（ＶＤＤ）がチャージされ、第１７のトランジスタ１１７のゲート（ノード１８）に入力信号Ｂと位相が反転した信号ＢＢと同じＨ電位（ＶＤＤ）がチャージされる。

以上のように期間Ｔ１では、ノード１１、ノード１２、ノード１３、ノード１４、ノード１５、ノード１６、ノード１７、ノード１８のそれぞれに、入力信号Ａ、入力信号Ａと位相が反転した信号ＡＢ、入力信号Ｂ、入力信号Ｂと位相が反転した信号ＢＢに応じた電位が、ノードＡ、ノードＤのそれぞれに、Ｈ電位（ＶＤＤ）がチャージされた状態となる。

＜期間Ｔ２（図２９参照。）＞
次に図２７の期間Ｔ２に示すように、クロック信号ＣＬＫがＨ電位（ＶＤＤ）となるので、第１８のトランジスタ１１８のゲート、第２１のトランジスタ１２１のゲート、第９のトランジスタ１０９のゲートのそれぞれにＨ電位（ＶＤＤ）が印加される。この時、第１８のトランジスタ１１８（Ｐｃｈ）及び第２１のトランジスタ１２１（Ｐｃｈ）は、オフ状態となる。第２１のトランジスタ１２１がオフ状態となることにより、ノードＡに対してＨ電位（ＶＤＤ）の供給が無くなり、ノードＡはＨ電位（ＶＤＤ）を維持する状態となる。また、第１８のトランジスタ１１８がオフ状態となることにより、ノードＤに対してＨ電位（ＶＤＤ）の供給が無くなり、ノードＤはＨ電位（ＶＤＤ）を維持する状態となる。

第９のトランジスタ１０９（Ｎｃｈ）は、オン状態となる。

一方、クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢがＬ電位（ＶＳＳ）となるので、第１のトランジスタ１０１（Ｎｃｈ）及び第２のトランジスタ１０２（Ｎｃｈ）及び第３のトランジスタ１０３（Ｎｃｈ）及び第４のトランジスタ１０４（Ｎｃｈ）は、オフ状態となる。ノード１１には、Ｈ電位（ＶＤＤ）に応じた電荷が蓄積されているため、第１のトランジスタ１０１がオフ状態となることで、ノード１１には、Ｈ電位（ＶＤＤ）に応じた電荷が保持される。（電荷保持動作。）更に、第５のトランジスタ１０５は、ノード１１の電位に応じて、オン状態となる。ノード１２には、Ｌ電位（ＶＳＳ）に応じた電荷が蓄積されているため、第２のトランジスタ１０２がオフ状態となることで、ノード１２には、Ｌ電位（ＶＳＳ）に応じた電荷が保持される。（電荷保持動作。）更に、第６のトランジスタ１０６は、ノード１２の電位に応じて、オフ状態となる。ノード１３には、Ｈ電位（ＶＤＤ）に応じた電荷が蓄積されているため、第３のトランジスタ１０３がオフ状態となることで、ノード１３には、Ｈ電位（ＶＤＤ）に応じた電荷が保持される。（電荷保持動作。）更に、第７のトランジスタ１０７は、ノード１３の電位に応じて、オン状態となる。ノード１４には、Ｌ電位（ＶＳＳ）に応じた電荷が蓄積されているため、第４のトランジスタ１０４がオフ状態となることで、ノード１４には、Ｌ電位（ＶＳＳ）に応じた電荷が保持される。（電荷保持動作。）更に、第８のトランジスタ１０８は、ノード１４の電位に応じて、オフ状態となる。

同様に、クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢがＬ電位（ＶＳＳ）となるので、第１０のトランジスタ１１０（Ｎｃｈ）及び第１１のトランジスタ１１１（Ｎｃｈ）及び第１２のトランジスタ１１２（Ｎｃｈ）及び第１３のトランジスタ１１３（Ｎｃｈ）は、オフ状態となる。ノード１５には、Ｌ電位（ＶＳＳ）に応じた電荷が蓄積されているため、第１０のトランジスタ１１０がオフ状態となることで、ノード１５には、Ｌ電位（ＶＳＳ）に応じた電荷が保持される。（電荷保持動作。）更に、第１４のトランジスタ１１４は、ノード１５の電位に応じて、オフ状態となる。ノード１６には、Ｌ電位（ＶＳＳ）に応じた電荷が蓄積されているため、第１１のトランジスタ１１１がオフ状態となることで、ノード１６には、Ｌ電位（ＶＳＳ）に応じた電荷が保持される。（電荷保持動作。）更に、第１５のトランジスタ１１５は、ノード１６の電位に応じて、オフ状態となる。ノード１７には、Ｈ電位（ＶＤＤ）に応じた電荷が蓄積されているため、第１２のトランジスタ１１２がオフ状態となることで、ノード１７には、Ｈ電位（ＶＤＤ）に応じた電荷が保持される。（電荷保持動作。）更に、第１６のトランジスタ１１６は、ノード１７の電位に応じて、オン状態となる。ノード１８には、Ｈ電位（ＶＤＤ）に応じた電荷が蓄積されているため、第１３のトランジスタ１１３がオフ状態となることで、ノード１８には、Ｈ電位（ＶＤＤ）に応じた電荷が保持される。（電荷保持動作。）更に、第１７のトランジスタ１１７は、ノード１８の電位に応じて、オン状態となる。

この時、領域５３には電流が流れ、領域５０、領域５１、領域５２、には電流が流れない。従ってノードＡに溜められたＨ電位（ＶＤＤ）は、領域５３、第９のトランジスタ１０９を通して、ノードＧの有する基準電位（ＧＮＤ）へと引き抜かれていく。即ちノードＡからノードＧに向かって電流が流れる。

ノードＡからノードＧに向かって電流が流れることで、ノードＡの電位は、Ｈ電位（ＶＤＤ）から徐々に減少し、Ｌ電位（ＶＳＳ）となる。その結果、第１９のトランジスタ１１９のゲートに、Ｌ電位（ＶＳＳ）が印加されるため、第１９のトランジスタ１１９（Ｐｃｈ）は、オン状態となる。この時、ノードＤの電位が確定し、出力信号ＯＵＴが、Ｈ電位（ＶＤＤ）になる。

以上のように期間Ｔ２では、Ｈ電位（ＶＤＤ）の入力信号Ａ及びＬ電位（ＶＳＳ）の入力信号Ｂの入力に対して、Ｈ電位（ＶＤＤ）の出力信号ＯＵＴが、確定された状態となる。

＜期間Ｔ３（図３０参照。）＞
次に、図２７の期間Ｔ３に示すように、第２の入力端子に、入力信号ＡとしてＬ電位（ＶＳＳ）が入力された場合を考える。この時、クロック信号ＣＬＫがＬ電位（ＶＳＳ）なので、第１８のトランジスタ１１８のゲート、及び第２１のトランジスタ１２１のゲートにＬ電位（ＶＳＳ）が印加される。従って、第１８のトランジスタ１１８（Ｐｃｈ）及び第２１のトランジスタ１２１（Ｐｃｈ）は、オン状態となる。この時、ノードＡに対してＨ電位（ＶＤＤ）が入り込み、ノードＤに対してＨ電位（ＶＤＤ）が入り込む。（プリチャージ動作。）第１８のトランジスタ１１８及び第２１のトランジスタ１２１は、ノードＡとノードＤにＨ電位（ＶＤＤ）を充電するか否かを制御するために設けられている。

また、第９のトランジスタ１０９（Ｎｃｈ）は、オフ状態となる。

クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢがＨ電位（ＶＤＤ）なので、第１のトランジスタ１０１及び第２のトランジスタ１０２及び第３のトランジスタ１０３及び第４のトランジスタ１０４は、オン状態となる。また、第１のトランジスタ１０１のソース又はドレインの一方に入力信号を入力する入力端子、及び第３のトランジスタ１０３のソース又はドレインの一方に入力信号を入力する入力端子は電気的に接続されている（第１の入力端子）。また、第２のトランジスタ１０２のソース又はドレインの一方に入力信号を入力する入力端子、及び第４のトランジスタ１０４のソース又はドレインの一方に入力信号を入力する入力端子は電気的に接続されている（第２の入力端子）。

従って、第５のトランジスタ１０５のゲート（ノード１１）に入力信号Ａと同じＬ電位（ＶＳＳ）がチャージされ、第６のトランジスタ１０６のゲート（ノード１２）に入力信号Ｂと同じＬ電位（ＶＳＳ）がチャージされ、第７のトランジスタ１０７のゲート（ノード１３）に入力信号Ａと同じＬ電位（ＶＳＳ）がチャージされ、第８のトランジスタ１０８のゲート（ノード１４）に入力信号Ｂと同じＬ電位（ＶＳＳ）がチャージされる。

また、クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢがＨ電位（ＶＤＤ）なので、第１０のトランジスタ１１０及び第１１のトランジスタ１１１及び第１２のトランジスタ１１２及び第１３のトランジスタ１１３は、オン状態となる。また、第１０のトランジスタ１１０のソース又はドレインの一方に入力信号を入力する入力端子、及び第１１のトランジスタ１１１のソース又はドレインの一方に入力信号を入力する入力端子は電気的に接続されている（第３の入力端子）。また、第１２のトランジスタ１１２のソース又はドレインの一方に入力信号を入力する入力端子、及び第１３のトランジスタ１１３のソース又はドレインの一方に入力信号を入力する入力端子は電気的に接続されている。（第４の入力端子）。

従って、第１４のトランジスタ１１４のゲート（ノード１５）に入力信号Ａと位相が反転した信号ＡＢと同じＨ電位（ＶＤＤ）がチャージされ、第１５のトランジスタ１１５のゲート（ノード１６）に入力信号Ａと位相が反転した信号ＡＢと同じＨ電位（ＶＤＤ）がチャージされ、第１６のトランジスタ１１６のゲート（ノード１７）に入力信号Ｂと位相が反転した信号ＢＢと同じＨ電位（ＶＤＤ）がチャージされ、第１７のトランジスタ１１７のゲート（ノード１８）に入力信号Ｂと位相が反転した信号ＢＢと同じＨ電位（ＶＤＤ）がチャージされる。

以上のように期間Ｔ３では、ノード１１、ノード１２、ノード１３、ノード１４、ノード１５、ノード１６、ノード１７、ノード１８のそれぞれに、入力信号Ａ、入力信号Ａと位相が反転した信号ＡＢ、入力信号Ｂ、入力信号Ｂと位相が反転した信号ＢＢに応じた電位が、ノードＡ、ノードＤのそれぞれに、Ｈ電位（ＶＤＤ）がチャージされた状態となる。

＜期間Ｔ４（図３１参照。）＞
次に図２７の期間Ｔ４に示すように、クロック信号ＣＬＫがＨ電位（ＶＤＤ）となるので、第１８のトランジスタ１１８のゲート、第２１のトランジスタ１２１のゲート、第９のトランジスタ１０９のゲートのそれぞれにＨ電位（ＶＤＤ）が印加される。この時、第１８のトランジスタ１１８（Ｐｃｈ）及び第２１のトランジスタ１２１（Ｐｃｈ）は、オフ状態となる。第２１のトランジスタ１２１がオフ状態となることにより、ノードＡに対してＨ電位（ＶＤＤ）の供給が無くなり、ノードＡはＨ電位（ＶＤＤ）を維持する状態となる。また、第１８のトランジスタ１１８がオフ状態となることにより、ノードＤに対してＨ電位（ＶＤＤ）の供給が無くなり、ノードＤはＨ電位（ＶＤＤ）を維持する状態となる。

第９のトランジスタ１０９（Ｎｃｈ）は、オン状態となる。

一方、クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢがＬ電位（ＶＳＳ）となるので、第１のトランジスタ１０１（Ｎｃｈ）及び第２のトランジスタ１０２（Ｎｃｈ）及び第３のトランジスタ１０３（Ｎｃｈ）及び第４のトランジスタ１０４（Ｎｃｈ）は、オフ状態となる。ノード１１には、Ｌ電位（ＶＳＳ）に応じた電荷が蓄積されているため、第１のトランジスタ１０１がオフ状態となることで、ノード１１には、Ｌ電位（ＶＳＳ）に応じた電荷が保持される。（電荷保持動作。）更に、第５のトランジスタ１０５は、ノード１１の電位に応じて、オフ状態となる。ノード１２には、Ｌ電位（ＶＳＳ）に応じた電荷が蓄積されているため、第２のトランジスタ１０２がオフ状態となることで、ノード１２には、Ｌ電位（ＶＳＳ）に応じた電荷が保持される。（電荷保持動作。）更に、第６のトランジスタ１０６は、ノード１２の電位に応じて、オフ状態となる。ノード１３には、Ｌ電位（ＶＳＳ）に応じた電荷が蓄積されているため、第３のトランジスタ１０３がオフ状態となることで、ノード１３には、Ｌ電位（ＶＳＳ）に応じた電荷が保持される。（電荷保持動作。）更に、第７のトランジスタ１０７は、ノード１３の電位に応じて、オフ状態となる。ノード１４には、Ｌ電位（ＶＳＳ）に応じた電荷が蓄積されているため、第４のトランジスタ１０４がオフ状態となることで、ノード１４には、Ｌ電位（ＶＳＳ）に応じた電荷が保持される。（電荷保持動作。）更に、第８のトランジスタ１０８は、ノード１４の電位に応じて、オフ状態となる。

同様に、クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢがＬ電位（ＶＳＳ）となるので、第１０のトランジスタ１１０（Ｎｃｈ）及び第１１のトランジスタ１１１（Ｎｃｈ）及び第１２のトランジスタ１１２（Ｎｃｈ）及び第１３のトランジスタ１１３（Ｎｃｈ）は、オフ状態となる。ノード１５には、Ｈ電位（ＶＤＤ）に応じた電荷が蓄積されているため、第１０のトランジスタ１１０がオフ状態となることで、ノード１５には、Ｈ電位（ＶＤＤ）に応じた電荷が保持される。（電荷保持動作。）更に、第１４のトランジスタ１１４は、ノード１５の電位に応じて、オン状態となる。ノード１６には、Ｈ電位（ＶＤＤ）に応じた電荷が蓄積されているため、第１１のトランジスタ１１１がオフ状態となることで、ノード１６には、Ｈ電位（ＶＤＤ）に応じた電荷が保持される。（電荷保持動作。）更に、第１５のトランジスタ１１５は、ノード１６の電位に応じて、オン状態となる。ノード１７には、Ｈ電位（ＶＤＤ）に応じた電荷が蓄積されているため、第１２のトランジスタ１１２がオフ状態となることで、ノード１７には、Ｈ電位（ＶＤＤ）に応じた電荷が保持される。（電荷保持動作。）更に、第１６のトランジスタ１１６は、ノード１７の電位に応じて、オン状態となる。ノード１８には、Ｈ電位（ＶＤＤ）に応じた電荷が蓄積されているため、第１３のトランジスタ１１３がオフ状態となることで、ノード１８には、Ｈ電位（ＶＤＤ）に応じた電荷が保持される。（電荷保持動作。）更に、第１７のトランジスタ１１７は、ノード１８の電位に応じて、オン状態となる。

この時、領域５２、領域５３には電流が流れ、領域５０、領域５１、には電流が流れない。従ってノードＡに溜められたＨ電位（ＶＤＤ）は、領域５２又は領域５３、第９のトランジスタ１０９を通して、ノードＧの有する基準電位（ＧＮＤ）へと引き抜かれていく。即ちノードＡからノードＧに向かって電流が流れる。

ノードＡからノードＧに向かって電流が流れることで、ノードＡの電位は、Ｈ電位（ＶＤＤ）から徐々に減少し、Ｌ電位（ＶＳＳ）となる。その結果、第１９のトランジスタ１１９のゲートに、Ｌ電位（ＶＳＳ）が印加されるため、第１９のトランジスタ１１９（Ｐｃｈ）は、オン状態となる。この時、ノードＤの電位が確定し、出力信号ＯＵＴが、Ｈ電位（ＶＤＤ）になる。

以上のように期間Ｔ４では、Ｌ電位（ＶＳＳ）の入力信号Ａ及びＬ電位（ＶＳＳ）の入力信号Ｂの入力に対して、Ｈ電位（ＶＤＤ）の出力信号ＯＵＴが、確定された状態となる。

即ち、どちらかの入力信号としてＬ電位（ＶＳＳ）が入力されれば、必ずノードＡは、Ｌ電位（ＶＳＳ）になる。ノードＡの逆の電位がノードＤに供給されるため、この時必ず出力信号ＯＵＴは、Ｈ電位（ＶＤＤ）になる。また、両方の入力信号に、Ｈ電位（ＶＤＤ）が入力されれば、必ずノードＤは、Ｌ電位（ＶＳＳ）になり、この時必ず出力信号ＯＵＴは、Ｌ電位（ＶＳＳ）になる。このようにして、ＮＡＮＤ回路が形成できる。

期間Ｔ５、期間Ｔ６は期間Ｔ１、期間Ｔ２と全く同様の動作である。期間Ｔ７、期間Ｔ８の動作は、期間Ｔ１、期間Ｔ２の動作において、入力信号ＡとしてＬ電位（ＶＳＳ）、入力信号ＢとしてＨ電位（ＶＤＤ）が入力された場合の動作に対応する。期間Ｔ９、期間Ｔ１０の動作は、期間Ｔ３、期間Ｔ４の動作において、入力信号ＡにＨ電位（ＶＤＤ）、入力信号ＢにＨ電位（ＶＤＤ）が入力された場合の動作に対応する。

本実施の形態により、ＮＡＮＤ回路のリーク電流のパスを抑制することができる。従って、ＮＡＮＤ回路の消費電力を抑制することができる。

本実施の形態により、ＮＡＮＤ回路において電源が遮断されてもデータを保持することができる。

本実施の形態により、ＮＡＮＤ回路において酸化物半導体を用いたトランジスタとシリコン半導体を用いたトランジスタは積層して形成することが可能であるため、回路面積を縮小させることができる。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態３）
本実施の形態では、上述した実施の形態１乃至実施の形態３に用いられる酸化物半導体を用いたトランジスタについて説明する。

図５０（Ａ）に示す酸化物半導体を用いたトランジスタ９０１は、絶縁膜９０２上に形成された、半導体層として機能する酸化物半導体層９０３と、酸化物半導体層９０３上に形成されたソース電極９０４及びドレイン電極９０５と、酸化物半導体層９０３、ソース電極９０４及びドレイン電極９０５上に形成されたゲート絶縁膜９０６と、ゲート絶縁膜９０６上において酸化物半導体層９０３と重なる位置に設けられたゲート電極９０７とを有する。

図５０（Ａ）に示す酸化物半導体を用いたトランジスタ９０１は、ゲート電極９０７が酸化物半導体層９０３の上に形成されているトップゲート型であり、なおかつ、ソース電極９０４及びドレイン電極９０５が酸化物半導体層９０３の上に形成されているトップコンタクト型である。そして、酸化物半導体を用いたトランジスタ９０１は、ソース電極９０４及びドレイン電極９０５と、ゲート電極９０７とが重なっていない。すなわち、ソース電極９０４とゲート電極９０７との間及びドレイン電極９０５とゲート電極９０７との間には、ゲート絶縁膜９０６の膜厚よりも大きい間隔が設けられている。よって、酸化物半導体を用いたトランジスタ９０１は、ソース電極９０４及びドレイン電極９０５とゲート電極９０７との間に形成される寄生容量を小さく抑えることができるので、高速動作を実現することができる。

また、酸化物半導体層９０３は、ゲート電極９０７が形成された後、酸化物半導体層９０３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９０８を有する。また、酸化物半導体層９０３のうち、ゲート絶縁膜９０６を間に挟んでゲート電極９０７と重なる領域がチャネル形成領域９０９である。酸化物半導体層９０３では、一対の高濃度領域９０８の間にチャネル形成領域９０９が設けられている。高濃度領域９０８を形成するためのドーパントの添加は、イオン注入法を用いることができる。ドーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、ヒ素、アンチモンなどの１５族原子などを用いることができる。

例えば、窒素をドーパントとして用いた場合、高濃度領域９０８中の窒素原子の濃度は、５×１０^１９／ｃｍ^３以上１×１０^２２／ｃｍ^３以下であることが望ましい。

ｎ型の導電性を付与するドーパントが添加されている高濃度領域９０８は、酸化物半導体層９０３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９０８を酸化物半導体層９０３に設けることで、ソース電極９０４とドレイン電極９０５との間の抵抗を下げることができる。

そして、ソース電極９０４とドレイン電極９０５との間の抵抗を下げることで、酸化物半導体を用いたトランジスタ９０１の微細化を進めても、高いオン電流と、高速動作を確保することができる。従って、当該トランジスタを用いた論理回路の面積を削減し、小型化を図ることができる。

図５０（Ｂ）に示す酸化物半導体を用いたトランジスタ９１１は、絶縁膜９１２上に形成されたソース電極９１４及びドレイン電極９１５と、絶縁膜９１２、ソース電極９１４及びドレイン電極９１５上に形成された半導体層として機能する酸化物半導体層９１３と、酸化物半導体層９１３、ソース電極９１４及びドレイン電極９１５上に形成されたゲート絶縁膜９１６と、ゲート絶縁膜９１６上において酸化物半導体層９１３と重なる位置に設けられたゲート電極９１７とを有する。

図５０（Ｂ）に示す酸化物半導体を用いたトランジスタ９１１は、ゲート電極９１７が酸化物半導体層９１３の上に形成されているトップゲート型であり、なおかつ、ソース電極９１４及びドレイン電極９１５が酸化物半導体層９１３の下に形成されているボトムコンタクト型である。そして、トランジスタ９１１は、トランジスタ９０１と同様に、ソース電極９１４及びドレイン電極９１５と、ゲート電極９１７とが重なっていないので、ソース電極９１４とゲート電極９１７との間及びドレイン電極９１５とゲート電極９１７との間に形成される寄生容量を小さく抑えることができるので、高速動作を実現することができる。更に論理回路における単位面積当たりのデータの保持機能を高めることができる。

また、酸化物半導体層９１３は、ゲート電極９１７が形成された後、酸化物半導体層９１３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９１８を有する。また、酸化物半導体層９１３のうち、ゲート絶縁膜９１６を間に挟んでゲート電極９１７と重なる領域がチャネル形成領域９１９である。酸化物半導体層９１３では、一対の高濃度領域９１８の間にチャネル形成領域９１９が設けられている。

高濃度領域９１８は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９１８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。

ｎ型の導電性を付与するドーパントが添加されている高濃度領域９１８は、酸化物半導体層９１３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９１８を酸化物半導体層９１３に設けることで、ソース電極９１４とドレイン電極９１５との間の抵抗を下げることができる。

そして、ソース電極９１４とドレイン電極９１５との間の抵抗を下げることで、酸化物半導体を用いたトランジスタ９１１の微細化を進めても、高いオン電流と、高速動作を確保することができる。従って、当該トランジスタを用いた論理回路の面積を削減し、小型化を図ることができる。更に論理回路における単位面積当たりのデータの保持機能を高めることができる。

以上のように、トランジスタ９０１又はトランジスタ９１１を、実施の形態１乃至実施の形態３で用いられる酸化物半導体を用いたトランジスタに適用することで、単位面積当たりのデータの保持機能を高めた論理回路を得ることができる。また、論理回路の面積を削減させたＮＡＮＤ回路やＮＯＲ回路を得ることができる。

なお、実施の形態１乃至実施の形態３で用いられる酸化物半導体を用いたトランジスタは、該構成に限定されない。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態４）
本実施の形態では、上述した実施の形態１乃至実施の形態３における論理回路の構成の一形態について説明する。

図３２は、論理回路の断面図である。図３２に示す記憶装置は上部に、２層に形成された記憶素子３１７０ａ、記憶素子３１７０ｂが配置され、下部に論理回路３００４が配置された積層構造を有する。なお、記憶素子の数、記憶素子が形成される層数、配置構造は特に限定されない。

本実施の形態において記憶素子とは、酸化物半導体を用いたトランジスタを含み、電源が遮断されてもデータが保持される機能を有する素子を表すものとする。記憶素子３１７０ａは、酸化物半導体を用いたトランジスタ３１７１ａを含み、記憶素子３１７０ｂは、酸化物半導体を用いたトランジスタ３１７１ｂを含む。

なお図３２では、記憶素子３１７０ａに用いるトランジスタ３１７１ａ、記憶素子３１７０ｂに用いるトランジスタ３１７１ｂとして、図５０（Ａ）に示すトランジスタ９０１と同様の構成を用いているが、該構成に限定されない。図５０（Ｂ）に示すトランジスタ９１１と同様の構成を用いてもよい。

トランジスタ３１７１ａのソース電極及びドレイン電極と同じ層に形成された電極３５０１ａは、電極３５０２ａによって、電極３００３ａと電気的に接続されている。トランジスタ３１７１ｂのソース電極及びドレイン電極と同じ層に形成された電極３５０１ｃは、電極３５０２ｃによって、電極３００３ｃと電気的に接続されている。

論理回路３００４は、シリコン半導体を用いたトランジスタ３００１を含む。なお、論理回路３００４には、酸化物半導体を用いたトランジスタが含まれていてもよいし、酸化物半導体以外を用いたトランジスタが含まれていてもよい。シリコン半導体を用いたトランジスタと酸化物半導体を用いたトランジスタは重畳して形成されていてもよい。

また、トランジスタ３００１は、半導体材料（例えば、シリコンなど）を含む基板３０００に素子分離絶縁膜３１０６を設け、素子分離絶縁膜３１０６に囲まれた領域にチャネル形成領域を設ける。なお、トランジスタ３００１は、絶縁表面上に形成されたシリコン膜等の半導体膜や、ＳＯＩ基板のシリコン膜にチャネル形成領域が設けられていてもよい。トランジスタ３００１の構成については、公知の構成を用いることが可能であるため、説明は省略する。

トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間には、配線３１００ａ及び配線３１００ｂが形成されている。配線３１００ａとトランジスタ３００１が形成された層との間には、絶縁膜３１４０ａが設けられ、配線３１００ａと配線３１００ｂとの間には、絶縁膜３１４１ａが設けられ、配線３１００ｂとトランジスタ３１７１ａが形成された層との間には、絶縁膜３１４２ａが設けられている。

同様に、トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間には、配線３１００ｃ及び配線３１００ｄが形成されている。配線３１００ｃとトランジスタ３１７１ａが形成された層との間には、絶縁膜３１４０ｂが設けられ、配線３１００ｃと配線３１００ｄとの間には、絶縁膜３１４１ｂが設けられ、配線３１００ｄとトランジスタ３１７１ｂが形成された層との間には、絶縁膜３１４２ｂが設けられている。

絶縁膜３１４０ａ、絶縁膜３１４１ａ、絶縁膜３１４２ａ、絶縁膜３１４０ｂ、絶縁膜３１４１ｂ、絶縁膜３１４２ｂは、層間絶縁膜として機能し、その表面は平坦化された構成とすることができる。

配線３１００ａ、配線３１００ｂ、配線３１００ｃ、配線３１００ｄによって、記憶素子間の電気的接続や、論理回路と記憶素子との間の電気的接続等を行うことができる。

論理回路３００４に含まれる電極３３０３、電極３５０５、電極３５０３ａによって、上部に設けられた記憶素子と、下部に設けられた論理回路とを電気的に接続することが可能になる。例えば、図３２に示すように、電極３５０５によって、電極３３０３は配線３１００ａと電気的に接続することができる。電極３５０３ａによって、配線３１００ａは電極３５０１ｂと電気的に接続することができる。こうして、論理回路３００４に含まれる電極３３０３と、記憶素子３１７０ａに含まれるトランジスタ３１７１ａのソース電極またはドレイン電極とを電気的に接続することができる。

また、電極３５０２ｂによって、電極３５０１ｂは電極３００３ｂと電気的に接続することができる。電極３５０３ｂによって、電極３００３ｂは配線３１００ｃと電気的に接続することができる。

図３２では、電極３３０３とトランジスタ３１７１ａとの電気的接続は、配線３１００ａを介して行われる例を示したがこれに限定されない。電極３３０３とトランジスタ３１７１ａとの電気的接続は、配線３１００ｂを介して行われてもよいし、配線３１００ａと配線３１００ｂの両方を介して行われてもよい。

また、図３２では、トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間に、配線３１００ａが形成された配線層と、配線３１００ｂが形成された配線層との、２つの配線層が設けられた構成を示したがこれに限定されない。トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間に、１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられていてもよい。

また、図３２では、記憶素子３１７０ａが形成された層と、記憶素子３１７０ｂが形成された層との間に、配線３１００ｃが形成された配線層と、配線３１００ｄが形成された配線層との、２つの配線層が設けられた構成を示したがこれに限定されない。記憶素子３１７０ａが形成された層と、記憶素子３１７０ｂが形成された層との間に、１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられていてもよい。

以上のように、記憶素子に含まれる酸化物半導体を用いたトランジスタと、論理回路に含まれるシリコン半導体を用いたトランジスタを、積層することで、論理回路の面積を削減し、更なる小型化を図ることができる。また、電源が遮断されてもデータが保持される新規な論理回路を得ることができる。なお、実施の形態１乃至実施の形態３で用いられるトランジスタの積層構造は、限定されない。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態５）
本実施の形態では、開示される発明の一態様に係る信号処理回路の一つである、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ（中央処理装置、又は中央演算処理装置））の構成について説明する。

図３３に、本実施の形態のＣＰＵの構成を示す。図３３に示すＣＰＵは、基板９９００上に、ＡＬＵ９９０１、ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ９９０５、Ｒｅｇｉｓｔｅｒ９９０６、Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｂｕｓ Ｉ／Ｆ９９０８、書き換え可能なＲＯＭ９９０９、ＲＯＭ Ｉ／Ｆ９９２０と、を主に有している。なお、ＡＬＵはＡｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔであり、Ｂｕｓ Ｉ／Ｆはバスインターフェースであり、ＲＯＭ Ｉ／ＦはＲＯＭインターフェースである。ＲＯＭ９９０９及びＲＯＭ Ｉ／Ｆ９９２０は、別チップに設けても良い。勿論、図３３に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。

Ｂｕｓ Ｉ／Ｆ９９０８を介してＣＰＵに入力された命令は、Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ９９０３に入力され、デコードされた後、ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ９９０５に入力される。

ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ９９０５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ９９０２は、ＡＬＵ９９０１の動作を制御するための信号を生成する。また、Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ９９０４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ９９０７は、Ｒｅｇｉｓｔｅｒ９９０６のアドレスを生成し、ＣＰＵの状態に応じてＲｅｇｉｓｔｅｒ９９０６の読み出しや書き込みを行なう。

またＴｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ９９０５は、ＡＬＵ９９０１、ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ９９０７の動作のタイミングを制御する信号を生成する。例えばＴｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ９９０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。

本実施の形態のＣＰＵでは、Ｒｅｇｉｓｔｅｒ９９０６に、実施の形態１乃至実施の形態３で示した論理回路が設けられている。電源が遮断されてもデータが保持される論理回路を設けることで、本実施の形態のＣＰＵにおいて、データの保持機能を高め、消費電力を低減することができる。また、面積が削減された論理回路を設けることで、ＣＰＵの面積、及び構成トランジスタの数を削減することができる。

本実施の形態では、ＣＰＵを例に挙げて説明したが、開示される発明の一様態の信号処理回路はＣＰＵに限定されず、マイクロプロセッサ、画像処理回路、ＤＳＰ、ＦＰＧＡ等のＬＳＩにも応用可能である。

本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。

（実施の形態６）
本実施の形態では、開示される発明の一様態で用いられる酸化物半導体を用いたトランジスタについて詳細に説明する。なお本実施の形態の酸化物半導体を用いたトランジスタは、実施の形態１乃至実施の形態６で説明した酸化物半導体を用いたトランジスタに援用可能である。

用いられる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。

また、酸化物半導体として、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ_３ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。

また、結晶性を有する酸化物半導体では、表面の平坦性を高めれば移動度を高めることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。

なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。

なお、上記において、Ｓ_０は、測定面（座標（ｘ_１，ｙ_１）（ｘ_１，ｙ_２）（ｘ_２，ｙ_１）（ｘ_２，ｙ_２）の４点で表される四角形の領域）の面積を指し、Ｚ_０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。

以下に、結晶性を有する酸化物について説明する。具体的には、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌともいう。）を含む酸化物について説明する。

ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。

ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。

ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。

ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。

このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。

ＣＡＡＣに含まれる結晶構造の一例について図３４乃至図３６を用いて詳細に説明する。なお、特に断りがない限り、図３４乃至図３６は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図３４において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。

図３４（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図３４（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図３４（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図３４（Ａ）に示す小グループは電荷が０である。

図３４（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図３４（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図３４（Ｂ）に示す構造をとりうる。図３４（Ｂ）に示す小グループは電荷が０である。

図３４（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図３４（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図３４（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図３４（Ｃ）に示す小グループは電荷が０である。

図３４（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図３４（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図３４（Ｄ）に示す小グループは電荷が＋１となる。

図３４（Ｅ）に、２個のＺｎを含む小グループを示す。図３４（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図３４（Ｅ）に示す小グループは電荷が−１となる。

ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。

ここで、これらの小グループ同士が結合する規則について説明する。図３４（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。図３４（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図３４（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。その理由を以下に示す。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。

これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。

図３５（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図３５（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図３５（Ｃ）は、図３５（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。

図３５（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図３５（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図３５（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。

図３５（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎが、下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループが、下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。

ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図３４（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。

具体的には、図３５（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ_２ＳｎＺｎ_３Ｏ_８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ_２ＳｎＺｎ_２Ｏ_７（ＺｎＯ）_ｍ（ｍは０または自然数。）とする組成式で表すことができる。

また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｚｎ−Ｏ系酸化物、Ｚｎ−Ｍｇ−Ｏ系酸化物、Ｓｎ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｍｇ−Ｏ系酸化物や、Ｉｎ−Ｇａ−Ｏ系酸化物などを用いた場合も同様である。

例えば、図３６（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。

図３６（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。

図３６（Ｂ）に３つの中グループで構成される大グループを示す。なお、図３６（Ｃ）は、図３６（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。

ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。

また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図３６（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。

具体的には、図３６（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系の層構造は、ＩｎＧａＯ_３（ＺｎＯ）_ｎ（ｎは自然数。）とする組成式で表すことができる。

ｎ＝１（ＩｎＧａＺｎＯ_４）の場合は、例えば、図３７（Ａ）に示す結晶構造を取りうる。なお、図３７（Ａ）に示す結晶構造において、図３４（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。

また、ｎ＝２（ＩｎＧａＺｎ_２Ｏ_５）の場合は、例えば、図３７（Ｂ）に示す結晶構造を取りうる。なお、図３７（Ｂ）に示す結晶構造において、図３４（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。

（実施の形態７）
本実施の形態では、実施の形態１乃至実施の形態３で示したトランジスタに用いられる半導体における移動度について説明する。

酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。

半導体本来の移動度をμ_０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、以下の式で表現できる。

ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式で表される。

ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃ_ｏｘは単位面積当たりの容量、Ｖ_ｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉ_ｄは、以下の式となる。

ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖ_ｄはドレイン電圧である。
上式の両辺をＶ_ｇで割り、更に両辺の対数を取ると、以下のようになる。

数５の右辺はＶ_ｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉ_ｄ／Ｖ_ｇ）、横軸を１／Ｖ_ｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩ_ｄ―Ｖ_ｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０^１２／ｃｍ^２程度である。

このようにして求めた欠陥密度等をもとに数２および数３よりμ_０＝１２０ｃｍ^２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ^２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ_０は１２０ｃｍ^２／Ｖｓとなると予想できる。

ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における移動度μ_１は、以下の式で表される。

ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０^７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数６の第２項が増加するため、移動度μ_１は低下することがわかる。

半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの電界効果移動度μ_２を計算した結果を図３８に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。

さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖ_ｄは０．１Ｖである。

図３８で示されるように、ゲート電圧１Ｖ強で電界効果移動度１００ｃｍ^２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、電界効果移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。

このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図３９乃至図４１に示す。なお、計算に用いたトランジスタの断面構造を図４２に示す。図４２に示すトランジスタは酸化物半導体層にｎ^＋の導電型を呈する半導体領域４０３ａおよび半導体領域４０３ｃを有する。半導体領域４０３ａおよび半導体領域４０３ｃの抵抗率は２×１０^−３Ωｃｍとする。

図４２（Ａ）に示すトランジスタは、下地絶縁層４０１と、下地絶縁層４０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物４０２と、半導体領域４０３ａ、半導体領域４０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域４０３ｂと、ゲート４０５を有する。ゲート４０５の幅を３３ｎｍとする。

ゲート４０５と半導体領域４０３ｂの間には、ゲート絶縁膜４０４を有し、また、ゲート４０５の両側面には側壁絶縁物４０６ａおよび側壁絶縁物４０６ｂ、ゲート４０５の上部には、ゲート４０５と他の配線との短絡を防止するための絶縁物４０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域４０３ａおよび半導体領域４０３ｃに接して、ソース４０８ａおよびドレイン４０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。

図４２（Ｂ）に示すトランジスタは、下地絶縁層４０１と、酸化アルミニウムよりなる埋め込み絶縁物４０２と、半導体領域４０３ａ、半導体領域４０３ｃと、それらに挟まれた真性の半導体領域４０３ｂと、幅３３ｎｍのゲート４０５とゲート絶縁膜４０４と側壁絶縁物４０６ａおよび側壁絶縁物４０６ｂと絶縁物４０７とソース４０８ａおよびドレイン４０８ｂを有する点で図４２（Ａ）に示すトランジスタと同じである。

図４２（Ａ）に示すトランジスタと図４２（Ｂ）に示すトランジスタの相違点は、側壁絶縁物４０６ａおよび側壁絶縁物４０６ｂの下の半導体領域の導電型である。図４２（Ａ）に示すトランジスタでは、側壁絶縁物４０６ａおよび側壁絶縁物４０６ｂの下の半導体領域はｎ^＋の導電型を呈する半導体領域４０３ａおよび半導体領域４０３ｃであるが、図４２（Ｂ）に示すトランジスタでは、真性の半導体領域４０３ｂである。すなわち、図４２（Ｂ）に示す半導体層において、半導体領域４０３ａ（半導体領域４０３ｃ）とゲート４０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物４０６ａ（側壁絶縁物４０６ｂ）の幅と同じである。

その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図３９は、図４２（Ａ）に示される構造のトランジスタのドレイン電流（Ｉ_ｄ、実線）および電界効果移動度（μ、点線）のゲート電圧（Ｖ_ｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉ_ｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。

図３９（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図３９（Ｂ）は１０ｎｍとしたものであり、図３９（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉ_ｄ（オフ電流）が顕著に低下する。一方、電界効果移動度μのピーク値やオン状態でのドレイン電流Ｉ_ｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流は１０μＡを超えることが示された。

図４０は、図４２（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉ_ｄ（実線）および電界効果移動度μ（点線）のゲート電圧Ｖ_ｇ依存性を示す。ドレイン電流Ｉ_ｄは、ドレイン電圧を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図４０（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図４０（Ｂ）は１０ｎｍとしたものであり、図４０（Ｃ）は５ｎｍとしたものである。

また、図４１は、図４２（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉ_ｄ（実線）および電界効果移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉ_ｄは、ドレイン電圧を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図４１（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図４１（Ｂ）は１０ｎｍとしたものであり、図４１（Ｃ）は５ｎｍとしたものである。

いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。

なお、移動度μのピークは、図３９では８０ｃｍ^２／Ｖｓ程度であるが、図４０では６０ｃｍ^２／Ｖｓ程度、図４１では４０ｃｍ^２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流は１０μＡを超えることが示された。

Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域とするトランジスタは、該酸化物半導体膜を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。

Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ オフ化させることが可能となる。

例えば、図４３（Ａ）〜（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁膜を用いたトランジスタの特性である。なお、Ｖ_ｄは１０Ｖとした。

図４３（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ^２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図４３（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ^２／Ｖｓｅｃが得られている。

電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図４３（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ^２／Ｖｓｅｃが得られている。

基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化、脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ^２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。

Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。

基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ オフとなる方向に動き、このような傾向は図４３（Ａ）と図４３（Ｂ）の対比からも確認することができる。

なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。

意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ オフ化を図ることが可能となる。

また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。

熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化 脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。

酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０^１６／ｃｍ^３以上２×１０^２０／ｃｍ^３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。

また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。

実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。

ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。

脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。

Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。

次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。

図４６に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。

このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。

この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。

図４７に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。

具体的には、図４７に示すように、基板温度が１２５℃の場合には０．１ａＡ／μｍ（１×１０^−１９Ａ／μｍ）以下、８５℃の場合には１０ｚＡ／μｍ（１×１０^−２０Ａ／μｍ）以下であった。電流値の対数が温度の逆数に比例することから、室温（２７℃）の場合には０．１ｚＡ／μｍ（１×１０^−２２Ａ／μｍ）以下であると予想される。従って、オフ電流を１２５℃において１ａＡ／μｍ（１×１０^−１８Ａ／μｍ）以下に、８５℃において１００ｚＡ／μｍ（１×１０^−１９Ａ／μｍ）以下に、室温において１ｚＡ／μｍ（１×１０^−２１Ａ／μｍ）以下にすることができる。これらのオフ電流値は、Ｓｉを半導体膜として用いたトランジスタに比べて、極めて低いものであることは明らかである。オフ電流値の極めて低い酸化物半導体を用いたトランジスタを、実施の形態１乃至実施の形態３で用いられるトランジスタに適用することで、電源が遮断されても、極めて高いデータ保持特性を維持した論理回路を得ることができる。また、データ保持特性が高まることで、消費電力を低減させた論理回路を得ることができる。

また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料Ｂのトランジスタにおいて、基板温度と電気的特性の関係について評価した。

測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖ_ｄｓは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。

測定に用いたトランジスタの一例について、図４４及び図４５を用いて説明する。なお、図４４及び図４５では、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を半導体膜に用いている。

図４４は、コプラナー型であるトップゲート−トップコンタクト構造のトランジスタの上面図および断面図である。図４４（Ａ）にトランジスタの上面図を示す。また、図４４（Ｂ）は図４４（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面図である。

図４４（Ｂ）に示すトランジスタは、基板７０１と、基板７０１上に設けられた下地絶縁膜７０２と、下地絶縁膜７０２の周辺に設けられた保護絶縁膜７０４と、下地絶縁膜７０２および保護絶縁膜７０４上に設けられた高抵抗領域７０６ａおよび低抵抗領域７０６ｂを有する酸化物半導体膜７０６と、酸化物半導体膜７０６上に設けられたゲート絶縁膜７０８と、ゲート絶縁膜７０８を介して酸化物半導体膜７０６と重畳して設けられたゲート電極７１０と、ゲート電極７１０の側面と接して設けられた側壁絶縁膜７１２と、少なくとも低抵抗領域７０６ｂと接して設けられた一対の電極７１４と、少なくとも酸化物半導体膜７０６、ゲート電極７１０および一対の電極７１４を覆って設けられた層間絶縁膜７１６と、層間絶縁膜７１６に設けられた開口部を介して少なくとも一対の電極７１４の一方と接続して設けられた配線７１８と、を有する。

なお、図示しないが、層間絶縁膜７１６および配線７１８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜７１６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。

図４５は、トップゲート−トップコンタクト構造のトランジスタの上面図および断面図である。図４５（Ａ）はトランジスタの上面図である。また、図４５（Ｂ）は図４５（Ａ）の一点鎖線Ｂ１−Ｂ２に対応する断面図である。

図４５（Ｂ）に示すトランジスタは、基板６０１と、基板６０１上に設けられた下地絶縁膜６０２と、下地絶縁膜６０２上に設けられた酸化物半導体膜６０６と、酸化物半導体膜６０６と接する一対の電極６１４と、酸化物半導体膜６０６および一対の電極６１４上に設けられたゲート絶縁膜６０８と、ゲート絶縁膜６０８を介して酸化物半導体膜６０６と重畳して設けられたゲート電極６１０と、ゲート絶縁膜６０８およびゲート電極６１０を覆って設けられた層間絶縁膜６１６と、層間絶縁膜６１６に設けられた開口部を介して一対の電極６１４と接続する配線６１８と、層間絶縁膜６１６および配線６１８を覆って設けられた保護膜６２０と、を有する。

基板６０１としてはガラス基板を、下地絶縁膜６０２としては酸化シリコン膜を、酸化物半導体膜６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極６１４としてはタングステン膜を、ゲート絶縁膜６０８としては酸化シリコン膜を、ゲート電極６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜６２０としてはポリイミド膜を、それぞれ用いた。

なお、図４５（Ａ）に示す構造のトランジスタにおいて、ゲート電極６１０と一対の電極６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜６０６に対する一対の電極６１４のはみ出しをｄＷと呼ぶ。

図４８に、Ｉ_ｄｓ（実線）および電界効果移動度（点線）のＶ_ｇｓ依存性を示す。また、図４９（Ａ）に基板温度としきい値電圧の関係を、図４９（Ｂ）に基板温度と電界効果移動度の関係を示す。

図４９（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。

また、図４９（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ^２／Ｖｓ〜３２ｃｍ^２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。

上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ^２／Ｖｓｅｃ以上、好ましくは４０ｃｍ^２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ^２／Ｖｓｅｃ以上とすることができるため、論理回路で要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、シリコン半導体で作られる論理回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する論理回路を実現することができる。

１００ ＸＯＲ回路
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１０５ トランジスタ
１０６ トランジスタ
１０７ トランジスタ
１０８ トランジスタ
１０９ トランジスタ
１１０ トランジスタ
１１１ トランジスタ
１１２ トランジスタ
１１３ トランジスタ
１１４ トランジスタ
１１５ トランジスタ
１１６ トランジスタ
１１７ トランジスタ
１１８ トランジスタ
１１９ トランジスタ
１２０ トランジスタ
１２１ トランジスタ
１３１ トランジスタ
１３２ トランジスタ
１３３ インバータ
１６０ クロックドインバータ
１６０Ａ クロックドインバータ
１６０Ｂ クロックドインバータ
１６１ トランジスタ
１６２ トランジスタ
１６３ トランジスタ
１６４ トランジスタ
１６６ トランジスタ
２００ ＭＵＸ回路
２２０ ラッチ回路
２２１ クロックドインバータ
２２２ インバータ
２２３ クロックドインバータ
３００ インバータ回路
４００ レジスタ回路
４０１ 下地絶縁層
４０２ 埋め込み絶縁物
４０３ａ 半導体領域
４０３ｂ 半導体領域
４０３ｃ 半導体領域
４０４ ゲート絶縁膜
４０５ ゲート
４０６ａ 側壁絶縁物
４０６ｂ 側壁絶縁物
４０７ 絶縁物
４０８ａ ソース
４０８ｂ ドレイン
５００ ＮＡＮＤ回路
６０１ 基板
６０２ 下地絶縁膜
６０６ 酸化物半導体膜
６０８ ゲート絶縁膜
６１０ ゲート電極
６１４ 電極
６１６ 層間絶縁膜
６１８ 配線
６２０ 保護膜
７０１ 基板
７０２ 下地絶縁膜
７０４ 保護絶縁膜
７０６ 酸化物半導体膜
７０６ａ 高抵抗領域
７０６ｂ 低抵抗領域
７０８ ゲート絶縁膜
７１０ ゲート電極
７１２ 側壁絶縁膜
７１４ 電極
７１６ 層間絶縁膜
７１８ 配線
９０１ トランジスタ
９０２ 絶縁膜
９０３ 酸化物半導体層
９０４ ソース電極
９０５ ドレイン電極
９０６ ゲート絶縁膜
９０７ ゲート電極
９０８ 高濃度領域
９０９ チャネル形成領域
９１１ トランジスタ
９１２ 絶縁膜
９１３ 酸化物半導体層
９１４ ソース電極
９１５ ドレイン電極
９１６ ゲート絶縁膜
９１７ ゲート電極
９１８ 高濃度領域
９１９ チャネル形成領域
３０００ 基板
３００１ トランジスタ
３００４ 論理回路
３１０６ 素子分離絶縁膜
３３０３ 電極
３００３ａ 電極
３００３ｂ 電極
３００３ｃ 電極
３１００ａ 配線
３１００ｂ 配線
３１００ｃ 配線
３１００ｄ 配線
３１４０ａ 絶縁膜
３１４０ｂ 絶縁膜
３１４１ａ 絶縁膜
３１４１ｂ 絶縁膜
３１４２ａ 絶縁膜
３１４２ｂ 絶縁膜
３１７０ａ 記憶素子
３１７０ｂ 記憶素子
３１７１ａ トランジスタ
３１７１ｂ トランジスタ
３５０１ａ 電極
３５０１ｂ 電極
３５０１ｃ 電極
３５０２ａ 電極
３５０２ｂ 電極
３５０２ｃ 電極
３５０３ａ 電極
３５０３ｂ 電極
３５０５ 電極
９９００ 基板
９９０１ ＡＬＵ
９９０２ ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ
９９０３ Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ
９９０４ Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ
９９０５ Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ
９９０６ Ｒｅｇｉｓｔｅｒ
９９０７ Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ
９９０８ Ｂｕｓ Ｉ／Ｆ
９９０９ ＲＯＭ
９９２０ ＲＯＭ Ｉ／Ｆ

Claims (3)

1. 第１の信号と第２の信号のＸＯＲ演算を行う論理回路を備える半導体装置であって、
   第１のトランジスタ乃至第１６のトランジスタを有し、
   前記第１のトランジスタのチャネル形成領域と、前記第２のトランジスタのチャネル形成領域と、前記第３のトランジスタのチャネル形成領域と、前記第４のトランジスタのチャネル形成領域と、前記第９のトランジスタのチャネル形成領域と、前記第１０のトランジスタのチャネル形成領域と、前記第１１のトランジスタのチャネル形成領域と、前記第１２のトランジスタのチャネル形成領域とは、酸化物半導体に設けられ、
   前記第５のトランジスタのチャネル形成領域と、前記第６のトランジスタのチャネル形成領域と、前記第７のトランジスタのチャネル形成領域と、前記第８のトランジスタのチャネル形成領域と、前記第１３のトランジスタのチャネル形成領域と、前記第１４のトランジスタのチャネル形成領域と、前記第１５のトランジスタのチャネル形成領域と、前記第１６のトランジスタのチャネル形成領域とは、シリコンに設けられ、
   前記第５のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第６のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第７のトランジスタのゲートは、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第８のトランジスタのゲートは、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第１３のトランジスタのゲートは、前記第９のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第１４のトランジスタのゲートは、前記第１０のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第１５のトランジスタのゲートは、前記第１１のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第１６のトランジスタのゲートは、前記第１２のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第５のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第７のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第５のトランジスタのソース又はドレインの他方は、前記第７のトランジスタのソース又はドレインの他方と電気的に接続され、
   前記第６のトランジスタのソース又はドレインの他方は、前記第８のトランジスタのソース又はドレインの他方と電気的に接続され、
   前記第１３のトランジスタのソース又はドレインの一方は、前記第１４のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第１５のトランジスタのソース又はドレインの一方は、前記第１６のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第１３のトランジスタのソース又はドレインの他方は、前記第１５のトランジスタのソース又はドレインの他方と電気的に接続され、
   前記第１４のトランジスタのソース又はドレインの他方は、前記第１６のトランジスタのソース又はドレインの他方と電気的に接続され、
   前記第８のトランジスタのソース又はドレインの他方は、前記第１６のトランジスタのソース又はドレインの他方と電気的に接続され、
   前記第１のトランジスタのソース又はドレインの他方と、前記第１１のトランジスタのソース又はドレインの他方とには、前記第１の信号が入力され、
   前記第４のトランジスタのソース又はドレインの他方と、前記第１２のトランジスタのソース又はドレインの他方とには、前記第２の信号が入力され、
   前記第３のトランジスタのソース又はドレインの他方と、前記第９のトランジスタのソース又はドレインの他方とには、前記第１の信号の反転信号が入力され、
   前記第２のトランジスタのソース又はドレインの他方と、前記第１０のトランジスタのソース又はドレインの他方とには、前記第２の信号の反転信号が入力され、
   前記第１３のトランジスタのソース又はドレインの他方から、出力信号を出力することを特徴とする半導体装置。
2. 請求項１において、
   前記第５のトランジスタのゲート上方、前記第６のトランジスタのゲート上方、前記第７のトランジスタのゲート上方、前記第８のトランジスタのゲート上方、前記第１３のトランジスタのゲート上方、前記第１４のトランジスタのゲート上方、前記第１５のトランジスタのゲート上方、及び、前記第１６のトランジスタのゲート上方に、絶縁層を有し、
   前記絶縁層上方に、前記第１のトランジスタのチャネル形成領域を有する酸化物半導体層と、前記第２のトランジスタのチャネル形成領域を有する酸化物半導体層と、前記第３のトランジスタのチャネル形成領域を有する酸化物半導体層と、前記第４のトランジスタのチャネル形成領域を有する酸化物半導体層と、前記第９のトランジスタのチャネル形成領域を有する酸化物半導体層と、前記第１０のトランジスタのチャネル形成領域を有する酸化物半導体層と、前記第１１のトランジスタのチャネル形成領域を有する酸化物半導体層と、前記第１２のトランジスタのチャネル形成領域を有する酸化物半導体層とが設けられることを特徴とする半導体装置。
3. 請求項１又は請求項２において、
   前記第１のトランジスタのチャネル形成領域を有する酸化物半導体層と、前記第２のトランジスタのチャネル形成領域を有する酸化物半導体層と、前記第３のトランジスタのチャネル形成領域を有する酸化物半導体層と、前記第４のトランジスタのチャネル形成領域を有する酸化物半導体層と、前記第９のトランジスタのチャネル形成領域を有する酸化物半導体層と、前記第１０のトランジスタのチャネル形成領域を有する酸化物半導体層と、前記第１１のトランジスタのチャネル形成領域を有する酸化物半導体層と、前記第１２のトランジスタのチャネル形成領域を有する酸化物半導体層とは、表面に垂直な方向にｃ軸が配向した結晶を有することを特徴とする半導体装置。