Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP5863574B2 - 半導体装置 - Google Patents
[go: Go Back, main page]

JP5863574B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5863574B2
JP5863574B2 JP2012139012A JP2012139012A JP5863574B2 JP 5863574 B2 JP5863574 B2 JP 5863574B2 JP 2012139012 A JP2012139012 A JP 2012139012A JP 2012139012 A JP2012139012 A JP 2012139012A JP 5863574 B2 JP5863574 B2 JP 5863574B2
Authority
JP
Japan
Prior art keywords
region
semiconductor device
semiconductor
electrode
electrodes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012139012A
Other languages
English (en)
Other versions
JP2014003233A (ja
Inventor
小野　昇太郎
昇太郎 小野
泉沢　優
優 泉沢
浩史 大田
浩史 大田
浩明 山下
浩明 山下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2012139012A priority Critical patent/JP5863574B2/ja
Priority to CN201210461390.3A priority patent/CN103515438B/zh
Priority to US13/685,019 priority patent/US8759938B2/en
Publication of JP2014003233A publication Critical patent/JP2014003233A/ja
Priority to US14/272,158 priority patent/US20140284756A1/en
Application granted granted Critical
Publication of JP5863574B2 publication Critical patent/JP5863574B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/112—Field plates comprising multiple field plate segments
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W42/00—Arrangements for protection of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W42/00—Arrangements for protection of devices
    • H10W42/20—Arrangements for protection of devices protecting against electromagnetic or particle radiation, e.g. light, X-rays, gamma-rays or electrons
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W42/00—Arrangements for protection of devices
    • H10W42/60—Arrangements for protection of devices protecting against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/115—Resistive field plates, e.g. semi-insulating field plates

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)

Description

本発明の実施形態は、半導体装置に関する。
パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等のパワー半導体素子は、高速スイッチング特性、逆方向阻止耐圧を有しており、家庭用電気機器、通信機器、車載用モータ等における電力変換、制御に広く用いられている。これらの機器の効率を上げ、消費電力を下げるために、半導体素子内でｐ形半導体領域とｎ形半導体領域とを交互に配列させたスーパージャンクション構造が注目されている。
このような半導体素子では、ソース・ドレイン間への電圧印加時に空乏層を終端領域にまで伸ばすために、素子領域のほか、素子領域の外側に位置する終端領域にもスーパージャンクション構造を形成する場合がある。このような構造であれば、オフ時には素子領域および終端領域に空乏層が広がって高耐圧が維持される。
しかし、スーパージャンクション構造の高耐圧性は、ｐ形半導体領域とｎ形半導体領域とのそれぞれのチャージ量がバランスよく調整されていることが前提になっている。従って、それぞれのチャージ量が外部からの影響によって変動を受けると、その信頼性（例えば、耐圧）が大きく低下する場合もある。このため、スーパージャンクション構造を備えた半導体素子では、ｐ形半導体領域とｎ形半導体領域とのチャージ量の調整のほか、外部からのチャージの影響を十分に抑制する必要がある。
特開２００６−１７３２０２号公報
本発明が解決しようとする課題は、信頼性の向上を可能にする半導体装置を提供することである。
実施形態の半導体装置は、素子領域および前記素子領域を囲む終端領域に設けられた第１導電形の第１半導体領域と、前記第１半導体領域の上に設けられた第１導電形の第２半導体領域であって、前記終端領域において前記第１半導体領域から前記第２半導体領域に向かう方向に対して略直交する第１の方向に複数設けられた第１部分を有する第２半導体領域と、前記第２半導体領域に設けられ、前記終端領域において、それぞれが、前記第１の方向において前記複数の第１部分のそれぞれと交互に設けられた第２導電形の複数の第３半導体領域と、を備える。
また、実施形態の半導体装置は、前記素子領域における前記複数の第３半導体領域の少なくとも１つの上に設けられた第２導電形の第４半導体領域と、前記第４半導体領域の上に設けられた第１導電形の第５半導体領域と、を備える。
また、実施形態の半導体装置は、前記第２半導体領域、前記第４半導体領域、および前記第５半導体領域に第１絶縁膜を介して接する第１電極と、前記第４半導体領域および前記第５半導体領域に電気的に接続された第２電極と、前記第１半導体領域に電気的に接続された第３電極と、を備える。
また、実施形態の半導体装置は、前記終端領域に設けられた複数の第４電極であって、前記複数の第４電極のそれぞれは、前記複数の第１部分のそれぞれと、前記複数の第３半導体領域のそれぞれと、の間の直上に第２絶縁膜を介して設けられた複数の第４電極と、前記第３電極に電気的に接続された第５電極であって、前記複数の第４電極のうち、少なくとも前記素子領域から最も離れた第４電極の上を覆う第５電極と、を備える。
第１実施形態に係る半導体装置の模式図であり、図（ａ）は半導体装置のスーパージャンクション構造部の平面模式図、図（ｂ）は図（ａ）のＡ−Ａ’断面における断面模式図である。 半導体装置の作用を説明するための模式図であり、図（ａ）は半導体装置の断面模式図、図（ｂ）は半導体装置表面のチャージと耐圧との関係を示す模式図である。 半導体装置の作用を説明するための断面模式図である。 第２実施形態に係る半導体装置の断面模式図である。 第３実施形態に係る半導体装置の断面模式図である。 第４実施形態に係る半導体装置の断面模式図である。 第５実施形態に係る半導体装置の断面模式図である。 第６実施形態に係る半導体装置の断面模式図である。
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
（第１実施形態）
図１は第１実施形態に係る半導体装置の模式図であり、図（ａ）は半導体装置のスーパージャンクション構造部の平面模式図、図（ｂ）は図（ａ）のＡ−Ａ’断面における断面模式図である。
第１実施形態に係る半導体装置１は、上下電極構造（縦型）のＭＯＳＦＥＴを有する。半導体装置１は、素子領域８０と、素子領域８０の外側に設けられた接合終端領域８１（以下、単に終端領域８１とする）と、を有する。素子領域８０は終端領域８１によって取り囲まれている。素子領域８０には、トランジスタ等が設けられている。
半導体装置１においては、素子領域８０および終端領域８１に、ｎ＋形のドレイン領域１０（第１半導体領域）が設けられている。ドレイン領域１０の上には、ｎ形のドリフト領域１１（第２半導体領域）が設けられている。ドリフト領域１１には、複数のｐ形ピラー領域１２ｐ（第３半導体領域）が挿入されている。複数のｐ形ピラー領域１２ｐは、ドレイン領域１０とドリフト領域１１との積層方向（図のＺ方向）に対して略直交する方向（第１の方向（図のＸ方向））に所定の間隔で並置されている。
ここで「所定の間隔」とは、一例として等間隔であるとする。また、第１実施形態では、複数のｐ形ピラー領域１２ｐのそれぞれの間に挟まれたドリフト領域１１をｎ形ピラー領域１１ｎと呼称する。半導体装置１はＸ方向にｐ形ピラー領域１２ｐとｎ形ピラー領域１１ｎとが交互に配列されたスーパージャンクション構造を有する。このスーパージャンクション構造は、素子領域８０のほか、終端領域８１にも設けられている。また、複数のｐ形ピラー領域１２ｐのそれぞれ、および複数のｎ形ピラー領域１１ｎのそれぞれは、Ｚ方向およびＸ方向に略直交するＹ方向に延在している。
半導体装置１においては、素子領域８０において、複数のｐ形ピラー領域１２ｐの少なくとも１つの上にｐ形のベース領域２０（第４半導体領域）が設けられている。ベース領域２０の上には、ｎ＋形のソース領域２１（第５半導体領域）が設けられている。ドリフト領域１１、ベース領域２０、およびソース領域２１には、ゲート絶縁膜３１（第１絶縁膜）を介してゲート電極３０（第１電極）が接している。ゲート電極３０は、隣り合うベース領域２０の間に位置している。ゲート電極３０の下端は、ベース領域２０の下側のドリフト領域１１に位置している。第１実施形態では、トレンチゲート型構造のゲート電極３０を例示したが、ゲート電極３０については、プレーナ型構造であってもよい。
ソース領域２１およびベース領域２０には、ソース電極９０（第２電極）が電気的に接続されている。ドレイン領域１０には、ドレイン電極９１（第３電極）が電気的に接続されている。
また、半導体装置１においては、終端領域８１において、複数のｐ形ピラー領域１２ｐの上およびドリフト領域１１（あるいは、ｎ形ピラー領域１１ｎ）の上に、絶縁膜４１（第２絶縁膜）を介して複数のフィールドプレート電極４０（第４電極）が設けられている。複数のフィールドプレート電極４０はＸ方向に並置されている。複数のフィールドプレート電極４０のそれぞれは、Ｙ方向に延在している。複数のフィールドプレート電極４０のそれぞれは、複数のｐ形ピラー領域１２ｐのそれぞれと、ｎ形ピラー領域１１ｎと、の接合界面の上に設けられている。複数のフィールドプレート電極４０は、絶縁膜４２（第３絶縁膜）によって覆われている。
複数のフィールドプレート電極４０の少なくとも１つの上には、絶縁膜４２を介してシールド電極５０（第５電極）が設けられている。シールド電極５０は、素子領域８０を取り囲み、ドレイン電極９１に電気的に接続されている。シールド電極５０については、等電位リング（ＥＱＰ：Equi Potential Ring）電極と呼称してもよい。
ドレイン電極９１に電気的に接続されたシールド電極５０とソース電極９０とは電気的短絡が起きない程度に離れている。シールド電極５０とソース電極９０との間に設けられた複数のフィールドプレート電極４０のそれぞれは浮遊電位の状態にある。複数のフィールドプレート電極４０のそれぞれの電位は、シールド電極５０の電位とソース電極９０の電位とのあいだの電位にある。
半導体装置１では、オフ時においてソース電極９０にグランド電位もしくは負電位が印加され、ドレイン電極９１およびシールド電極５０には、正電位が印加される。ソース電極９０とドレイン電極９１との間に電圧が印加されたまま、ゲート電極３０の電位が閾値電位以上になったとき、ソース電極９０とドレイン領域１０との間にドリフト領域１１を経由して電流が流れる（オン状態）。
ドレイン領域１０、ドリフト領域１１、ｐ形ピラー領域１２ｐ、ベース領域２０、およびソース領域２１の主成分は、例えば、シリコン（Ｓｉ）である。ゲート絶縁膜３１、絶縁膜４１、および絶縁膜４２の材料は、例えば、酸化シリコン（ＳｉＯ２）である。ゲート電極３０およびフィールドプレート電極４０の材料は、例えば、ポリシリコン（poly−Ｓｉ）である。ソース電極９０、シールド電極５０、およびドレイン電極９１の材料は、例えば、アルミニウム（Ａｌ）等の金属である。
ドレイン領域１０、ドリフト領域１１、ｐ形ピラー領域１２ｐ、ベース領域２０、およびソース領域２１のそれぞれは、不純物元素を含有する。例えば、ｎ形、ｎ−形、およびｎ＋形（第１導電形）の不純物元素はリン（Ｐ）、ヒ素（Ａｓ）等であり、ｐ形（第２導電形）の不純物元素は、ホウ素（Ｂ）等である。
第１実施形態に係る半導体装置１の作用を説明する。
半導体装置１の作用を説明するために、図２に例示される半導体装置の作用から説明する。まず、半導体装置のオフ時の作用から説明する。
図２は半導体装置の作用を説明するための模式図であり、図（ａ）は半導体装置の断面模式図、図（ｂ）は半導体装置表面のチャージと耐圧との関係を示す模式図である。
図２（ａ）に例示した半導体装置１００は上下電極構造の半導体装置である。ただし、半導体装置１００には、上述したスーパージャンクション構造およびフィールドプレート電極４０が設けられていない。さらに、終端領域８１には、シールド電極５０に代えて、フィールドストップ電極１０１が設けられている。Ｘ方向におけるフィールドストップ電極１０１の幅は、シールド電極５０の幅よりも狭い。このフィールドストップ電極１０１は、半導体装置１００がオフ状態にあるときに、空乏層が終端領域８１の外端であるダイシングライン１０２にまで到達させないことを目的として設けられている。また、半導体装置１００のドリフト領域１５は、上述したドリフト領域１１よりも不純物濃度が低いｎ−形の半導体領域になっている。
半導体装置１００において、オフ状態でソース電極９０とドレイン電極９１との間に高電圧を印加すると（以下、単に高電圧印加とする）、ドリフト領域１５からキャリアがはらわれて、その一部が空乏化し、ドリフト領域１５において高電圧が保持される。半導体装置１００においては、素子領域８０のみにソース領域２１およびゲート電極３０が設けられ、ドレイン領域１０側では、その全面にドレイン電極９１が設けられている。従って、半導体装置１００では、素子領域８０のほか終端領域８１においても高耐圧を維持させる必要がある。
終端領域８１における耐圧が左右される要因の１つに、高電圧印加時の終端領域８１における空乏層の伸びの程度がある。例えば、高電圧印加時に空乏層１０３がダイシングライン１０２にまで到達すると、半導体装置１００の耐圧が変動したり、リークが発生したりする。従って、高電圧印加時に空乏層１０３がダイシングライン１０２にまで到達し難くなるように終端領域を設計する必要がある。
例えば、終端領域８１のＸ方向における幅を広くする方法がその例である。終端領域８１のＸ方向における幅を広くすることにより、空乏層１０３がダイシングライン１０２にまで到達し難くなる。しかし、終端領域８１の幅を広げることは半導体装置の大型化を招来してしまう。さらに半導体装置が大型になると、その歩留まりが低下する。従って、終端領域８１の幅については、所望の印加電圧、生産性を見込んで必要十分の値に設計する必要がある。また、上述したフィールドストップ電極１０１を設け、空乏層１０３をダイシングライン１０２にまで到達させ難くする方法も有効である。
しかし、終端領域８１の表面は、絶縁膜４１、４２で覆われている。また、実際のデバイスでは、終端領域８１の表面が保護膜（ポリイミド膜、窒化シリコン（ＳｉＮ）膜等）、封止樹脂材等で被覆されている場合もある。
このような絶縁材には概ねイオン成分が含まれている。例えば、デバイスを高温多湿の条件下に晒すと、封止樹脂が大気中の水分を吸湿して水素イオン等が封止樹脂内に残存する。そして、このようなイオン成分は高電圧印加時に絶縁材内で移動する場合がある。このようなイオン成分（以下、外部チャージと呼称する）が高電圧印加時に絶縁材内で移動すると、高電圧印加時には終端領域８１における電界分布に影響を与えてしまう。これは、絶縁材に含まれるイオン電荷が容量結合によって終端領域８１における電界に作用するためである。
例えば、ソース・ドレイン間に毎回同じ高電圧を印加しても、空乏層１０３の外延１０３Ｌは、図２（ａ）の矢印で示したごとく、素子領域８０の側に動いたり、素子領域８０とは反対の側に動いたりする。すなわち、空乏層１０３の外延１０３Ｌの位置が高電圧を印加する毎に変動し、半導体装置の耐圧が不安定になる。
図２（ｂ）に半導体装置表面のチャージと耐圧との関係を示す。半導体装置表面のチャージとは、例えば、半導体装置１００のドリフト領域１５の上面１５ｕ付近の帯電を意味する。図２（ｂ）から分かるように、半導体装置表面のチャージが正チャージ側に移行したり、負チャージ側に移行したりすると、半導体装置の耐圧（Ｖ）が大きく変動する。このように半導体装置の耐圧は半導体層以外の外部部材（例えば、絶縁層、保護膜、封止樹脂等）からの影響を受けやすい。
すなわち、終端領域８１の幅を所望の印加電圧や生産性を見込んで必要十分の値に設計したり、フィールドストップ電極１０１を単純に設ける方法では、耐圧向上に関し限界が生じてしまう。
さらに、スーパージャンクション構造を備えた半導体装置では、上述した半導体装置表面のチャージの影響を考慮すると、終端領域の設計がより難しくなる。これは、スーパージャンクション構造においては、ｎ形ピラー領域１１ｎおよびｐ形ピラー領域１２ｐのそれぞれのチャージ量がバランスよく調整されていることが前提だからである。例えば、一方のチャージ量が外部チャージの影響によって変動すると、スーパージャンクション構造を備えた半導体装置の耐圧はさらに大きく変動してしまう。
第１実施形態に係る半導体装置１では、ｎ形ピラー領域１１ｎおよびｐ形ピラー領域１２ｐのそれぞれのチャージ量の調整に加えて、スーパージャンクション構造の表層におけるチャージの影響を最小限に抑えている。
図３は半導体装置の作用を説明するための断面模式図である。
例えば、半導体装置１００において、フィールドストップ電極１０１に代えて、幅広のシールド電極５０を備えた場合は、外部チャージによる終端領域８１におけるＳｉ表面電界への作用がシールド電極５０によって遮蔽される。これにより、空乏層１０３の伸びの変動が抑制されて、空乏層１０３の外延１０３Ｌが変動し難くなる。例えば、空乏層１０３の外延１０３Ｌは、図３に例示されるごとくシールド電極５０の下方で固定される。
第１実施形態に係る半導体装置１においては、このシールド電極５０を備えている。シールド電極５０は半導体装置１の外端１７から素子領域８０の方向に延在している。また、シールド電極５０の幅は、シールド電極５０が外端１７の側から配列された複数のフィールドプレート電極４０の少なくとも１つを覆う程度に調整されている。
すなわち、Ｚ方向から半導体装置１を見た場合、半導体装置１では、シールド電極５０と、終端領域８１において最も外側に位置するフィールドプレート電極４０との間には隙間が形成されていない。このようなシールド電極５０を設けることにより、半導体装置１では、空乏層の外延の変動を抑制して、半導体装置の耐圧をより安定化している。
また、半導体装置１は、シールド電極５０のほか、複数のフィールドプレート電極４０を備える。複数のフィールドプレート電極４０によっても上述した外部チャージのＳｉ表面電界への作用が遮蔽されて、空乏層の外延の変動が抑制される。例えば、スーパージャンクション構造の表面１８近傍のｐ形ピラー領域１２ｐおよびｎ形ピラー領域１１ｎは外部チャージによる影響を受け難くなる。これにより、スーパージャンクション構造の表層におけるチャージの影響が最小限に抑えられる。
また、複数のフィールドプレート電極４０を設けたことにより、終端領域８１においては、高電圧印加時にスーパージャンクション構造の表面１８からドレイン電極９１側に空乏層が伸びる。複数のフィールドプレート電極４０のそれぞれは、ｐ形ピラー領域１２ｐとｎ形ピラー領域１１ｎとの接合界面の上に位置している。従って、この空乏層はｐ形ピラー領域１２ｐとｎ形ピラー領域１１ｎとの接合部分の空乏層と効率よく繋がる。すなわち、終端領域８１においては、ｐ形ピラー領域１２ｐおよびｎ形ピラー領域１１ｎにおける空乏化が促進する。これにより、ｐ形ピラー領域１２ｐとｎ形ピラー領域１１ｎとの接合界面近傍に発生する電界の強度が緩和される。その結果、終端領域８１におけるスーパージャンクション構造の表層の電界が緩和され、終端領域８１における耐圧がさらに安定する。
なお、ソース電極９０とドレイン電極９１との間に高電圧を印加した状態で、ゲート電極３０に閾値以上の電位を印加すると、ベース領域２０とドリフト領域１１との界面に沿ってベース領域２０にチャネルが形成されて、ソース電極９０とドレイン電極９１との間にドリフト領域１１を経由して電流が流れる。すなわち、半導体装置１がオン状態となる。
（第２実施形態）
図４は第２実施形態に係る半導体装置の断面模式図である。
第２実施形態に係る半導体装置２の基本構造は、半導体装置１と同じである。ただし、半導体装置２においては、複数のフィールドプレート電極の少なくとも１つが複数のｐ形ピラー領域１２ｐの少なくとも２つの上に架設されている。例えば、複数のフィールドプレート電極のうち、フィールドプレート電極４５は、２個のｐ形ピラー領域１２ｐの上に架設されている。また、フィールドプレート電極４６は、３個のｐ形ピラー領域１２ｐの上に架設されている。
このような構造であれば、フィールドプレート電極によるスーパージャンクション構造の表面被覆率がさらに増加する。これにより、上述した外部チャージによる終端領域８１におけるＳｉ表面電界への作用がさらに遮蔽される。その結果、耐圧がより安定し、より信頼性の高い半導体装置が提供される。
（第３実施形態）
図５は第３実施形態に係る半導体装置の断面模式図である。
第３実施形態に係る半導体装置３の基本構造は、半導体装置１と同じである。ただし、半導体装置３では、ドリフト領域１１に複数のｐ形ピラー領域１２ｐが並置された構造（スーパージャンクション構造）が素子領域８０から終端領域８１の外端１７にまで達している。
スーパージャンクション構造では、高電圧印加時にｐ形ピラー領域１２ｐとｎ形ピラー領域１１ｎとの接合界面から空乏層を伸ばすことができる。ｐ形ピラー領域１２ｐとｎ形ピラー領域１１ｎとは交互に配列されているので、ｐ形ピラー領域１２ｐは一対のｎ形ピラー領域１１ｎによって挟まれ、ｎ形ピラー領域１１ｎは一対のｐ形ピラー領域１２ｐによって挟まれている。これにより、この空乏層はそれぞれのピラー領域１２ｐ、１１ｎの幅（Ｘ方向の幅）の半分の長さ程度にまで伸びれば、スーパージャンクション構造全体に渡って空乏層を広げることができる。
しかし、終端領域８１の途中においてスーパージャンクション構造が途切れた構造では、外端１７に最も近いｐ形ピラー領域１２ｐと外端１７との間に位置するドリフト領域１１がｐ形ピラー領域１２ｐによって挟まれない構造になる。このような構造では、外端１７に最も近いｐ形ピラー領域１２ｐと外端１７との間に位置するドリフト領域１１において、空乏層が十分に伸びない可能性がある。空乏層が十分に伸びないと電界が局部的に強くなる部分が発し、耐圧が低下する場合もある。
これに対し、第３実施形態に係る半導体装置３では、スーパージャンクション構造が素子領域８０から終端領域８１の外端１７にまで達している。このような構造であれば、空乏層が終端領域８１の外端１７近傍にまで広げることができ、この空乏層が広がった分、電界強度が緩和される。その結果、耐圧がより安定する。
（第４実施形態）
図６は第４実施形態に係る半導体装置の断面模式図である。
第４実施形態に係る半導体装置４の基本構造は、半導体装置１と同じである。ただし、半導体装置４は複数の電極５１、５２（第６電極）をさらに備える。電極５１、５２については、カバー電極と呼称してもよい。電極５１、５２はソース電極９０とシールド電極５０との間に位置する複数のフィールドプレート電極４０の上に絶縁膜４２を介して設けられている。電極５１、５２の材料は、ソース電極９０の材料と同じである。複数の電極５１のそれぞれの電位は浮遊状態にある。
このような構造によれば、複数のフィールドプレート電極４０のみならず、複数の電極５１、５２によっても上述した外部チャージのＳｉ表面電界への作用が遮蔽される。その結果、空乏層の外延の変動がより抑制される。従って、耐圧がより安定し、より信頼性の高い半導体装置が提供される。
（第５実施形態）
図７は第５実施形態に係る半導体装置の断面模式図である。
第５実施形態に係る半導体装置５の基本構造は、半導体装置４と同じである。ただし、半導体装置５は配線層５３をさらに備える。配線層５３は、複数の電極５１、５２のそれぞれと絶縁膜４２との間に設けられている。また、配線層５３は、ソース電極９０と絶縁膜４２との間、およびシールド電極５０と絶縁膜４２との間にも設けられている。半導体装置５においては、終端領域８１における導電層の表面被覆率をさらに増加させている。
配線層５３は、例えば、チタン（Ｔｉ）およびタングステン（Ｗ）の少なくともいずれかを含む単層膜、または、チタン（Ｔｉ）およびタングステン（Ｗ）の少なくともいずれかを含む膜を積層させた膜である。Ｘ方向における配線層５３の幅は、Ｘ方向における複数の電極５１、５２のそれぞれの幅よりも広い。
このような構造によれば、複数のフィールドプレート電極４０、複数の電極５１、５２のみならず、配線層５３によってもＳｉ表面上のシールド被覆率の増加によって、上述した外部チャージによるＳｉ表面電界への作用が遮蔽される。その結果、空乏層の外延の変動がより抑制される。従って、耐圧がより安定し、より信頼性の高い半導体装置が提供される。
（第６実施形態）
図８は第６実施形態に係る半導体装置の断面模式図である。
第６実施形態に係る半導体装置６の基本構造は、半導体装置４と同じである。ただし、半導体装置６においては、複数の電極５１、５２のそれぞれは、ソース電極９０に抵抗を介して電気的に接続されている。例えば、電極５１はソース電極９０に抵抗Ｒ１を介して接続され、電極５２はＲ２を介して電極５１に接続されている。抵抗Ｒ１、Ｒ２としては、抵抗素子を用いず、図示しない狭幅の引き出し線を用いる。あるいは、複数の電極５１、５２のそれぞれは、シールド電極５０に抵抗を介して電気的に接続してもよい。
このような構造であれば、複数の電極５１、５２のそれぞれの電位が固定電位になる。従って、終端領域８１は固定電位の電極５１、５２によって被覆されるので、外部チャージの影響をより受けにくくなる。従って、耐圧がより安定し、より信頼性の高い半導体装置が提供される。
なお、各実施形態の半導体装置においては上下電極構造のＭＯＳＦＥＴを説明したが、半導体装置はドレイン電極９１とドリフト領域１１との間に、ｐ＋形層を設けたＩＧＢＴであってもよい。この場合、ソースはエミッタ、ドレインはコレクタと呼称される。
以上、信頼性の高い半導体装置について具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、３、４、５、６、１００ 半導体装置
８０ 素子領域
８１ 終端領域
１０ ドレイン領域
１１、１５ ドリフト領域
１１ｎ ｎ形ピラー領域
１２ｐ ｐ形ピラー領域
１５ｕ 上面
１７ 外端
１８ 表面
２０ ベース領域
２１ ソース領域
３０ ゲート電極
３１ ゲート絶縁膜
４０、４５、４６ フィールドプレート電極
４１、４２ 絶縁膜
５０ シールド電極
５１、５２ 電極
５３ 配線層
９０ ソース電極
９１ ドレイン電極
１０１ フィールドストップ電極
１０２ ダイシングライン
１０３ 空乏層
１０３Ｌ 外延ライン

Claims (7)

  1. 素子領域および前記素子領域を囲む終端領域に設けられた第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第１導電形の第２半導体領域であって、前記終端領域において前記第１半導体領域から前記第２半導体領域に向かう方向に対して略直交する第１の方向に複数設けられた第１部分を有する第２半導体領域と、
    前記第２半導体領域に設けられ、前記終端領域において、それぞれが、前記第１の方向において前記複数の第１部分のそれぞれと交互に設けられた第２導電形の複数の第３半導体領域と、
    前記素子領域における前記複数の第３半導体領域の少なくとも１つの上に設けられた第２導電形の第４半導体領域と、
    前記第４半導体領域の上に設けられた第１導電形の第５半導体領域と、
    前記第２半導体領域、前記第４半導体領域、および前記第５半導体領域に第１絶縁膜を介して接する第１電極と、
    前記第４半導体領域および前記第５半導体領域に電気的に接続された第２電極と、
    前記第１半導体領域に電気的に接続された第３電極と、
    前記終端領域に設けられた複数の第４電極であって、前記複数の第４電極のそれぞれは、前記複数の第１部分のそれぞれと、前記複数の第３半導体領域のそれぞれと、の間の直上に第２絶縁膜を介して設けられた複数の第４電極と、
    前記第３電極に電気的に接続された第５電極であって、前記複数の第４電極のうち、少なくとも前記素子領域から最も離れた第４電極の上を覆う第５電極と、
    を備えた半導体装置。
  2. 前記複数の第４電極のそれぞれは、前記複数の第１部分のそれぞれと、前記複数の第３半導体領域のそれぞれと、の接合界面の直上に設けられた請求項１記載の半導体装置。
  3. 前記複数の第４電極のそれぞれは、前記複数の第３半導体領域のそれぞれと、前記素子領域から前記終端領域に向かう第２の方向において前記複数の第３半導体領域のそれぞれと隣り合う前記複数の第１部分のそれぞれと、の間の直上に設けられた請求項１または２に記載の半導体装置。
  4. 前記第２半導体領域に前記複数の第３半導体領域が並置された構造が前記素子領域から前記終端領域の外端にまで達している請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第２電極と前記第５電極との間に設けられ、前記複数の第４電極の上に第３絶縁膜を介して設けられた複数の第６電極をさらに備えた請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記複数の第６電極のそれぞれと前記第３絶縁膜との間に設けられた配線層をさらに備え、前記第１の方向における前記配線層の幅は、前記第１の方向における前記複数の第６電極のそれぞれの幅よりも広い請求項５記載の半導体装置。
  7. 前記複数の第６電極のそれぞれは、前記第２電極もしくは前記第５電極に電気的に接続されている請求項５または６に記載の半導体装置。
JP2012139012A 2012-06-20 2012-06-20 半導体装置 Active JP5863574B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2012139012A JP5863574B2 (ja) 2012-06-20 2012-06-20 半導体装置
CN201210461390.3A CN103515438B (zh) 2012-06-20 2012-11-16 半导体装置
US13/685,019 US8759938B2 (en) 2012-06-20 2012-11-26 Semiconductor device
US14/272,158 US20140284756A1 (en) 2012-06-20 2014-05-07 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012139012A JP5863574B2 (ja) 2012-06-20 2012-06-20 半導体装置

Publications (2)

Publication Number Publication Date
JP2014003233A JP2014003233A (ja) 2014-01-09
JP5863574B2 true JP5863574B2 (ja) 2016-02-16

Family

ID=49773712

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012139012A Active JP5863574B2 (ja) 2012-06-20 2012-06-20 半導体装置

Country Status (3)

Country Link
US (2) US8759938B2 (ja)
JP (1) JP5863574B2 (ja)
CN (1) CN103515438B (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015018951A (ja) * 2013-07-11 2015-01-29 株式会社東芝 半導体装置
JP6168961B2 (ja) * 2013-10-10 2017-07-26 三菱電機株式会社 半導体装置
JP6160477B2 (ja) * 2013-12-25 2017-07-12 トヨタ自動車株式会社 半導体装置
JP6210913B2 (ja) 2014-03-20 2017-10-11 ルネサスエレクトロニクス株式会社 半導体装置
JP2015195345A (ja) * 2014-03-20 2015-11-05 株式会社デンソー 半導体装置
US9231091B2 (en) * 2014-05-12 2016-01-05 Infineon Technologies Ag Semiconductor device and reverse conducting insulated gate bipolar transistor with isolated source zones
US9281360B1 (en) * 2014-08-12 2016-03-08 Infineon Technologies Ag Semiconductor device with a shielding structure
JP6185440B2 (ja) * 2014-09-16 2017-08-23 株式会社東芝 半導体装置
JP6479533B2 (ja) * 2015-03-31 2019-03-06 ラピスセミコンダクタ株式会社 半導体装置および半導体装置の製造方法
WO2017090183A1 (ja) * 2015-11-27 2017-06-01 サンケン電気株式会社 半導体装置
US10593751B2 (en) * 2016-06-10 2020-03-17 Mitsubishi Electric Corporation Semiconductor device and method for manufacturing semiconductor device
US10262938B2 (en) * 2017-08-31 2019-04-16 Vanguard International Semiconductor Corporation Semiconductor structure having conductive layer overlapping field oxide
DE102017123285B4 (de) * 2017-10-06 2024-10-10 Infineon Technologies Austria Ag Hochspannungsabschlussstruktur einer Leistungshalbleitervorrichtung
CN107680997B (zh) * 2017-10-30 2020-04-14 济南大学 带有可调型场板的横向双扩散金属氧化物半导体场效应管
CN108847422B (zh) * 2018-06-15 2021-08-06 济南大学 带有耦合场板的高电子迁移率晶体管
WO2019085835A1 (zh) * 2017-10-30 2019-05-09 济南大学 一种适用于功率半导体器件的超级场板结构及其应用
JP6833778B2 (ja) * 2018-09-11 2021-02-24 株式会社東芝 半導体装置
JP7085959B2 (ja) 2018-10-22 2022-06-17 三菱電機株式会社 半導体装置
US10985242B2 (en) * 2019-03-06 2021-04-20 Littelfuse, Inc. Power semiconductor device having guard ring structure, and method of formation
CN113471291B (zh) * 2021-06-21 2023-03-31 安建科技(深圳)有限公司 一种超结器件及其制造方法
CN117497569B (zh) * 2023-12-28 2024-05-14 苏州华太电子技术股份有限公司 一种双极性场效应管及其制备方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3221489B2 (ja) 1999-03-26 2001-10-22 サンケン電気株式会社 絶縁ゲート型電界効果トランジスタ
JP4774580B2 (ja) * 1999-08-23 2011-09-14 富士電機株式会社 超接合半導体素子
JP4839519B2 (ja) * 2001-03-15 2011-12-21 富士電機株式会社 半導体装置
JP4393144B2 (ja) 2003-09-09 2010-01-06 株式会社東芝 電力用半導体装置
JP4940546B2 (ja) 2004-12-13 2012-05-30 株式会社デンソー 半導体装置
JP4935192B2 (ja) * 2006-05-31 2012-05-23 三菱電機株式会社 半導体装置
JP4980663B2 (ja) * 2006-07-03 2012-07-18 ルネサスエレクトロニクス株式会社 半導体装置および製造方法
JP2008177328A (ja) 2007-01-18 2008-07-31 Denso Corp 半導体装置およびその製造方法
JP2008187125A (ja) * 2007-01-31 2008-08-14 Toshiba Corp 半導体装置
JP5491723B2 (ja) * 2008-11-20 2014-05-14 株式会社東芝 電力用半導体装置
JP5182766B2 (ja) * 2009-12-16 2013-04-17 三菱電機株式会社 高耐圧半導体装置
JP5484138B2 (ja) * 2010-03-12 2014-05-07 ルネサスエレクトロニクス株式会社 電子回路装置
CN102412260B (zh) * 2010-09-25 2014-07-09 上海华虹宏力半导体制造有限公司 超级结半导体器件的终端保护结构及制作方法
JP5269852B2 (ja) * 2010-10-04 2013-08-21 三菱電機株式会社 半導体装置
CN102420240B (zh) * 2011-07-05 2013-09-11 上海华虹Nec电子有限公司 超级结器件的终端保护结构及制造方法
JP2014003200A (ja) * 2012-06-20 2014-01-09 Renesas Electronics Corp 縦型パワーｍｏｓｆｅｔおよび半導体装置

Also Published As

Publication number Publication date
CN103515438B (zh) 2016-05-11
US20140284756A1 (en) 2014-09-25
US8759938B2 (en) 2014-06-24
US20130341751A1 (en) 2013-12-26
JP2014003233A (ja) 2014-01-09
CN103515438A (zh) 2014-01-15

Similar Documents

Publication Publication Date Title
JP5863574B2 (ja) 半導体装置
US9466711B2 (en) Semiconductor device
US10297593B2 (en) Semiconductor device
JP5511124B2 (ja) 絶縁ゲート型半導体装置
JP5517688B2 (ja) 半導体装置
JP5701913B2 (ja) 半導体装置
JP7613570B2 (ja) 半導体装置
US10453916B2 (en) Semiconductor device
US9257501B2 (en) Semiconductor device
JP7613569B2 (ja) 半導体装置
JP2017208420A (ja) 半導体装置
US10297685B2 (en) Semiconductor device
JP6299658B2 (ja) 絶縁ゲート型スイッチング素子
JP6678615B2 (ja) 半導体装置
JP6408405B2 (ja) 半導体装置
US11257937B2 (en) Semiconductor device
JP2014063799A (ja) 電力用半導体装置
JP6258561B1 (ja) 半導体装置
KR101602411B1 (ko) 게이트 패드 영역에 액티브셀 배치 구조를 가지는 전력 반도체 장치
JP7243795B2 (ja) 半導体装置
EP4435872A1 (en) Semiconductor device
CN108124494A (zh) 半导体装置
JP2023003564A (ja) 半導体装置
JP2022144785A (ja) 半導体装置
JP2016207830A (ja) 絶縁ゲート型スイッチング素子とその制御方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140813

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150612

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150617

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150810

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150909

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151106

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20151124

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151222

R151 Written notification of patent or utility model registration

Ref document number: 5863574

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151