JP5863585B2

JP5863585B2 - 大信号等価回路モデルを用いたトランジスタ特性計算装置

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Publication number: JP5863585B2
Application number: JP2012155451A
Authority: JP
Inventors: 大塚　浩志; 浩志大塚; 大石　敏之; 敏之大石; 裕太郎山口; 尚希小坂; 三輪　真一; 真一三輪; 山中　宏治; 宏治山中
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2012-07-11
Filing date: 2012-07-11
Publication date: 2016-02-16
Anticipated expiration: 2032-07-11
Also published as: US20140019096A1; US9111061B2; JP2014017441A

Description

本発明は、主として、ＶＨＦ帯、ＵＨＦ帯、マイクロ波帯、およびミリ波帯で使用されるトランジスタの大信号等価回路モデルを用いたトランジスタ特性計算装置に関する。

トランジスタの特性を計算するためには、非特許文献１に示すような大信号等価回路モデルが用いられ、小信号・大信号のＲＦ特性を計算することができる。
等価回路モデルは、トランジスタの特性を電気的に等価な回路要素で表現したもので、この表現を用いることにより、複雑な物理方程式を解かなくても、回路シミュレータ上で高速に特性を計算することができる。

図１１に従来のトランジスタの物理構造と等価回路モデルの対応図を示す。
回路構成としては、上記非特許文献１に記載された回路と基本的には同じである。
等価回路モデルの計算精度を改善したモデルとして、特許文献１に示すようなモデルも報告されている。

特開２００２−２８０５７１号公報

高山洋一郎著、「マイクロ波トランジスタ」、社団法人電子情報通信学会、平成１０年１２月１０日発行、ｐｐ．１４２−１４７

しかしながら、上記のモデルをＧａＮ・ＨＥＭＴ（High Electron Mobility Transistor）デバイス（特にＧａＮ・ＨＥＭＴｏｎＳｉデバイス）に用いた場合には、計算精度が劣化するという課題が生じる。
ＧａＮ・ＨＥＭＴｏｎＳｉでは、Ｓｉ基板上にＧａＮをエピ成長させるが、ＳｉとＧａＮは、格子定数が異なるため、その界面部分に格子不整合に起因するトラップ（電子を捕獲する欠損）が生じる。
このトラップがＲＦ特性に影響を与えるが、従来モデルでは、この影響を考慮していないため、計算精度が劣化していた。

図１２に従来モデルの入出力特性の実測結果と計算結果の比較図を示す。
細線が実測結果、太線が計算結果である。
出力電力（Pout）、利得（Gain）およびゲート電流（Ig）については、計算結果が実測結果に近似し、計算精度が良いが、ドレイン電流（Idq）、ドレイン効率（ED）および電力付加効率（PAE）については、飽和電力付近で計算結果が実測結果から外れ、計算精度が良くないことが分かる。

また、図１３に従来のロードプルコンター（インピーダンスに対する効率の等高線マップ）の実測結果と計算結果の比較図を示す。
細線が実測結果、太線が計算結果である。
実測結果と計算結果の最適インピーダンスおよび等高線がずれていることが分かる。
このように、従来モデルでは、トラップの影響を考慮していないため、トランジスタの特性を精度良く計算できないという課題があった。

本発明は、以上のような課題を解決するためになされたものであり、トラップの影響を考慮することにより、トランジスタ特性の計算精度を向上させ、設計精度の向上および試作回数の低減する大信号等価回路モデルを用いたトランジスタ特性計算装置を得ることを目的とする。

本発明の大信号等価回路モデルを用いたトランジスタ特性計算装置は、ドレイン端子とソース端子の間に、第一の抵抗および第一の容量からなる第一の並列回路、ダイオード、第二の抵抗および第二の容量からなる第二の並列回路の順に直列に接続された第一のトラップ回路を備えたものである。

本発明によれば、第一のトラップ回路を備えたので、トラップの影響を考慮することにより、トランジスタ特性の計算精度を向上させ、設計精度の向上および試作回数を低減する効果がある。

本発明のトランジスタの物理構造と大信号等価回路モデルの対応を示す説明図である。本発明の大信号等価回路モデルにおけるトラップ回路の影響を示す説明図である。本発明の実施の形態１によるトランジスタ特性計算装置に適用される大信号等価回路モデルを示す等価回路図である。本発明の実施の形態１による大信号等価回路モデルの入出力特性の実測結果と計算結果を示す比較図である。本発明の実施の形態１による大信号等価回路モデルのロードプルコンターの実測結果と計算結果を示す比較図である。本発明の実施の形態２によるトランジスタ特性計算装置に適用される大信号等価回路モデルを示す等価回路図である。本発明の実施の形態３によるトランジスタ特性計算装置に適用される大信号等価回路モデルを示す等価回路図である。本発明の実施の形態４によるトランジスタ特性計算装置に適用される大信号等価回路モデルを示す等価回路図である。本発明の実施の形態５によるトランジスタ特性計算装置に適用される大信号等価回路モデルを示す等価回路図である。本発明の実施の形態６によるトランジスタ特性計算装置に適用される大信号等価回路モデルを示す等価回路図である。従来のトランジスタの物理構造と大信号等価回路モデルの対応を示す説明図である。従来の大信号等価回路モデルの入出力特性の実測結果と計算結果を示す比較図である。従来の大信号等価回路モデルのロードプルコンターの実測結果と計算結果を示す比較図である。

実施の形態１．
図１に本発明のトランジスタの物理構造とトラップを考慮した等価回路モデルの対応図を示す。
太線の回路部分がトラップを表現する回路であり、抵抗、容量、ダイオードのみから構成されるシンプルな回路である。
本回路を大信号等価回路モデルに組み込み、Ｖｂｇの電位をｇｍ，Ｃｇｄ，ｇｄｓにフィードバックさせることにより、トラップの影響を考慮することができる。

次にトラップを考慮した等価回路モデルの動作について説明する。
説明を分かりやすくするため、図２に大信号等価回路モデルからトラップ回路のみを取り出した図を示す。
ドレイン端子の電圧は、正弦波で変化しているものとする。
抵抗は、容量のインピーダンスに比べて十分に高いものとし無視すると、ダイオードの入力電圧は、図に示すような直流成分がカットされた波形になる。

トランジスタの動作が飽和付近になり、ドレイン電圧の振幅が大きくなると、その電圧振幅は、ダイオードの閾値電圧を超えため、ダイオードがオンするようになる。
そうすると、ダイオードを通った波形は、半波整流の形になるが、その後の容量で高周波成分はカットされるので、Ｖｂｇの電位は、図に示すように平滑化された直流になる。

したがって、本トラップ回路は、ＲＦ電圧をＤＣ電圧に変化させる一種の検波回路として動作する。
得られたＶｂｇの電位をｇｍ，Ｃｇｄ，ｇｄｓにフィードバックさせ、それらのパラメータをＶｂｇによって変化させることにより、トラップの影響を計算に組み込むことができる。
これにより、飽和電力付近におけるトランジスタ特性の計算精度を改善することができる。
詳しい計算結果については、以下の実施の形態１の説明で示す。

図３は本発明の実施の形態１によるトランジスタ特性計算装置に適用される大信号等価回路モデルを示す等価回路図である。
図において、ＦＥＴのゲート端子１、ドレイン端子２、ソース端子３が設けられる。
ゲート・ソース間容量（Cgs）４は、ゲート端子１とソース端子３の間に接続され、ゲート・ドレイン間容量（Cgd）５は、ゲート端子１とドレイン端子２の間に接続される。
相互コンダクタンス（gm）６、ドレインコンダクタンス（gds）７およびドレイン・ソース間容量（Cds）８は、ドレイン端子２とソース端子３の間に並列接続される。

ドレイン端子２とソース端子３の間には、相互コンダクタンス（gm）６、ドレインコンダクタンス（gds）７およびドレイン・ソース間容量（Cds）８に対して並列に、バッファトラップ回路が接続される。
なお、トラップは大きく分けて、表面側のものとバッファ側のものがある。
後述する実施の形態３、４が表面側のトラップを対象にしたものに対して、本実施の形態１がバッファ側のトラップを対象にしたものであることから、これらを区別するため、本実施の形態１では、バッファトラップ回路という。

バッファトラップ回路は、抵抗（R_buf1）９および容量（C_buf1）１０からなる並列回路、ダイオード１１、抵抗（R_buf2）１３および容量（C_buf2）１４からなる並列回路の順に直列に接続される。
ダイオード１１は、抵抗（R_buf1）９側から抵抗（R_buf2）１３側に向かって順極性に接続される。
ダイオード１１の陰極と、抵抗（R_buf2）１３および容量（C_buf2）１４からなる並列回路の接続点の電位（Vbg）１２は、バッファトラップ回路に蓄積される電荷の電位である。

なお、トランジスタ特性計算装置、すなわち、回路シミュレータは、図で示していないが、ハードウエアに格納されたソフトウエアが、例えば、図３に示した大信号等価回路モデルをシミュレーションするコンピュータで構成されていることを想定している。

次に動作について説明する。
ゲート端子１にＲＦ電力が入力されると、ゲート端子１にかかる電圧に対応して、ドレイン電流が流れる。
ドレイン端子には、通常、整合負荷が接続されているので、ドレイン電流が流れると、それに対応してドレイン電圧は変化する。
上記で述べたように、ドレイン電圧の振幅がある大きさ以上になると、バッファトラップ回路のダイオード１１がオンし、バッファトラップ回路に電荷が蓄積され、Ｖｂｇの電位１２は大きくなる。
この電位（Vbg）１２が、ｇｍ，ｇｄｓ，Ｃｇｄにフィードバックされ、それぞれのパラメータの値を変化させる。
ここで、フィードバックの方法としては、例えば、以下の式を用いる。

但し、f（x，y），g（x,y），h（x,y）は、各トランジスタモデルのモデル式であり、モデルに応じて変わる。
ｋ，M₁，m_bg，N₁，n_bgは、本トラップ回路のパラメータである。

図４に実施の形態１のモデルの入出力特性の実測結果と計算結果の比較図を示す。
ｆ＝３．７ＧＨｚ、Ｖｄｓ＝３０Ｖ、Ｖｇｓ＝−２であり、細線が実測結果、太線が計算結果である。
出力電力（Pout）、利得（Gain）およびゲート電流（Ig）の他、ドレイン電流（Idq）、ドレイン効率（ED）および電力付加効率（PAE）についても、飽和電力付近での計算結果が良好になり、実測結果と計算結果はよく一致していることが分かる。
これは、電力レベルが高い領域で本トラップ回路が動作するためである。

また、図５に実施の形態１のロードプルコンターの実測結果と計算結果の比較図を示す。
細線が実測結果、太線が計算結果である。
図中の各線は、電力付加効率の等高線を示している。
実測結果と計算結果は良く一致していることが分かる。
本モデルにより、最適負荷も精度良く計算することができる。

以上のように、本実施の形態１によれば、ドレイン端子２とソース端子３の間に接続され、抵抗（R_buf1）９および容量（C_buf1）１０からなる並列回路、ダイオード１１、抵抗（R_buf2）１３および容量（C_buf2）１４からなる並列回路の順に直列に接続されたバッファトラップ回路を備えたので、バッファトラップの影響を考慮することにより、トランジスタ特性の計算精度を向上させ、設計精度の向上および試作回数を低減することができる。

実施の形態２．
図６は本発明の実施の形態２によるトランジスタ特性計算装置に適用される大信号等価回路モデルを示す等価回路図である。
図において、バッファトラップ回路は、抵抗（R_buf1）９および容量（C_buf1）１０からなる並列回路と、抵抗（R_buf2）１３および容量（C_buf2）１４からなる並列回路の間に、ダイオード１１ａが抵抗（R_buf1）９側から抵抗（R_buf2）１３側に向かって順極性に接続され、ダイオード１１ｂが抵抗（R_buf1）９側から抵抗（R_buf2）１３側に向かって逆極性に、且つダイオード１１ａに並列に接続される。

ダイオード１１ａの陰極、あるいは、ダイオード１１ｂの陽極と、抵抗（R_buf2）１３および容量（C_buf2）１４からなる並列回路の接続点の電位（Vbg1）１２ａは、バッファトラップ回路に蓄積される電荷の電位である。
また、抵抗（R_buf1）９および容量（C_buf1）１０からなる並列回路と、ダイオード１１ａの陽極、あるいは、ダイオード１１ｂの陰極の接続点の電位（Vbg2）１２ｂは、バッファトラップ回路に蓄積される電荷の電位である。
その他の構成については、図３と同様である。

次に動作について説明する。
動作については上記実施の形態１とほぼ同じである。
但し、バッファトラップ回路に２つのダイオード１１ａ，１１ｂがあり、２つの電位Ｖｂｇ１とＶｂｇ２を、ｇｍ，ｇｄｓ，Ｃｇｄにフィードバックしている点が異なる。
これは、トランジスタの対称性を考慮したためである。

図１に示したトランジスタの断面図を見ると分かるように、原則、トランジスタのドレイン電極とソース電極は対称であり、ソース電極とドレイン電極に反対に電圧をかけてもトランジスタは動作する。
したがって、トランジスタのモデルもドレイン・ソース間で対称であるべきである。
本実施の形態２は、その点を考慮したものである。
本バッファトラップ回路は、ドレイン・ソース間で対称となっている。

ドレイン・ソース間に正の電圧をかけた場合は、ダイオード１１ａのみが動作し、負の電圧をかけた場合は、ダイオード１１ｂのダイオードのみが動作する。
それぞれの場合に、蓄積される電荷の電位Ｖｂｇ１，Ｖｂｇ２がフィードバックされ、等価回路パラメータを変化させる。
これにより、トラップの影響をモデルに取り込むことができる。

以上のように、本実施の形態２によれば、抵抗（R_buf1）９および容量（C_buf1）１０からなる並列回路と、抵抗（R_buf2）１３および容量（C_buf2）１４からなる並列回路の間に、ダイオード１１ａが抵抗（R_buf1）９側から抵抗（R_buf2）１３側に向かって順極性に接続され、ダイオード１１ｂが抵抗（R_buf1）９側から抵抗（R_buf2）１３側に向かって逆極性に、且つダイオード１１ａに並列に接続されたバッファトラップ回路を備えたので、上記実施の形態１に加えて、トランジスタのドレイン・ソース間の対称性をモデルに取り込むことができる。

実施の形態３．
図７は本発明の実施の形態３によるトランジスタ特性計算装置に適用される大信号等価回路モデルを示す等価回路図である。
図において、ドレイン端子２とゲート端子１の間には、ゲート・ドレイン間容量（Cgd）５に対して並列に、表面トラップ回路が接続される。
なお、上記実施の形態１，２がバッファ側のトラップを対象にしたものに対して、本実施の形態３が表面側のトラップを対象にしたものであることから、これらを区別するため、本実施の形態３では、表面トラップ回路という。

表面トラップ回路は、抵抗（R_suf1）１５および容量（C_suf1）１６からなる並列回路、ダイオード１７、抵抗（R_suf2）１９および容量（C_suf2）２０からなる並列回路の順に直列に接続される。
ダイオード１７は、抵抗（R_suf1）１５側から抵抗（R_suf2）１９側に向かって順極性に接続される。
ダイオード１７の陰極と、抵抗（R_suf2）１９および容量（C_suf2）２０からなる並列回路の接続点の電位（Vsuf）１８は、表面トラップ回路に蓄積される電荷の電位である。
その他の構成については、バッファトラップ回路が設けられていない以外、図３と同様である。

次に動作について説明する。
ゲート・ドレイン間に表面トラップ回路が装荷されているが、動作については上記実施の形態１とほぼ同じである。
ゲート・ドレイン間電圧をＶｄｇとすると、Ｖｄｇ＝Ｖｄｓ−Ｖｇｓであり、例えば、Ｖｄｓ＝３０Ｖ，Ｖｇｓ＝−２Ｖとすると、Ｖｄｇ＝３２Ｖとなり、Ｖｄｓ≒Ｖｄｇとなるからである。
本実施の形態３により、表面側のトラップを考慮した計算が可能である。

以上のように、本実施の形態３によれば、ドレイン端子２とゲート端子１の間に接続され、抵抗（R_suf1）１５および容量（C_suf1）１６からなる並列回路、ダイオード１７、抵抗（R_suf2）１９および容量（C_suf2）２０からなる並列回路の順に直列に接続された表面トラップ回路を備えたので、表面トラップの影響を考慮することにより、トランジスタ特性の計算精度を向上させ、設計精度の向上および試作回数を低減することができる。

実施の形態４．
図８は本発明の実施の形態４によるトランジスタ特性計算装置に適用される大信号等価回路モデルを示す等価回路図である。
図において、ソース端子３とゲート端子１の間には、ゲート・ソース間容量（Cgs）４に対して並列に、表面トラップ回路が接続される。

表面トラップ回路は、抵抗（R_suf3）２１および容量（C_suf3）２２からなる並列回路、ダイオード２３、抵抗（R_suf4）２５および容量（C_suf4）２６からなる並列回路の順に直列に接続される。
ダイオード２３は、抵抗（R_suf3）２１側から抵抗（R_suf4）２５側に向かって順極性に接続される。
ダイオード２３の陰極と、抵抗（R_suf4）２５および容量（C_suf4）２６からなる並列回路の接続点の電位（Vsuf2）２４は、表面トラップ回路に蓄積される電荷の電位である。
なお、本実施の形態４では、ダイオード１７の陰極と、抵抗（R_suf2）１９および容量（C_suf2）２０からなる並列回路の接続点の電位１８を、Ｖｓｕｆ１とする。
その他の構成については、図７と同様である。

次に動作について説明する。
上述のとおり、トランジスタのドレイン電極とソース電極は、ゲート電極に対して対称であるため、ゲート・ドレイン間とゲート・ソース間は、対称構造となる。
本実施の形態４は、この対称性を考慮したものであり、ゲート・ドレイン間とゲート・ソース間に表面トラップ回路が装荷されている。
これにより、ドレイン電極とソース電極に通常と反対の電圧（負電圧）をかけた際の動作にも対応できる。

本実施の形態４では、実施の形態２に比べて、Ｖｂｇ１，Ｖｂｇ２の代わりに、Ｖｓｕｆ１，Ｖｓｕｆ２をフィードバックさせている点が異なるが、動作についてはほぼ同じである。
本実施の形態４を用いることで、ゲート・ドレイン間の表面トラップ、ゲート・ソース間の表面トラップを考慮した計算が可能である。

以上のように、本実施の形態４によれば、ドレイン端子２とゲート端子１の間に接続され、抵抗（R_suf1）１５および容量（C_suf1）１６からなる並列回路、ダイオード１７、抵抗（R_suf2）１９および容量（C_suf2）２０からなる並列回路の順に直列に接続された表面トラップ回路と、ソース端子３とゲート端子１の間に接続され、抵抗（R_suf3）２１および容量（C_suf3）２２からなる並列回路、ダイオード２３、抵抗（R_suf4）２５および容量（C_suf4）２６からなる並列回路の順に直列に接続された表面トラップ回路とを備えたので、ゲート・ドレイン間の表面トラップ、およびゲート・ソース間の表面トラップの影響を考慮することにより、トランジスタ特性の計算精度を向上させ、設計精度の向上および試作回数を低減することができる。

実施の形態５．
図９は本発明の実施の形態５によるトランジスタ特性計算装置に適用される大信号等価回路モデルを示す等価回路図である。
図は、上記実施の形態２（図７）に示した表面トラップ回路に、上記実施の形態１（図３）に示したバッファトラップ回路を加えたものである。

次に動作について説明する。
本実施の形態５は、表面トラップとバッファトラップを両方考慮できるものである。
動作は上記で述べたように、表面の電位（Vsuf）１８、バッファの電位（Vbg）１２をそれぞれフィードバックさせトラップの影響を考慮している。
本実施の形態５を用いることにより、表面とバッファにトラップが存在する場合でも対応できる。

以上のように、本実施の形態５によれば、ドレイン端子２とゲート端子１の間に接続され、抵抗（R_suf1）１５および容量（C_suf1）１６からなる並列回路、ダイオード１７、抵抗（R_suf2）１９および容量（C_suf2）２０からなる並列回路の順に直列に接続された表面トラップ回路と、ドレイン端子２とソース端子３の間に接続され、抵抗（R_buf1）９および容量（C_buf1）１０からなる並列回路、ダイオード１１、抵抗（R_buf2）１３および容量（C_buf2）１４からなる並列回路の順に直列に接続されたバッファトラップ回路とを備えたので、ゲート・ドレイン間の表面トラップとバッファトラップの影響を両方考慮することにより、トランジスタ特性の計算精度を向上させ、設計精度の向上および試作回数を低減することができる。

実施の形態６．
図１０は本発明の実施の形態６によるトランジスタ特性計算装置に適用される大信号等価回路モデルを示す等価回路図である。
図は、上記実施の形態４（図８）に示した表面トラップ回路に、上記実施の形態２（図６）に示したバッファトラップ回路を加えたものである。

次に動作について説明する。
本実施の形態６は、トランジスタの対称性を考慮しつつ、表面トラップ、バッファトラップの影響を計算できるモデルである。
動作は、上記実施の形態で述べてきた原理と同じである。
但し、表面の電位（Vsuf1）１８、（Vsuf2）２４、バッファの電位（Vbg1）１２ａ、（Vbg2）１２ｂの４つの電位をフィードバックさせている。
本実施の形態６により、スイッチのようにトランジスタを対称動作させるようなデバイスにも本モデルを適用することが可能である。

以上のように、本実施の形態６によれば、ドレイン端子２とゲート端子１の間に接続され、抵抗（R_suf1）１５および容量（C_suf1）１６からなる並列回路、ダイオード１７、抵抗（R_suf2）１９および容量（C_suf2）２０からなる並列回路の順に直列に接続された表面トラップ回路と、ソース端子３とゲート端子１の間に接続され、抵抗（R_suf3）２１および容量（C_suf3）２２からなる並列回路、ダイオード２３、抵抗（R_suf4）２５および容量（C_suf4）２６からなる並列回路の順に直列に接続された表面トラップ回路と、ドレイン端子２とソース端子３の間に接続され、抵抗（R_buf1）９および容量（C_buf1）１０からなる並列回路、ダイオード１１ａ，１１ｂからなる並列回路、抵抗（R_buf2）１３および容量（C_buf2）１４からなる並列回路の順に直列に接続されたバッファトラップ回路とを備えたので、ゲート・ドレイン間の表面トラップ、ゲート・ソース間の表面トラップ、およびバッファトラップの影響を考慮することにより、トランジスタ特性の計算精度を向上させ、設計精度の向上および試作回数を低減することができる。

本願発明は、トランジスタの真性部分のモデルであるが、本モデルに寄生部分を組み合わせて、寄生成分を考慮したモデルを作成することも可能である。
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。

１ゲート端子、２ドレイン端子、３ソース端子、４ゲート・ソース間容量、５ゲート・ドレイン間容量、６相互コンダクタンス、７ドレインコンダクタンス、８ドレイン・ソース間容量、９，１３，１５，１９，２１，２５抵抗、１０，１４，１６，２０，２２，２６容量、１１，１１ａ，１１ｂ，１７，２３ダイオード、１２，１２ａ，１２ｂ，１８，２４電位。

Claims

ゲート端子とソース端子の間に接続されたゲート・ソース間容量と、
上記ゲート端子とドレイン端子の間に接続されたゲート・ドレイン間容量と、
上記ドレイン端子と上記ソース端子の間に接続され、相互コンダクタンス、ドレインコンダクタンスおよびドレイン・ソース間容量からなる並列回路と、
上記ドレイン端子と上記ソース端子の間に接続された第一のトラップ回路とを備え、
上記第一のトラップ回路は、
第一の抵抗および第一の容量からなる第一の並列回路、ダイオード、第二の抵抗および第二の容量からなる第二の並列回路の順に直列に接続されたことを特徴とする大信号等価回路モデルを用いたトランジスタ特性計算装置。
ゲート端子とソース端子の間に接続されたゲート・ソース間容量と、
上記ゲート端子とドレイン端子の間に接続されたゲート・ドレイン間容量と、
上記ドレイン端子と上記ソース端子の間に接続され、相互コンダクタンス、ドレインコンダクタンスおよびドレイン・ソース間容量からなる並列回路と、
上記ドレイン端子と上記ゲート端子の間に接続された第二のトラップ回路とを備え、
上記第二のトラップ回路は、
第三の抵抗および第三の容量からなる第三の並列回路、ダイオード、第四の抵抗および第四の容量からなる第四の並列回路の順に直列に接続されたことを特徴とする大信号等価回路モデルを用いたトランジスタ特性計算装置。
ソース端子とゲート端子の間に接続された第三のトラップ回路を備え、
上記第三のトラップ回路は、
第五の抵抗および第五の容量からなる第五の並列回路、ダイオード、第六の抵抗および第六の容量からなる第六の並列回路の順に直列に接続されたことを特徴とする請求項２記載の大信号等価回路モデルを用いたトランジスタ特性計算装置。
ドレイン端子とソース端子の間に接続された第一のトラップ回路を備え、
第一のトラップ回路は、
第一の抵抗および第一の容量からなる第一の並列回路、ダイオード、第二の抵抗および第二の容量からなる第二の並列回路の順に直列に接続されたことを特徴とする請求項２または請求項３記載の大信号等価回路モデルを用いたトランジスタ特性計算装置。
第一のトラップ回路は、
第一の並列回路と第二の並列回路の間に順極性に接続された第一のダイオードと、
上記第一の並列回路と上記第二の並列回路の間に逆極性に、且つ上記第一のダイオードに並列に接続された第二のダイオードとを備えたことを特徴とする請求項１または請求項４記載の大信号等価回路モデルを用いたトランジスタ特性計算装置。