JP5864082B2 - Ｃｍｏｓイメージセンサー及びその製造方法 - Google Patents

Description

本発明は、ＣＭＯＳイメージセンサー及びその製造方法に係り、さらに詳細には、透明な酸化物トランジスタを利用したＣＭＯＳイメージセンサー及びその製造方法に関する。

ＣＭＯＳ（Ｃｏｍｐｌｉｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補性金属酸化物半導体）イメージセンサーは、ＣＭＯＳを利用した固体撮像素子であって、ＣＣＤイメージセンサーと同様に、フォトダイオードを使用するが、製造過程及び信号を読む方法において互いに異なる。ＣＭＯＳイメージセンサーは、単位画素ごとに増幅器を有しており、汎用半導体製造装置を利用して、量産が可能であるため、ＣＣＤイメージセンサーに比べて、製造コストが低く、素子のサイズが小さくて消費電力が少ないという長所がある。また、ＣＭＯＳイメージセンサーは、多様な信号処理素子と共に、一つのチップとして製造できるという長所がある。一方、初期のＣＭＯＳイメージセンサーは、それぞれの画素に増幅器が割り当てられるため、増幅器の特性差によるノイズを有するという短所があったが、多様な改良手段によって、信号対雑音比が顕著に向上した。

最近には、ＣＭＯＳイメージセンサーの製造において、微細工程の適用についての技術競争が増加している。同じ画素数を有する場合にも、微細半導体工程を適用してチップのサイズを縮めれば、一枚のウェーハにさらに多数のイメージセンサーを生産できる。その結果、イメージセンサーのコスト下落及び生産性向上の効果があり、カメラモジュールのサイズを小さくできるので、カメラフォンの小型化・薄型化に有利になる。

しかし、このような微細半導体工程の適用によって、単位画素のサイズが小さくなれば、高画質の具現が難しくなる。特に、ＣＭＯＳイメージセンサーは、フォトダイオードの受光面上に多数のＣＭＯＳトランジスタとこれらのための配線とが配される構造を有する。

本発明が解決しようとする課題は、単位画素内でフォトダイオードの面積を増大させ、フォトダイオードの受光面積を拡大できる構造を有するＣＭＯＳイメージセンサーを提供することである。

前記課題を達成するために、一類型によるＣＭＯＳイメージセンサーは、２次元アレイで配列された多数のフォトダイオード、前記フォトダイオード上に配された層間絶縁膜、前記層間絶縁膜上に配された第１金属層、前記第１金属層上に配された第１金属間絶縁膜、前記第１金属間絶縁膜上に配された酸化物半導体トランジスタ層、前記酸化物半導体トランジスタ層上に配された第２金属間絶縁膜、及び前記第２金属間絶縁膜上に配された第２金属層を備えうる。

ここで、前記多数のフォトダイオードは、２つずつ一対を形成し、一対を形成する隣接した２つのフォトダイオードの間にフローティング拡散領域が配されうる。

前記フォトダイオードは、ｎ−ウェル及びｎ−ウェルの表面には形成されたｐ型不純物領域を備えうる。

また、前記フォトダイオード対内でそれぞれのフォトダイオードとフローティング拡散領域との間の表面上には、トランスファゲートがそれぞれ形成され、前記フォトダイオードのｎ−ウェル、フローティング拡散領域及びトランスファゲートは、トランスファトランジスタを形成する。

一方、前記酸化物半導体トランジスタ層は、多数のリセットトランジスタ、ソースフォロワートランジスタ及び選択トランジスタを備え、前記リセットトランジスタ、ソースフォロワートランジスタ及び選択トランジスタは、例えば、透明な酸化物半導体トランジスタでありうる。

前記第１金属層は、前記選択トランジスタから信号を出力するための出力ラインをさらに備え、前記出力ラインは、垂直に形成された第１プラグを通じて前記選択トランジスタのソース領域と連結されうる。

前記出力ラインは、２つの隣接したフォトダイオードのエッジに沿って、フローティング拡散領域上を横切って形成されうる。

前記ソースフォロワートランジスタのソース領域と選択トランジスタのドレイン領域とは、相互に電気的に連結されうる。

また、前記リセットトランジスタのソースは、垂直に形成された第２プラグを通じて前記フローティング拡散領域に連結されうる。

前記酸化物半導体トランジスタ層は、前記リセットトランジスタのソース領域と前記ソースフォロワートランジスタのゲートとを連結するものであって、前記フォトダイオード上を横切って形成された配線をさらに備えうる。

また、前記酸化物半導体トランジスタ層は、前記リセットトランジスタのドレイン領域とソースフォロワートランジスタのドレイン領域とに入力電圧を印加するための電源ラインをさらに備えうる。

ここで、一つの同じフォトダイオードに連結されたリセットトランジスタとソースフォロワートランジスタとは、相異なる電源ラインからそれぞれ入力電圧を供給されうる。

例えば、前記電源ラインは、２つの隣接したフォトダイオードのエッジに沿って、フローティング拡散領域上を横切って形成され、前記出力ラインと電源ラインとは、水平方向から見た時、相互に重畳されて垂直方向に形成された高さが異なる。

前記リセットトランジスタは、前記フローティング拡散領域の上側に配されうる。

一方、前記ソースフォロワートランジスタと選択トランジスタとは、前記フォトダイオードを中心に、前記リセットトランジスタの反対側で前記フォトダイオードのエッジに沿って一列に配されうる。

また、前記電源ライン及び出力ラインの方向は、前記ソースフォロワートランジスタ及び選択トランジスタの整列方向と垂直に形成されうる。

一方、前記第２金属層は、前記選択トランジスタのゲートと連結される選択ライン、前記トランスファトランジスタのトランスファゲートと連結されるトランスファライン、及び前記リセットトランジスタのゲートと連結されるリセットラインを備えうる。

例えば、前記選択ラインは、垂直に形成された第３プラグを通じて選択トランジスタのゲートと連結されうる。

水平方向から見た時、前記選択ラインは、下部のソースフォロワートランジスタ及び選択トランジスタと相互に重畳して位置できる。

例えば、前記トランスファラインは、垂直に形成された第４プラグを通じてトランスファトランジスタのトランスファゲートと連結されうる。

前記リセットラインの両側に２つのトランスファラインが配されており、それぞれのトランスファラインは、トランスファゲート上を横切って配されうる。

ここで、水平方向から見た時、前記リセットラインは、下部のリセットトランジスタと相互に重畳して位置できる。

例えば、前記選択ライン、トランスファライン及びリセットラインは、相互に平行に形成されうる。

前記ＣＭＯＳイメージセンサーは、前記第２金属層上に順次に配された第３金属間絶縁膜、カラーフィルタ及びマイクロレンズをさらに備えうる。

また、前記ＣＭＯＳイメージセンサーは、前記フォトダイオードの下部に順次に配された第３金属間絶縁膜、カラーフィルタ及びマイクロレンズをさらに備えうる。

一方、他の類型によるＣＭＯＳイメージセンサーは、２次元アレイで配列された多数のフォトダイオード、前記フォトダイオード上に配された層間絶縁膜、前記層間絶縁膜上に配された酸化物半導体トランジスタ層、前記酸化物半導体トランジスタ層上に配された第１金属間絶縁膜、前記第１金属間絶縁膜上に配された第１金属層、前記第１金属層上に配された第２金属間絶縁膜、及び前記第２金属間絶縁膜上に配された第２金属層を備えうる。

さらに他の類型によるＣＭＯＳイメージセンサーは、２次元アレイで配列された多数のフォトダイオード、前記フォトダイオード上に配された層間絶縁膜、前記層間絶縁膜上に配された第１金属層、前記第１金属層上に配された第１金属間絶縁膜、前記第１金属間絶縁膜上に配された第２金属層、前記第２金属層上に配された第２金属間絶縁膜、及び前記第２金属間絶縁膜上に配された酸化物半導体トランジスタ層を備えうる。

ＣＭＯＳイメージセンサーの構造を概略的に示す斜視図である。 図１に示されたＣＭＯＳイメージセンサーで基板上に形成されたフォトダイオード及びトランスファトランジスタのみを示す平面図である。 図２ＡのＩ−Ｉラインによる縦断面図である。 図１に示されたＣＭＯＳイメージセンサーで出力ラインのある第１金属層部分を横方向に切断した横断面図である。 図１に示されたＣＭＯＳイメージセンサーで第３絶縁層上に形成された酸化物半導体トランジスタ層のみを示す平面図である。 図１に示されたＣＭＯＳイメージセンサーで第２金属層にあるラインの配置のみを示す平面図である。 図１に示されたＣＭＯＳイメージセンサーでソースフォロワートランジスタと選択トランジスタとが形成された部分を第２方向に沿って垂直に切断した縦断面図である。 図１に示されたＣＭＯＳイメージセンサーでリセットトランジスタが形成された部分を第２方向に沿って垂直に切断した縦断面図である。 図１に示されたＣＭＯＳイメージセンサーの概略的な回路構造を示す等価回路図である。 図１に示されたＣＭＯＳイメージセンサーの動作を示す概略的なタイミング図である。 図１に示されたＣＭＯＳイメージセンサーでフローティング拡散領域を共有する２つのフォトダイオードと直接的に関連したトランジスタ及び配線のみを概略的に示す図面である。 カラーフィルタ及びマイクロレンズをさらに有するＣＭＯＳイメージセンサーの概略的な構造を示す図面である。 カラーフィルタ及びマイクロレンズをさらに有するＣＭＯＳイメージセンサーの概略的な構造を示す図面である。 カラーフィルタ及びマイクロレンズをさらに有するＣＭＯＳイメージセンサーの概略的な構造を示す図面である。 カラーフィルタ及びマイクロレンズの位置がフォトダイオード方向に配されたＣＭＯＳイメージセンサーを概略的に示す図面である。 カラーフィルタ及びマイクロレンズの位置がフォトダイオード方向に配されたＣＭＯＳイメージセンサーを概略的に示す図面である。 カラーフィルタ及びマイクロレンズの位置がフォトダイオード方向に配されたＣＭＯＳイメージセンサーを概略的に示す図面である。 図１０Ａに示されたＣＭＯＳイメージセンサーを製造する過程を概略的に示す図面である。 図１０Ａに示されたＣＭＯＳイメージセンサーを製造する過程を概略的に示す図面である。 図１０Ａに示されたＣＭＯＳイメージセンサーを製造する過程を概略的に示す図面である。

以下、添付した図面を参照して、ＣＭＯＳイメージセンサーについて詳細に説明する。以下の図面で、同じ参照符号は、同じ構成要素を表し、図面上で各構成要素のサイズは、説明の明瞭性及び便宜上、誇張している。

まず、図１は、一実施形態によるＣＭＯＳイメージセンサー１００の構造を概略的に示す斜視図である。図１を参照すれば、シリコン（Ｓｉ）のような半導体材料からなる基板１０１上に多数のフォトダイオード１０２が配列されている。図１には、便宜上、単純なブロック状にフォトダイオード１０２が示されているが、実際のフォトダイオード１０２は、ＰＮ接合を形成するための層構造を有する。フォトダイオード１０２のＰＮ接合構造は、一般的なＣＭＯＳイメージセンサー用フォトダイオードの構造を有するので、詳細な説明は省略する。また、図１には、４つのフォトダイオード１０２が示されているが、実際には、非常に多数のフォトダイオード１０２が２次元アレイをなしている。ここで、一つのフォトダイオード１０２は、固有の色を有する一つのセルを構成でき、４つのフォトダイオード１０２が一つの画素を構成できる。例えば、一つの対角線方向に２つのフォトダイオード１０２が緑色セルを形成し、他の対角線方向に２つのフォトダイオード１０２が赤色セル及び青色セルをそれぞれ形成できる。

フォトダイオード１０２は、２つずつ一対をなし、一対をなす隣接した２つのフォトダイオード１０２の間には、フローティング拡散領域１０５が配されている。フローティング拡散領域１０５は、例えば、フォトダイオード１０２の領域より低いポテンシャルを有するように、ｎ型不純物でドーピングされうる。そして、このようなフォトダイオード対内で、それぞれのフォトダイオード１０２とフローティング拡散領域１０５との間の表面上には、トランスファトランジスタ１０４のトランスファゲート１０３がそれぞれ形成されている。後述するが、トランスファトランジスタ１０４は、トランスファゲート１０３に電圧が印加されれば、フォトダイオード１０２で発生した電気的信号をソースフォロワートランジスタ１４２のゲートに伝達する役割を行う。

フォトダイオード１０２とトランスファトランジスタ１０４との上面には、全体的に第１絶縁層１１０が形成される。第１絶縁層１１０は、例えば、ＳｉＯ_２のような透明な絶縁性材料で形成されうる。

第１絶縁層１１０上には、第１金属層１２０が配されている。第１金属層１２０には、後述する選択トランジスタ１４３から信号を出力するための出力ライン１２１が形成されている。出力ライン１２１は、導電性に優れた金属材料で形成されうる。金属の代りに、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）のように透明な伝導性材料を出力ライン１２１として使用することもある。第１金属層１２０内で出力ライン１２１の間は、第２絶縁層１２２で充填されている。そして、第１金属層１２０の上面には、第３絶縁層１３０が形成される。前記第２絶縁層１２２と第３絶縁層１３０とは、第１絶縁層１１０と同様に、例えば、ＳｉＯ_２のような透明な絶縁性材料で形成されうる。

第３絶縁層１３０上には、酸化物半導体トランジスタ層１４０が形成されている。酸化物半導体トランジスタは、ゲート絶縁膜とソース／ドレイン領域との間に酸化物半導体がさらに配されているトランジスタであって、透明に製造されうる。酸化物半導体トランジスタ層１４０には、多数のリセットトランジスタ１４１、ソースフォロワートランジスタ１４２及び選択トランジスタ１４３が形成されている。これらのトランジスタ１４１〜１４３は、いずれも酸化物半導体トランジスタでありうる。図１に示したように、ソースフォロワートランジスタ１４２のソース領域と選択トランジスタ１４３のドレイン領域とは、配線１４９を通じて相互に電気的に連結されている。例えば、ソースフォロワートランジスタ１４２のソース電極、選択トランジスタ１４３のドレイン電極及び配線１４９は、一つの透明な伝導性材料、例えば、ＩＴＯで形成されうる。選択トランジスタ１４３のソース領域は、第３絶縁層１３０を垂直に貫通して形成された第１プラグ１２３を通じて出力ライン１２１と連結される。そして、リセットトランジスタ１４１のソースは、第１ないし第３絶縁層１１０，１２２，１３０を垂直に貫通して形成された第２プラグ１４８を通じてフローティング拡散領域１０５に連結される。

また、前記酸化物半導体トランジスタ層１４０内には、リセットトランジスタ１４１とソースフォロワートランジスタ１４２とに入力電圧（Ｖｄｄ）を印加するための電源ライン１４５、及びリセットトランジスタ１４１のソース領域とソースフォロワートランジスタ１４２のゲートとを連結する配線１４６がさらに形成されている。前記電源ライン１４５と配線１４６とは、導電性に優れた金属材料で形成されうる。金属の代りに、ＩＴＯのように、透明な伝導性材料を電源ライン１４５及び配線１４６として使用することもある。一方、図１には、明確に示されていないが、前記トランジスタ１４１〜１４３及び電源ライン１４５と配線１４６との間は、第４絶縁層１４７（図５Ａを参照）で充填されうる。同様に、第４絶縁層１４７も、ＳｉＯ_２のような透明な絶縁性材料で形成されうる。

酸化物半導体トランジスタ層１４０上には、第５絶縁層１５０がさらに形成されている。そして、前記第５絶縁層１５０上には、第２金属層１６０が形成されている。第２金属層１６０には、選択トランジスタ１４３のゲートと連結される選択ライン１６１、トランスファトランジスタ１０４のゲート１０３と連結されるトランスファライン１６３、及びリセットトランジスタ１４１のゲートと連結されるリセットライン１６６が形成されている。選択ライン１６１は、第５絶縁層１５０を垂直に貫通して形成された第３プラグ１６２を通じて選択トランジスタ１４３のゲートと連結される。また、トランスファライン１６３は、第１ないし第５絶縁層１１０，１２２，１３０，１４７，１５０を垂直に貫通して形成された第４プラグ１６４を通じてトランスファトランジスタ１０４のゲート１０３と連結される。したがって、トランスファライン１６３に電圧が印加される間に、トランスファトランジスタ１０４がオン（ＯＮ）となり、フォトダイオード１０２で発生した電気的信号がソースフォロワートランジスタ１４２のゲートに伝えられる。また、選択ライン１６１に電圧が印加される間に、選択トランジスタ１４３がオンとなり、ソースフォロワートランジスタ１４２からの信号が出力ライン１２１を通じて最終的に出力される。リセットライン１６６は、第５絶縁層１５０を垂直に貫通して形成された第５プラグ（便宜上、図示せず）を通じてリセットトランジスタ１４１のゲートと連結される。リセットライン１６６を通じてリセットトランジスタ１４１がオンとなれば、ソースフォロワートランジスタ１４２のゲートに流れる電流値が初期化される。

前記選択ライン１６１、トランスファライン１６３及びリセットライン１６６は、導電性に優れた金属材料で形成されうる。金属の代りに、ＩＴＯのように、透明な伝導性材料を選択ライン１６１、トランスファライン１６３及びリセットライン１６６として使用することもある。選択ライン１６１、トランスファライン１６３及びリセットライン１６６は、同一平面上で同じ高さ、または異なる高さに形成されうる。例えば、トランスファライン１６３が選択ライン１６１及びリセットライン１６６より高く形成されることもある。一方、選択ライン１６１、トランスファライン１６３及びリセットライン１６６の間は、第６絶縁層１６５で充填されうる。前述した他の絶縁層と同様に、前記第５絶縁層１５０及び第６絶縁層１６５も、ＳｉＯ_２のような透明な絶縁性材料で形成されうる。

以下では、さらに詳細な平面図及び断面図を通じてＣＭＯＳイメージセンサー１００の各部分をさらに詳細に説明する。

まず、図２Ａは、基板１０１上に形成されたフォトダイオード１０２及びトランスファトランジスタ１０４のみを示す平面図であり、図２Ｂは、図２ＡのＩ−Ｉラインによる縦断面図である。図２Ａを参照すれば、基板１０１上に形成された多数のフォトダイオード１０２が２次元アレイをなしている。ここで、隣接した２つのフォトダイオード１０２の間には、フローティング拡散領域１０５が連結されている。したがって、２つのフォトダイオード１０２とその間の一つのフローティング拡散領域１０５とが一つのブロックに形成されうる。そして、それぞれのフォトダイオード１０２とフローティング拡散領域１０５との間の表面上には、トランスファトランジスタ１０４のトランスファゲート１０３が形成されている。

また、図２Ｂの縦断面図を参照すれば、例えば、ｐ型シリコン基板１０１内にｎ−ウェル１０２ａが形成されており、ｎ−ウェル１０２ａの表面には、ｐ型不純物領域１０２ｂが形成されている。前記ｎ−ウェル１０２ａとｐ型不純物領域１０２ｂとは、ＰＮ接合構造のフォトダイオード１０２を構成する。２つのフォトダイオード１０２の間には、ｎ型不純物でドーピングされたフローティング拡散領域１０５が前記フォトダイオード１０２と所定間隔で形成されている。そして、フォトダイオード１０２とフローティング拡散領域１０５との間の表面には、ゲート絶縁膜１０３ａとゲート電極１０３ｂとからなるトランスファゲート１０３が形成されている。ここで、ゲート絶縁膜１０３ａは、例えば、ＳｉＯ_２のような絶縁性材料で形成され、ゲート電極１０３ｂは、例えば、多結晶シリコンで形成されうる。

このような構造で、フォトダイオード１０２のｎ−ウェル１０２ａ、フローティング拡散領域１０５及びトランスファゲート１０３は、トランスファトランジスタ１０４を形成する。したがって、図２Ｂに示したように、トランスファトランジスタ１０４は、それぞれのフォトダイオード１０２に一つずつ配され、隣接した２つのフォトダイオード１０２の２つのトランスファトランジスタ１０４は、一つのフローティング拡散領域１０５を共有する。この時、隣接した２つのフォトダイオード１０２の２つのトランスファトランジスタ１０４は、同時にオンとならない。後述するが、図２Ｂで左側のトランスファトランジスタ１０４がオンとなる場合、左側のフォトダイオード１０２で発生した電気的信号がフローティング拡散領域１０５を通じてソースフォロワートランジスタ１４２のゲートに伝えられる。また、右側のトランスファトランジスタ１０４がオンとなる場合、右側のフォトダイオード１０２で発生した電気的信号がフローティング拡散領域１０５を通じてソースフォロワートランジスタ１４２のゲートに伝えられる。

図３は、出力ライン１２１のある第１金属層１２０部分を横方向に切断した横断面図である。図３で、フォトダイオード１０２とフローティング拡散領域１０５との相対的な位置を示すために、フォトダイオード１０２とフローティング拡散領域１０５とを点線で示している。図３を参照すれば、選択トランジスタ１４３からの信号を出力するための出力ライン１２１が、２つの隣接したフォトダイオード１０２のエッジに沿ってフローティング拡散領域１０５を横切って第１方向（例えば、図３で縦方向）に形成されている。トランスファゲート１０３上には、前記トランスファゲート１０３とトランスファライン１６３とを連結する垂直な第４プラグ１６４が形成されている。また、フローティング拡散領域１０５上には、前記フローティング拡散領域１０５とリセットトランジスタ１４１のソースとを連結する垂直な第２プラグ１４８が形成されている。

図４Ａは、第３絶縁層１３０上に形成された酸化物半導体トランジスタ層１４０のみを示す平面図である。図４Ａで、フォトダイオード１０２とフローティング拡散領域１０５との相対的な位置を示すために、フォトダイオード１０２とフローティング拡散領域１０５とを点線で示している。図４Ａを参照すれば、リセットトランジスタ１４１とソースフォロワートランジスタ１４２とに入力電圧（Ｖｄｄ）を印加するための電源ライン１４５が、２つの隣接したフォトダイオード１０２のエッジに沿ってフローティング拡散領域１０５を横切って第１方向に配されている。したがって、水平方向から見た時、出力ライン１２１と電源ライン１４５とは、相互に重畳される位置に配されており、単に垂直方向に形成された高さのみが異なる。

また、リセットトランジスタ１４１は、２つの相互に隣接したフォトダイオード１０２の間のフローティング拡散領域１０５の上側に配されている。一方、ソースフォロワートランジスタ１４２と選択トランジスタ１４３とは、フォトダイオード１０２を中心に前記リセットトランジスタ１４１の反対側で前記フォトダイオード１０２のエッジに沿って第１方向に垂直な第２方向（すなわち、図４Ａで横方向）に一列に配されている。したがって、出力ライン１２１と電源ライン１４５との方向は、ソースフォロワートランジスタ１４２と選択トランジスタ１４３との整列方向と垂直している。ソースフォロワートランジスタ１４２と選択トランジスタ１４３とは、配線１４９を通じて一直線に連結される。そして、リセットトランジスタ１４１のソース領域とソースフォロワートランジスタ１４２のゲートとを連結する配線１４６が、フォトダイオード１０２上を横切って第１方向にさらに形成されている。

一実施形態によれば、図４Ａに示したように、電源ライン１４５は、その右側にあるリセットトランジスタ１４１とその左側にあるソースフォロワートランジスタ１４２とに連結されている。すなわち、一つの同じ電源ライン１４５によって入力電圧（Ｖｄｄ）を供給されるリセットトランジスタ１４１とソースフォロワートランジスタ１４２とは、電源ライン１４５を中心に互いに反対側に位置している。したがって、同じフォトダイオード１０２に関連したリセットトランジスタ１４１とソースフォロワートランジスタ１４２とは、一つの同じ電源ライン１４５から入力電圧（Ｖｄｄ）を供給されることではなく、隣接した異なる電源ライン１４５からそれぞれ入力電圧（Ｖｄｄ）を供給される。

図４Ｂは、第２金属層１６０にあるライン１６１，１６３，１６６の配置のみを示す平面図である。図４Ｂで、フォトダイオード１０２とフローティング拡散領域１０５との相対的な位置を示すために、フォトダイオード１０２とフローティング拡散領域１０５とを点線で示している。図４Ｂを参照すれば、トランスファトランジスタ１０４のゲート１０３と連結されるトランスファライン１６３は、第１方向に垂直な第２方向（すなわち、図４Ｂで横方向）に沿ってトランスファゲート１０３上を横切って配されている。図４Ｂには、リセットライン１６６の両側で２つのトランスファライン１６３が示されているので、それぞれのトランスファライン１６３は、図１及び図３に示された第４プラグ１６４を通じてトランスファゲート１０３と連結される。ここで、フローティング拡散領域１０５を共有している２つのトランスファトランジスタ１０４のトランスファゲート１０３は、相異なるトランスファライン１６３と連結されている。したがって、フローティング拡散領域１０５を共有している２つのトランスファトランジスタ１０４は、それぞれ独立的にオン／オフとなりうる。

また、リセットライン１６６は、２つの相互に隣接したフォトダイオード１０２の間のフローティング拡散領域１０５の上側に第２方向に沿って配されている。選択ライン１６１は、フォトダイオード１０２を中心に前記リセットライン１６６の反対側で前記フォトダイオード１０２のエッジに沿って第２方向に配されている。したがって、選択ライン１６１、トランスファライン１６３及びリセットライン１６６は、いずれも相互に平行に配列される。また、水平方向から見た時、リセットライン１６６は、その下部のリセットトランジスタ１４１と相互に重畳されて位置し、選択ライン１６１は、その下部のソースフォロワートランジスタ１４２及び選択トランジスタ１４３と相互に重畳されて位置する。

図５Ａは、図１でソースフォロワートランジスタ１４２と選択トランジスタ１４３とが形成された部分を、第２方向に沿って垂直に切断した縦断面図である。図５Ａでフォトダイオード１０２の相対的な位置を示すために、フォトダイオード１０２を点線で示している。図５Ａを参照すれば、基板１０１上にフォトダイオード１０２が形成されており、第１絶縁層１１０が前記フォトダイオード１０２を全体的に覆っている。第１絶縁層１１０上には、第１金属層１２０が配されている。第１金属層１２０には、選択トランジスタ１４３からの信号を出力するための出力ライン１２１及び第２絶縁層１２２が形成されている。第１金属層１２０の上面には、第３絶縁層１３０が配されている。前記第３絶縁層１３０を垂直に貫通して第１プラグ１２３が形成されるが、前記第１プラグ１２３は、その下部の出力ライン１２１とその上部の選択トランジスタ１４３とのソース領域を連結する。

第３絶縁層１３０上には、酸化物半導体トランジスタ層１４０が配される。前記酸化物半導体トランジスタ層１４０には、電源ライン１４５及びソースフォロワートランジスタ１４２と選択トランジスタ１４３とが形成されている。ここで、前記ソースフォロワートランジスタ１４２と選択トランジスタ１４３とは、ゲートが下側にある下部ゲート構造の透明な酸化物半導体トランジスタである。例えば、ソースフォロワートランジスタ１４２の場合、図５Ａに示したように、第３絶縁層１３０上に形成されたゲート電極１４２ｇ、ゲート電極１４２ｇを覆うゲート絶縁膜１４２ｇｉ、ゲート絶縁膜１４２ｇｉを覆う酸化物半導体層１４２ｏｓ及び酸化物半導体層１４２ｏｓの両側にそれぞれ形成されたソース領域１４２ｓとドレイン領域１４２ｄとを備える。例えば、ゲート電極１４２ｇ、ソース領域１４２ｓ及びドレイン領域１４２ｄは、ＩＴＯのような透明伝導体で形成されうる。ゲート絶縁膜１４２ｇｉは、ＳｉＯ_２のような透明な絶縁性材料で形成されうる。また、酸化物半導体層１４２ｏｓとしては、例えば、ＺｎＯ、ＳｎＯ、ＩｎＯのような透明酸化物を使用するか、またはこれらの酸化物にＴａ、Ｈｆ、Ｉｎ、Ｇａ、Ｓｒがさらに含まれた材料を使用できる。

ソースフォロワートランジスタ１４２と同様に、選択トランジスタ１４３は、第３絶縁層１３０上に形成されたゲート電極１４３ｇ、ゲート電極１４３ｇを覆うゲート絶縁膜１４３ｇｉ、ゲート絶縁膜１４３ｇｉを覆う酸化物半導体層１４３ｏｓ及び酸化物半導体層１４３ｏｓの両側にそれぞれ形成されたソース領域１４３ｓとドレイン領域１４３ｄとを備えうる。選択トランジスタ１４３の材料も、ソースフォロワートランジスタ１４２についての説明と同じでありうる。前述したように、選択トランジスタ１４３のソース領域１４３ｓは、第１プラグ１２３を通じて出力ライン１２１と連結される。また、選択トランジスタ１４３のドレイン領域１４３ｄは、配線１４９を通じてソースフォロワートランジスタ１４２のソース領域１４２ｓと連結される。このために、選択トランジスタ１４３のドレイン領域１４３ｄ、配線１４９及びソースフォロワートランジスタ１４２のソース領域１４２ｓは、一つの材料（例えば、ＩＴＯ）を利用して一体に形成されうる。一方、ソースフォロワートランジスタ１４２のドレイン領域１４２ｄは、電源ライン１４５と連結される。

酸化物半導体トランジスタ層１４０で前述したトランジスタ１４２，１４３及び電源ライン１４５と配線１４９は、第４絶縁層１４７で覆われている。酸化物半導体トランジスタ層１４０上には、第５絶縁層１５０及び第２金属層１６０が順次に形成されている。前記第２金属層１６０には、選択トランジスタ１４３のゲートと連結される選択ライン１６１が配されている。具体的に、選択ライン１６１は、図１に示された第３プラグ１６２を通じて選択トランジスタ１４３のゲート電極１４３ｇと電気的に接触する。図５Ａには明確に示されていないが、第２金属層１６０で残りの部分は、第６絶縁層１６５で取り囲まれている。

図５Ｂは、図１でリセットトランジスタ１４１が形成された部分を、第２方向に沿って垂直に切断した縦断面図である。図５Ｂを参照すれば、隣接した２つのフォトダイオード１０２の間のフローティング拡散領域１０５が基板１０１上に形成されており、前記フローティング拡散領域１０５を全体的に覆うように、第１絶縁層１１０が形成されている。そして、第１絶縁層１１０上には、第１金属層１２０が配されている。第１金属層１２０には、出力ライン１２１及び第２絶縁層１２２が形成されている。第１金属層１２０の上面には、第３絶縁層１３０が配されており、前記第３絶縁層１３０上には、酸化物半導体トランジスタ層１４０が配されている。

図５Ｂの縦断面図で酸化物半導体トランジスタ層１４０には、電源ライン１４５とリセットトランジスタ１４１とが形成されている。リセットトランジスタ１４１は、ゲートが下側にある下部ゲート構造の透明な酸化物半導体トランジスタである。このようなリセットトランジスタ１４１の構造及び材料は、前述したソースフォロワートランジスタ１４２と選択トランジスタ１４３との構造及び材料と同じでありうる。例えば、図５Ｂに示したように、リセットトランジスタ１４１は、第３絶縁層１３０上に形成されたゲート電極１４１ｇ、ゲート電極１４１ｇを覆うゲート絶縁膜１４１ｇｉ、ゲート絶縁膜１４１ｇｉを覆う酸化物半導体層１４１ｏｓ、及び酸化物半導体層１４１ｏｓの両側にそれぞれ形成されたソース領域１４１ｓとドレイン領域１４１ｄとを備えうる。ここで、リセットトランジスタ１４１のドレイン領域１４１ｄは、電源ライン１４５と連結される。リセットトランジスタ１４１のソース領域１４１ｓは、第１ないし第３絶縁層１１０，１２２，１３０を垂直に貫通して形成された第２プラグ１４８を通じてフローティング拡散領域１０５に連結される。また、前記ソース領域１４１ｓは、図１に示された配線１４６を通じてソースフォロワートランジスタ１４２のゲート、さらに具体的には、ゲート電極１４２ｇに連結される。

一方、酸化物半導体トランジスタ層１４０上には、第５絶縁層１５０及び第２金属層１６０が順次に形成されている。図５Ｂの縦断面図で、前記第２金属層１６０には、リセットトランジスタ１４１のゲートと連結されるリセットライン１６６が配されている。さらに具体的に、リセットライン１６６は、第５絶縁層１５０を貫通し、便宜上図示されていない第５プラグを通じてリセットトランジスタ１４１のゲート電極１４１ｇと電気的に接触する。図１に示したように、第２金属層１６０で、残りの部分は、第６絶縁層１６５で取り囲まれている。

前述した構造を通じて分かるように、ＣＭＯＳイメージセンサー１００で隣接した２つのフォトダイオード１０２に対して、２つのトランスファトランジスタ１０４及びそれぞれ一つずつのリセットトランジスタ１４１、ソースフォロワートランジスタ１４２、選択トランジスタ１４３が割り当てられる。図６は、このようなＣＭＯＳイメージセンサー１００の概略的な回路構造を示す等価回路図である。図６で、ＴＧ１及びＴＧ２で表示されたものは、トランスファライン１６３に該当し、ＲＳで表示されたものは、リセットライン１６６に該当し、ＳＥＬで表示されたものは、選択ライン１６１に該当し、ＯＵＴで表示されたものは、出力ライン１２１に該当する。２つのトランスファトランジスタ１０４のソース領域は、それぞれの対応するフォトダイオード１０２と連結されている。２つのトランスファトランジスタ１０４によって共有されるフローティング拡散領域１０５は、ドレイン領域としての役割を行う。リセットトランジスタ１４１のソース領域は、フローティング拡散領域１０５とソースフォロワートランジスタ１４２とのゲートに同時に連結されている。リセットトランジスタ１４１とソースフォロワートランジスタ１４２とのドレインには、それぞれ別途の電源ライン１４５を通じて入力電圧（Ｖｄｄ）が印加される。そして、ソースフォロワートランジスタ１４２の出力は、選択トランジスタ１４３を通じて最終的に出力ライン１２１に提供される。

このような構造で、いずれか一つのフォトダイオード１０２で発生した信号を読み取るためには、まず選択ライン１６１を通じて選択トランジスタ１４３をターンオンさせる。そうすれば、ソースフォロワートランジスタ１４２からの信号が出力ライン１２１に提供されうる。この時、ソースフォロワートランジスタ１４２のゲートに印加される電圧によって、ソースフォロワートランジスタ１４２のドレイン領域から選択トランジスタ１４３を通じて、出力ライン１２１に伝えられる信号の大きさが変わる。選択トランジスタ１４３がオンを維持した状態で、リセットライン１６６を通じてリセットトランジスタ１４１をターンオンさせることによって、フローティング拡散領域１０５の電位を初期化する。その後、リセットトランジスタ１４１を再びターンオフさせ、信号を読もうとするフォトダイオード１０２と連結されたトランスファトランジスタ１０４をターンオンさせる。この時、フローティング拡散領域１０５を共有する２つのトランスファトランジスタ１０４が同時にオンとなることはできず、いずれか一つがオン状態である間に、他の一つは、オフとならねばならない。

トランスファトランジスタ１０４がターンオンされれば、フォトダイオード１０２で発生した信号がトランスファトランジスタ１０４を通じてフローティング拡散領域１０５に流れる。これにより、初期化されたフローティング拡散領域１０５の電位が変わり、したがって、ソースフォロワートランジスタ１４２のゲートに印加される電位も変わる。その結果、前記ソースフォロワートランジスタ１４２から選択トランジスタ１４３を通じて出力ライン１２１に伝えられる信号の大きさが変化するが、この信号の大きさの差がフォトダイオード１０２に提供された光量を表せる。すなわち、フォトダイオード１０２で発生した電気的信号でソースフォロワートランジスタ１４２の出力量を制御するため、ソースフォロワートランジスタ１４２のドレイン領域に十分に大きい入力電圧（Ｖｄｄ）が提供されれば、フォトダイオード１０２で発生した電気的信号が小さくても、十分に大きい出力変化を得られる。このような点で、ソースフォロワートランジスタ１４２は、増幅器としての役割を行う。このようなＣＭＯＳイメージセンサー１００の動作は、図７のタイミング図を通じて、さらに容易に理解できる。

図８は、フローティング拡散領域１０５を共有する２つのフォトダイオード１０２と直接的に関連したトランジスタ１０４，１４１，１４２，１４３及び配線１２１，１４５のみを概略的に示している。図８に示したように、フォトダイオード１０２から信号を読み取るために配された多数のトランジスタ１０４，１４１，１４２，１４３のうち、トランスファトランジスタ１０４を除いて、残りのトランジスタ１４１，１４２，１４３は、フォトダイオード１０２の上面領域から一側に逸脱している。したがって、図面でいずれか一つのフォトダイオード１０２の真上の領域に配されているトランジスタ１４１，１４２，１４３は、そのフォトダイオード１０２と隣接した他のフォトダイオードの信号を読み取るためのものである。

また、図８には、信号の流れが矢印で示されている。図８の矢印を通じて分かるように、別途の電源ライン１４５を通じてリセットトランジスタ１４１のドレインとソースフォロワートランジスタ１４２のドレインとに入力電圧が印加される。信号は、ソースフォロワートランジスタ１４２から選択トランジスタ１４３を通じて出力ライン１２１に伝えられるが、この信号の大きさは、ソースフォロワートランジスタ１４２のゲートと連結されたフローティング拡散領域１０５の電位によって決定される。

前述したＣＭＯＳイメージセンサー１００の場合、フォトダイオード１０２から信号を読み取るための多数のトランジスタ１４１，１４２，１４３及び多様な配線１２１，１４５，１４６，１４９，１６１，１６３がフォトダイオード１０２のエッジに沿って複層構造で重畳して配されている。その結果、従来に比べて、同じ単位画素面積に対して、フォトダイオード１０２の相対的な面積をさらに増大させうる。したがって、感度の低下なしに、単位画素のサイズをさらに減少させることができ、さらに高画質のＣＭＯＳイメージセンサーを提供できる。また、多数のトランジスタ１４１，１４２，１４３及び多様な配線１２１，１４５，１４６，１４９，１６１，１６３が透明に製造できるため、フォトダイオード１０２に入る光が、これらによって遮断されることを最小化できる。

一方、ＣＭＯＳイメージセンサー１００は、前述した単位画素構造上に形成されたカラーフィルタとマイクロレンズとをさらに備えうる。図９Ａは、カラーフィルタとマイクロレンズとを有するＣＭＯＳイメージセンサーの概略的な構造を示している。図９Ａを参照すれば、例えば、シリコン基板１０１を有するフォトダイオード１０２上に層間絶縁膜（ＩＬＤ：Ｉｎｔｅｒ Ｌａｙｅｒ Ｄｉｅｌｅｃｔｒｉｃｓ）として第１絶縁層１１０、第１金属層１２０、第１金属間絶縁膜（ＩＭＤ：Ｉｎｔｅｒ Ｍｅｔａｌ Ｄｉｅｌｅｃｔｒｉｃｓ）として第３絶縁層１３０、酸化物半導体トランジスタ層１４０、第２金属間絶縁膜（ＩＭＤ）として第５絶縁層１５０及び第２金属層１６０が連続して形成されている。前記層の具体的な構造は、先に詳細に説明した。そして、第２金属層１６０上には、第３金属間絶縁膜（ＩＭＤ）として、第７絶縁層１７０、カラーフィルタ１８０及びマイクロレンズ１９０が追加的に形成されうる。図示していないが、カラーフィルタ１８０とマイクロレンズ１９０との間には、マイクロレンズ１９０を固定させるための接着層がさらに介在されうる。

図９Ａに示された例の場合、２つの金属層１２０，１６０の間に酸化物半導体トランジスタ層１４０が介在された構造であるが、実施形態によって、２つの金属層１２０，１６０及び酸化物半導体トランジスタ層１４０の位置は、互いに変わることもある。例えば、図９Ｂを参照すれば、酸化物半導体トランジスタ層１４０が第１絶縁層１１０上に形成され、第１金属層１２０は、第３絶縁層１３０上に、そして、第２金属層１６０は、第５絶縁層１５０上にそれぞれ形成されることもある。この場合にも、それぞれの層は、先に説明した構造をそのまま有しうる。但し、絶縁層を垂直に貫通して、上下部のトランジスタまたは配線と連結されるプラグの位置または長さのみが少しずつ変更される。また、図９Ｃに示したように、第１金属層１２０が第１絶縁層１１０上に形成され、第２金属層１６０は、第３絶縁層１３０上に、そして、酸化物半導体トランジスタ層１４０は、第５絶縁層１５０上にそれぞれ形成されることもある。

また、図１０Ａを参照すれば、カラーフィルタ１８０とマイクロレンズ１９０との位置が、図９Ａに示された実施形態とは逆になることもある。すなわち、図９Ａの場合には、フォトダイオード１０２上に第１絶縁層１１０、第１金属層１２０、第３絶縁層１３０、酸化物半導体トランジスタ層１４０、第５絶縁層１５０及び第２金属層１６０を形成した後に、その上に連続して、第７絶縁層１７０、カラーフィルタ１８０及びマイクロレンズ１９０を形成した。しかし、図１０Ａの場合には、まずフォトダイオード１０２上に第１絶縁層１１０、第１金属層１２０、第３絶縁層１３０、酸化物半導体トランジスタ層１４０、第５絶縁層１５０及び第２金属層１６０を形成する。その後、フォトダイオード１０２をひっくり返して第２金属層１６０を支持基板２００上に接合し、前記第１絶縁層１１０、第１金属層１２０、第３絶縁層１３０、酸化物半導体トランジスタ層１４０、第５絶縁層１５０及び第２金属層１６０が形成された反対側面に、第７絶縁層１７０、カラーフィルタ１８０及びマイクロレンズ１９０を形成する。

図１１Ａないし図１１Ｃは、図１０ＡのＣＭＯＳイメージセンサーの製造方法を概略的に示している。図１１Ａに示したように、まずフォトダイオード１０２上に第１絶縁層１１０、第１金属層１２０、第３絶縁層１３０、酸化物半導体トランジスタ層１４０、第５絶縁層１５０及び第２金属層１６０を順次に形成する。その後、図１１Ｂに示したように、図１１Ａの全体構造物を逆にひっくり返して、第２金属層１６０を支持基板２００上に接合する。

その後、フォトダイオード１０２上にある基板１０１を、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）のような方式で除去して、フォトダイオード１０２を外部に露出させうる。または、図１１Ａの段階で予めフォトダイオード１０２にある基板１０１を部分的に除去した後に、図１１Ｂの段階で基板１０１の残りの部分を除去することもある。その後、図１１Ｃに示したように、露出されたフォトダイオード１０２上に第７絶縁層１７０、カラーフィルタ１８０及びマイクロレンズ１９０を順次に形成できる。

それにより、フォトダイオード１０２は、前述した第１金属層１２０、第２金属層１６０及び酸化物半導体トランジスタ層１４０内の配線及びトランジスタによる妨害なしに光を受光できる。したがって、フォトダイオード１０２の受光面積及び感度をさらに向上させうる。

一方、図１０Ｂ及び図１０Ｃは、第１金属層１２０、第２金属層１６０及び酸化物半導体トランジスタ層１４０の間の配置が変更された場合を示している。例えば、図１０Ｂは、図９Ｂの場合と同じ配置を示し、図１０Ｃは、図９Ｃの場合と同じ配置を示す。図９Ｂ及び図９Ｃで説明したように、このような場合にも、ＣＭＯＳイメージセンサーの全体的な構造及び性能には、ほとんど変化がない。

これまで、本発明の理解を助けるために、多様な実施形態が説明され、添付した図面に示した。しかし、このような実施形態は、単に本発明を例示するためのものであり、これを制限しないという点が理解されねばならない。そして、本発明は、図示され、かつ説明された説明に限定されないという点が理解されねばならない。これは、多様な他の変形が、当業者によって発生できるためである。

本発明は、表示素子関連の技術分野に好適に適用可能である。

１０１ 基板
１０２ フォトダイオード
１０３ トランスファゲート
１０４ トランスファトランジスタ
１０５ フローティング拡散領域
１１０ 第１絶縁層
１２０ 第１金属層
１２１ 出力ライン
１２２ 第２絶縁層
１２３ 第１プラグ
１３０ 第３絶縁層
１４０ 酸化物半導体トランジスタ層
１４１ リセットトランジスタ
１４２ ソースファロワートランジスタ
１４３ 選択トランジスタ
１４５ 電源ライン
１４６ 配線
１４７ 第４絶縁層
１４８ 第２プラグ
１５０ 第５絶縁層
１６０ 第２金属層
１６１ 選択ライン
１６２ 第３プラグ
１６３ トランスファライン
１６４ 第４プラグ
１６５ 第６絶縁層
１６６ リセットライン

Claims (28)

1. ２次元アレイに配列された多数のフォトダイオード上の層間絶縁膜と、
   前記多数のフォトダイオードのエッジ位置において前記エッジに沿って配された出力ラインを含む、前記層間絶縁膜上の第１金属層と、
   前記第１金属層上の第１金属間絶縁膜と、
   前記多数のフォトダイオードのエッジ位置でかつ該エッジに沿って配された多数の酸化物半導体トランジスタ、及び前記多数のトランジスタに連結される電源ラインと多数の配線を備える、前記第１金属間絶縁膜上の酸化物半導体トランジスタ層と、
   前記酸化物半導体トランジスタ層上の第２金属間絶縁膜と、
   前記多数のフォトダイオードのエッジ位置で前記エッジに沿って配された選択ライン、トランスファライン、及びリセットラインを含む、前記第２金属間絶縁膜上の第２金属層と、を備え、
   前記酸化物半導体トランジスタ層の多数の酸化物半導体トランジスタ、電源ライン及び多数の配線は前記多数のフォトダイオードのエッジ位置で前記第１金属層の出力ライン、前記第２金属層の選択ライン、トランスファライン、及びリセット ラインのうち少なくとも一つと重畳するように配される、ＣＭＯＳイメージセンサー。
2. 前記多数のフォトダイオードは、２つずつ一対をなし、一対をなす隣接した２つのフォトダイオードの間にフローティング拡散領域が配されていることを特徴とする請求項１に記載のＣＭＯＳイメージセンサー。
3. 前記フォトダイオードは、ｎ−ウェル及びｎ−ウェルの表面に形成されたｐ型不純物領域を備えることを特徴とする請求項２に記載のＣＭＯＳイメージセンサー。
4. 前記フォトダイオード対内で、それぞれのフォトダイオードとフローティング拡散領域との間の表面上にトランスファゲートがそれぞれ形成されており、前記フォトダイオードのｎ−ウェル、フローティング拡散領域及びトランスファゲートは、トランスファトランジスタを形成することを特徴とする請求項３に記載のＣＭＯＳイメージセンサー。
5. 前記多数の酸化物半導体トランジスタは、多数のリセットトランジスタ、ソースフォロワートランジスタ及び選択トランジスタを備え、前記リセットトランジスタ、ソースフォロワートランジスタ及び選択トランジスタは、透明な酸化物半導体トランジスタであることを特徴とする請求項４に記載のＣＭＯＳイメージセンサー。
6. 前記第１金属層の前記出力ラインは、前記選択トランジスタから信号を出力するように構成され、前記出力ラインは、垂直に形成された第１プラグを通じて前記選択トランジスタのソース領域と連結されることを特徴とする請求項５に記載のＣＭＯＳイメージセンサー。
7. 前記出力ラインは、２つの隣接したフォトダイオードのエッジに沿ってフローティング拡散領域上を横切って形成されていることを特徴とする請求項６に記載のＣＭＯＳイメージセンサー。
8. 前記ソースフォロワートランジスタのソース領域と選択トランジスタのドレイン領域とが相互に電気的に連結されており、
   前記リセットトランジスタのソースは、垂直に形成された第２プラグを通じて前記フローティング拡散領域に連結されることを特徴とする請求項５に記載のＣＭＯＳイメージセンサー。
9. 前記酸化物半導体トランジスタ層は、前記リセットトランジスタのソース領域と前記ソースフォロワートランジスタのゲートとを連結するものであって、前記フォトダイオード上を横切って形成された配線をさらに備えることを特徴とする請求項５に記載のＣＭＯＳイメージセンサー。
10. 前記電源ラインは、前記リセットトランジスタのドレイン領域とソースフォロワートランジスタのドレイン領域とに入力電圧を印加するように構成されることを特徴とする請求項６に記載のＣＭＯＳイメージセンサー。
11. 一つの同じフォトダイオードに連結されたリセットトランジスタとソースフォロワートランジスタとは、異なる電源ラインからそれぞれ入力電圧を供給されることを特徴とする請求項１０に記載のＣＭＯＳイメージセンサー。
12. 前記電源ラインは、２つの隣接したフォトダイオードのエッジに沿ってフローティング拡散領域上を横切って形成されており、前記出力ラインと電源ラインとは、水平方向から見た時、相互に重畳される位置に配されており、垂直方向に形成された高さが異なることを特徴とする請求項１０に記載のＣＭＯＳイメージセンサー。
13. 前記リセットトランジスタ電源ラインは、前記フローティング拡散領域の上側に配されていることを特徴とする請求項１０に記載のＣＭＯＳイメージセンサー。
14. 前記ソースフォロワートランジスタと選択トランジスタとは、前記フォトダイオードを中心に、前記リセットトランジスタの反対側で前記フォトダイオードのエッジに沿って一列に配されることを特徴とする請求項１３に記載のＣＭＯＳイメージセンサー。
15. 前記電源ラインと出力ラインとの方向は、前記ソースフォロワートランジスタと選択トランジスタとの整列方向と垂直であることを特徴とする請求項１１に記載のＣＭＯＳイメージセンサー。
16. 前記選択ラインは前記選択トランジスタのゲートと連結され、
    前記トランスファラインは前記トランスファトランジスタのトランスファゲートと連結され、
    前記リセットラインは前記リセットトランジスタのゲートと連結されることを特徴とする請求項５に記載のＣＭＯＳイメージセンサー。
17. 前記選択ラインは、垂直に形成された第３プラグを通じて選択トランジスタのゲートと連結されることを特徴とする請求項１６に記載のＣＭＯＳイメージセンサー。
18. 前記選択ラインは、前記ソースフォロワートランジスタ及び選択トランジスタの上において、水平方向から見た時、前記選択ライン、ソースフォロワートランジスタ及び選択トランジスタは、相互に重畳して位置することを特徴とする請求項１７に記載のＣＭＯＳイメージセンサー。
19. 前記トランスファラインは、垂直に形成された第４プラグを通じてトランスファトランジスタのトランスファゲートと連結されることを特徴とする請求項１７に記載のＣＭＯＳイメージセンサー。
20. 前記リセットラインの両側に２つのトランスファラインが配されており、それぞれのトランスファラインは、トランスファゲート上を横切って配されることを特徴とする請求項１９に記載のＣＭＯＳイメージセンサー。
21. 水平方向から見た時、前記リセットラインは、下部のリセットトランジスタと相互に重畳して位置し、
    前記選択ライン、トランスファライン及びリセットラインは、相互に平行したことを特徴とする請求項１６に記載のＣＭＯＳイメージセンサー。
22. 前記第２金属層上に順次に配された第３金属間絶縁膜、カラーフィルタ及びマイクロレンズをさらに備えることを特徴とする請求項１に記載のＣＭＯＳイメージセンサー。
23. 前記フォトダイオードの下部に順次に配された第３金属間絶縁膜、カラーフィルタ及びマイクロレンズをさらに備えることを特徴とする請求項１に記載のＣＭＯＳイメージセンサー。
24. ２次元アレイに配列された多数のフォトダイオード上に層間絶縁膜を形成するステップと、
    前記多数のフォトダイオードのエッジ位置で前記エッジに沿って配された出力ラインを含む第１金属層を前記層間絶縁膜上に形成するステップと、
    前記第１金属層上に第１金属間絶縁膜を形成するステップと、
    前記多数のフォトダイオードのエッジ位置でかつ該エッジに沿って配された多数の酸化物半導体トランジスタ及び前記多数のトランジスタに連結される電源ラインと多数の配線を備える酸化物半導体トランジスタ層を前記第１金属間絶縁膜上に形成するステップと、
    前記酸化物半導体トランジスタ層上に第２金属間絶縁膜を形成するステップと、
    前記多数のフォトダイオードのエッジ位置で前記エッジに沿って配された選択ライン、トランスファライン、及びリセットラインを含む第２金属層を前記第２金属間絶縁膜上に形成するステップと、を含み、
    前記酸化物半導体トランジスタ層の多数の酸化物半導体トランジスタ、電源ライン及び多数の配線は前記多数のフォトダイオードのエッジ位置で前記第１金属層の出力ライン、前記第２金属層の選択ライン、トランスファライン、及びリセットラインのうち少なくとも一つと重畳するように配される、ＣＭＯＳイメージセンサーの製造方法。
25. 前記層間絶縁膜を形成するステップは、前記多数のフォトダイオードが対をなすように前記多数のフォトダイオードを形成するステップを含み、一対をなす前記フォトダイオードの間にフローティング拡散領域が形成されることを特徴とする請求項２４に記載のＣＭＯＳイメージセンサーの製造方法。
26. 前記層間絶縁膜を形成するステップは、ｎ−ウェル及びｎ−ウェルの表面に形成されたｐ型不純物領域を備える前記多数のフォトダイオードを形成するステップを含むことを特徴とする請求項２５に記載のＣＭＯＳイメージセンサーの製造方法。
27. 前記フォトダイオードの対を形成するステップは、それぞれのフォトダイオードとフローティング拡散領域との間の表面上にトランスファゲートを形成するステップを含み、ここで、前記ｎ−ウェル、フローティング拡散領域及びトランスファゲートは、トランスファトランジスタを形成することを特徴とする請求項２６に記載のＣＭＯＳイメージセンサーの製造方法。
28. 前記多数のトランジスタを形成するステップは、多数のリセットトランジスタ、多数のソースフォロワートランジスタ及び多数の選択トランジスタを形成するステップを含み、
    前記リセットトランジスタ、ソースフォロワートランジスタ及び選択トランジスタは、透明な酸化物半導体トランジスタであることを特徴とする請求項２７に記載のＣＭＯＳイメージセンサーの製造方法。

Images