JP5887076B2

JP5887076B2 - フルブリッジ切り換え回路

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Publication number: JP5887076B2
Application number: JP2011150368A
Authority: JP
Inventors: 南　光佑; 光佑南; 正男印; 準▲徳▼ 崔; 民基安
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2011-07-06
Filing date: 2011-07-06
Publication date: 2016-03-16
Anticipated expiration: 2031-07-06
Also published as: JP2013017364A

Description

本発明は、フルブリッジ切り換え回路に関し、より詳しくは、６つの切り換え素子で具現される２チャンネルフルブリッジ切り換え回路に関する。

電源装置またはインバータ等のように大電力を出力する電子機器は、通常ＰＷＭ回路の制御信号によって電力を増幅して負荷に伝達するコンバータ回路を備える。そのようなコンバータ回路は、ＰＷＭ信号の制御に基づいて直流電圧信号を交流電圧信号に変換して出力する切り換え回路を組み込むことが通常である。直流電圧信号を交流電圧信号に変換して出力する切り換え回路としては、ハーフブリッジ(ｈａｌｆ-ｂｒｉｄｇｅ)切り換え回路、フルブリッジ(ｆｕｌｌ-ｂｒｉｄｇｅ)切り換え回路、プッシュプル(ｐｕｓｈ-ｐｕｌｌ)切り換え回路などが挙げられる。このうち、単極性電源及び４つの切り換え素子で具現されるフルブリッジ切り換え回路は、現在最も代表的な切り換え回路であって、出力容量が大きい場合や出力電圧が高い場合に広く用いられてきている。

１つのチャンネルを有する単チャンネルフルブリッジ切り換え回路は、計４つの切り換え素子がトランスの１次側コイルを介してＨ字状に配設されるため、「Ｈブリッジ」とも呼ばれる。通常、フルブリッジ切り換え回路はＨ字状に配置された切り換え素子を交互に導通させると共に、各切り換え素子のオン(ＯＮ)パルス幅を可変することによって出力電圧を制御する。

各種の電子機器の大規模化に伴って、切り換え回路は単チャンネル形態で用いられる場合より、２つのチャンネルを有する形で用いられる場合が多くなっている。従来２チャンネルフルブリッジ切り換え回路は、２つの単チャンネルフルブリッジ切り換え回路を単に共に配置する形態であって、計８つの切り換え素子を含むように構成されることが一般的である。２チャンネルフルブリッジ切り換え回路において、各チャンネルは個別に調整されなければならないため、ＩＣはこれら計８つの切り換え素子の動作を各々制御しなければならない。しかし、このような２チャンネルフルブリッジ切り換え回路の場合、切り換え素子の数が多いため、回路構成が複雑で、費用及び大きさで不利な面がある。

これと関連して、切り換え素子の数を減らそうとする努力によって、計６つの切り換え素子を有する２チャンネルフルブリッジ切り換え回路が研究された。このような切り換え回路は、２つのチャンネルのための各トランスの１次側コイルの一方の端子を互いに短絡させて共通ノードにし、その共通ノードに接続された２つの切り換え素子が両チャンネルに共通に用いられるように構成されている。このような構成を有する回路の場合、各チャンネルは個別に調整されなければならないため、回路駆動のためには共通ノードに接続された切り換え素子のオン／オフ時間及びそれによる共通ノードの電位によって残りの他の切り換え素子のオン／オフ時間を制御して所望の結果を得る、いわゆるフェーズシフト方式が採択されている。

特開２００４−３４２４８５号公報

従って、６つの切り換え素子を有する２チャンネルフルブリッジ切り換え回路として、フェーズシフト方式のような複雑な制御なしに簡単な方式でも各チャンネルの個別の調整を可能にした切り換え回路が必要である。

本発明は、フェーズシフト方式のような複雑な制御なしに簡単な方式でも各チャンネルの個別の調整が可能な６つの切り換え素子を有する２チャンネルフルブリッジ切り換え回路を提供する。

本発明の一特徴によれば、フルブリッジ切り換え回路が提供される。本発明によるフルブリッジ切り換え回路は、第１のコンバータ回路及び第２のコンバータ回路を含むコンバータ回路部を含むことができる。第１及び第２のコンバータ回路は各々第１及び第２のトランスを含み、各々第１及び第２の切り換え信号に応答して第１及び第２のトランスを各々制御する第１及び第２の切り換え素子部を各々含み、第１及び第２のトランスは第１及び第２の切り換え素子部の制御によって、各々第１及び第２のフィードバック信号を出力できる。また、本発明によるフルブリッジ切り換え回路は、第３の切り換え入力を有し、第１及び第２のトランスに接続された第３の切り換え素子部と、第１のフィードバック信号に基づいて生成された第１の制御信号と第２のフィードバック信号に基づいて生成された第２の制御信号の論理和信号を生成するＩＣ回路部を含むことができる。論理和信号は第３の切り換えの入力によりフィードバックされ得る。

本発明の一実施例によれば、第３の切り換え素子部は、論理和信号に応答して第１及び第２のトランスをさらに制御できる。

本発明の一実施例によれば、第３の切り換え素子部は互いに接続された第１及び第２のスイッチをさらに含むことができ、第１及び第２のトランスは各々１次コイルを含むことができる。また、１次コイルの一方の端子は互いに接続され得て、第１及び第２のスイッチの接点は１次コイルの接点に接続され得る。論理和信号は第１及び第２のスイッチのオンオフを制御することができ、第１及び第２のスイッチは１次コイルの電流の流れを制御することができる。

本発明の一実施例によれば、第１のコンバータ回路は、第１のトランスの１次コイルの電流の流れを制御するための第３の及び第４スイッチを含むことができ、第２のコンバータ回路は、第２のトランスの１次コイルの電流の流れを制御するための第５及び第６スイッチをさらに含むことができ、ＩＣ回路部は第１のフィードバック信号に基づいて第３の及び第４スイッチのオンオフ制御のための第３の制御信号を生成でき、第２のフィードバック信号に基づいて第５及び第６スイッチのオンオフ制御のための第４制御信号を生成することができる。

本発明の一実施例によれば、第１及び第２の制御信号は第１のスイッチのための制御信号と第２のスイッチのための制御信号をいずれも含むことができる。

本発明によれば、構成が簡単で、制御が容易な２チャンネルフルブリッジ切り換え回路が得られる。また、２チャンネルフルブリッジ切り換え回路を構成するにおいて、切り換え素子数を減らし、構成を単純化できるようになり、費用及び空間節減の効果が得られるだけでなく、フェーズシフト方式のような複雑な制御なしでも回路構成により各チャンネルの個別の調整が可能になって使用上の利便性が得られる。

本発明の一実施例によるコンバータ回路を概略的に示した図面である。図１のＩＣ回路の内部構成を示した図面である。図２のＩＣ回路に流れる各信号及びそれによるコンバータ回路のトランスの各１次側コイルに流れる電流の位相変化を示すタイミング図である。

以下、本発明の好適な実施の形態は図面を参考にして詳細に説明する。次に示される各実施の形態は当業者にとって本発明の思想が十分に伝達されることができるようにするために例として挙げられるものである。従って、本発明は以下示している各実施の形態に限定されることなく他の形態で具体化されることができる。

図１は、本発明の一実施例によるコンバータ回路１００を概略的に示した図面である。同図のように、コンバータ回路１００はＩＣ回路１０２、第１のスイッチ素子部ＳＷａ、第２のスイッチ素子部ＳＷｃｏｍ及び第３のスイッチ素子部ＳＷｂを含む。

ＩＣ回路１０２は，６つのスイッチ制御信号ＳＷａ１、ＳＷａ２、ＳＷｃ１、ＳＷｃ２、ＳＷｂ１、ＳＷｂ２を出力する。ＩＣ回路１０２から出力されるこれらスイッチ制御信号ＳＷａ１、ＳＷａ２、ＳＷｃ１、ＳＷｃ２、ＳＷｂ１、ＳＷｂ２はＰＷＭ制御信号であって、これら信号のオン／オフ持続時間の組合わせによって各負荷に出力される電圧が定められることができる。ＩＣ回路１０２の内部構成については図２を参照して後述することにする。

図１に示すように、第１のスイッチ素子部ＳＷａ、第２のスイッチ素子部ＳＷｃｏｍ及び第３のスイッチ素子部ＳＷｂは、各々電源部１１２ａ、１１２ｃｏｍ、１１２ｂを含むことができる。これら電源部１１２ａ、１１２ｃｏｍ、１１２ｂは所定の直流電圧源であってもよい。

第１のスイッチ素子部ＳＷａはスイッチ素子１１４ａ１、１１４ａ２を含むことができる。本発明の一実施例によれば、スイッチ素子１１４ａ１、１１４ａ２はＭＯＳＦＥＴスイッチであってもよく、これに限定するものではない。図１に示すように、スイッチ素子１１４ａ１のソース端子が電源部１１２ａに接続され、ゲート端子にはＩＣ回路１０２から入力されたスイッチ制御信号ＳＷａ１が印加され得る。スイッチ素子１１４ａ１のドレイン端子はスイッチ素子１１４ａ２のソース端子と互いに接続され得る。スイッチ素子１１４ａ２のドレイン端子は接地され得る。

第２のスイッチ素子部ＳＷｃｏｍは、スイッチ素子１１４ｃｏｍ１、１１４ｃｏｍ２を含むことができる。本発明の一実施例によれば、スイッチ素子１１４ｃｏｍ１、１１４ｃｏｍ２はＭＯＳＦＥＴスイッチであってもよいが、本発明がこれによって制限されるわけではない。図１に示すように、スイッチ素子１１４ｃｏｍ１のソース端子が電源部１１２ｃｏｍに接続され、ゲート端子にはＩＣ回路１００から入力されたスイッチ制御信号ＳＷｃ１が印加され得る。スイッチ素子１１４ｃｏｍ１のドレイン端子はスイッチ素子１１４ｃｏｍ２のソース端子と互いに接続され得る。スイッチ素子１１４ｃｏｍ２のドレイン端子は接地され得る。

第３のスイッチ素子部ＳＷｂはスイッチ素子１１４ｂ１、１１４ｂ２を含むことができる。本発明の一実施例によれば、スイッチ素子１１４ｂ１、１１４ｂ２はＭＯＳＦＥＴスイッチであってもよいが、本発明がこれによって制限されるわけではない。図１に示すように、スイッチ素子１１４ｂ１のソース端子が電源部１１２ｂに接続され、ゲート端子にはＩＣ回路１００から入力されたスイッチ制御信号ＳＷｂ１が印加され得る。スイッチ素子１１４ｂ１のドレイン端子はスイッチ素子１１４ｂ２のソース端子と互いに接続され得る。スイッチ素子１１４ｂ２のドレイン端子は接地され得る。

図１に示すように、コンバータ回路１００は、またトランス１１６ａを含むことができる。トランス１１６ａの１次側コイルの始端はスイッチ素子１１４ａ１、１１４ａ２の接点に接続され、トランス１１６ａの１次側コイルの終端はスイッチ素子１１４ｃｏｍ１、１１４ｃｏｍ２の接点に接続される。トランス１１６ａの１次側コイルにはスイッチ素子１１４ａ１、１１４ａ２及びスイッチ素子１１４ｃｏｍ１、１１４ｃｏｍ２のオン／オフ制御によって電源部１１２ａ、１１２ｃｏｍから印加された直流電圧信号が所定の交流電圧信号に変換されて印加され得る。トランス１１６ａの１次側コイルに印加される交流電圧信号は２次側コイルに所定の電圧信号を生成でき、それにより一方の端子が２次側コイルに接続された負荷１１８ａに所定の電圧信号が印加され得る。負荷１１８ａの他端は接地され得る。

図１に示すように、コンバータ回路１００は、またトランス１１６ｂを含むことができる。トランス１１６ｂの１次側コイルの始端はスイッチ素子１１４ｂ１、１１４ｂ２の接点に接続され、トランス１１６ｂの１次側コイルの終端はスイッチ素子１１４ｃｏｍ１、１１４ｃｏｍ２の接点に接続される。トランス１１６ｂの１次側コイルにはスイッチ素子１１４ｂ１、１１４ｂ２及びスイッチ素子１１４ｃｏｍ１、１１４ｃｏｍ２のオン／オフ制御によって電源部１１２ｂ、１１２ｃｏｍから印加された直流電圧信号が所定の交流電圧信号に変換されて印加され得る。トランス１１６ｂの１次側コイルに印加される交流電圧信号は２次側コイルに所定の電圧信号を生成でき、それにより一方の端子が２次側コイルに接続された負荷１１８ｂに所定の電圧信号が印加され得る。負荷１１８ｂの他端は接地され得る。

図１に示すように、トランス１１６ａ、１１６ｂの２次側コイルの反対側の端子は、各々ダイオード１２０a、１２０ｂの各アノード端子に接続され得る。ダイオード１２０a、１０２ｂは交流電圧信号からマイナス成分を除去して直流電圧信号を得るためのものである。ダイオード１２０a、１２０ｂの各カソード端子は、またキャパシタ１２２ａ、１２２ｂの一方の端子に接続され得る。キャパシタ１２２ａ、１２２ｂは、ダイオード１２０a、１２０ｂを介して出力された直流電圧信号を平滑化できる。キャパシタ１２２ａ、１２２ｂの他方の端子は接地され得る。ダイオード１２０a、１２０ｂの各カソード端子とキャパシタ１２２ａ、１２２ｂ間の接点各々は抵抗１２４ａ、１２４ｂの一方の端子に接続され得る。抵抗１２４ａ、１２４ｂは過電流防止のためのものである。抵抗１２４ａ、１２４ｂの他方の端子は各々フィードバック信号ＦＢ１、ＦＢ２を出力し、具体的に示されていないが、フィードバック信号ＦＢ１、ＦＢ２は各々ＩＣ回路１０２にフィードバック入力され得る。

図１に示された第１のスイッチ素子部ＳＷａ、第２のスイッチ素子部ＳＷｃｏｍ、及びトランス１１６ａがコンバータ回路１００の第１のチャンネルを形成することができる。また、第２のスイッチ素子部ＳＷｃｏｍ、第３のスイッチ素子部ＳＷｂ、及びトランス１１６ｂがコンバータ回路１００の第２のチャンネルを形成することができる。

図２は、図１のＩＣ回路１０２の内部構成を示した図面である。

図２に示すように、ＩＣ回路１０２は三角波発振部２０２を含むことができる。三角波発振部２０２は、所定の時間周期によって三角波発振信号を生成できる。三角波発振信号は、立ち上がりエッジと立ち下がりエッジが対称となる形態の三角波信号であってもよく、それとは異なり立ち下がりエッジがほぼ垂直に該当する実質的に直角三角形形状の三角波信号であってもよい。

ＩＣ回路１０２は、また比較器２０４ａ、２０４ｂをさらに含むことができる。比較器２０４ａ、２０４ｂは各々一方の端子の入力として三角波発振部２０２から生成された三角波発振信号を受信することができる。比較器２０４ａ、２０４ｂは、また各々他の一方の端子の入力としてコンバータ回路１００の各チャンネルからフィードバック入力されるフィードバック信号ＦＢ１及びフィードバック信号ＦＢ２を受信することができる。比較器２０４ａ、２０４ｂは、各々受信した三角波発振信号とフィードバック信号ＦＢ１、ＦＢ２を比較し、比較結果を出力することができる。

ＩＣ回路１０２は、またドライバ２０６ａ、２０６ｂをさらに含むことができる。ドライバ２０６ａは比較器２０４ａの比較結果を受信することができ、受信された比較結果に基づいてコンバータ回路１００の各スイッチ素子ＳＷａ１、ＳＷａ２のためのオン／オフ制御信号を生成できる。ドライバ２０６ａは、また受信された比較結果に基づいて２つの追加の制御信号ＳＷ３、ＳＷ４を生成できるが、これら生成された信号ＳＷ３、ＳＷ４は、その後スイッチ素子ＳＷｃ１、ＳＷｃ２のためのオン／オフ制御信号の生成に用いられる。同様に、ドライバ２０６ｂは、比較器２０４ｂの比較結果を受信することができ、受信された比較結果に基づいてコンバータ回路１００の各スイッチ素子ＳＷｂ１、ＳＷｂ２のためのオン／オフ制御信号を生成できる。ドライバ２０６ｂは、また受信された比較結果に基づいて２つの追加の制御信号ＳＷ７、ＳＷ８を生成できるが、これら生成された信号ＳＷ７、ＳＷ８はその後スイッチ素子ＳＷｃ１、ＳＷｃ２のためのオン／オフ制御信号の生成に用いられる。

ＩＣ回路１０２は、また２つの論理ゲート２０８ａ、２０８ｂをさらに含むことができる。論理ゲート２０８ａは、ドライバ２０６ａから制御信号ＳＷ３とドライバ２０６ｂから制御信号ＳＷ７を受信することができ、これら受信された信号の論理和の結果を出力できる。論理ゲート２０８ａから出力された論理和の結果は、スイッチ素子ＳＷｃ１のためにオン／オフ制御信号として入力され得る。論理ゲート２０８ｂは、ドライバ２０６ａから制御信号ＳＷ４とドライバ２０６ｂから制御信号ＳＷ８を受信することができ、これら受信された信号の論理積の結果を出力できる。論理ゲート２０８ｂから出力された論理積の結果は、スイッチ素子ＳＷｃ２のためにオン／オフ制御信号として入力され得る。

図３は、図２のＩＣ回路１０２に流れる各信号及びそれによるコンバータ回路１００のトランス１１６ａ、１１６ｂの各１次側コイルに流れる電流の位相変化を示すタイミング図である。

具体的には、図３（ａ）は、三角波発振信号とコンバータ回路１００からＩＣ回路１０２にフィードバック入力されたフィードバック信号ＦＢ１、ＦＢ２の関係を示したタイミング図である。図３（ａ）に示すように、三角波発振信号は立ち下がりエッジが垂直形状である鋸歯形状の信号である。図示によれば、フィードバック信号ＦＢ１はフィードバック信号ＦＢ２より若干大きい値を有する。

図３（ｂ）は、ドライバ２０６ａから出力されるスイッチ制御信号ＳＷａ１、ＳＷａ２、ＳＷ３、ＳＷ４と、論理ゲート２０８ａ、２０８ｂから出力されるスイッチ制御信号ＳＷｃ１、ＳＷｃ２と、トランス１１６ａの１次側コイルに流れる電流ＩＬ１の関係を示すタイミング図である。同図のように、スイッチ制御信号ＳＷａ１とスイッチ制御信号ＳＷａ２は各々所定の周期でオン／オフを繰り返す信号であり、両信号は互いに反対の論理レベルを有する。同図のように、スイッチ制御信号ＳＷａ１は、フィードバック信号ＦＢ１と三角波信号の比較結果のパルスのうち、三角波信号の第１の隔周期に対応するパルスを含んでおり、三角波信号がフィードバック信号ＦＢ１より大きい値になる地点で立ち下がりエッジを有し、オフ区間の長さがオン区間の長さより長い。図示によれば、制御信号ＳＷ３と制御信号ＳＷ４は各々所定の周期でオン／オフを繰り返す信号であって、両信号は互いに反対の論理レベルを有する。同図のように、制御信号ＳＷ３はフィードバック信号ＦＢ１と三角波信号の比較結果のパルスのうち、三角波信号の第２の隔周期に対応するパルスを含んでおり、三角波信号がリセットされる地点で立ち上がりエッジを有し、オフ区間の長さがオン区間の長さより長い。図示によれば、スイッチ制御信号ＳＷｃ１、ＳＷｃ２は制御信号ＳＷ３、ＳＷ４と同一の論理レベルを有する。

図３（ｂ）に示すように、トランス１１６ａの１次側コイルに流れる電流ＩＬ１の位相はスイッチ制御信号ＳＷａ１、ＳＷｃ２がオン状態になり、スイッチ制御信号ＳＷａ２、ＳＷｃ１がオフ状態になる時、緩やかな傾斜の立ち上がりエッジを有し、三角波信号がフィードバック信号ＦＢ１より大きい値になる地点、即ちスイッチ制御信号ＳＷａ１の立ち下がりエッジからその立ち上がりエッジより急な傾斜の立ち下がりエッジを有する。トランス１１６ａの１次側コイルに流れる電流ＩＬ１の位相は、また三角波信号がリセットされる地点、即ちスイッチ制御信号ＳＷｃ１の立ち上がりエッジまで０に維持され、その地点から再度緩やかな傾斜で立ち下がり、マイナス電位を有する。その後、次の三角波信号がフィードバック信号ＦＢ１より大きい値になる地点、即ちスイッチ制御信号ＳＷｃ１の立ち下がりエッジから急な傾斜の立ち上がりエッジを有する。その後、トランス１１６ａの１次側コイルに流れる電流ＩＬ１の位相は、また三角波信号がリセットされる地点、即ちスイッチ制御信号ＳＷａ１の立ち上がりエッジまで再度０に維持される。

図３（ｃ）は、ドライバ２０６ｂから出力されるスイッチ制御信号ＳＷｂ１、ＳＷｂ２、ＳＷ７、ＳＷ８と、論理ゲート２０８ａ、２０８ｂから出力されるスイッチ制御信号ＳＷｃ１、ＳＷｃ２と、トランス１１６ｂの１次側コイルに流れる電流ＩＬ２の関係を示すタイミング図である。同図のように、スイッチ制御信号ＳＷｂ１とスイッチ制御信号ＳＷｂ２は、各々所定の周期でオン／オフを繰り返す信号であって、両信号は互いに反対の論理レベルを有する。同図のように、スイッチ制御信号ＳＷｂ１は、フィードバック信号ＦＢ２と三角波信号の比較結果のパルスのうち、三角波信号の第１の隔周期に対応するパルスを含んでおり、三角波信号がフィードバック信号ＦＢ２より大きい値になる地点で立ち下がりエッジを有し、オフ区間の長さがオン区間の長さより長い。同図のように、制御信号ＳＷ７と制御信号ＳＷ８は各々所定の周期でオン／オフを繰り返す信号であって、両信号は互いに反対の論理レベルを有する。また、制御信号ＳＷｃ１と制御信号ＳＷｃ２も各々所定の周期でオン／オフを繰り返す信号であって、両信号は互いに反対の論理レベルを有する。同図のように、制御信号ＳＷ７はフィードバック信号ＦＢ２と三角波信号の比較結果のパルスのうち、三角波信号の第２の隔周期に対応するパルスを含んでおり、三角波信号がリセットされる地点で立ち上がりエッジを有し、オフ区間の長さがオン区間の長さより長い。同図のように、スイッチ制御信号ＳＷｃ１は図３（ｂ）と同様に、制御信号ＳＷ７よりオン区間がさらに長い。スイッチ制御信号ＳＷｃ２もやはり図３（ｂ）と同様に、制御信号ＳＷ８よりオフ区間がさらに長い。

図３（ｃ）に示すように、トランス１１６ｂの１次側コイルに流れる電流ＩＬ２の位相は、スイッチ制御信号ＳＷｂ１、ＳＷｃ２がオン状態になり、スイッチ制御信号ＳＷｂ２、ＳＷｃ１がオフ状態になる時、緩やかな傾斜の立ち上がりエッジを有し、三角波信号がフィードバック信号ＦＢ２より大きい値になる地点、即ちスイッチ制御信号ＳＷｂ１の立ち下がりエッジからその立ち上がりエッジより急な傾斜の立ち下がりエッジを有する。トランス１１６ｂの１次側コイルに流れる電流ＩＬ２の位相は、また三角波信号がリセットされる地点、即ちスイッチ制御信号ＳＷｃ１の立ち上がりエッジまで０に維持され、その地点から再度緩やかな傾斜で立ち下がり、マイナス電位を有する。その後、次の三角波信号がフィードバック信号ＦＢ２より大きい値になる地点、即ちスイッチ制御信号ＳＷｃ２の立ち下がりエッジから急な傾斜の立ち上がりエッジを有する。その後、トランス１１６ｂの１次側コイルに流れる電流ＩＬ２の位相は、また三角波信号がリセットされる地点、即ちスイッチ制御信号ＳＷｃ１の立ち上がりエッジまで再度０に維持される。

図３から分かるように、トランス１１６ａ、１１６ｂの各１次側コイルに流れる電流は、各々異なる位相で制御され得る。当業者であれば、最終的に負荷に所望の値の電力を供給するためにこれら各１次側コイルに流れる電流の位相を適宜制御できる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、前記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。

１００コンバータ回路
１０２ＩＣ回路
ＳＷａ、ＳＷｂ、ＳＷｃスイッチ素子部
１１２ａ、１１２ｃｏｍ、１１２ｂ電源部
１１６ａ、１１６ｂトランス
１１８ａ、１１８ｂ負荷

Claims

１次側コイルおよび２次側コイルを有する第１のトランスと、
１次側コイルおよび２次側コイルを有する第２のトランスと、
第１上側スイッチおよび第１下側スイッチを含み、前記第１上側スイッチと前記第１下側スイッチの接続ノードが、前記第１のトランスの前記１次側コイルの一端と接続される第１のスイッチ素子部と、
第２上側スイッチおよび第２下側スイッチを含み、前記第２上側スイッチと前記第２下側スイッチの接続ノードが、前記第１のトランスの前記１次側コイルの他端および前記第２のトランスの前記１次側コイルの一端と接続される第２のスイッチ素子部と、
第３上側スイッチおよび第３下側スイッチを含み、前記第３上側スイッチと前記第３下側スイッチの接続ノードが、前記第２のトランスの前記１次側コイルの他端と接続される第３のスイッチ素子部と、
前記第１上側スイッチ、前記第１下側スイッチ、前記第２上側スイッチ、前記第２下側スイッチ、前記第３上側スイッチ、前記第３下側スイッチ、それぞれを制御する第１スイッチ制御信号から第６スイッチ制御信号を生成するＩＣ回路部と、
を備え、
前記ＩＣ回路部は、
三角波信号を生成する三角波発振部と、
前記第１のトランスの２次側コイルから得られる第１のフィードバック信号を前記三角波信号と比較し、第１の比較信号を生成する第１の比較器と、
前記第２のトランスの２次側コイルから得られる第２のフィードバック信号を前記三角波信号と比較し、第２の比較信号を生成する第２の比較器と、
前記第１の比較信号にもとづいて、前記第１スイッチ制御信号、前記第２スイッチ制御信号および第１中間制御信号、第２中間制御信号を生成する第１のドライバと、
前記第２の比較信号にもとづいて、前記第５スイッチ制御信号、前記第６スイッチ制御信号および第３中間制御信号、第４中間制御信号を生成する第２のドライバと、
前記第１中間制御信号から前記第４中間制御信号にもとづいて、前記第３スイッチ制御信号、前記第４スイッチ制御信号を生成する論理演算回路と、
を備え、
前記第１スイッチ制御信号は、前記第１の比較信号に含まれるパルスのうち、前記三角波信号の第１の隔周期に対応するパルスを含み、前記第２スイッチ制御信号は前記第１スイッチ制御信号の反転論理レベルを有し、
前記第５スイッチ制御信号は、前記第２の比較信号に含まれるパルスのうち、前記三角波信号の前記第１の隔周期に対応するパルスを含み、前記第６スイッチ制御信号は前記第５スイッチ制御信号の反転論理レベルを有し、
前記第１中間制御信号は、前記第１の比較信号に含まれるパルスのうち、前記三角波信号の第２の隔周期に対応するパルスを含み、前記第２中間制御信号は前記第１中間制御信号の反転論理レベルを有し、
前記第３中間制御信号は、前記第２の比較信号に含まれるパルスのうち、前記三角波信号の前記第２の隔周期に対応するパルスを含み、前記第４中間制御信号は前記第３中間制御信号の反転論理レベルを有し、
前記第３スイッチ制御信号は、前記第１中間制御信号と前記第３中間制御信号の論理和であり、
前記第４スイッチ制御信号は、前記第２中間制御信号と前記第４中間制御信号の論理積であることを特徴とするフルブリッジ切り換え回路。