Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP5897093B2 - メモリシステムの書き込みタイミングを較正する方法および装置 - Google Patents
[go: Go Back, main page]

JP5897093B2 - メモリシステムの書き込みタイミングを較正する方法および装置 - Google Patents

メモリシステムの書き込みタイミングを較正する方法および装置 Download PDF

Info

Publication number
JP5897093B2
JP5897093B2 JP2014210473A JP2014210473A JP5897093B2 JP 5897093 B2 JP5897093 B2 JP 5897093B2 JP 2014210473 A JP2014210473 A JP 2014210473A JP 2014210473 A JP2014210473 A JP 2014210473A JP 5897093 B2 JP5897093 B2 JP 5897093B2
Authority
JP
Japan
Prior art keywords
signal
memory
data strobe
clock signal
clock
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014210473A
Other languages
English (en)
Other versions
JP2015043254A (ja
Inventor
ギオバンニニ，トマス
グプタ，アロク
シャエファー，イアン
ウー，スティーブン，シー．
Original Assignee
ラムバス・インコーポレーテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ラムバス・インコーポレーテッド filed Critical ラムバス・インコーポレーテッド
Publication of JP2015043254A publication Critical patent/JP2015043254A/ja
Application granted granted Critical
Publication of JP5897093B2 publication Critical patent/JP5897093B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/08—Clock generators with changeable or programmable clock frequency
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0646—Configuration or reconfiguration
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G06F3/0634—Configuration or reconfiguration of storage systems by changing the state or mode of one or more devices
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Human Computer Interaction (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Description

本実施形態は、主として、コンピュータシステム用メモリの書き込み動作の実行に必要な信号のタイミングを較正する手法に関する。
コンピュータシステムの一実施形態を示す図である。 位相検出器の一実施形態を示す図である。 メモリタイミング較正処理の一実施形態を示すフローチャートである。 メモリタイミングの較正を行う書き込み−読み出し−検証処理の一実施形態を示すフローチャートである。 読み出しデータアライメント設定を較正する処理の一例を示すフローチャートである。 読み出しデータアライメント設定を較正する処理の別の例を示すフローチャートである。 メモリタイミング較正処理の別の例を示すフローチャートである。 成功領域および失敗領域を示すグラフである。 修正された位相検出回路の一実施形態を示す図である。 較正処理の一例を示すタイミング図である。 較正位相検出回路の変形形態を示す図と、関連するタイミング図である。 書き込みタイミング較正処理の一例を示すフローチャートである。 システムの一実施形態を示すブロック図である。
以下の説明は、当業者が本開示の実施形態を作成および利用できるように行うものであり、特定の用途およびその要件の文脈で行うものである。本開示の実施形態に対する各種の修正は、当業者には自明であろう。また、本明細書において定義される一般原則は、本明細書の趣旨および範囲から逸脱することなく、他の実施形態および用途に適用可能である。したがって、本明細書は、図示された実施形態に限定されるものではなく、本明細書で開示される原理および特徴と矛盾しない最も広い範囲を与えられるものとする。
書き込み動作の実行に関わる複数の信号の間のタイミング関係を較正する装置の実施形態を説明する。これらの実施形態の１つとして、メモリチップのセットに結合されたメモリ制御装置がある。これらのメモリチップのそれぞれには位相検出器が含まれ、位相検出器は、メモリチップにおいてメモリ制御装置から受信したデータストローブ信号およびクロック信号の間の位相関係の較正を可能にするように構成されている。さらに、メモリ制御装置は、１つまたは複数の書き込み−読み出し−検証の動作を実行してデータストローブ信号とクロック信号との間のクロックサイクル関係を較正するように構成されており、この書き込み−読み出し−検証の動作では、クロック信号に対するデータストローブ信号の遅延をクロック周期単位で変化させる。
実施形態によっては、メモリチップのセットは、フライバイトポロジを介してメモリ制御装置と結合されており、クロック信号は、「フライバイパス」を通ってマルチドロップ方式で、メモリ制御装置からメモリチップのセットへルーティングされ、データ信号およびデータストローブ信号は、直接接続によって、メモリ制御装置からメモリチップのセットへルーティングされる。なお、フライバイパス上のクロック信号と直接パス上のデータストローブ信号との間の遅延差に起因する「フライバイ遅延分離（delay separation）」は、１クロック周期を超えてもよい。実施形態によっては、フライバイパスに沿って遅延が増える順にメモリチップを較正する。
実施形態によっては、メモリ制御装置は、データストローブ信号とクロック信号との間の位相関係を較正する際に、クロック信号に対して様々に遅延させたパルスをデータストローブ信号上にアサートして、データストローブ信号およびクロック信号の位置が揃っていることを示す遷移を、位相検出器の出力において探すように構成されている。
実施形態によっては、メモリ制御装置は、クロックサイクル関係を較正する際に、クロック信号に対するデータストローブ信号の遅延をクロック周期単位で変化させるステップと、メモリチップ内の特定のロケーションに値を書き込むステップと、そのメモリチップ内の特定のロケーションから値を読み出すステップと、その特定のロケーションから読み出した値が、その特定のロケーションに書き込んだ値と一致するかどうかを検証することによって、データストローブ信号とクロック信号とが較正されているかどうかを判定するステップと、を連続的に実行するように構成されている。
実施形態によっては、本装置は、メモリチップのセットのすべてのメモリチップを順次較正するように構成されている。
実施形態によっては、較正は、ロバストなデータパターンを用いて最大メモリ速度で実行される。
実施形態によっては、メモリ制御装置はさらに、読み出し動作時にデータストローブ信号とデータストローブイネーブル信号との間のタイミング関係を調節するように構成されている。
実施形態によっては、メモリシステムの書き込み動作の実行に関わる複数の信号の間のタイミング関係を較正する、別のシステムを提供する。本システムは、較正モード時には、メモリチップのセットの中のメモリチップにおいて複数の信号を受信する。これらの信号は、メモリ制御装置からのクロック信号、マーキング信号、データストローブ信号などであり、マーキング信号は、クロック信号の中の特定のクロックサイクルをマーキングするパルスを含む。次に、本システムは、マーキング信号を用いてクロック信号の中の特定クロックサイクルに窓を掛けて窓掛けクロック信号を生成することにより、データストローブ信号とクロック信号との間のタイミング関係の較正を容易にする。次に、本システムは、メモリチップ上の位相検出器において、データストローブ信号を用いて窓掛けクロック信号を捕捉する。最後に、本システムは、メモリ制御装置がタイミング関係を較正できるように、捕捉した窓掛けクロック信号をメモリ制御装置に返す。
実施形態によっては、マーキング信号は、フライバイパス上の選択された信号線を通ってメモリ制御装置からメモリに伝達される。選択された信号線は、メモリシステムが較正モードでない場合には、別の信号を搬送する。
実施形態によっては、選択された信号線は、メモリシステムが較正モードでない場合には、書き込みイネーブル信号を搬送する。
実施形態によっては、データストローブ信号を用いて窓掛けクロック信号を捕捉する際に、データストローブ信号をクロックとして、窓掛けクロック信号をフリップフロップに取り込むことが必要である。
実施形態によっては、書き込み動作の実行に必要な複数の信号の間のタイミング関係の較正を容易にする半導体メモリデバイスが開示されている。本メモリデバイスは、クロック信号を受信するクロック入力を含んでいる。さらに、本メモリデバイスは、メモリ制御装置からマーキング信号を受信する第１の入力を含んでいる。マーキング信号は、クロック信号の中の特定クロックサイクルをマーキングするパルスを含む。本メモリデバイスはさらに、メモリ制御装置からデータストローブ信号を受信する第２の入力と、位相検出器とを含んでいる。位相検出器は、マーキング信号を用いてクロック信号の中の特定クロックサイクルに窓を掛け、さらに、データストローブ信号を用いて窓掛けクロックサイクルを捕捉する。本メモリデバイスは、捕捉した窓掛けクロックサイクルをフィードバック信号としてメモリ制御装置に与える出力を含んでいる。
実施形態によっては、メモリ制御装置は、クロック信号を受信するメモリチップと結合されており、データストローブ信号とクロック信号との間のクロックサイクル関係を較正する較正モードを含んでおり、較正は、クロック信号に対するデータストローブ信号の遅延をクロック周期単位で変化させるステップと、メモリチップ内の特定のロケーションに第１の値を書き込むステップと、その、メモリチップ内の特定のロケーションから第２の値を読み出すステップと、その特定のロケーションから読み出した値が、その特定のロケーションに書き込んだ値と一致するかどうかを検証することによって、データストローブ信号とクロック信号とが較正されているかどうかを判定するステップと、を反復することによって行われる。
実施形態によっては、本システムは、クロック信号の立ち上がりエッジをクロックとして、マーキング信号を、全体遅延がＤＲＡＭの書き込み遅延に相当するカスケード接続されたフリップフロップに通すことにより、窓掛けクロック信号を生成する。このカスケード接続の出力がクロックの立ち下がりエッジで取り込まれて、位相検出器イネーブル信号が作成される。次に、本システムは、位相検出器イネーブル信号とクロック信号との論理積をとることにより、窓掛けクロック信号を生成する。
コンピュータシステム
メモリシステムは非常に高い（たとえば、１０００メガ転送／秒（「ＭＴ／ｓ」）を超える）データレートで動作を開始するため、要求されるレベルのシグナリング性能を達成するためには、「フライバイ」メモリトポロジを用いることが可能である。たとえば、図１に示したコンピュータシステム１００を参照されたい。コンピュータシステム１００は、処理装置１０４を含んでおり、処理装置１０４は、メモリ制御装置１０２を介してデュアルインラインメモリモジュール（「ＤＩＭＭ」）１０６と通信している。このコンピュータシステムは、フライバイレイアウトトポロジを有しており、このトポロジでは、１つまたは複数の要求（ＲＱ）信号およびクロック（ＣＫ）信号を含む制御信号が、メモリ制御装置１０２から複数の同期動的ランダムアクセスメモリ（「ＳＤＲＡＭ」または「ＤＲＡＭ」）チップ１１０〜１１７にルーティングされる。本実施形態では、ＤＩＭＭ １０６内の制御信号およびクロック信号が、フライバイパス１０８を用いたマルチドロップ方式で、ＤＲＡＭチップ１１０〜１１７のそれぞれと結合されている。要求信号は、アドレス信号を含むことが可能であり、（一実施形態ではパターン長が互いに等しい）複数の信号線と、クロック信号線とによって伝搬される。要求信号およびクロック信号は、フライバイパス１０８を伝搬し、ＤＲＡＭチップ１１０〜１１７のそれぞれにおいて順番に受信される。同時に、データストローブ（ＤＱＳ）信号およびデータ（ＤＱ）信号は、ＤＩＭＭ １０６内のＤＲＡＭチップ１１０〜１１７のそれぞれに直接ルーティングされ、そのため、フライバイパスによる遅延がない。
一実施形態では、データストローブ（ＤＱＳ）信号およびデータ（ＤＱ）信号は、各ＤＲＡＭチップごとに、メモリ制御装置１０２の専用ＤＱインタフェースポートと、ＤＱインタフェースとの間を、ポイントツーポイントでルーティングされる。複数のランクをサポートするシステムでは、直接接続は、メモリ制御装置１０２の専用ＤＱインタフェースポートと、各ランク内の対応するＤＲＡＭチップの各ＤＱインタフェースの接続点との間で、データストローブ（ＤＱＳ）信号およびデータ（ＤＱ）信号をルーティングすることを必要とする場合がある。「ランク」は、ひとまとまりのＤＲＡＭチップであって、あるランクのＤＲＡＭチップに与えられたメモリアクセスコマンドへの応答として行われるメモリ転送に寄与するひとまとまりのＤＲＡＭチップである。（それぞれが単一ランクまたはデュアルランクを有する）複数のＤＩＭＭモジュールをサポートするシステムでは、直接接続は、メモリ制御装置の各専用ＤＱインタフェースポートと、各ＤＩＭＭモジュール内の対応するＤＲＡＭチップの各ＤＱインタフェースの接続点との間で、データストローブ（ＤＱＳ）信号およびデータ（ＤＱ）信号をルーティングすることを必要とする場合がある（なお、本明細書全体を通じて、「ＤＲＡＭチップ」を「ＤＲＡＭ」と称する場合がある）。
一実施形態では、データストローブ信号（ＤＱＳ）は、データ信号（ＤＱ）と一緒にルーティングすることが可能であり、集積回路（すなわち、メモリ制御装置またはＤＲＡＭ）のレシーバにおいてデータを受信するために用いる。たとえば、書き込み動作時に、メモリ制御装置がデータをＤＲＡＭに送信している場合、メモリ制御装置は、ＤＱＳ信号をデータと一緒に送信し、ＤＱＳ信号は、ＤＲＡＭにおいて、そのデータを受信するために用いられる。読み出し動作時には、ＤＲＡＭがデータをメモリ制御装置に送信している場合、ＤＲＡＭは、メモリ制御装置に送信するデータと一緒にＤＱＳ信号を送信する。ＤＱＳ信号は、メモリ制御装置で受信された後、そのＤＱＳ信号と一緒に送信されたデータをストローブするために用いられる。ＤＱＳ信号は、読み出し動作および書き込み動作両用の単一の双方向信号線で送信してよく、あるいは、読み出し動作および書き込み動作のそれぞれに対して別々の単方向信号線を用意してもよい。
フライバイレイアウトトポロジで構成されたメモリシステムを特徴とする一実施形態では、ＲＱ／ＣＫ伝搬遅延は、フライバイ信号パスからＲＱ信号およびＣＫ信号を受信するＤＲＡＭのそれぞれに対して増加していく。このため、連続する各ＤＲＡＭごとに、受信されるＲＱ/ＣＫ信号とＤＱ/ＤＱＳ信号との間のスキューが増加していく。書き込みトランザクション時にこの作用を補償するために、メモリ制御装置１０２は、連続するＤＲＡＭのそれぞれにＲＱ/ＣＫが送信されるタイミングに対して増加していくＤＱ/ＤＱＳ送信遅延を導入する。同様に、読み出しトランザクション時には、メモリ制御装置１０２は、連続するＤＲＡＭのそれぞれに対して増加していくＤＱＳ読み出しイネーブル受信サンプル遅延を導入する。メモリ制御装置１０２によって導入される、これらの書き込み遅延および読み出し遅延を、それぞれ「書き込み平準化」遅延および「読み出し平準化」遅延と称する。
また、読み出しトランザクション時には、フライバイ信号パスからＲＱ信号およびＣＫ信号を受信する、連続するＤＲＡＭのそれぞれに対して最適読み出しデータアライメント設定が増加していき、フライバイ信号パスの最後尾にあるＤＲＡＭに必要な読み出しデータアライメント設定が最大になる可能性がある。この最大読み出しデータアライメント設定が決定すれば、これを用いてすべてのＤＱ／ＤＱＳグループについて設定を計算することにより、メモリ制御装置１０２のＤＱブロックのそれぞれにおいて受信される読み出しデータのアライメントを行うことが可能である。
一実施形態では、ＤＤＲ３規格（JEDEC Solid State Technology Associationによって公布されたJESD79-3）に従って設計されたＤＲＡＭチップに、タイミング調節を容易にする回路を組み込むことが可能である。たとえば、図２は、ＤＲＡＭチップ２００内にある位相検出回路を示しており、この回路は、フライバイパス上のクロック信号と、直接パス上のデータストローブ信号との間の位相調節を容易にする。この位相検出回路では、演算増幅器２０９が、ＣＫ信号２０１およびＣＫ＃信号２０２からなる差動クロック信号を、非差動クロック信号２１２に変換する。同様に、演算増幅器２１０が、ＤＱＳ信号２０３およびＤＱＳ＃信号２０４からなる差動ストローブ信号を、非差動データストローブ信号２１４に変換する。次に、非差動データストローブ信号２１４をクロックとして、非差動クロック信号２１２がフリップフロップ２０６に取り込まれる。フリップフロップ２０６の出力は、フィードバックパス２１１を通り、多重化器２０７を通り、ドライバ２０８を通って、データ線ＤＱ ２０５にフィードされる。なお、多重化器２０７は、平準化モード信号２１３の値に基づいて、フリップフロップ２０６の出力を選択的にデータ線ＤＱ ２０５にフィードする。これにより、メモリ制御装置１０２は、クロック信号２１２およびデータストローブ信号２１４の位相が揃っているかどうかを判定することが可能になり、これによって、メモリ制御装置１０２（図１）は、クロック信号２１２に対して様々に遅延させたパルスをデータストローブ信号２１４上にアサートして、データ線ＤＱ ２０５上に現れる遷移を、位相検出器の出力において探すことにより、データストローブ信号２１４とクロック信号２１２との間の位相関係を較正することが可能になる。
図２を参照して上述した実施形態では、上述の位相検出回路によるタイミング調節の結果が、調節処理において書き込み／読み出しのデータ完全性が検証されていないために正しくないという状況が起こりうる。特に、クロック信号とデータストローブ信号との間のフライバイ遅延分離が１クロック周期を超える場合は、上述のタイミング調節処理において位相関係が適正に調節されるが、このタイミング調節は、クロック周期単位でずれる可能性がある。
そのような状況を考慮するために、タイミング調節処理において書き込み／読み出しのデータ完全性を検証する実施形態を以下に示す。そのような検証を行うことで、それらの実施形態は、対象ＤＲＡＭにおいて、ロバストなデータパターンの書き込みおよび読み出しを行い、かつ、トポロジ内の他のＤＲＡＭにデータパターンを同時伝達することにより、タイミング調節処理において、スイッチングノイズの実際的な影響を明らかにすることが可能になる。
ＤＲＡＭ較正処理
図３は、メモリタイミング較正処理の一実施形態を示すフローチャートである。本実施形態では、以下の事柄を、本較正処理の前提とする。（１）要求（ＲＱ）信号とクロック（ＣＫ）信号との間のタイミング関係は、ＲＱとＣＫとの間の推定平均スキューを補償するように設定されているものとする。（２）各ＤＱ／ＤＱＳグループごとのデータ信号（ＤＱ）とデータストローブ信号（ＤＱＳ）との間のタイミング関係は、ＤＱとＤＱＳとの間の推定平均スキューを補償するように設定されているものとする。（３）また、ＤＲＡＭは、ＲＱ／ＣＫ遅延が増えていく順番で連続して処理されるものとする。（４）さらに、どの２つのＤＱ／ＤＱＳグループの間のスキューも、１ＣＫサイクルよりはかなり小さいものとする。
図３を参照すると、本処理は、読み出し較正（読み出し平準化）処理を実行すること（オペレーション３０２）から始まり、オペレーション３０２では、（図１に示したフライバイＲＱおよび直接ＤＱのトポロジに結合されたＤＲＡＭセットの）各ＤＲＡＭにあるレジスタまたは他の記憶装置が、あらかじめ定義されたデータパターンをメモリ制御装置に供給する。フライバイＲＱバス上でメモリ制御装置から最も近くに位置する（したがって、ＲＱ／ＣＫフライト時間遅延が最小である）ＤＲＡＭは、フライバイＲＱバス上でメモリ制御装置から最も遠くに位置する（したがって、ＲＱ／ＣＫフライト時間遅延が最大である）ＤＲＡＭより先に、あらかじめ定義されたデータパターンを送信する。次に、メモリ制御装置は、メモリ制御装置における各受信ＤＱブロックごとの受信タイミングオフセットを決定することが可能であり、これは、たとえば、各受信ＤＱブロックの読み出しデータストローブイネーブル遅延を、受信した読み出しデータストローブと正確に揃うように調節することによって可能である。受信した読み出しデータストローブの到着時刻は、対応するＤＲＡＭで受信された読み出しコマンドの伝搬遅延に応じて決まる。
本システムがオペレーション３０２で較正処理に成功しなかった場合、本システムは、エラーを信号で伝える（オペレーション３０４）。成功した場合、本システムは、書き込み較正（書き込み平準化）処理を実行する（オペレーション３０６）（なお、この書き込み較正処理は、一実施形態では、図２に示したような、各ＤＲＡＭ内にある位相検出回路を利用することが可能である）。一実施形態では、書き込み較正処理は、ＤＱＳストローブ信号を供給することを含み、（図１に示したフライバイＲＱおよび直接ＤＱのトポロジに結合されたＤＲＡＭセットの）各ＤＲＡＭが、このＤＱＳストローブ信号を用いてクロック信号ＣＫをサンプリングし、その結果を直接ＤＱ線でメモリ制御装置に返す。書き込み較正処理では、メモリ制御装置は、次に、メモリ制御装置における各送信ＤＱブロックごとの送信タイミングオフセットを決定することにより、たとえば、各ＤＲＡＭにおいて連続して受信される、対応する書き込みコマンドの伝搬遅延に起因する書き込みデータスキューを平準化することが可能である。
書き込み較正処理（オペレーション３０６）後は、クロック信号およびデータストローブ信号の位相が揃っているはずであるが、これらの信号のタイミングはさらに、クロック周期単位でずれている可能性がある。この問題を解消するために、一実施形態では、本システムは、拡張書き込み−読み出し−検証書き込み較正最適化を実行する（オペレーション３０８）（この処理については、後で図４を参照して詳述する）。本システムはさらに、拡張書き込み−読み出し−検証読み出し較正最適化を実行することが可能である（オペレーション３１０）。
図４は、書き込みタイミングの較正を行う書き込み−読み出し−検証処理の一例を示すフローチャートである。この処理の開始時には、本システムは、クロック信号に対するデータストローブ信号の遅延を、書き込み較正処理で取得した値に設定する（オペレーション４２０）。これは、書き込み較正処理において、そのＤＱＳ遅延検索が最小遅延設定から開始されたことを前提としている。次に、本システムは、ＤＲＡＭの特定のロケーションに値を書き込み（オペレーション４２２）、次に、同じロケーションから値を読み出す（オペレーション４２４）。次に、本システムは、そのメモリロケーションに書き込んだ値とそのメモリロケーションから読み出した値とが一致するかどうかを判定する（オペレーション４２６）。一致しない場合、本システムは、遅延を１クロック周期だけ増加させて（オペレーション４２８）、オペレーション４２２に戻る。一方、値が一致した場合は、書き込み動作が成功したことになり、このことは、本システムが較正済みであり、したがって、較正処理が完了したことを示している。
読み出しデータアライメント較正
一実施形態では、本システムはさらに、異なる複数のＤＲＡＭデバイスからの読み出しデータのずれを補償する較正が必要である。フライバイトポロジを用いたシステムにおいて構成された、連続する複数のＤＲＡＭデバイスからの読み出しデータは、連続的に増加した遅延でメモリ制御装置に到着する。一実施形態では、読み出しアライメント処理は、メモリ制御装置における連続するＤＱレシーバブロックに読み出しデータをキューイングすることを含む。
異なる複数のＤＲＡＭデバイスからの読み出しデータは、連続的に増加した遅延でメモリ制御装置に到着した後、メモリ制御装置内の一回路で受信され、この回路で一時的に保存されてから、メモリ制御装置のクロックと内部的に揃えられ、さらなる処理が行われる。「読み出しアライメント」（「読み出しデータアライメント」とも呼ばれる）は、読み出しデータが、たとえば、メモリ制御装置内の先入れ先出しバッファ（「ＦＩＦＯ」）から出力されてメモリ制御装置のコアに供給される際に、読み出しデータを同じクロック信号と同期させることを含む。このクロック信号は、データのスライスごとに異なる読み出しデータストローブイネーブル信号と同じではなく、ＦＩＦＯへのデータの書き込みを可能にする。ＦＩＦＯの代わりに、あるいはＦＩＦＯと組み合わせて、バッファ回路エレメントおよび／またはフリップフロップ回路エレメントを使用することが可能である。
より具体的に説明すると、図５は、読み出しデータアライメント設定を較正する処理の一実施形態を示すフローチャートである。本システムは、まず、すべてのＤＲＡＭを、可能な最小の読み出しデータアライメント設定に設定する（オペレーション５０２）。次に、本システムは、図３で既に説明した手法を用いて１つのＤＲＡＭを較正し（オペレーション５０４）、次に、そのＤＲＡＭの較正処理が成功したかどうかを判定する（オペレーション５０６）。そのＤＲＡＭの較正処理が成功しなかった場合、本システムは、現在の読み出しデータアライメント設定を増やして（オペレーション５０８）、オペレーション５０４に戻る。一方、ＤＲＡＭの較正処理が成功した場合、本システムは、較正すべき別のＤＲＡＭが存在するかどうかを判定する（オペレーション５１０）。存在する場合、本システムは、オペレーション５０４に戻って、次のＤＲＡＭを較正する。存在しない場合、本システムは、すべてのＤＲＡＭにわたる最大の読み出しデータアライメント設定を決定し（オペレーション５１２）、すべてのＤＲＡＭについての読み出しデータアライメント設定を、この最大設定に設定する（オペレーション５１４）。
次に、本システムは、較正すべき別のランクのＤＲＡＭが存在するかどうかを判定する（オペレーション５１６）。存在する場合、本システムは、オペレーション５０２に戻って、次のランクのＤＲＡＭを較正する。一方、さらなるランクのＤＲＡＭがない場合、処理は完了する。
図６に示した代替実施形態では、読み出しアライメント設定を、可能な最大設定に初期化した後、減らす。より具体的に説明すると、この代替実施形態では、本システムは、まず、すべてのＤＲＡＭを、可能な最大の読み出しデータアライメント設定に設定する（オペレーション６０２）。次に、本システムは、図３で既に説明した手法を用いて１つのＤＲＡＭを較正し（オペレーション６０４）、次に、較正すべき別のＤＲＡＭが存在するかどうかを判定する（オペレーション６０６）。存在する場合、本システムは、オペレーション６０４に戻って、次のＤＲＡＭを較正する。存在しない場合、本システムは、各ＤＲＡＭごとの読み出しイネーブル遅延設定を決定し（オペレーション６０８）、次に、すべてのＤＲＡＭにわたる最大の読み出しデータアライメント設定を決定する（オペレーション６１０）。次に、本システムは、すべてのＤＲＡＭについての読み出しデータアライメント設定を、この最大設定に設定する（オペレーション６１２）。
次に、本システムは、較正すべき別のランクのＤＲＡＭが存在するかどうかを判定する（オペレーション６１４）。存在する場合、本システムは、オペレーション６０２に戻って、次のランクのＤＲＡＭを較正する。一方、さらなるランクのＤＲＡＭがない場合、処理は完了する。
１つのＤＲＡＭのついての２Ｄ書き込み−読み出し−検証較正手法
図７は、２次元（「２Ｄ」）書き込み−読み出し−検証較正手法を用いるメモリタイミング較正処理の代替実施形態を示すフローチャートである。この２Ｄ検索手法では、２パス方式を用いる。第１パスでは、送信位相設定および受信位相設定（それぞれ、書き込み平準化遅延および読み出し平準化遅延）に粗ステップサイズを用いる（オペレーション７０２）。本システムは、まず、送信位相を、２Ｄ検索領域の原点から増分させながら進める。本システムは、各送信位相ごとに、受信位相を増分させながら進めることによって「粗パス」領域を見つけようとする。本システムは、十分大きな粗パス領域が見つかるまで、送信位相をいっぱいまで進め続ける。これが発生した時は第１パスを終了し、最終送信位相を、本手法の第２パスのためのシード（seed）として用いる。
本システムが粗パス領域を見つけられず、したがって、第１パスが成功しなかった場合、本システムは、エラーを信号で伝える（オペレーション７０５）。
一方、本システムが粗パス領域を見つけることに成功した場合、本システムは、ＤＱＳ読み出しイネーブル遅延中心を探す細密ステップサイズの検索を実行し（オペレーション７０６）、次に、ＤＱ／ＤＱＳ書き込み遅延中心を探す細密ステップサイズの検索を実行する（オペレーション７０８）。より具体的に説明すると、第２パスでは、細密ステップサイズを受信位相設定に用いて、第１パス送信位相の間に生成されたシードから始めて、第１パス送信位相を囲む全体パス領域を見つける。その後、この領域の中心を見つけ、その中心受信位相を最適受信位相設定として用いる。第２パスでは、次に、細密ステップサイズを受信位相設定に用いて、この中心受信位相から始めて、中心受信位相設定を囲む全体パス領域を見つける。その後、本システムは、この領域の中心を見つけ、その中心送信位相を送信位相設定として用いる。
なお、上述の２Ｄ較正手法は、たとえば、ＤＤＲ２ ＳＤＲＡＭチップまたは他のタイプのメモリデバイスに用いることが可能である。したがって、図５のフロー図のオペレーション５０４をこの２Ｄ手法に置き換えれば、図５のフロー図が使用可能になる。代替として、図６のフロー図のオペレーション６０４をこの２Ｄ手法に置き換えれば、図６のフロー図が使用可能になる。
図８は、成功領域および失敗領域を示すグラフである。なお、上述の２Ｄ検索は、読み出しイネーブル遅延と書き込みイネーブル遅延との可能なすべての組み合わせに対して２Ｄ成功領域８０２を識別するものである。
位相検出回路１
図９は、（たとえば、１クロックサイクルより大きなＤＲＡＭフライバイ遅延分離に対する書き込みタイミング較正を容易にすることが可能な）位相検出回路の一実施形態を示す。この位相検出回路では、マーキングパルスが、たとえば、書き込みイネーブル（「ＷＥ＃」）信号線９００において受信され、このマーキングパルスは、クロック信号２０１の立ち上がりエッジおよび立ち下がりエッジをそれぞれクロックとして用いる２つのＤフリップフロップ（D-flops）９０１および９０２を経てフィードされる。これにより、所望の時間スロットに対応する窓を有する位相検出器イネーブル信号（ＰＤＥＮ）９０６が生成される。次に、ＰＤＥＮ信号９０６とクロック信号９０４との論理積をとることにより、窓掛けクロック信号９０８が生成される。一実施形態では、ＷＥ＃は、ＣＫと一緒にフライバイパスを通ってルーティングされ、伝搬する。
次に、データストローブ信号（ＤＱＳ）２０３をクロックとして、窓掛けクロック信号９０８がフリップフロップ９０５に取り込まれる。フリップフロップ９０５の出力は、フィードバックパス９０５を通り、多重化器９１８を通って、データ線ＤＱ ２０５にフィードされる。なお、多重化器９１８は、平準化モード信号９１０の値に基づいて、フリップフロップ２０６の出力を選択的にデータ線ＤＱ ２０５にフィードする。
このフィードバック信号により、メモリ制御装置は、クロック信号２０１とＤＱＳ ２０３が揃っているかどうかを判定することが可能になり、これによって、メモリ制御装置は、クロック信号２０１に対して様々に遅延させたパルスをＤＱＳ ２０３上にアサートして、データ線ＤＱ ２０５上に現れる遷移を、位相検出器の出力において探すことにより、ＤＱＳ ２０３とクロック信号２０１との間のタイミング関係を較正することが可能になる。
なお、このマーキングパルスの伝達には、フライバイパス上の任意のコマンド線または制御線を用いることが可能である。したがって、この目的のためには、ＷＥ＃コマンド線の代わりに別のコマンド線または制御線を用いることも可能なので、特定のコマンド線ＷＥ＃を用いることは必須ではない（たとえば、様々な実施形態において、ＷＥ＃の代わりに、ＲＡＳ＃、ＣＡＳ＃などのコマンド線、あるいは、チップセレクト（ＣＳ＃）やクロックイネーブル（ＣＫＥ＃）などの制御線を用いることが可能である）。本実施形態では、ＷＥ＃コマンド線を用いているが、これは、ＷＥ＃コマンド線が、通常動作時（すなわち、非較正モード動作時）にメモリ書き込み機能に関連付けられているためである。
窓掛けクロック信号９０８は、生成された後に、ＤＱＳ信号２０３をクロックとしてフリップフロップ９０５に取り込まれる。図２に示した回路と同様に、フリップフロップ９０５の出力は、フィードバックパス９０７を通り、多重化器９１８を通って、データ線ＤＱ ２０５にフィードされる。この処理において、多重化器９１８は、平準化モード信号９１０の値に基づいて、フリップフロップ９０５の出力を選択的にデータ線ＤＱ ２０５にフィードする。したがって、平準化モード動作の間に、メモリ制御装置は、窓掛けクロック信号９０８およびデータストローブ信号ＤＱＳ ２０３の位相が揃っているかどうかを判定することが可能である。これによって、メモリ制御装置は、窓掛けクロック信号９０８に対して様々に遅延させたパルスをＤＱＳ信号２０３上にアサートして、データ線ＤＱ ２０５上に現れる遷移を、位相検出器の出力において探すことにより、ＤＱＳ信号２０３と窓掛けクロック信号９０８との間のタイミング関係を較正することが可能になる。
これに対し、ＤＲＡＭフライバイ遅延分離が１クロックサイクルを超える場合、図９に示した回路がゼロから１への遷移を発生させるのは、ＤＱＳ信号２０３およびクロック信号２０１の位相が揃っていて、さらに、適正なクロックサイクルに対してこれらの位置が揃っている場合だけである。この点は、図２に示した回路と異なる。図２の回路がゼロから１への遷移を発生させるのは、ＤＱＳ信号２０３およびクロック信号２０１の位相が揃っていて、適正なクロックサイクルに対してこれらの位置が揃っていない場合である。
較正処理
図１０は、図９に示した回路を用いる較正処理の一例を示すタイミング図である。図１０の上部は、メモリ制御装置側の信号のタイミングを示しており、図１０の下部は、メモリチップ（ＤＲＡＭ）側の信号のタイミングを示している。図１０では、メモリ制御装置は、クロック信号（ＣＫ ２０１）およびデータストローブ信号（ＤＱＳ ２０３）をＤＲＡＭに送信する。
図１０に示したように、ＤＱＳパルスがメモリ制御装置によってアサートされる。本実施形態では、ＤＲＡＭを収容しているＤＩＭＭへのＣＫ信号およびすべてのＤＱＳ信号が、回路基板上で等長配線によりルーティングされている。回路基板上でのフライトの時間を経て、ＣＫおよびＤＱＳは、ＤＩＭＭ内の各ＤＲＡＭに伝搬する。この処理において、ＤＱＳ信号は、それぞれ等しい距離を経て、ＤＩＭＭ内の各ＤＲＡＭにルーティングされる。一方、ＣＫは、フライバイパスを通って連続的に各ＤＲＡＭにルーティングされる。この結果、フライバイパス沿いの各ＤＲＡＭにおいてＣＫとＤＱＳとの間のスキューが連続的に増えていく。メモリクロック速度が増え続けると、これらのＤＲＡＭフライバイ遅延分離は１クロックサイクルを超え始める。この結果、ＣＫとＤＱＳとの間のスキューは、１クロックサイクルより大きくなる。一実施形態では、少なくとも１つのコマンド信号（たとえば、ＷＥ＃）が、ＣＫと一緒にフライバイパスを通ってルーティングされ、伝搬する。
図１０のＤＲＡＭ側で、ＤＱＳパルスに付けた矢印が示すように、較正処理では、ＣＫに対してＤＱＳパルス遅延を掃引することにより、標準的な位相検出器の出力においてゼロから１への遷移を見つける。ゼロから１への遷移が検出されることは、ＣＫとＤＱＳとの間の位相が正確に揃っていることを示す。
なお、メモリ制御装置は、ＤＱＳパルスがアサートされる１クロックサイクル前に、ＷＥ＃信号９００をアサートする。メモリ制御装置とＤＲＡＭとの間を信号が伝搬した後、ＣＫ信号２０１とＤＱＳ信号２０３との間には、１クロックサイクルを超えるスキューが存在する。図９の回路に示すように、ＷＥ＃信号９００は、ステージされ、反転されて、所望のＣＫ時間スロットに窓を掛ける。その結果として得られる窓信号ＰＤＥＮにより、図１０の下部に示したように、遷移の誤検出が防止される。
位相検出回路２
図１１は、ＤＲＡＭ内で利用可能な位相検出回路の一実施形態を、関連するタイミング図とともに示したものである。この実施形態は、図９に示した実施形態と同様であり、ＷＥ＃信号９００が、（フリップフロップ９０１を通ってではなく）ＤＲＡＭ上のＷＥ＃信号９００用ステージ回路を通ってステージされている点が異なる。
より具体的に説明すると、ＷＥ＃信号９００は、第１の可変長シフタ１１０２および第２の可変長シフタ１１０４を通ってステージされ、第１の可変長シフタ１１０２は、追加遅延（ＡＬ）用であって遅延はＡＬにプログラムされており、第２の可変長シフタ１１０４は、ＣＡＳ書き込み遅延（ＣＷＬ）用であって、遅延は＝ＣＷＬ−１にプログラムされており、この「１」は、フリップフロップ９０２を通る際の遅延に相当する。追加遅延は、カラムコマンド（たとえば、読み出しコマンドや書き込みコマンド）がＤＲＡＭで受信されてから、そのコマンドが内部で適用またはポストされるまでのプログラム可能な遅延であり、そのコマンドがいつ内部的に実行開始されるのかを示すものである。書き込み遅延は、書き込みコマンドが内部で適用またはポストされてから、その書き込みコマンドに関連付けられたデータがＤＲＡＭによってサンプリングされるまでのプログラム可能な遅延である。このステージ回路を用いることにより、メモリ制御装置は、通常動作時と同じ書き込み遅延で書き込み較正処理を実行することが可能である。
較正処理
図１２は、書き込みタイミング較正処理の一実施形態を示すフローチャートである。この処理では、クロック信号、マーキング信号、およびデータストローブ信号を、メモリ制御装置からメモリチップに送信する（オペレーション１２０２）。次に、マーキング信号を用いて、クロック信号の中の特定のクロックサイクルに「窓を掛ける」（オペレーション１２０４）。これにより、窓掛けクロック信号が生成される。
次に、データストローブ信号上のパルスを用いて、窓掛けクロック信号をメモリエレメントに捕捉する（オペレーション１２０６）。次に、この捕捉した窓掛けクロック信号を、フィードバック信号としてメモリ制御装置に戻す（オペレーション１２０８）。
次に、メモリ制御装置は、このフィードバック信号を用いて、クロック信号とデータストローブ信号との間のタイミング関係を較正する（オペレーション１２１０）。たとえば、この較正処理は、クロック信号に対して様々に遅延させたパルスをデータストローブ信号上にアサートすることを伴って、データストローブ信号とクロック信号とが揃っていることを示す遷移を、位相検出器の出力において探すことが可能である。
なお、図１〜１２に含まれる構成要素またはオペレーションは、より少なくても、より多くてもよい。さらに、２つ以上の構成要素またはオペレーションを１つの構成要素またはオペレーションにまとめることが可能であり、かつ／または、１つまたは複数の構成要素またはオペレーションの位置を変更することが可能である。
さらに、図１〜１２に示した構成要素および／または機能性は、アナログ回路および／またはデジタル回路で実装可能である。さらに、図１〜１２の構成要素および／または機能性は、ハードウェアおよび／またはソフトウェアで実装可能である。
本明細書に記載のデバイスおよび回路は、当該技術分野において利用可能なコンピュータ支援設計ツールを用いて実装可能であり、そのような回路のソフトウェア記述を含むコンピュータ可読ファイルによって具現化可能である。これらのソフトウェア記述は、挙動レベル、レジスタ転送レベル、論理コンポーネントレベル、トランジスタレベル、およびレイアウトジオメトリレベルの記述であってよい。さらに、ソフトウェア記述は、記憶媒体に格納したり、搬送波で伝達したりすることが可能である。
そのような記述が実装可能なデータ形式としては、Ｃのような挙動言語をサポートしている形式、ＶｅｒｉｌｏｇやＶＨＤＬのようなレジスタ転送レベル（ＲＴＬ）言語をサポートしている形式、ジオメトリ記述言語（ＧＤＳＩＩ、ＧＤＳＩＩＩ、ＧＤＳＩＶ、ＣＩＦ、ＭＥＢＥＳなど）をサポートしている形式、および他の好適な形式および言語が含まれ、これらに限定されない。さらに、そのようなファイルを機械可読媒体でデータ転送することは、インターネット上の多用な媒体（たとえば、電子メール）により電子的に行われることが可能である。なお、実際のファイルは、機械可読媒体（４ｍｍ磁気テープ、８ｍｍ磁気テープ、３．５インチフロッピー媒体、ＣＤ、ＤＶＤなど）に実装可能である。
図１３は、そのようなコンピュータ可読ファイルを格納するシステム１３００の一実施形態を示すブロック図である。本システムは、少なくとも１つのデータ処理装置または中央処理ユニット（ＣＰＵ）１３１０と、メモリ１３２４と、これらの構成要素を互いに結合する１つまたは複数の信号線または通信バス１３２２とを含むことが可能である。メモリ１３２４は、ランダムアクセスメモリおよび／または不揮発性メモリを含むことが可能であり、たとえば、ＲＯＭ、ＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュ、１つまたは複数のスマートカード、１つまたは複数の磁気ディスク記憶デバイス、および／または１つまたは複数の光学式記憶デバイスを含むことが可能である。
メモリ１３２４は、回路コンパイラ１３２６および回路記述１３２８を格納することが可能である。回路記述１３２８は、回路の記述、すなわち、上述の回路のサブセットを含むことが可能である。具体的には、回路記述１３２８は、１つまたは複数のメモリ制御装置１３３０、１つまたは複数のメモリデバイス１３３２、１つまたは複数の位相検出器１３３４、１つまたは複数のフリップフロップ１３３６、１つまたは複数の増幅器１３３８、１つまたは複数の多重化器１３４０、１つまたは複数のドライバ１３４２、１つまたは複数の論理回路１３４４、１つまたは複数のドライバ回路１３４６、および／または１つまたは複数の可変長シフタ１３４８の回路記述を含むことが可能である。
なお、システム１３００に含まれる構成要素は、より少なくても、より多くてもよい。さらに、２つ以上の構成要素を単一の構成要素にまとめることが可能であり、かつ／または、１つまたは複数の構成要素の位置を変更することが可能である。
前述の実施形態の記載は、例示および説明のみを目的としたものである。これらは、網羅的であることも、本明細書を開示の形態に限定することも意図していない。したがって、当業者にとっては、様々な修正や変形形態が自明であろう。さらに、上述の開示は、本明細書を限定することを意図するものではない。本明細書の範囲は、添付の請求項によって定義される。

Claims (9)

  1. メモリチップのセットの中のメモリチップを制御するメモリ制御装置であって、
    前記メモリチップへの書き込み動作の実行に関わる複数の信号の間のタイミング関係を較正する回路であって、前記メモリチップにおいて、前記メモリ制御装置から受信されたデータストローブ信号とクロック信号との間の位相関係が較正されているかどうかを示す、前記メモリチップ上に配置された位相検出器からのフィードバックを受け取り、前記フィードバックに基づいて前記タイミング関係を較正する、回路と、
    少なくとも１つの書き込み−読み出し−検証の動作を実行して前記データストローブ信号と前記クロック信号との間のクロックサイクル関係を較正する回路であって、前記書き込み−読み出し−検証の動作は、前記クロック信号に対する前記データストローブ信号の遅延を前記クロック信号のクロック周期単位で変化させる、回路と
    を含む、メモリ制御装置。
  2. 前記タイミング関係を較正する回路は、
    前記クロック信号に対して様々に遅延させたパルスを前記データストローブ信号上にアサートし、および前記データストローブ信号と前記クロック信号とが揃っていることを示す遷移を、前記位相検出器の出力において探す、回路を含む、請求項１に記載のメモリ制御装置。
  3. 前記クロック信号に対する前記データストローブ信号の遅延をクロック周期単位で変化させ、前記メモリチップ内の特定のロケーションに値を書き込み、前記メモリチップ内の前記特定のロケーションから値を読み出し、および、前記特定のロケーションから読み出した値が、前記特定のロケーションに書き込んだ値と一致するかどうかを検証することによって、前記データストローブ信号と前記クロック信号とが較正されているかどうかを判定する、回路を含む、請求項１に記載のメモリ制御装置。
  4. 前記メモリチップの前記セットの中のメモリチップについての前記タイミング関係は、前記メモリチップのそれぞれが結合されている制御パスに沿って遅延が増える順に較正される、請求項１に記載のメモリ制御装置。
  5. メモリ制御装置であって、
    メモリチップのセットの中のメモリチップと前記メモリ制御装置との間で伝達される書き込み動作の実行に関わる複数の信号の間のタイミング関係を較正する回路であって、前記メモリチップにおいて、前記メモリ制御装置から受信されたデータストローブ信号とクロック信号との間の位相関係が較正されているかどうかを示す、前記メモリチップ上に配置された位相検出器からのフィードバックを受け取り、前記フィードバックに基づいて前記タイミング関係を較正する、回路と、
    前記データストローブ信号と前記クロック信号との間のクロックサイクル関係を較正することを、
    前記クロック信号に対する前記データストローブ信号の遅延をクロック周期単位で変化させること、
    前記メモリチップ内の特定のロケーションに値を書き込むこと、
    前記メモリチップ内の前記特定のロケーションから値を読み出すこと、および、
    前記特定のロケーションから読み出した値が、前記特定のロケーションに書き込んだ値と一致するかどうかを検証することによって、前記データストローブ信号と前記クロック信号とが較正されているかどうかを判定すること、
    を反復することによって行う回路と、
    を含む、メモリ制御装置。
  6. メモリ制御装置と、
    メモリチップであって、前記メモリチップにおいて前記メモリ制御装置から受信したデータストローブ信号およびクロック信号の間の位相関係が較正されているかどうかを示すフィードバックを出力するように構成された位相検出器を含む、メモリチップと、
    を含み、
    前記メモリ制御装置は、前記位相検出器からのフィードバックを受け取り、前記フィードバックに基づいて前記メモリチップへの書き込み動作の実行に関わる複数の信号の間のタイミング関係を較正するように構成され、
    前記メモリ制御装置は、少なくとも１つの書き込み−読み出し−検証の動作を実行して前記データストローブ信号と前記クロック信号との間のクロックサイクル関係を較正するように構成され、
    前記書き込み−読み出し−検証の動作は、前記クロック信号に対する前記データストローブ信号の遅延をクロック周期単位で変化させることを含む、システム。
  7. 前記メモリ制御装置は、前記データストローブ信号と前記クロック信号との間の位相関係を較正する際に、前記クロック信号に対して様々に遅延させたパルスを前記データストローブ信号上にアサートすること、および、前記データストローブ信号および前記クロック信号の位置が揃っていることを示す遷移を前記位相検出器の出力において探すこと、を行うように構成された、請求項６に記載のシステム。
  8. 前記メモリ制御装置は、前記クロックサイクル関係を較正する際に、
    前記クロック信号に対する前記データストローブ信号の遅延をクロック周期単位で変化させること、
    前記メモリチップ内の特定のロケーションに値を書き込むこと、
    前記メモリチップ内の前記特定のロケーションから値を読み出すこと、および、
    前記特定のロケーションから読み出した値が、前記特定のロケーションに書き込んだ値と一致するかどうかを検証することによって、前記データストローブ信号と前記クロック信号とが較正されているかどうかを判定すること、
    を連続的に実行するように構成された、請求項６に記載のシステム。
  9. 前記メモリ制御装置は、読み出し動作時に前記データストローブ信号とデータストローブイネーブル信号との間のタイミング関係を調節するように構成された、請求項６に記載のシステム。
JP2014210473A 2007-12-21 2014-10-15 メモリシステムの書き込みタイミングを較正する方法および装置 Active JP5897093B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US1631707P 2007-12-21 2007-12-21
US61/016,317 2007-12-21

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2012282187A Division JP5635067B2 (ja) 2007-12-21 2012-12-26 メモリシステムの書き込みタイミングを較正する方法および装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2016038721A Division JP6199424B2 (ja) 2007-12-21 2016-03-01 メモリシステムの書き込みタイミングを較正する方法および装置

Publications (2)

Publication Number Publication Date
JP2015043254A JP2015043254A (ja) 2015-03-05
JP5897093B2 true JP5897093B2 (ja) 2016-03-30

Family

ID=40786164

Family Applications (4)

Application Number Title Priority Date Filing Date
JP2010539527A Active JP5305543B2 (ja) 2007-12-21 2008-03-03 メモリシステムの書き込みタイミングを較正する方法および装置
JP2012282187A Active JP5635067B2 (ja) 2007-12-21 2012-12-26 メモリシステムの書き込みタイミングを較正する方法および装置
JP2014210473A Active JP5897093B2 (ja) 2007-12-21 2014-10-15 メモリシステムの書き込みタイミングを較正する方法および装置
JP2016038721A Active JP6199424B2 (ja) 2007-12-21 2016-03-01 メモリシステムの書き込みタイミングを較正する方法および装置

Family Applications Before (2)

Application Number Title Priority Date Filing Date
JP2010539527A Active JP5305543B2 (ja) 2007-12-21 2008-03-03 メモリシステムの書き込みタイミングを較正する方法および装置
JP2012282187A Active JP5635067B2 (ja) 2007-12-21 2012-12-26 メモリシステムの書き込みタイミングを較正する方法および装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2016038721A Active JP6199424B2 (ja) 2007-12-21 2016-03-01 メモリシステムの書き込みタイミングを較正する方法および装置

Country Status (7)

Country Link
US (13) US9263103B2 (ja)
EP (3) EP2232493B1 (ja)
JP (4) JP5305543B2 (ja)
KR (2) KR101470975B1 (ja)
CN (2) CN104134454B (ja)
DE (1) DE102008015544B4 (ja)
WO (1) WO2009082502A1 (ja)

Families Citing this family (116)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101470975B1 (ko) * 2007-12-21 2014-12-09 램버스 인코포레이티드 메모리 시스템 내 기록 타이밍을 교정하기 위한 방법 및 장치
WO2010078383A1 (en) * 2008-12-31 2010-07-08 Rambus Inc. Active calibration for high-speed memory devices
US8117483B2 (en) * 2009-05-13 2012-02-14 Freescale Semiconductor, Inc. Method to calibrate start values for write leveling in a memory system
US8489837B1 (en) 2009-06-12 2013-07-16 Netlist, Inc. Systems and methods for handshaking with a memory module
US7791375B1 (en) * 2009-07-10 2010-09-07 Altera Corporation DQS re sync calibration
US9128632B2 (en) 2009-07-16 2015-09-08 Netlist, Inc. Memory module with distributed data buffers and method of operation
KR101585213B1 (ko) 2009-08-18 2016-01-13 삼성전자주식회사 라이트 레벨링 동작을 수행하기 위한 메모리 장치의 제어 방법, 메모리 장치의 라이트 레벨링 방법, 및 라이트 레벨링 동작을 수행하는 메모리 컨트롤러, 메모리 장치, 및 메모리 시스템
KR20110026578A (ko) * 2009-09-08 2011-03-16 엘지전자 주식회사 시스템 메모리의 에러 보정 장치 및 방법
US8942248B1 (en) * 2010-04-19 2015-01-27 Altera Corporation Shared control logic for multiple queues
KR20110131765A (ko) * 2010-05-31 2011-12-07 주식회사 하이닉스반도체 위상 보정 회로 및 이를 이용한 데이터 정렬 회로
JP5807952B2 (ja) * 2011-09-06 2015-11-10 Ｎｅｃプラットフォームズ株式会社 メモリコントローラ及びメモリ制御方法
US8639865B2 (en) 2011-10-25 2014-01-28 Micron Technology, Inc. Method and apparatus for calibrating a memory interface with a number of data patterns
WO2013066774A1 (en) * 2011-11-01 2013-05-10 Rambus Inc. Data transmission using delayed timing signals
TWI493566B (zh) * 2012-10-15 2015-07-21 Via Tech Inc 資料儲存裝置、儲存媒體控制器與控制方法
US8780655B1 (en) * 2012-12-24 2014-07-15 Arm Limited Method and apparatus for aligning a clock signal and a data strobe signal in a memory system
US9076530B2 (en) 2013-02-07 2015-07-07 Seagate Technology Llc Non-volatile write buffer data retention pending scheduled verification
US9257164B2 (en) * 2013-03-14 2016-02-09 Altera Corporation Circuits and methods for DQS autogating
US20140317334A1 (en) * 2013-04-22 2014-10-23 Lsi Corporation Storage of gate training parameters for devices utilizing random access memory
TWI508066B (zh) * 2013-04-30 2015-11-11 Mstar Semiconductor Inc 記憶體控制器及其信號產生方法
US9053815B2 (en) * 2013-05-28 2015-06-09 Nanya Technology Corporation Circuit in dynamic random access memory devices
US9285828B2 (en) 2013-07-11 2016-03-15 Apple Inc. Memory system with improved bus timing calibration
US20150033062A1 (en) 2013-07-26 2015-01-29 Mediatek Inc. Apparatus and method for controlling controllable clock source to generate clock signal with frequency transition
CN110428855B (zh) 2013-07-27 2023-09-22 奈特力斯股份有限公司 具有本地分别同步的内存模块
KR102118214B1 (ko) * 2013-08-16 2020-06-02 에스케이하이닉스 주식회사 반도체 장치 및 반도체 시스템
JP6203631B2 (ja) * 2013-12-26 2017-09-27 株式会社メガチップス 半導体装置及び半導体装置における差動ストローブ信号のクロスポイントレベルの調整方法
KR102147228B1 (ko) * 2014-01-23 2020-08-24 삼성전자주식회사 타겟 모듈의 라이트 레벨링을 제어하는 라이트 레벨링 제어 회로 및 그에 따른 라이트 레벨링 제어방법
US20150213850A1 (en) * 2014-01-24 2015-07-30 Qualcomm Incorporated Serial data transmission for dynamic random access memory (dram) interfaces
BR102014024441A2 (pt) * 2014-03-26 2016-08-02 Mediatek Inc método para otimização de parâmetro em inicialização de sistema e aparelho utilizando o mesmo
US9361117B2 (en) * 2014-04-30 2016-06-07 Stmicroelectronics (Grenoble 2) Sas Tag-based implementations enabling high speed data capture and transparent pre-fetch from a NOR flash
JP6340246B2 (ja) * 2014-05-21 2018-06-06 株式会社メガチップス メモリ制御回路、並びにメモリのデータ信号及びデータストローブ信号の位相制御方法
FR3024619B1 (fr) 2014-08-01 2016-07-29 Pyxalis Circuit integre photorepete avec compensation des retards de propagation de signaux, notamment de signaux d'horloge
WO2016019561A1 (zh) 2014-08-08 2016-02-11 深圳市大疆创新科技有限公司 一种数据处理装置及飞行器
US9330749B1 (en) * 2014-10-21 2016-05-03 Xilinx, Inc. Dynamic selection of output delay in a memory control device
WO2016135744A2 (en) * 2015-02-25 2016-09-01 Gyan Prakash A system and method for multi-cycle write leveling
US10152437B2 (en) 2015-07-10 2018-12-11 Megachips Corporation Memory system
KR20170048942A (ko) * 2015-10-27 2017-05-10 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
JP6546067B2 (ja) * 2015-11-04 2019-07-17 ファナック株式会社 メモリ素子の動作マージン確認装置及び動作マージン確認方法
WO2017130983A1 (ja) * 2016-01-25 2017-08-03 アイシン・エィ・ダブリュ株式会社 メモリコントローラ
US10068634B2 (en) * 2016-03-16 2018-09-04 International Business Machines Corporation Simultaneous write and read calibration of an interface within a circuit
US10394650B2 (en) 2016-06-03 2019-08-27 International Business Machines Corporation Multiple writes using inter-site storage unit relationship
CN107545926A (zh) * 2016-06-29 2018-01-05 北京信威通信技术股份有限公司 一种时序参数扫描的方法及装置
CN106126126B (zh) * 2016-06-30 2021-01-15 联想(北京)有限公司 内存设备、电子设备及数据处理方法
KR102536657B1 (ko) * 2016-07-12 2023-05-30 에스케이하이닉스 주식회사 반도체 장치 및 반도체 시스템
JP6868788B2 (ja) * 2016-09-08 2021-05-12 ソニーグループ株式会社 出力制御装置、出力制御方法、およびプログラム
US10789185B2 (en) 2016-09-21 2020-09-29 Rambus Inc. Memory modules and systems with variable-width data ranks and configurable data-rank timing
KR102757627B1 (ko) * 2016-09-23 2025-01-23 삼성전자주식회사 케스-케이드 연결 구조로 레퍼런스 클록을 전달하는 스토리지 장치들을 포함하는 전자 장치
US10528255B2 (en) * 2016-11-11 2020-01-07 Sandisk Technologies Llc Interface for non-volatile memory
US10241536B2 (en) * 2016-12-01 2019-03-26 Intel Corporation Method, apparatus and system for dynamic clock frequency control on a bus
KR102596491B1 (ko) 2016-12-13 2023-10-30 삼성전자주식회사 반도체 장치
US20180181334A1 (en) * 2016-12-28 2018-06-28 Intel Corporation Memory controller capable of performing scheduled memory maintenance from a sleep state
US9911478B1 (en) * 2017-01-24 2018-03-06 Ikanos Communications, Inc. Method and apparatus for auto-calibration of delay settings of memory interfaces
US9990973B1 (en) * 2017-02-17 2018-06-05 Apple Inc. Systems and methods using neighboring sample points in memory subsystem calibration
US10090065B1 (en) 2017-03-14 2018-10-02 International Business Machines Corporation Simultaneous write, read, and command-address-control calibration of an interface within a circuit
CN106940625B (zh) * 2017-03-15 2020-07-17 四川创能海博科技有限公司 智能电表的数据存储方法
JP6862951B2 (ja) * 2017-03-15 2021-04-21 富士通株式会社 メモリ制御装置、情報処理装置およびメモリ制御方法
JP6832777B2 (ja) * 2017-03-31 2021-02-24 ルネサスエレクトロニクス株式会社 半導体装置
KR102371264B1 (ko) * 2017-04-21 2022-03-07 에스케이하이닉스 주식회사 메모리 시스템
CN120708680A (zh) * 2017-07-01 2025-09-26 北京忆芯科技有限公司 用于闪存芯片的信号校准方法及闪存控制器
KR102353027B1 (ko) * 2017-07-03 2022-01-20 삼성전자주식회사 스토리지 장치의 데이터 트레이닝 방법
KR102378384B1 (ko) * 2017-09-11 2022-03-24 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법 및 메모리 컨트롤러의 동작 방법
KR102365110B1 (ko) * 2017-09-13 2022-02-18 삼성전자주식회사 복수의 메모리 장치들에 대한 트레이닝 동작을 지원하는 버퍼 장치를 포함하는 메모리 모듈 및 이를 포함하는 메모리 시스템
US10748641B2 (en) * 2017-10-13 2020-08-18 Qualcomm Incorporated Byte enable memory built-in self-test (MBIST) algorithm
US10908636B2 (en) 2017-10-31 2021-02-02 Sandisk Technologies Llc Skew correction for source synchronous systems
US10510398B2 (en) * 2017-11-29 2019-12-17 Micron Technology, Inc. Systems and methods for improving write preambles in DDR memory devices
KR102434989B1 (ko) * 2017-12-05 2022-08-22 삼성전자주식회사 클록간 정렬을 위한 트레이닝을 수행하는 메모리 장치, 메모리 시스템 및 이의 동작 방법
US10339997B1 (en) 2017-12-18 2019-07-02 Micron Technology, Inc. Multi-phase clock division
KR102614686B1 (ko) * 2018-01-10 2023-12-18 삼성전자주식회사 멀티 랭크 메모리를 위한 인터페이스 회로
US10580476B2 (en) 2018-01-11 2020-03-03 International Business Machines Corporation Simulating a single data rate (SDR) mode on a dual data rate (DDR) memory controller for calibrating DDR memory coarse alignment
KR20190102929A (ko) 2018-02-27 2019-09-04 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US11232820B2 (en) 2018-02-27 2022-01-25 SK Hynix Inc. Semiconductor devices performing a write leveling training operation and semiconductor systems including the semiconductor devices
US10923166B2 (en) 2018-02-27 2021-02-16 SK Hynix Inc. Semiconductor devices performing a write leveling training operation and semiconductor systems including the semiconductor devices
US10777243B2 (en) 2018-02-27 2020-09-15 SK Hynix Inc. Semiconductor device and semiconductor system including the semiconductor device for aligning an internal data strobe signal using an offset code
US10530347B2 (en) 2018-03-23 2020-01-07 Sandisk Technologies Llc Receiver-side setup and hold time calibration for source synchronous systems
US10418090B1 (en) * 2018-06-21 2019-09-17 Micron Technology, Inc. Write signal launch circuitry for memory drive
US10546620B2 (en) * 2018-06-28 2020-01-28 Micron Technology, Inc. Data strobe calibration
US10529433B1 (en) * 2018-08-13 2020-01-07 Micron Technology, Inc. Offset memory component automatic calibration (AUTOCAL) error recovery for a memory sub-system
KR102638793B1 (ko) * 2018-10-01 2024-02-21 에스케이하이닉스 주식회사 반도체장치
KR20200043017A (ko) 2018-10-17 2020-04-27 삼성전자주식회사 메모리 모듈, 메모리 시스템 및 메모리 모듈의 동작 방법
CN109359067B (zh) * 2018-10-17 2022-06-28 晶晨半导体(上海)股份有限公司 获取存储模块内部延时阶梯时间的方法及系统
US11079946B2 (en) 2018-10-26 2021-08-03 Micron Technology, Inc. Write training in memory devices
KR102693546B1 (ko) 2018-11-07 2024-08-08 삼성전자주식회사 스토리지 장치
KR102691395B1 (ko) * 2018-12-20 2024-08-05 에스케이하이닉스 주식회사 메모리 시스템, 메모리 시스템의 동작 방법 및 메모리 콘트롤러
CN119851706A (zh) 2019-02-27 2025-04-18 拉姆伯斯公司 具有按需带宽提升的低功率存储器
KR102696294B1 (ko) * 2019-03-20 2024-08-20 에스케이하이닉스 주식회사 캘리브레이션 회로를 포함하는 반도체 장치 및 그의 트레이닝 방법
KR102694497B1 (ko) * 2019-05-09 2024-08-13 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작방법
CN110310685A (zh) * 2019-06-28 2019-10-08 西安紫光国芯半导体有限公司 一种写时钟延迟调整方法及电路
CN110364202B (zh) * 2019-07-22 2021-08-24 上海兆芯集成电路有限公司 存储器装置
US11449439B1 (en) 2019-07-25 2022-09-20 Rambus Inc. Fragmented periodic timing calibration
US11797186B2 (en) 2019-12-20 2023-10-24 Micron Technology, Inc. Latency offset for frame-based communications
US11139008B2 (en) * 2020-02-03 2021-10-05 Micron Technology, Inc. Write leveling
US11081193B1 (en) 2020-06-16 2021-08-03 Sandisk Technologies Llc Inverter based delay chain for calibrating data signal to a clock
US11797229B2 (en) * 2020-07-02 2023-10-24 Micron Technology, Inc. Multiple register clock driver loaded memory subsystem
CN111863065B (zh) * 2020-08-04 2023-01-17 西安紫光国芯半导体有限公司 一种zq校准器、方法及存储器
US11217285B1 (en) 2020-08-05 2022-01-04 Apple Inc. Memory subsystem calibration using substitute results
KR102911992B1 (ko) 2020-08-07 2026-01-12 삼성전자 주식회사 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치를 포함하는 스토리지 장치
US11340831B2 (en) * 2020-08-28 2022-05-24 Micron Technology, Inc. Systems and methods for adaptive read training of three dimensional memory
US11294443B1 (en) * 2020-09-11 2022-04-05 Apple Inc. Noise reduction in oscillator-based sensor circuits
US11145343B1 (en) * 2020-11-20 2021-10-12 Faraday Technology Corporation Method for controlling multi-cycle write leveling process in memory system
CN112767977B (zh) * 2020-12-31 2023-09-26 深圳市紫光同创电子有限公司 读写窗口校准电路及方法、存储器、fpga芯片
US12119080B1 (en) 2021-04-19 2024-10-15 Cadence Design Systems, Inc. Extended-burst write training
CN113178223A (zh) * 2021-04-27 2021-07-27 珠海全志科技股份有限公司 存储器的数据训练方法、计算机装置及计算机可读存储介质
EP4399585A4 (en) * 2021-09-07 2025-07-09 Rambus Inc COMMON DATA STROBE ACROSS MULTIPLE MEMORY DEVICES
CN114171106B (zh) * 2021-10-29 2026-02-17 深圳市紫光同创电子股份有限公司 读写校准方法和电路
US12212646B2 (en) 2021-11-09 2025-01-28 Rambus Inc. Power efficient circuits and methods for phase alignment
KR102898028B1 (ko) * 2021-11-18 2025-12-09 에스케이하이닉스 주식회사 라이트레벨링동작을 수행하는 반도체장치 및 반도체시스템
CN116486878A (zh) * 2022-01-14 2023-07-25 晶豪科技股份有限公司 信号处理电路以及用以自校准tDQSCK的方法
CN115188407B (zh) * 2022-06-22 2025-09-09 东芯半导体股份有限公司 存储器
EP4354437A4 (en) * 2022-08-16 2024-11-13 Changxin Memory Technologies, Inc. WRITE LEVELING CIRCUIT APPLIED TO MEMORY, AND CONTROL METHOD AND CONTROL APPARATUS FOR WRITE LEVELING CIRCUIT
US12124706B2 (en) * 2022-08-27 2024-10-22 Micron Technology, Inc. Apparatus with signal quality feedback
US12014060B2 (en) * 2022-09-01 2024-06-18 Apple Inc. Memory calibration and margin check
US12326768B1 (en) * 2022-09-20 2025-06-10 Apple Inc. Memory calibration in limited power scenario
JP2024074527A (ja) 2022-11-21 2024-05-31 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の制御方法
US12125557B2 (en) * 2023-02-04 2024-10-22 Nanya Technology Corporation Electronic device, memory device, and write leveling method thereof
CN116434799A (zh) * 2023-03-23 2023-07-14 瑞芯微电子股份有限公司 存储器控制器和控制方法、芯片、存储介质及电子设备
US12469541B2 (en) * 2023-12-05 2025-11-11 Skyechip Sdn Bhd Offset calibration method and apparatus for high bandwidth memory 3 (HBM3)
US12597458B2 (en) * 2024-04-08 2026-04-07 Elite Semiconductor Microelectronics Technology Inc. Write leveling in DDR memory device and operating method thereof

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6115318A (en) * 1996-12-03 2000-09-05 Micron Technology, Inc. Clock vernier adjustment
US6154821A (en) * 1998-03-10 2000-11-28 Rambus Inc. Method and apparatus for initializing dynamic random access memory (DRAM) devices by levelizing a read domain
US6839393B1 (en) 1999-07-14 2005-01-04 Rambus Inc. Apparatus and method for controlling a master/slave system via master device synchronization
US6646953B1 (en) * 2000-07-06 2003-11-11 Rambus Inc. Single-clock, strobeless signaling system
US6643787B1 (en) * 1999-10-19 2003-11-04 Rambus Inc. Bus system optimization
US6735709B1 (en) * 2000-11-09 2004-05-11 Micron Technology, Inc. Method of timing calibration using slower data rate pattern
US6873939B1 (en) * 2001-02-02 2005-03-29 Rambus Inc. Method and apparatus for evaluating and calibrating a signaling system
US6877079B2 (en) * 2001-03-06 2005-04-05 Samsung Electronics Co., Ltd. Memory system having point-to-point bus configuration
US6675272B2 (en) * 2001-04-24 2004-01-06 Rambus Inc. Method and apparatus for coordinating memory operations among diversely-located memory components
JP2003050739A (ja) * 2001-08-06 2003-02-21 Matsushita Electric Ind Co Ltd メモリ制御装置
US6920540B2 (en) * 2001-10-22 2005-07-19 Rambus Inc. Timing calibration apparatus and method for a memory device signaling system
US7231306B1 (en) * 2002-04-30 2007-06-12 Rambus Inc. Method and apparatus for calibrating static timing offsets across multiple outputs
US6911851B2 (en) * 2002-11-21 2005-06-28 Matsushita Electric Industrial Co., Ltd. Data latch timing adjustment apparatus
TWI258076B (en) * 2003-07-07 2006-07-11 Via Tech Inc A method and apparatus for determining the write delay time of a memory
US20050071707A1 (en) * 2003-09-30 2005-03-31 Hampel Craig E. Integrated circuit with bi-modal data strobe
JP2005141725A (ja) * 2003-10-16 2005-06-02 Pioneer Plasma Display Corp メモリアクセス回路、そのメモリアクセス回路の動作方法およびそのメモリアクセス回路を用いる表示装置
JP4741226B2 (ja) * 2003-12-25 2011-08-03 株式会社日立製作所 半導体メモリモジュール、およびメモリシステム
KR100521049B1 (ko) 2003-12-30 2005-10-11 주식회사 하이닉스반도체 더블 데이터 레이트 싱크로너스 디램의 쓰기 회로
DE102004020867A1 (de) * 2004-04-28 2005-11-24 Infineon Technologies Ag Halbleiter-Bauelement-Test-Verfahren, sowie Daten-Zwischenspeicher-Bauelement
US7301831B2 (en) 2004-09-15 2007-11-27 Rambus Inc. Memory systems with variable delays for write data signals
JP2006099245A (ja) * 2004-09-28 2006-04-13 Seiko Epson Corp データ信号取得装置
CN100412749C (zh) * 2004-10-21 2008-08-20 威盛电子股份有限公司 存储器信号定时调校方法与相关装置
US7209396B2 (en) * 2005-02-28 2007-04-24 Infineon Technologies Ag Data strobe synchronization for DRAM devices
DE102005019041B4 (de) * 2005-04-23 2009-04-16 Qimonda Ag Halbleiterspeicher und Verfahren zur Anpassung der Phasenbeziehung zwischen einem Taktsignal und Strobe-Signal bei der Übernahme von zu übertragenden Schreibdaten
US7215584B2 (en) * 2005-07-01 2007-05-08 Lsi Logic Corporation Method and/or apparatus for training DQS strobe gating
DE102005032059B3 (de) * 2005-07-08 2007-01-18 Infineon Technologies Ag Halbleiterspeichermodul mit Busarchitektur
JP5013394B2 (ja) 2005-09-13 2012-08-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP2007164697A (ja) * 2005-12-16 2007-06-28 Shinko Electric Ind Co Ltd 半導体集積回路およびメモリシステム並びにクロック信号設定方法
US7379383B2 (en) 2006-04-04 2008-05-27 Infineon Technologies Ag Methods of DDR receiver read re-synchronization
JP5023539B2 (ja) * 2006-04-11 2012-09-12 富士通セミコンダクター株式会社 半導体装置及び信号処理方法
KR100822578B1 (ko) 2006-04-18 2008-04-15 주식회사 하이닉스반도체 반도체 메모리 소자의 쓰기 장치
US8122275B2 (en) * 2006-08-24 2012-02-21 Altera Corporation Write-leveling implementation in programmable logic devices
US7590008B1 (en) 2006-11-06 2009-09-15 Altera Corporation PVT compensated auto-calibration scheme for DDR3
KR101470975B1 (ko) * 2007-12-21 2014-12-09 램버스 인코포레이티드 메모리 시스템 내 기록 타이밍을 교정하기 위한 방법 및 장치
US8489912B2 (en) * 2009-09-09 2013-07-16 Ati Technologies Ulc Command protocol for adjustment of write timing delay
US8937846B2 (en) * 2013-05-09 2015-01-20 Avago Technologies General Ip (Singapore) Pte. Ltd. Write level training using dual frequencies in a double data-rate memory device interface
US11232820B2 (en) * 2018-02-27 2022-01-25 SK Hynix Inc. Semiconductor devices performing a write leveling training operation and semiconductor systems including the semiconductor devices
US12293807B2 (en) * 2022-07-22 2025-05-06 Samsung Electronics Co., Ltd. Offset calibration training method for adjusting data receiver offset and memory device therefor

Also Published As

Publication number Publication date
EP2232493B1 (en) 2018-05-09
DE102008015544A1 (de) 2009-07-02
EP3719803A1 (en) 2020-10-07
KR101470975B1 (ko) 2014-12-09
CN101465154A (zh) 2009-06-24
US20090161453A1 (en) 2009-06-25
US20150255144A1 (en) 2015-09-10
US10607685B2 (en) 2020-03-31
JP2013080508A (ja) 2013-05-02
JP2015043254A (ja) 2015-03-05
EP3399523B1 (en) 2020-05-13
US11404103B2 (en) 2022-08-02
JP2016157444A (ja) 2016-09-01
US9165638B2 (en) 2015-10-20
US20150243343A1 (en) 2015-08-27
US20110216611A1 (en) 2011-09-08
KR101532529B1 (ko) 2015-06-29
US20190371387A1 (en) 2019-12-05
EP2232493A1 (en) 2010-09-29
KR20140130496A (ko) 2014-11-10
DE102008015544B4 (de) 2023-09-14
JP2011508311A (ja) 2011-03-10
US20160125930A1 (en) 2016-05-05
US9142281B1 (en) 2015-09-22
EP3399523A1 (en) 2018-11-07
WO2009082502A1 (en) 2009-07-02
CN104134454A (zh) 2014-11-05
EP3719803B1 (en) 2025-05-07
JP5635067B2 (ja) 2014-12-03
US9552865B2 (en) 2017-01-24
US9263103B2 (en) 2016-02-16
US20220366960A1 (en) 2022-11-17
US12136452B2 (en) 2024-11-05
US20170200489A1 (en) 2017-07-13
US20180218764A1 (en) 2018-08-02
EP3719803C0 (en) 2025-05-07
JP5305543B2 (ja) 2013-10-02
US11682448B2 (en) 2023-06-20
US20200349996A1 (en) 2020-11-05
US20150248926A1 (en) 2015-09-03
CN104134454B (zh) 2019-01-08
US9881662B2 (en) 2018-01-30
JP6199424B2 (ja) 2017-09-20
US20250111873A1 (en) 2025-04-03
US10304517B2 (en) 2019-05-28
KR20100097680A (ko) 2010-09-03
CN101465154B (zh) 2014-08-20
US20230410880A1 (en) 2023-12-21
US8407441B2 (en) 2013-03-26
US9177632B2 (en) 2015-11-03

Similar Documents

Publication Publication Date Title
JP5897093B2 (ja) メモリシステムの書き込みタイミングを較正する方法および装置
JP2010192031A (ja) 半導体記憶装置及びこれを備えるメモリモジュール、並びに、データ処理システム
JP2010192030A (ja) 半導体記憶装置及びこれを備えるメモリモジュール、並びに、データ処理システム
WO2008130418A2 (en) Calibration of read/write memory access via advanced memory buffer

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150930

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A132

Effective date: 20151016

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160112

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160203

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160301

R150 Certificate of patent or registration of utility model

Ref document number: 5897093

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250