JP5923972B2 - 光電変換装置の製造方法および当該光電変換装置を用いた撮像装置の製造方法 - Google Patents

Description

本発明は、主に放射線を電気信号に変換する光電変換装置、さらにはそれを備える放射線撮像装置等に関する。

従来、医療関係で用いられているレントゲン検査機は、患者の異常部を正確に検知する必要性があるため、Ｘ線を蛍光板によって可視光などに変換して、蛍光板に密着させたフィルムに感光させ確認するものが多い。しかし、このレントゲン検査機で採用している方法では、実用レベルで像の解像度に問題はないものの、測定から診断までに時間がかかることや測定場所を特定する場合に検査技師の腕と勘に頼る部分が大きいなどの問題点が指摘されている。

近年、アモルファスシリコン等に代表される大面積エリアセンサーの開発が進み、信頼性を高めるに至って、アモルファスシリコンを用いるメリットとその大面積化が容易であることを生かし、従来のレントゲン検査をリアルタイムに、且つ強調画像を用いることによって患者の異常診断の効率を高めるための開発がめざましい。

放射線撮像装置に用いられる大面積エリアセンサーのアレイ基板は、薄膜トランジスタ等のスイッチング素子とフォトダイオード等の光電変換素子とを有する画素を２次元に配列させたものである。それ以外にも一般的には、スイッチング素子に電圧を供給するゲート線と、光電変換素子の光起電力を読み取るためのデータ線とを備えている。そして、ゲート線とデータ線との交差部にスイッチング素子を設け、ゲート線とデータ線の交差で規定される画素を横切るようにバイアス線を設ける構成が知られている。

このようなアレイ基板を用いることで、検出した電気信号を用いて画像を作成する為、各画素に対する信号の補正値を持つことでむらのない画像を得ることが出来る。また、画像処理により欠陥画素の補正が可能である。ただし、線欠陥などのクラスタ欠陥は補正が出来ないことより不良となることや、補正値に対して電気特性が変動すると正しい補正が出来なくなり点欠陥として視認されてしまう。

欠陥を修復（リペア）する技術としては、レーザ光を用いて電極や配線を切断する方法やレジストパターンを切断する方法が知られている。（特許文献１〜４）さらに、欠陥を修復できない画素が残ってしまった場合には、あらかじめ放射線撮像装置のシステムに欠陥画素を記憶し、記憶している欠陥画素の画像を周囲の画素の出力で補間する画像処理を行う技術も知られている。（特許文献５、６）

特開２００４−１７９６４５号公報 特開２００５−３０２７５１号公報 特開２００７−２０１３６５号公報 特開２００６−５３４０５号公報 特開２００２−９２７２号公報（３頁） 特開２０１１−１９５９１号公報

アレイ基板の線欠陥を、レーザ等を用いたリペアにより点欠陥化する場合、リペア時のレーザエネルギー等のダメージによりフォトダイオードや薄膜トランジスタにダメージを受ける場合がある。ダメージを受けた素子は初期動作が正常であっても、長期の動作により特性の変化が大きくなる場合がある。その結果、正しい補正が出来なくなり使用中に点欠陥の発生が懸念される。

この発明は上記のような線欠陥を修復した場合に、長期動作で点欠陥が発生することを防止することができる光電変換装置を得ることを目的としており、さらに長期動作で点欠陥が発生しない製造方法を提供することを、目的とする。

線欠陥をリペアした箇所の画素のスイッチング素子とフォトダイオード、またはデータ線とスイッチング素子の電気的接続を断ち、予め充電されない欠陥画素として登録し画像処理を行う。

ダメージを受けた画素のフォトダイオードが劣化し、補正が出来ない欠陥画素と成るのを防止することができるので、高品質の光電変換装置を提供することができる。

実施の形態１に係るアレイ基板の平面図 実施の形態１に係るアレイ基板の断面図 実施の形態１の別の電気的接続の断線箇所を示す平面図 実施の形態１の別の電気的接続の断線箇所を示す平面図 実施の形態１に係るアレイ基板の製造方法の説明図 実施の形態１に係るアレイ基板の製造方法の説明図 実施の形態１に係るアレイ基板の製造方法の説明図 実施の形態１に係るアレイ基板の製造方法の説明図 実施の形態１に係るアレイ基板の製造方法の説明図 実施の形態１に係るアレイ基板の製造方法の説明図 実施の形態１に係るアレイ基板の製造方法の説明図 実施の形態２に係るアレイ基板の平面図と断面図 実施の形態２に係るアレイ基板の製造方法の説明図 実施の形態２に係るアレイ基板の製造方法の説明図 実施の形態３に係るアレイ基板の平面図と断面図 実施の形態３に係るアレイ基板の変形例の平面図と断面図 実施の形態３に係るアレイ基板の製造方法の説明図 実施の形態３に係るアレイ基板の製造方法の説明図 実施の形態３に係るアレイ基板の製造方法の説明図 実施の形態３に係るアレイ基板の製造方法の説明図 実施の形態３に係るアレイ基板の変形例の説明図 実施の形態４に係るアレイ基板の平面図と断面図 実施の形態４に係るアレイ基板の製造方法の説明図 実施の形態４に係るアレイ基板の製造方法の説明図 実施の形態４に係るアレイ基板の製造方法の説明図 実施の形態４に係るアレイ基板の製造方法の説明図 実施の形態５に係るアレイ基板の平面図と断面図 実施の形態５に係るアレイ基板の変形例の平面図と断面図 実施の形態５に係るアレイ基板の変形例の平面図と断面図 実施の形態５に係るアレイ基板の変形例の製造方法の説明図 実施の形態５に係るアレイ基板の変形例の製造方法の説明図 実施の形態５に係るアレイ基板の変形例の製造方法の説明図 放射線撮像装置と光電変換装置との構成図

実施の形態１
以下に本発明の好ましい実施の形態を説明する。図３３（ａ）に、本実施の形態１に係る光電変換装置を用いた放射線撮像装置の構成図を示す。Ｘ線源１０１から照射されたＸ線１０２は、被写体である人体１０３内の組織に応じた透過率で透過し、光電変換装置１０４に照射される。光電変換装置１０４内では照射されたＸ線１０２を直接、もしくはシンチレータ等により蛍光に変換してからアレイ基板１に照射し、Ｘ線１０２を電気信号に変換する。得られた電気信号は画像処理装置１０５に送られて、人体１０３内の組織部位に応じた透過率を反映した画像を得るための画像処理が行われることにより画像が表示される。

画像処理装置１０５には光電変換装置１０４の個体それぞれに応じた欠陥画素のアドレス及び画素信号補正係数がデータベースとして登録されており、光電変換装置１０４から画像処理装置１０５に送られた電気信号は、補正係数により補正された画像データに変換されるとともに欠陥画素アドレスとして登録された画素においては電気信号の変換値を用いる代わりに周辺の画像データを用いて補間されることで、輝点・黒点等の欠落画素の発生を防止している。

図３３（ｂ）に、本実施の形態１に係る光電変換装置のアレイ基板１の平面図を示す。アレイ基板１には画素Ｐが複数並べられた画素部ＰＸと、その周囲に端子ＴＰ（図示せず）や、導電性カバーＡＨ（図示せず）を接着する領域や、端子ＴＰと画素部ＰＸとにまたがる配線等を含む周辺部ＳＲ、がある。

画素部ＰＸには複数のゲート線ＧＬに加えて、ゲート線ＧＬと交差するように複数のデータ線ＤＬが形成されている。画素Ｐはゲート線ＧＬとデータ線ＤＬとの交差で区画される領域により規定され、スイッチング素子である薄膜トランジスタＴＲと、それに接続する光電変換素子であるフォトダイオードＰＤとを備えている。各画素ＰのフォトダイオードＰＤにおいて、薄膜トランジスタＴＲと接続する側との反対側にバイアス線ＢＬが接続されている。バイアス線ＢＬは、データ線ＤＬに沿った各画素ＰにおけるフォトダイオードＰＤを連結するようにして、データ線ＤＬと平行に延びている。

バイアス線ＢＬ、データ線ＤＬ、ゲート線ＧＬは画素部ＰＸから周辺部ＳＲに延び、端子ＴＰにつながっている。ゲート線ＧＬは、ゲート駆動ドライバ１０６に接続される。また、データ線ＤＬは電荷読み出し回路１０７に接続する。電荷読み出し回路１０７には低ノイズアンプやＡ／Ｄコンバーターも内蔵されている。

図１に、本特許の実施形態１にかかる光電変換装置のアレイ基板の画素部の平面図を示す。図２に、図１のＡ−Ａ部の断面図を示す。図１と図２から、本実施の形態１に係る光電変換装置のアレイ基板の画素部の構造について説明する。

ガラス基板等の絶縁基板ＳＵＢ上にアルミなどの低抵抗金属材料を主成分とする金属によって、ゲート電極ＧＥとゲート線ＧＬが形成されている。ゲート電極ＧＥとゲート線ＧＬを覆うように、ゲート絶縁膜ＧＩが形成されている。ゲート電極ＧＥ上にゲート絶縁膜ＧＩを介して、半導体膜ＳＩが島状に設けられている。導電性不純物がドーピングされた半導体膜ＳＮを介して半導体膜ＳＩと接続するようにソース電極Ｓとドレイン電極Ｄが設けられており、ソース電極Ｓとドレイン電極Ｄとの間の半導体膜ＳＩにてチャネルＷＬが形成されている。

ソース電極Ｓとドレイン電極Ｄと半導体膜ＳＩとを覆うように第１層間絶縁膜ＰＶ１が形成されている。第一層間絶縁膜ＰＶ１に開口されたコンタクトホールＣＨ１を介してドレイン電極Ｄと接続する下部電極ＢＥが、第１層間絶縁膜ＰＶ１上に形成されている。下部電極ＢＥ上には光電変換素子であるフォトダイオードＰＤが積層されており、フォトダイオードは下からリン（Ｐ）等のｎ型不純物がドープされたアモルファスシリコン膜ＰＤ(n)、イントリンシックのアモルファスシリコン膜ＰＤ(i)、ボロン（Ｂ）等のｐ型不純物がドープされたアモルファスシリコン膜ＰＤ(p)という積層からなる。なお、以後、フォトダイオードを構成するシリコン膜のｐｉｎ積層構造や、ｐｉｎ積層構造にパターニングする前の状態のシリコン積層膜を総称して、フォトダイオードのシリコン層ＰＤＳという称呼をすることがある。

フォトダイオードＰＤ上に透明電極である上部電極ＴＥが形成されており、上部電極ＴＥはフォトダイオードＰＤと上部電極ＴＥとを覆うように形成された第２層間絶縁膜ＰＶ２に開口したコンタクトホールＣＨ３を介して第２層間絶縁膜ＰＶ２上に形成されたバイアス線ＢＬと接続する。バイアス線ＢＬと同じ層、すなわち第２層間絶縁膜ＰＶ２上にはデータ線ＤＬと遮光膜ＰＳとが形成されており、データ線ＤＬは第１層間絶縁膜ＰＶ１と第２層間絶縁膜ＰＶ２とに開口されるコンタクトホールＣＨ２を介して、ソース電極Ｓと接続されている。

また、データ線ＤＬは絶縁層を介してゲート線ＧＬと直交しており、前述の通りデータ線ＤＬとゲート線ＧＬとの交差で区画される領域により画素Ｐが規定される。バイアス線ＢＬと同じ層で形成された遮光膜ＰＳは薄膜トランジスタＴＲ上に位置し、表面からの光が半導体膜ＳＩやチャネルＷＬに入射するのを防いでいる。

バイアス線ＢＬ、データ線ＤＬ、遮光膜ＰＳを覆うようにして平坦化保護膜ＦＰが形成されている。図示しないが、平坦化保護膜ＦＰ上にシンチレータを形成することもある。

上記構成のアレイ基板１の画素において図１と図２に示すように、コンタクトホールＣＨ２を横切って隣接するフォトダイオードＰＤ間においてフォトダイオードのシリコン膜ＰＤＳのパターン不良部をリペアによりリペア箇所Ａのシリコン膜ＰＤＳを除去する処置がなされている。

また、リペア処理を行った画素のドレイン電極Ｄのリペア箇所Ｂ、より具体的には半導体膜ＳＩとコンタクトホールＣＨ１の間のリペア箇所Ｂにおいて電気的な接続を遮断するリペアが実施されている。言い換えれば、ゲート線ＧＬが延在する方向に隣接する画素Ｐ間においてリペア箇所Ａのように少なくとも一部が正常な画素とは異なる形状でフォトダイオードＰＤの形状が整えられている画素がある場合、その画素の薄膜トランジスタＴＲにおいてはフォトダイオードＰＤとデータ線ＤＬとの電気的接続が遮断されている。

さらに具体的に言えば、ドレイン電極が半導体層と接続する箇所と当該ドレイン電極が光電変換素子と接続する箇所とが分離されるようにそのドレイン電極が切断されたことになる。このリペアの実施により、リペア箇所Ｂではドレイン電極Ｄと第１層間絶縁膜ＰＶ１が除去されて、薄膜トランジスタＴＲと下部電極ＢＥとの間の電気的接続も切断されることになる。

なお、前記の説明においてリペア箇所Ａはフォトダイオードのシリコン膜ＰＤＳのみのリペアについて説明したが、パターン不良が上部電極ＴＥを形成する上部電極工程から発生した場合は上部電極ＴＥのリペアを、下部電極工程で発生した場合は下部電極ＢＥのリペアを、組み合わせて実施してもよい。

また、図１、図２においてリペア箇所ＡをフォトダイオードＰＤの正常パターン形状に近い形状にてリペアを行った状態を示したが、少なくともコンタクトホールＣＨ２が開口する領域においてフォトダイオードＰＤを構成する透明電極ＴＥ、シリコン膜ＰＤＳ、下部電極ＢＥがリペアにより除去されていればよい。言い換えれば、データ線ＤＬとソース電極Ｓとを接続するコンタクトホールＣＨ２を含む領域において、フォトダイオードＰＤの形状を整えてもよい。また、上記コンタクトホールＣＨ２を含む領域であれば、フォトダイオードＰＤの形状を整える領域は、データ線ＤＬ、フォトダイオードＰＤ、データ線ＤＬとフォトダイオードＰＤとの間のいずれかを含む領域でもよい。

さらに他のリペア例について図３、図４に示す。ドレイン電極Ｄのリペア箇所Ｂにて実施するリペアは、図３に示すようにコンタクトホールＣＨ２と半導体膜間のソース電極Ｓで実施してもよい。すなわち、光電子変換素子の形状が整えられた画素において、ソース電極が半導体層と接続する箇所と当該ソース電極がデータ線と接続する箇所とが分離されるようにそのソース電極を切断してもよい。また、図４に示すようにソース電極Ｓとドレイン電極Ｄとの両方で実施しても良い。

本実施の形態１においては、コンタクトホールＣＨ２を介してバイアス線ＢＬとの電気経路を遮断する為にフォトダイオードＰＤのリペア処理を行った際にフォトダイオードＰＤがダメージを受け長期使用中に特性劣化が加速した場合においても、あらかじめ点欠陥化することで補正後の画像として新たに点欠陥が発生しないので、信頼性の高い光電変換装置を提供することが出来る。

本実施の形態１の製造過程を以下に説明する。ゲート線ＧＬを形成し、その上層にゲート絶縁膜ＧＩを成膜し、半導体膜ＳＩとソース電極Ｓとドレイン電極Ｄとを形成し、スイッチング素子である薄膜トランジスタＴＲを形成する。その後、第１層間絶縁膜ＰＶ１を形成して、ドレイン電極Ｄと下部電極ＢＥを電気的に接続するコンタクトホールＣＨ１を開口する。

次に下部電極ＢＥとなる導電膜、フォトダイオードのシリコン膜ＰＤＳ、上部電極ＴＥとなる透明導電膜を順次成膜する。次に上部電極ＴＥをパターニングする。この状態を図５（ａ）と、図５（ａ）中のＢ−Ｂ部の断面図である図５（ｂ）に示す。データ線ＤＬの形成前であることに注意されたい。

次にフォトダイオードのシリコン膜ＰＤＳのパターニング用のレジストＰＲを形成する。レジストパターニングの後に画像認識等による欠陥検査を実施しレジストパターン不良を検出し、欠陥アドレスを登録する。この状態を図６（ａ）と、図６（ａ）中のＣ−Ｃ部の断面図である図６（ｂ）に示す。図６ではレジストの形成時の工程不具合により、本来形成すべきレジストＰＲ以外にレジストパターン残ＰＲＸがコンタクトホールＣＨ２の部分に発生する場合を示している。

次にレジストパターン不良として登録されたアドレスの画素をレーザリペア等の手法にてレジストパターン不良部ＰＲＸを除去する。この状態を図７（ａ）と、図７（ａ）中のＤ−Ｄ部の断面図である図７（ｂ）に示す。図７においてレーザリペアにより除去されたレジストＰＲＲは点線で示されている。レーザリペアはレーザの熱によりレジストを除去している為、下層のシリコン膜ＰＤＳにダメージや熱による不純物の拡散が発生する。図７（ｂ）にリペアダメージ部ＲＤＧとして示す。

次に、リペア後のレジストパターンをエッチングマスクトとしてフォトダイオードのシリコン膜ＰＤＳをエッチングしてレジストを除去する。この状態を図８（ａ）と、図８（ａ）中のＥ−Ｅ部の断面図である図８（ｂ）に示す。コンタクトホールＣＨ２を形成する部分にパターン残として残存するはずったシリコン膜ＰＤＳのパターン残は、図７において行ったレーザリペアにより回避されていることがわかる。

次に、下部電極ＢＥをパターニングする。この状態を図９（ａ）と、図９（ａ）中のＦ−Ｆ部の断面図である図９（ｂ）に示す。

次に、欠陥としてアドレス登録され、フォトダイオードのシリコン膜ＰＤＳのレジストリペアを行った画素のドレイン電極Ｄを第１層間絶縁膜ＰＶ１上よりレーザリペア法等により切断する。この状態を図１０（ａ）と、図１０（ａ）中のＧ−Ｇ部の断面図である図１０（ｂ）に示す。このリペアにより、リペア箇所のドレイン電極Ｄと第１層間絶縁膜ＰＶ１は除去されて、薄膜トランジスタＴＲと下部電極ＢＥとの間の電気的接続も切断されることになる。

次に第２層間絶縁膜ＰＶ２を成膜し、ソース電極Ｓへの開口を形成するコンタクトホールＣＨ２、上部電極ＴＥへの開口を形成するコンタクトホールＣＨ３、及びゲート線ＧＬへの開口を形成するコンタクトホール（アレイ周辺部の配線変換部の為、図示なし）を形成する。この状態を図１１（ａ）と、図１１（ａ）中のＨ−Ｈ部の断面図である図１１（ｂ）に示す。

次に低抵抗金属にてデータ線ＤＬ、バイアス線ＢＬ、斜光膜ＰＳを形成し、その後平坦化保護膜ＦＰを形成することにより、図１と図２に示す構造となる。なお、図２における平坦化保護膜ＦＰは単層の場合を図示しているが、CVD法にて成膜した絶縁膜と塗布型の絶縁膜の積層でもよい。次に、端子電極（図示無し）を形成して、アレイ基板が完成する。

欠陥アドレスとして登録された画素は、システム側にて補正対象画素として登録される。
なお、本実施の形態ではフォトダイオードのシリコン膜ＰＤＳのレジストパターンをリペアした後に、リペアしたレジストパターンをマスクとしてシリコン膜ＰＤＳをエッチングすることでパターン不良を修正したが、ゲート線ＧＬにかからない領域であればフォトダイオードのシリコン膜ＰＤＳをレーザリペア法等で除去してもよい。

実施の形態２
実施の形態２にかかる光電変換装置のアレイ基板の画素部の平面図を図１２（ａ）に、図１２（ａ）中のＪ−Ｊ部を図１２（ｂ）に示す。

実施の形態１においてはリペア箇所Ｂにおいて薄膜トランジスタＴＲを形成するドレイン電極Ｄをリペアにて切断していた。ゲート線ＧＬ方向に隣接する画素Ｐ間においてリペア箇所Ａのように少なくとも一部が正常な画素とは異なる形状でフォトダイオードＰＤの形状が整えられている画素がある場合、その画素の薄膜トランジスタＴＲにおいてはフォトダイオードＰＤとデータ線ＤＬとの電気的接続が遮断されているという点では、実施の形態１と共通するが、本実施の形態２においては図１２に示すように下部電極ＢＥの形成工程にて下部電極ＢＥとドレイン電極Ｄを接続するコンタクトホールＣＨ１周辺の下部電極ＢＥが除去されている。なお、図１２では下部電極ＢＥ用のエッチング液によってドレイン電極Ｄがエッチングされる場合を図示しているが、エッチングされない場合は下部電極ＢＥのみ除去される。

本実施の形態２においては、実施の形態１のように第１層間絶縁膜ＰＶ１を除去してドレイン電極Ｄを切断することはしないので、リペア箇所Ｂのリペア時に発生する絶縁膜等の残渣が洗浄工程等で移動し欠陥となる確率を低減できる。また、リペア箇所Ｂの端面はエッチングにて形成されるので第２層間絶縁膜ＰＶ２のカバレッジ不良の発生を抑制できる。

以下に製造方法を示す。なお、リペア箇所Ａのリペアからフォトダイオードのシリコン膜ＰＤＳのパターニングまでは実施の形態１と同様なので省略する。

下部電極ＢＥのレジストパターニングを実施したのち、欠陥としてアドレス登録され、フォトダイオードのシリコン膜ＰＤＳのレジストリペアを行った画素のＣＨ１を内包する形状でレジストをレーザリペア法等で除去する。この状態を図１３（ａ）と、図１３（ａ）中のＫ−Ｋ部の断面図である図１３（ｂ）に示す。なお、レーザリペアにより除去されたレジストパターンのリペア部ＰＲＲは、図１３（ｂ）において点線で示されている。

次に、下部電極ＢＥをエッチングしレジストを除去する。この状態を図１４（ａ）と、図１４（ａ）中のＬ−Ｌ部の断面図である図１４（ｂ）に示す。例えばドレイン電極Ｄにクロム合金を用いて、下部電極ＢＥに同じくクロム合金を用いた場合は、図１４（ｂ）に示すように下部電極ＢＥのエッチング時にレジストが除去されたコンタクトホールＣＨ１の下層のドレイン電極Ｄの一部もエッチングされる。なお、ドレイン電極Ｄと下部電極ＢＥをエッチング選択性のある別の導電膜で形成した場合はドレイン電極Ｄはエッチングされない状態となる。

次に、第２層間絶縁膜ＰＶ２を形成するが、以降は実施の形態１と同様なので省略する。

実施の形態３
実施の形態１、２においては、コンタクトホールＣＨ２を横切るパターン不良に対するリペアについて説明したが、本実施の形態３においては、コンタクトホールＣＨ２を横切ることなくデータ線下に発生したパターン不良に対するリペアについて説明する。

本実施の形態３が実施の形態１、２と異なる部分について説明するために、本実施の形態の平面図を図１５（ａ）に、図１５（ａ）のＭ−Ｍ断面を図１５（ｂ）に示す。

リペア箇所Ａのパターン不良がフォトダイオードのシリコン膜ＰＤＳの中の異物に起因しないレジストパターン不良の場合、シリコン膜ＰＤＳが残存してもデータ線ＤＬと短絡箇所を形成することはない。シリコン膜ＰＤＳとデータ線ＤＬとは第２層間絶縁膜ＰＶ２を介して別レイヤーに形成されているからである。

しかし、パターン不良がフォトダイオードのシリコン膜ＰＤＳの中の異物に起因した場合であって、第２層間絶縁膜ＰＶ２の形成時にフォトダイオードのシリコン膜ＰＤＳが第２層間絶縁膜ＰＶ２の表面に露出する場合には、バイアス線ＢＬとデータ線ＤＬとは露出したシリコン膜ＰＤＳを介して電気的に導通状態となる。

ここで図１５において、リペア箇所Ａにおいて点線で示しているのは、シリコン膜中の異物ＤＴを含むシリコン膜ＰＤＳが除去されていることを表している。除去方法としては、実施の形態１、２と同様に、レジストパターンのリペアでエッチング除去する方法や、レーザリペアによってパターン不良部のシリコン膜ＰＤＳを除去する方法がある。

一方、実施の形態３の変形例として、シリコン膜ＰＤＳの中の異物のリペアが困難な場合のリペア例を図１６（ａ）と、図１６（ａ）中のＮ−Ｎ部の断面図である図１６（ｂ）に示す。図１５と違って、リペア領域Ａに隣接する領域において異物ＤＴもシリコン膜ＰＤＳも残存している。このような場合においても、シリコン膜ＰＤＳ中の異物ＤＴにより生じたパターン不良に隣接する画素部の一部を除去し、パターン不良箇所を分離することで、データ線ＤＬと短絡する可能性のあるパターン不良があっても変化のない点欠陥化が可能である。

なお、リペア箇所Ｂのリペアについては図１５では実施の形態１で示した方法を適用し、図１６では実施の形態２で示した方法を適用しているが、それぞれ実施の形態１、実施の形態２で示したどちらの方法を用いてもよい。

以下に図１６で示したようにシリコン膜ＰＤＳ中の異物ＤＴにより生じたパターン不良を有する構造の製造方法を示す。

フォトダイオードのシリコン膜ＰＤＳをパターニングするためのレジストパターンＰＲを形成した後に、画像認識等による欠陥検査を実施しレジストパターン不良ＰＲＸを検出し、欠陥アドレスを登録する。欠陥アドレスの画素にて異物ＤＴ部分の両側のレジストパターンＰＲＲとその下方に位置する上部電極ＴＥのパターンとをレーザリペア法等により除去する。この状態を図１７（ａ）と、図１７（ａ）中のＰ−Ｐ部の断面図である図１７（ｂ）に示す。なお、レーザリペア法等により除去する領域を点線で示している。

なお、レジストパターンＰＲと上部電極ＴＥとを一括してリペア除去する場合、リペア装置の仕様によっては処理マージンが低い場合があるので、あらかじめ上部電極ＴＥのパターン形成時に上部電極ＴＥをレーザリペアしておいてもよい。上部電極ＴＥをあらかじめリペアする場合、一般的に弱酸を用いて透明導電膜である上部電極ＴＥをエッチングする方法があるが、上部電極ＴＥのレジストパターン状態でリペアを実施すると透明導電膜が結晶化され弱酸でエッチングできなくなる場合があるので、上部電極ＴＥのパターンを形成した後にレーザリペアを実施することが望ましい。

フォトダイオードのシリコン膜ＰＤＳをパターニングした状態を図１８（ａ）と、そのＱ−Ｑ部の断面図である図１８（ｂ）に示す。フォトダイオードのシリコン膜ＰＤＳの中の異物ＤＴのパターンは残っているが、画素内のフォトダイオードＰＤのパターンとは分離されている。

次に下部電極ＢＥをパターニングするレジストパターンＰＲを形成する。欠陥アドレスの画素においてはフォトダイオードのシリコン膜ＰＤＳを除去した部分とコンタクトホールＣＨ１を内包する領域のレジストＰＲをレーザリペア法等で除去する。この状態を図１９（ａ）と、そのＲ−Ｒ部の断面図である図１９（ｂ）に示す。点線で示した箇所はレーザリペアにより消失したレジストパターンＰＲＲである。正常な画素においては下部電極ＢＥを下層のドレイン電極Ｄと接続させるために、コンタクトホールＣＨ１の直上にはレジストパターンＰＲを残存させておくが、欠陥アドレスではコンタクトホールＣＨ１を内包する領域のレジストＰＲもレーザリペアで除去していることに注意されたい。

次に下部電極ＢＥをエッチングしレジストを除去する。この状態を図２０（ａ）と、そのＳ−Ｓ部の断面図である図２０（ｂ）に示す。シリコン膜ＰＤＳの中の異物ＤＴのパターンと画素内のフォトダイオードＰＤとは電気的に完全に隔離されている。また、先にコンタクトホールＣＨ１上のレジストパターンＰＲも除去していたため、画素内のフォトダイオードＰＤとドレイン電極Ｄとも電気的に完全に隔離されている。

本実施の形態３においては、実施の形態２のようにデータ線とソース電極とを接続するコンタクトホールＣＨ２を含む領域で光電変換素子の形状を整えるのではなく、データ線、光電変換素子、光電変換素子とデータ線との間のうち何れかを含む領域において光電変換素子の形状を整えている。

さらに、シリコン膜ＰＤＳ中の異物ＤＴにより生じたパターン不良さらには異物ＤＴの除去が困難な場合であっても、コンタクトホールＣＨ１を介したドレイン電極ＤとフォトダイオードＰＤ間の電気経路、およびパターン不良とフォトダイオード間の電気経路も遮断する。これにより、フォトダイオードＰＤがダメージを受け長期使用中に特性劣化が加速した場合においても、あらかじめ点欠陥化することで補正後の画像として新たに点欠陥が発生しないので、信頼性の高い光電変換装置を提供することが出来る。

また、シリコンダメージの影響を除外する為のリペアではないが、同様の方法を用いることで線欠陥のリペアを適用することが可能である。その概念図を図２１（ａ）と、そのＴ−Ｔ部の断面図である図２１（ｂ）に示す

図２１（ａ）において、フォトダイオードのシリコン膜ＰＤＳが欠損している領域ＰＤＳＬが存在する。上部電極ＴＥとバイアス線ＢＬを接続するコンタクトホールＣＨ３においてフォトダイオードのシリコン膜ＰＤＳが欠損し、バイアス線ＢＬと下部電極ＢＥが直接接続または上部電極ＴＥを介して低抵抗で接続されている。一方、下部電極ＢＥはドレイン電極Ｄと接続するコンタクトホールＣＨ１を内包する領域でリペア部ＲＢＥにおいて除去されている。このリペアによってバイアス電位が直接ドレイン電極Ｄに印加される状態を防止し、ゲート線ＧＬの信号変形による隣接画素信号の読み取り不良による線欠陥発生を抑制できる。

なお、欠陥アドレスの取得は、下部電極ＢＥのレジストパターン時に画像認識等による欠陥検査を実施して、シリコン欠損画素をリペア画素として登録する。リペア箇所としては実施の形態１の様にドレイン電極Ｄのレーザリペアを行ってもよい。

実施の形態４
図２２（ａ）と、そのＵ−Ｕ部の断面図である図２２（ｂ）として、本実施の形態の平面図及びＢ-Ｂ断面図を示す。

バイアス線ＢＬと一体に形成されている遮光膜ＰＳとデータ線ＤＬとがパターン不良により接続していた部分をリペア箇所Ａにおいてリペア処理により分離されている。言い換えれば、リペア箇所Ａにおいては正常なデータ線やバイアス線とは少なくとも一部が異なる形状となるように隣接するデータ線やバイアス線の形状が整えられており、この隣接するデータ線やバイアス線を整形した領域にかかる画素のトランジスタについてフォトダイオードＰＤとデータ線ＤＬとの電気的接続がリペア箇所Ｂにおいて遮断されている。さらに、リペア処理を行った画素のドレイン電極Ｄのリペア箇所Ｂ、より具体的には半導体膜ＳＩとコンタクトホールＣＨ１の間のリペア箇所Ｂにおいて、電気的な接続を遮断するリペアが実施されている。

言い換えれば、隣接するデータ線やバイアス線を整形した領域にかかる画素のドレイン電極において、当該ドレイン電極が半導体層と接続する箇所と当該ドレイン電極が光電変換素子と接続する箇所とが分離されるようにそのドレイン電極が切断されている。このリペアの実施によりリペア箇所Ｂではドレイン電極Ｄと第１層間絶縁膜ＰＶ１及び第２層間絶縁膜ＰＶ２が除去されて、薄膜トランジスタＴＲと下部電極ＢＥとの間の電気的接続も切断されることになる。

また、ソース電極においてもドレイン電極と同様に、当該ソース電極が半導体層と接続する箇所と当該ソース電極がデータ線と接続する箇所とが分離されるようにそのソース電極を切断してもよい。なお、ソース電極の上記リペアとドレイン電極におけるリペアとは少なくとも一つ行えばよい。

本実施の形態４においては、バイアス線ＢＬとデータ線ＤＬの短絡を開放する為のリペア処理を行った際にフォトダイオードＰＤがダメージを受け長期使用中に特性劣化が加速した場合においても、あらかじめ点欠陥化することで補正後の画像として新たに点欠陥が発生しないので、信頼性の高い光電変換装置を提供することが出来る。

以下に製造方法を示す。なお、第２層間絶縁膜ＰＶ２の形成までは実施例１までと同様なので省略する。

データ線ＤＬ、バイアス線ＢＬ、斜光膜ＰＳを形成する低抵抗な導電膜ＬＲＭを成膜する。次に、データ線ＤＬ、バイアス線ＢＬ、斜光膜ＰＳを形成するためのレジストパターンＰＲを形成する。その後、画像認識等による欠陥検査を実施し、バイアス線ＢＬとデータ線ＤＬが短絡している画素をリペア画素として登録する。この状態を図２３（ａ）と、そのＶ−Ｖ部の断面図である図２３（ｂ）に示す。

次に登録アドレスのレジストパターンの不良箇所ＰＲＸをレーザリペア等により除去する。この状態を図２４（ａ）と、そのＷ−Ｗ部の断面図である図２４（ｂ）に示す。

次にエッチングと剥離を行い、データ線ＤＬ、バイアス線ＢＬ、斜光膜ＰＳを形成する。この状態を図２５（ａ）と、そのＸ−Ｘ部の断面図である図２５（ｂ）に示す。

次に、欠陥登録アドレスでリペア処理を行った画素のドレイン電極Ｄのリペア箇所Ｂ、より具体的には半導体膜ＳＩとコンタクトホールＣＨ１の間のリペア箇所Ｂにおいて電気的な接続を遮断するリペアを実施する。リペアとしてレーザリペアによる断線を形成した状態を図２６（ａ）と、そのＹ−Ｙ部の断面図である図２６（ｂ）に示す。以降の工程は上記実施の形態と同様なので省略する。

なお、リペア箇所Ａのリペア手順としてレジストパターンをリペアし、エッチングを行ったが、エッチングの後に導電膜のパターン不良部にて導電膜をレーザー等にて除去してもよい。

また、図２５においてはバイアス線ＢＬは遮光膜ＰＳと一体として形成されているが分離されていてもよい。その場合であってもデータ線ＤＬとバイアス線ＢＬとが短絡した場合に本実施の形態４は適用できる。

実施の形態５
本実施の形態の平面図を図２７（ａ）に、そのＺ−Ｚ部断面を図２７（ｂ）に示す。

実施の形態１ではドレイン電極Ｄの電気的切断を行うことで画素とデータ線ＤＬの電気的接続を開放していたが、本実施の形態では、データ線ＤＬとソース電極Ｓとの電気的接続を開放することを主眼とする。具体的に本実施の形態では、形状が異常である形状不良光電変換素子を有する欠陥画素がある場合、第２層間絶縁膜ＰＶ２の形成において該当する欠陥画素のコンタクトホールＣＨ２を形成しないことで電気的切断を行っている。

なお、図２７ではコンタクトホールＣＨ２のリペアのみを実施しているが、ドレイン電極Ｄの領域に追加のリペア処理を実施してもよい。この状況における平面図を図２８（ａ）に、AA−AA部断面の断面図を図２８（ｂ）に示す。ドレイン電極Ｄの領域でリペアを実施することで画素電位がゲート線ＧＬに影響することがなくなりゲート方向の近接画素が擬似欠陥として検出することを抑制できる。

また、パターン不良がシリコン膜ＰＤＳの中の異物等に起因しない場合は、コンタクトホールＣＨ２を横切る隣接するフォトダイオードＰＤ間においてフォトダイオードを構成するシリコン膜ＰＤＳのパターン不良部のリペア処理は行わないで、そのシリコン膜ＰＤＳのパターンのリペアの代わりに第２層間絶縁膜ＰＶ２の形成において該当するパターン不良箇所のコンタクトホールＣＨ２を形成しないように形成してもよい。このようなリペアを実施した状況における平面図を図２９（ａ）に、AB−AB部断面の断面図を図２９（ｂ）に示す。図２９において、非開口部ＵＣＨにおいてはコンタクトホールＣＨ２が形成されていない。

なお、図２９ではパターン不良部ＰＸのリペアを行わないフォトダイオードＰＤの形成工程においてはリペアの実施によるダメージをフォトダイオードＰＤは受けないため、該当欠陥画素とデータ線ＤＬの電気的接続をリペアしない場合でも経時変化による特性劣化の加速が発生しにくくなるが、欠陥画素のＣＨ２のリペアやドレイン電極Ｄの領域で図２７や図２８と同様なリペアを実施してもよい。ただし、図２９のリペア方法では点欠陥は３個となるため工程負荷等を勘案してリペア処理を決めることが望ましい。

以下に図２９の場合の製造方法を示す。なお、シリコン膜ＰＤＳのパターン不良部ＰＸの検出までは実施の形態１と同様であるので省略する。

欠陥アドレスを登録した後、リペアを行わないでシリコン膜ＰＤＳをパターニングする。次に下部電極ＢＥをパターニングする。

その後、第２層間絶縁膜ＰＶ２を成膜し、ネガ型のレジストを塗布して露光を行う。この状態を図３０（ａ）と、そのAC−AC部の断面図である図３０（ｂ）に示す。図３０では全面においてレジストＰＲが塗布されている。レジストＰＲにおいて、コンタクトホールＣＨ２、ＣＨ３に対応する箇所が露光を照射していない未露光部ＰＲＵである。

その後、シリコン膜ＰＤＳのパターン不良部ＰＸでコンタクトホールＣＨ２を横切る欠陥のアドレス箇所のＣＨ２形成部分を露光する。その状態を図３１（ａ）と、そのAD−AD部の断面図である図３１（ｂ）に示す。図３１においても全面にレジストＰＲが形成されており、パターン不良ＰＸ付近のコンタクトホールＣＨ２に対応する箇所がレジスト追加露光部ＰＲＡである。

その後、現像処理を行い第２層間絶縁膜ＰＶ２の開口パターンのレジストパターンを形成する。この状態を図３２（ａ）と、そのAE−AE部の断面図である図３２（ｂ）に示す。図３２において露光を追加した追加露光部ＰＲＡにおいてはレジストＰＲに開口パターンは生じていないため、引き続いて行われるエッチングによってもコンタクトホールＣＨ２が開口せず、電気的経路が遮断されることになる。すなわち、データ配線ＤＬとソース電極Ｓとを接続するコンタクトホールＣＨ２において平面視重なるデータ配線ＤＬと形状不良光電変換素子とは電気的接続を有しないことになる。

その一方で、正常な画素のコンタクトホールＣＨ２やＣＨ３に対応する箇所にはレジストＰＲに開口部ＰＲＯが設けられているため、引き続き行われるエッチングによって図３２（ｂ）において点線部で示したコンタクトホールＣＨ２、ＣＨ３が開口することになる。以降の工程は、前記の実施の形態と同様なので省略する。

なお、上記製造方法ではネガ型レジストを用いたコンタクトホールＣＨ２部のリペア方法を示したが、ポジ型レジストを用いてパターニング後に該当のコンタクトホール部のレジストの粘性を低下させ開口を塞ぐなどの方法を用いてコンタクトホールＣＨ２の開口を形成しない方法でもよい。

また、本実施の形態ではコンタクトホールＣＨ２の開口を形成しない方法としたが、データ線ＤＬとソース電極Ｓの電気的接続を遮断する方法として、コンタクトホールＣＨ２上のデータ線ＤＬを除去しても同様の効果がえられ、さらにはデータ読み出しが両側から可能な場合は該当コンタクトホールＣＨ２の近傍でデータ線ＤＬを切断してもよい。すなわち、平面視重なるデータ配線ＤＬとソース電極Ｓとを接続するために設けられたコンタクトホールＣＨ２においてデータ配線ＤＬが形成されていないため、電気的接続を有しないことになる。

１：アレイ基板
１０１：Ｘ線源、１０２：Ｘ線、１０３：人体、１０４：光電変換装置、
１０５：画像処理装置、１０６：ゲート駆動ドライバ、１０７：電荷読み出し回路
Ｐ：画素、ＰＸ：画素部
ＴＰ：端子、ＡＨ：導電性カバー、ＳＲ：周辺部
ＧＬ：ゲート線、ＤＬ：データ線、ＴＲ：スイッチング素子
ＰＤ：フォトダイオード、光電変換素子
ＰＤＳ、ＰＤ（ｐ）、ＰＤ（ｉ）、ＰＤ（ｎ）：フォトダイオードのシリコン層
ＴＥ：上部電極（透明電極）
ＢＬ：バイアス線
ＳＵＢ：絶縁基板、ＧＥ：ゲート電極、ＧＩ：ゲート絶縁膜
ＳＩ：半導体膜、ＳＮ：導電性不純物がドーピングされた半導体膜
ＷＬ：チャネル、Ｓ：ソース電極、Ｄ：ドレイン電極
ＰＶ１：第１層間絶縁膜
ＢＥ：下部電極
ＰＶ２：第２層間絶縁膜
ＰＳ：遮光膜
ＦＰ：平坦化保護膜
ＰＲ：レジストパターン
ＰＲＸ：レジストパターン不良部
ＰＲＲ：レジストパターンのリペア部
ＰＸ：パターン不良部
ＲＤＧ：リペアダメージ部
ＤＴ：異物
ＰＤＳＬ：シリコン膜の欠損領域
ＲＢＥ：下部電極のリペア部
ＬＲＭ：低抵抗な導電膜
ＵＣＨ：非開口部
ＰＲＵ：レジスト未露光部
ＰＲＡ：レジスト追加露光部
ＰＲＯ：レジスト開口部

Claims (4)

1. 基板上に薄膜トランジスタを形成する工程と、
   薄膜トランジスタ上に第１層間絶縁膜を形成する工程と、
   前記第１層間絶縁膜に前記薄膜トランジスタのドレイン電極に通じる第１のコンタクトホールを開口する工程と、
   第１層間絶縁膜上に下部電極となる導電膜、光電変換素子のシリコン膜、上部電極となる透明導電膜を成膜する工程と、
   前記透明導電膜から上部電極をパターニングする工程と、
   前記シリコン膜から光電変換素子をパターニングする工程と、
   前記導電膜から前記第１のコンタクトホールを介して前記ドレイン電極と接続する下部電極をパターニングする工程と、
   少なくとも前記上部電極をパターニングする工程、前記光電変換素子をパターニングする工程、前記下部電極をパターニングする工程の何れかにおいて、画像認識による欠陥検査を実施し、隣接する光電変換素子間でパターン不良となるアドレスを登録する工程と、
   前記登録したアドレスの光電変換素子間を、少なくとも前記上部電極をパターニングする工程、前記光電変換素子をパターニングする工程、前記下部電極をパターニングする工程の何れかにおいて修復する工程と、
   前記アドレスの前記薄膜トランジスタにおいて、半導体層と前記ドレイン電極が接続する箇所と前記光電変換素子と前記ドレイン電極が接続する箇所とが分離されるように前記ドレイン電極を分離するか、または、
   前記アドレスの前記薄膜トランジスタにおいて、半導体層と前記ソース電極が接続する箇所と前記データ線と前記ソース電極が接続する箇所とが分離されるように前記ソース電極を分離するか、の少なくとも一つのリペアを行う工程と、
   前記光電変換素子と前記上部電極の上層に第２層間絶縁膜を形成する工程と、
   前記ソース電極に通じる第２のコンタクトホールと、前記上部電極に通じる第３のコンタクトホールとを前記第２層間絶縁膜に開口する工程と、
   前記第２層間絶縁膜上に前記第２のコンタクトホールを介して前記ソース電極と接続するデータ線と、前記第３のコンタクトホールを介して前記上部電極と接続するバイアス線と、遮光膜とを形成する工程を備えた、光電変換装置の製造方法。
2. 基板上に薄膜トランジスタを形成する工程と、
   前記薄膜トランジスタ上に第１層間絶縁膜を形成する工程と、
   前記第１層間絶縁膜に前記薄膜トランジスタのドレイン電極に通じる第１のコンタクトホールを開口する工程と、
   前記第１層間絶縁膜上に下部電極となる導電膜、光電変換素子のシリコン膜、上部電極となる透明導電膜を成膜する工程と、
   前記透明導電膜から上部電極をパターニングする工程と、
   前記シリコン膜から光電変換素子をパターニングする工程と、
   前記導電膜から前記第１のコンタクトホールを介して前記ドレイン電極と接続する下部電極をパターニングする工程と、
   少なくとも前記上部電極をパターニングする工程、前記光電変換素子をパターニングする工程、前記下部電極をパターニングする工程の何れかにおいて、画像認識による欠陥検査を実施し、隣接する光電変換素子間でパターン不良となるアドレスを登録する工程と、
   前記登録したアドレスの光電変換素子間を、少なくとも前記上部電極をパターニングする工程、前記光電変換素子をパターニングする工程、前記下部電極をパターニングする工程の何れかにおいて修復する工程と、
   前記光電変換素子と前記上部電極の上層に第２層間絶縁膜を形成する工程と、
   前記薄膜トランジスタのソース電極に通じる第２のコンタクトホールと、前記上部電極に通じる第３のコンタクトホールとを前記第２層間絶縁膜に開口する工程と、
   前記第２層間絶縁膜上に前記第２のコンタクトホールを介して前記ソース電極と接続するデータ線と、前記第３のコンタクトホールを介して前記上部電極と接続するバイアス線と、遮光膜とを形成する工程を備え、
   前記下部電極をパターニングする工程において、前記登録したアドレスの前記薄膜トランジスタにおける前記第１のコンタクトホールを含む領域の前記下部電極を除去することを特徴とする光電変換装置の製造方法。
3. 基板上に薄膜トランジスタを形成する工程と、
   前記薄膜トランジスタ上に第１層間絶縁膜を形成する工程と、
   前記第１層間絶縁膜に前記薄膜トランジスタのドレイン電極に通じる第１のコンタクトホールを開口する工程と、
   前記第１層間絶縁膜上に下部電極となる導電膜、光電変換素子のシリコン膜、上部電極となる透明導電膜を成膜する工程と、
   前記透明導電膜から上部電極をパターニングする工程と、
   前記シリコン膜から光電変換素子をパターニングする工程と、
   前記導電膜から前記第１のコンタクトホールを介して前記ドレイン電極と接続する下部電極をパターニングする工程と、
   前記光電変換素子と前記上部電極の上層に第２層間絶縁膜を形成する工程と、
   前記薄膜トランジスタのソース電極に通じる第２のコンタクトホールと、前記上部電極に通じる第３のコンタクトホールとを前記第２層間絶縁膜に開口する工程と、
   前記第２層間絶縁膜上に前記第２のコンタクトホールを介して前記ソース電極と接続するデータ線と、前記第３のコンタクトホールを介して前記上部電極と接続するバイアス線と、遮光膜とを形成する工程と、
   前記第２層間絶縁膜上に前記データ線と、前記バイアス線と、前記遮光膜とを形成する工程において、画像認識による欠陥検査を実施し、隣接する前記データ線、前記バイアス線間のパターン不良となるアドレスを登録する工程と、
   前記アドレスでのパターン不良を修復する工程と、
   前記アドレスの前記薄膜トランジスタにおいて、半導体層と前記ドレイン電極が接続する箇所と前記光電変換素子と前記ドレイン電極が接続する箇所とが分離されるように前記ドレイン電極を分離するか、または、
   前記アドレスの前記薄膜トランジスタにおいて、半導体層と前記ソース電極が接続する箇所と前記データ線と前記ソース電極が接続する箇所とが分離されるように前記ソース電極を分離するか、の少なくとも一つのリペアを行う工程と、を備えた光電変換装置の製造方法。
4. 修復した画素のアドレスを、補正対象画素として登録する工程を備えた請求項１乃至３のいずれか１項に記載の光電変換装置を用いた撮像装置の製造方法。

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