JP5926766B2

JP5926766B2 - Ｄｃ／ｄｃコンバータ

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Publication number: JP5926766B2
Application number: JP2014112501A
Authority: JP
Inventors: カタリン・ポポヴィッチ; アリン・ゲルゲシュ; ラズロ・リプセイ
Original assignee: オーツーマイクロ，インコーポレーテッド
Priority date: 2014-01-17
Filing date: 2014-05-30
Publication date: 2016-05-25
Anticipated expiration: 2034-05-30
Also published as: CN104795998A; JP2015136279A; KR20150086157A; CN104795998B; EP2897269A1

Description

関連出願の相互参照
本出願は、2011年7月15日に出願した米国特許出願第13/184,327号の一部継続出願であり、2014年1月17日に出願した米国仮出願第61/928,739号の優先権を主張するものであり、両方とも参照により本明細書に組み込まれている。

図1は、従来の直流-直流(DC/DC)コンバータ100のブロック図を示している。DC/DCコンバータ100は、2つのスイッチSW1およびSW2を有するハーフブリッジスイッチング回路、トランス回路102、ならびに整流回路104を備える。ハーフブリッジスイッチング回路のスイッチSW1およびSW2の状態はPWM駆動信号DRVによって制御され、入力電力を端子VDCからトランス回路102に選択的に送電する。トランス回路102は、トランスT、インダクタLM、およびコンデンサCRとインダクタLRとからなるフィルタリング回路を備える。トランスTは、スイッチSW1およびSW2を介して入力電力を受電し、その入力電力を出力電力に変換する。さらに、一次電流が、トランスTの一次巻き線を通して生じ、磁気により、二次電流が、トランスTの二次巻き線を通して生じる。整流器104は、二次電流を整流し二次電流によって示される、出力電力を負荷106に供給する。

スイッチをスイッチオンまたはスイッチオフするときに、スイッチング損失が生じる。例として、スイッチが駆動信号を受信しオンにされると、スイッチにかかる電圧が第1の期間においてゼロに向かって減少し、スイッチ内を流れる電流は、第1の期間と重なる第2の期間において特定の電流レベルに向かって増大する。したがって、電力は、スイッチがオンにされている間、消費され、同様に、電力は、スイッチがオフにされている間、消費され得る。この種の電力損失は、「スイッチング損失」と称され得る。

従来の設計では、DC/DCコンバータ100内のスイッチを駆動するために供給される駆動信号DRVは、固定された周波数を有し、そのため、スイッチは、DC/DCコンバータ100が重負荷または軽負荷に給電していようといまいと固定された周波数でオンオフされる。しかし、DC/DCコンバータ100が軽負荷に電力を供給する場合にはスイッチをスイッチオン、スイッチオフすることは不要である。そこで、軽負荷条件の下で、電力は不必要に消費され、電力変換効率は、スイッチング損失により低減する。

それに加えて、ターンオン遅延が、スイッチをオンにする駆動信号が生成されたときからスイッチが完全にオンになるときまでの間に存在し、ターンオフ遅延もスイッチをオフにする駆動信号が生成されたときからスイッチが完全にオフになるときまでの間に存在する。これらの遅延は、スイッチおよび/またはスイッチを駆動する駆動回路(図示せず)などの関連する回路の非理想性によって引き起こされ得る。DC/DCコンバータ100が軽負荷に給電している場合、DC/DCコンバータ100は、駆動信号DRVのON時間、すなわち、パルス幅を、遅延時間に相当する比較的小さな値に短縮することができる。同様に、DC/DCコンバータ100が重負荷に給電している場合、DC/DCコンバータ100は、駆動信号DRVのパルス幅を、OFF時間、すなわち、駆動信号DRVが論理ローである時間が比較的小さく、遅延時間に相当するように増大することができる。その結果、ON時間またはOFF時間は、スイッチSW1およびSW2を適切にオンまたはオフにするほど十分に長くない場合がある。

さらに、スイッチSW1およびSW2を制御する駆動回路(図示せず)は、異なる遅延時間を有することがあり、スイッチSW1およびSW2を同時にオンにする。スイッチSW1およびSW2が同時にオンである場合、電源は端子VDCのところでスイッチSW1およびSW2を介してグランドに短絡され、スイッチSW1およびSW2は大きな電流パルスを受ける。これは、電源とスイッチSW1およびSW2に損傷をもたらし得る。これらの欠点を解消する電力コンバータがあれば有益であろう。

米国特許出願公開第2013/0016530号

一実施形態では、DC/DCコンバータ用のコントローラは、信号発生器および制御回路を備える。信号発生器は、第1のパルス信号および第2のパルス信号を交互に発生する。制御回路は、第1および第2のパルス信号に従って第1のスイッチ、第2のスイッチ、第3のスイッチ、および第4のスイッチを含む一組のスイッチを制御する。コントローラは、第1のパルス信号の第1のエッジの検出で第3のスイッチをオフにし、第1のエッジの検出から所定の遅延時間後に第1のスイッチをオンにし、第1のパルス信号の第2のエッジの検出で第4のスイッチをオフにし、第2のエッジの検出から所定の遅延時間後に第2のスイッチをオンにし、第2のパルス信号の第3のエッジの検出で第1のスイッチをオフにし、第3のエッジの検出から所定の遅延時間後に第3のスイッチをオンにし、第2のパルス信号の第4のエッジの検出で第2のスイッチをオフにし、第4のエッジの検出から所定の遅延時間後に第4のスイッチをオンにする。

請求されている発明対象の実施形態の特徴および利点は、次の詳細な説明が進むにつれ、また図面を参照することで、明らかになり、類似の番号は類似の部分を示す。

従来の電力コンバータを示すブロック図である。本発明による一実施形態における、電力コンバータの一例を示すブロック図である。本発明による一実施形態における、変換回路の一例を示す回路図である。本発明による一実施形態における、コントローラの一例を示すブロック図である。本発明による一実施形態における、第1の論理ユニットの一例を示す回路図である。本発明による一実施形態における、信号発生器の一例を示す回路図である。本発明による一実施形態における、第2の論理ユニットの一例を示す回路図である。本発明による一実施形態における、遅延ユニットの一例を示す回路図である。本発明による一実施形態における、PWM信号、駆動信号、制御信号、一次電流、二次電流、およびフィードバック信号の波形の例を示す図である。本発明による一実施形態における、DC/DCコンバータを制御するための方法の流れ図である。本発明による一実施形態における、DC/DCコンバータを制御するための方法の流れ図である。本発明による一実施形態における、DC/DCコンバータを制御するための方法の流れ図である。

次に、本発明の実施形態を詳細に参照することにする。本発明は、これらの実施形態に関して説明されるが、本発明をこれらの実施形態に制限することを意図していないことは理解されるであろう。むしろ、本発明は、付属の請求項によって定められるような本発明の精神と範囲のうちにあるものとしてよい、代替形態、修正形態、および等価形態を対象とすることが意図されている。

さらに、本発明の以下の詳細な説明では、本発明を完全に理解できるように、多数の具体的詳細が述べられている。しかし、当業者であれば、これらの具体的詳細がなくても本発明を実施できることを理解するであろう。他の場合には、よく知られている方法、手順、コンポーネント、および回路については、本発明の態様をいたずらにわかりにくくしないために、細部にわたって説明することはしていない。

本発明による実施形態は、入力電力を出力電力に変換するための変換回路を含む、DC/DCコンバータ、および電力変換を制御するためのコントローラを備える。一実施形態において、コントローラは、PWM(パルス幅変調)信号を発生する信号発生器、およびPWM信号に基づき駆動信号を供給する論理回路を備える。駆動信号は、電力変換を制御するための変換回路内の複数のスイッチを駆動することができる。次の説明で詳述されているように、本発明によるDC/DCコンバータは、従来のDC/DCコンバータ100の欠点を解消することができる。

図2は、本発明による一実施形態における、DC/DCコンバータ200の一例を示すブロック図である。DC/DCコンバータ200は、トランスベースのDC/DCコンバータとすることができる(これ以降DC/DCコンバータ200と称する)。図2に示されているように、DC/DCコンバータ200は、コントローラ202および変換回路204を備える。

コントローラ202は、制御回路(例えば、論理回路)206および信号発生器208を備える。信号発生器208は、たとえば、信号PWM1およびPWM2を含む、PWM信号などの複数のパルス信号を発生し、制御回路206に送る。制御回路206は、少なくとも信号PWM1およびPWM2に基づき、一組の駆動信号を変換回路204に供給して、電力変換を制御する。

変換回路204は、スイッチング回路210および電力変換回路212を備える。スイッチング回路210は、入力端子VINから受電した入力電力を電力変換回路212に選択的に伝送する複数のスイッチを備える。電力変換回路212は、入力電力を出力電力に変換し、出力電力をエネルギー消費デバイス、たとえば、負荷に、出力端子VOUTを介して送る。コントローラ202から供給される駆動信号は、スイッチング回路210内のスイッチの状態を制御し、電力変換回路212に伝送される電力の量を制御することができる。

図2の実施形態において、変換回路204は、電力変換回路212に結合されているか、または含まれる整流回路214、および整流回路214を介して制御回路206と電力変換回路212との間に結合されているフィードバック回路216も備える。フィードバック回路216は、電力変換プロセスを検出し、しかるべくフィードバック信号を制御回路206に供給する。制御回路206は、フィードバック信号に応答して一組の制御信号をさらに供給し、整流回路214を制御する。整流回路214の制御の詳細については、次の説明で取りあげる。

図3は、本発明による一実施形態における、変換回路300の一例を示す回路図である。図3は、図2と組み合わせて説明されており、図2と同じにラベル付けされている要素は類似の機能を有している。変換回路300は、図2の変換回路204の一実施形態である。変換回路300は、スイッチング回路310、電力変換回路312、およびフィードバック回路316を含み、これらは図2の回路210、212、および216の例である。

図3の実施形態において、スイッチング回路310は、第1のハイサイドスイッチQ1と第1のローサイドスイッチQ3からなる第1のスイッチの対、および第2のハイサイドスイッチQ2と第2のローサイドスイッチQ4からなる第2のスイッチの対を備えるフルブリッジスイッチング回路として具現化される。コントローラ、たとえば、図2に示されているコントローラ202は、駆動信号ZVS1、ZVS1b、ZVS2、およびZVS2bを供給してスイッチQ1、Q2、Q3、およびQ4をそれぞれ制御することができる。各々の駆動信号ZVS1、ZVS1b、ZVS2、またはZVS2bは、対応するスイッチQ1、Q2、Q3、またはQ4をオンにするターンオンステータス(たとえば、論理ハイまたは論理ロー)を有し、対応するスイッチをオフにするターンオフステータス(たとえば、論理ローまたは論理ハイ)を有することができる。フルブリッジスイッチング回路は、当技術分野でよく知られており、したがって、それらおよびそれらの機能の詳細な説明は、ここでは簡単にするため省略する。

図3の実施形態において、電力変換回路312は、トランス回路320およびインダクタL1を備える。トランス回路320は、スイッチQ1およびQ3の接続ノードN1とスイッチQ2およびQ4の接続ノードN2との間に結合される。トランス回路320は、一次巻き線およびセンタータップを設けた二次巻き線を備える。インダクタL1は、トランス回路320の一次巻き線に直列に結合され、トランス回路320の一次巻き線を通って流れる電流を傾斜させる(たとえば、一定比率で増加させるか、または一定比率で減少させる)ことができる。一実施形態では、入力電力が、トランス回路320に伝送されるときに、一次電流I_Pが、トランス回路320の一次巻き線を通して生じ、磁気により、二次電流I_Sが、トランス回路320の二次巻き線を通して生じ、これにより電力を負荷308に供給する。

一実施形態では、駆動信号ZVS1、ZVS1b、ZVS2、およびZVS2bは、電力変換回路312が受電モードと節電モードとで交互に動作するようにスイッチQ1〜Q4を制御する。受電モードでは、トランス回路320の一次巻き線およびインダクタL1は、入力端子VINから電力を受電する。したがって、一次電流I_Pは増加または減少して、トランス回路320の鉄心に変動磁場を誘起し、したがって、トランス320の二次巻き線間に電圧を誘起し、二次巻き線を通して増加する二次電流I_Sを誘起して負荷308に給電する。節電モードでは、トランス回路320の一次巻き線およびインダクタL1は、受電も放電もしない。したがって、一次電流I_Pはほぼ一定のままであり、トランス回路320の鉄心の磁場を維持し、二次電流I_Sは負荷308に給電し続け、したがって、二次電流I_Sは減少する。

より具体的には、一実施形態では、スイッチQ1〜Q4は、金属酸化膜半導体電界効果トランジスタ(MOSFET)であってよく、スイッチQ1〜Q4の各々は、ボディダイオードを備える。スイッチQ1およびQ2のボディダイオードは、入力端子VINに結合されたカソードを有し、またスイッチQ3およびQ4を通してそれぞれグランドに結合されたアノードを有する。スイッチQ3およびQ4のボディダイオードは、それぞれスイッチQ1およびQ2を通して入力端子VINに結合されたカソードを有し、グランドに結合されたアノードを有する。

その一方で、一次巻き線およびインダクタL1がスイッチQ1、Q2、Q3、もしくはQ4を通して、またはスイッチQ1〜Q4の順方向バイアスをかけたボディダイオードを通して、入力端子VINとグランドとの間に電気的に接続されている場合、一次巻き線およびインダクタL1は、入力端子VINから電力を受電し、電力変換回路312は、受電モードで動作する。

電力変換回路312が受電モードで動作する状況として、限定はしないが、(a1)スイッチQ1およびQ4はオンにされ、スイッチQ2およびQ3はオフにされる状況、および(a2)スイッチQ2およびQ3はオンにされ、スイッチQ1およびQ4はオフにされる状況が挙げられる。状況(a1)および(a2)において、一次巻き線およびターンオンスイッチ(たとえば、Q1およびQ4またはQ2およびQ3)を通して入力端子VINからグランドに流れる増加する一次電流I_Pがあり得るか、または一次巻き線およびターンオンスイッチを通してグランドから入力端子VINに流れる減少する一次電流I_Pがあり得る。電力変換回路312が受電モードで動作する状況として、限定はしないが、(a3)スイッチQ1はオンにされ、スイッチQ2〜Q4はオフであり、スイッチQ4のボディダイオードは順方向バイアスをかけられる状況、(a4)スイッチQ2はオンにされ、スイッチQ1、Q3、およびQ4はオフであり、スイッチQ3のボディダイオードは順方向バイアスをかけられる状況、(a5)スイッチQ3はオンにされ、スイッチQ1、Q2、およびQ4はオフであり、スイッチQ2のボディダイオードは順方向バイアスをかけられる状況、(a6)スイッチQ4はオンにされ、スイッチQ1、Q2、およびQ3はオフであり、スイッチQ1のボディダイオードは順方向バイアスをかけられる状況、および(a7)スイッチQ1〜Q4はオフにされ、スイッチQ1およびQ4のボディダイオードまたはスイッチQ2およびQ3のボディダイオードは順方向バイアスをかけられる状況が挙げられる。(a3)〜(a7)の状況において、一次巻き線、ターンオンスイッチ、および/または1つもしくは2つの順方向バイアスをかけたボディダイオードを通してグランドから入力端子VINに流れる減少する一次電流I_Pがあり得る。

その一方で、一次巻き線およびインダクタL1が、スイッチQ1〜Q4の1つもしくは2つ、および/またはスイッチQ1〜Q4の1つもしくは2つのボディダイオードを備える回路ループを構成する場合、一次巻き線およびインダクタL1は、受電せず、またほとんど放電せず、電力変換回路312は、節電モードで動作する。

電力変換回路312が節電モードで動作する状況として、限定はしないが、(b1)スイッチQ1およびQ2はオンにされ、スイッチQ3およびQ4はオフにされる状況、(b2)スイッチQ3およびQ4はオンにされ、スイッチQ1およびQ2はオフにされる状況、(b3)スイッチQ1はオンにされ、スイッチQ2〜Q4はオフであり、スイッチQ2のボディダイオードは順方向バイアスをかけられる状況、(b4)スイッチQ2はオンにされ、スイッチQ1、Q3、およびQ4はオフであり、スイッチQ1のボディダイオードは順方向バイアスをかけられる状況、(b5)スイッチQ3はオンにされ、スイッチQ1、Q2、およびQ4はオフであり、スイッチQ4のボディダイオードは順方向バイアスをかけられる状況、および(b6)スイッチQ4はオンにされ、スイッチQ1、Q2、およびQ3はオフであり、スイッチQ3のボディダイオードは順方向バイアスをかけられる状況が挙げられる。(b1)〜(b6)の状況において、一次巻き線とインダクタL1とにかかる電圧は、約ゼロであり、回路ループを通して、たとえば一次巻き線、インダクタL1、順方向バイアスをかけたボディダイオード、および/または1つもしくは2つのターンオンスイッチを通して流れるほぼ一定の一次電流I_Pがあり得る。

本明細書で使用されているように、「トランス回路320の一次巻き線およびインダクタL1は、受電も放電もしない」というのは、一次巻き線およびインダクタL1が、電源を含まない回路ループ内にあること、および回路ループが消費する電力が無視できるくらい小さいことを意味する。回路ループにおいて、ターンオンスイッチQ1、Q2、Q3、またはQ4によって消費される、および/またはスイッチQ1、Q2、Q3、またはQ4のボディダイオードによって消費される電力は、比較的小さく、省くことができる。本明細書で使用されているように、「ほぼ一定の一次電流I_P」は、節電モードでは、一次電流I_Pは、スイッチQ1、Q2、Q3、またはQ4のオン抵抗にかかる電圧V_RONおよび/またはスイッチQ1、Q2、Q3、またはQ4のボディダイオードにかかる順方向バイアス電圧V_DIODEにより変化し得ることを意味する。しかし、電圧V_RONおよびV_DIODEは、比較的小さく、ゼロであるとみなされ、したがって、一次電流I_Pの変動は、無視できる。

したがって、一実施形態では、駆動信号ZVS1、ZVS1b、ZVS2、およびZVS2bは、受電モードの持続時間(これ以降、受電期間T_PR)および節電モードの持続時間(これ以降、節電期間T_PC)を制御して、変換回路300の出力端子VOUTの出力電圧V_OUTを制御することができる。例として、駆動信号ZVS1、ZVS1b、ZVS2、およびZVS2bは、受電期間T_PRを長くするか、または節電期間T_PCを短くして出力電圧V_OUTを上げることができる。駆動信号ZVS1、ZVS1b、ZVS2、およびZVS2bは、受電期間T_PRを短くするか、または節電期間T_PCを長くして出力電圧V_OUTを下げることもできる。

図3の実施形態において、電力変換回路312は、フィルタリング回路313および整流回路314も備える。フィルタリング回路313は、インダクタL2、コンデンサC1、および抵抗器R1を備える。整流回路314は、二次巻き線から負荷への電力を整流するためにトランス回路320の二次巻き線に結合されている整流スイッチS1およびS2を備える。例として、一次電流I_Pが受電モードで接続ノードN1から接続ノードN2に流れる場合、整流スイッチS1はオフにされ、整流スイッチS2はオンにされ、一次電流I_Pが受電モードで接続ノードN2から接続ノードN1に流れる場合、整流スイッチS1はオンにされ、整流スイッチS2はオフにされる。したがって、一次電流I_Pの方向が何であれ、整流回路314は、二次巻き線から負荷308に流れる二次電流I_Sを制御することができる。コントローラ、たとえば、図2に示されているコントローラ202は、制御信号SYNC1およびSYNC2をスイッチS1およびS2にそれぞれ供給して、各々のスイッチの状態を制御することができる。

フィードバック回路316は、感知抵抗器R_SENおよび比較器318を備える。感知抵抗器R_SENは、整流回路314とグランドとの間に結合され、二次電流I_Sを感知する。感知抵抗器R_SENの2つの端子は、それぞれ、比較器318の2つの入力端子に結合される。たとえば、比較器318の非反転端子は、感知抵抗器R_SENの端子および整流回路314に結合され、比較器318の反転端子は、感知抵抗器R_SENの他方の端子およびグランドに結合される。図3に開示されている感知抵抗器R_SENは、整流回路314とグランドとの間に結合されているけれども、これは本発明を制限することを意図していない。一実施形態では、感知抵抗器R_SENは、二次電流I_Sが感知抵抗器R_SENを通して流れることができる限り様々な様式で変換回路300内のコンポーネントに結合され得る。たとえば、感知抵抗器R_SENは、フィルタリング回路313と二次巻き線との間、またはフィルタリング回路313と負荷308との間に結合され得る。

一実施形態では、負荷308に給電するために、二次電流I_Sが生成され、負荷308に流れる。たとえば、二次電流I_Sは、トランス320の二次巻き線から、インダクタL2を通って、負荷308に流れる。ブーストバック状態が生じる、たとえば、二次電流I_Sが逆方向に負荷308からグランドにインダクタL2、二次巻き線、および感知抵抗器R_SENを通って流れる場合、比較器318は、感知抵抗器R_SENの端子の入力信号に基づきパルス信号、たとえば、フィードバック信号FBを出力する。フィードバック信号FBは、論理回路、たとえば、図2の制御回路206に供給され、論理回路は、フィードバック信号FBに応答して、制御信号SYNC1およびSYNC2を制御し、スイッチS1およびS2をオフにする。一実施形態では、ブーストバック状態、たとえば、逆二次電流I_Sが生じると、電力変換回路312が損傷する可能性がある。有利には、電力変換回路312は、ブーストバック状態が検出された後、開回路になり、変換回路300を逆二次電流I_Sによる損傷から保護する。

図4は、本発明による一実施形態における、図2のコントローラ202の一例を示すブロック図である。図4は、図2および図3と組み合わせて説明されており、図2および図3と同じにラベル付けされている要素は類似の機能を有している。

図2に関して説明されているように、コントローラ202は、制御回路206および信号発生器208を備え、信号発生器208は、制御回路206の出力信号を制御するために、一群のパルス信号、たとえば信号PWM1およびPWM2を供給する。図4の実施形態において、制御回路206は、第1の論理ユニット4061および第2の論理ユニット4062を備える。信号PWM1およびPWM2は、第1の論理ユニット4061に供給され、第1の論理ユニット4061は、信号PWM1およびPWM2に基づき、一組の駆動信号、たとえば、図3の駆動信号ZVS1、ZVS1b、ZVS2、およびZVS2bを出力する。さらに、第2の論理ユニット4062は、フィードバック信号、たとえば、図3の変換回路300のフィードバック回路316によって供給されるフィードバック信号FBを受信し、フィードバック信号および駆動信号に基づき、一組の制御信号、たとえば、図3の制御信号SYNC1およびSYNC2を供給する。信号、駆動信号、制御信号、およびフィードバック信号の間の論理関係について、次の段落でより詳しく説明することにする。

図5Aは、本発明による一実施形態における、図4の第1の論理ユニット4061の一例を示す回路図である。図5Aは、図2、図3、および図4と組み合わせて説明されており、また図7と組み合わせて、本発明による一実施形態における信号PWM1、PWM2、ZVS1、ZVS2、ZVS1b、およびZVS2b、ならびに電流I_PおよびI_Sの波形の例を示している。

図5Aを参照すると、第1の論理ユニット4061は、論理回路510および一組の遅延ユニット5061、5062、5063、および5064を備える。論理回路510は、NORゲートG1およびG2、NOTゲートG3およびG4、ならびにセット-リセット(SR)ラットなどのラッチ(またはフリップフロップ)502および504を含む。信号PWM1およびPWM2は、ラッチ502に供給され、NORゲートG1およびG2を介してラッチ504にも供給される。ラッチまたはフリップフロップは、当技術分野でよく知られており、したがって、それらおよびそれらの機能の詳細な説明は、ここでは簡単にするため省略する。ラッチ502および504の論理出力が遅延ユニット5061および5062に供給され、NOTゲートG3およびG4を介して遅延ユニット5063および5064にも供給される。

一実施形態では、遅延ユニット5061〜5064の各々は、ブレークビフォメーク(これ以降BBMと称する)スイッチング素子を備え、立ち上がりエッジでのみ信号パルスを遅延させるために使用される。より具体的には、遅延ユニット5061〜5064の各々は、論理回路510からの対応する論理出力LG1、LG2、LG3、またはLG4を検出し、検出結果に応じて対応する駆動信号ZVS1b、ZVS1、ZVS2b、またはZVS2を生成することができる。各々の論理出力LG1〜LG4は、第1のレベル(たとえば、論理ハイ)および第2のレベル(たとえば、論理ロー)を有する。対応する論理出力LG1〜LG4が第1のレベル(たとえば、論理ハイ)にあると遅延ユニット5061〜5064が検出した場合、遅延ユニットは、所定の遅延時間後に、対応する駆動信号ZVS1b、ZVS1、ZVS2b、またはZVS2を上述のターンオンステータス(たとえば、論理ハイ)に設定する。対応する論理出力が第2のレベル(たとえば、論理ロー)にあると遅延ユニットが検出した場合、遅延ユニットは、対応する駆動信号を上述のターンオフステータス(たとえば、論理ロー)に設定する。たとえば、遅延ユニット5061が、時刻Kにおいて、その入力端子、たとえば、ラッチ502の非反転出力端子で立ち上がりエッジを検出した場合、遅延ユニット5061は、所定の遅延時間後に時刻Lにおいて駆動信号ZVS1bを論理ハイに設定する。時間差(L-K)は、BBM遅延D_BBMと定義され得る。遅延ユニット5061が、時刻Kにおいてその入力端子で立ち下がりエッジを検出した場合、遅延ユニット5061は、時間遅延機能を実行せずに時刻Kにおいて駆動信号ZVS1bを論理ローに設定することができる。遅延ユニット5062、5063、および5064は、それぞれ、類似の様式で、駆動信号ZVS2b、ZVS1、およびZVS2を設定することができる。本明細書で使用されているように、「立ち上がりエッジ」は、信号が論理ローから論理ハイに変わることを意味し、「立ち下がりエッジ」は、信号が論理ハイから論理ローに変わることを意味する。

図5Aに示されているように、遅延ユニット5061と5063の入力端子間に結合されたNOTゲートG3により、遅延ユニット5061および5063の入力信号が、互いに関して反転される。一実施形態では、論理ハイレベルは、論理ローレベルに反転され、またその逆もある。したがって、図5Aの例において、駆動信号ZVS1の立ち上がりエッジは、駆動信号ZVS1bの前の立ち下がりエッジから第1の期間の経過後に常に発生し、駆動信号ZVS1bの立ち上がりエッジは、駆動信号ZVS1の前の立ち下がりエッジから第2の期間の経過後に常に発生するが、ただし、第1の期間は、遅延ユニット5063のBBM遅延時間として定義され、第2の期間は、遅延ユニット5061のBBM遅延時間として定義され得る。類似の様式で、駆動信号ZVS2の立ち上がりエッジは、駆動信号ZVS2bの前の立ち下がりエッジから第3の期間の経過後に常に発生し、駆動信号ZVS2bの立ち上がりエッジは、駆動信号ZVS2の前の立ち下がりエッジから第4の期間の経過後に常に発生するが、ただし、第3の期間は、遅延ユニット5064のBBM遅延時間として定義され、第4の期間は、遅延ユニット5062のBBM遅延時間として定義され得る。遅延ユニット5061〜5064は、必ずというわけではないが、同じBBM遅延、たとえば、D_BBMを有することができる。したがって、図3に示されているように、スイッチQ1およびQ3の一方がオフにされた場合、他方は、プリセットされた遅延時間、たとえば、BBM遅延D_BBM後にのみオンにされ、またスイッチQ2およびQ4の一方がオフにされた場合、他方は、プリセットされた遅延時間、たとえば、BBM遅延D_BBM後にのみオンにされ得る。

一実施形態では、ターンオフ遅延は、スイッチ(たとえば、Q1、Q2、Q3、Q4)をオフにするために駆動信号(たとえば、ZVS1、ZVS1b、ZVS1、またはZVS2b)が発生したときから、スイッチが完全にオフにされるときまでの間に存在し得るものであり、この遅延は、スイッチおよび/またはスイッチを駆動する駆動回路(図示せず)などの関連する回路の非理想性によって引き起こされる。BBM遅延D_BBMは、ターンオフ遅延より大きくなるようにプリセットすることができ、これにより、図3のフルブリッジスイッチング回路310のクロス伝導を回避し(たとえば、スイッチQ1およびQ3が同時にオンになることを回避し、スイッチQ2およびQ4が同時にオンになることを回避する)、これにより、スイッチング回路310に対するゼロ電圧スイッチング(ZVS)状態をもたらすことができる。ZVS技術は、当技術分野でよく知られており、したがって、それらおよびそれらの機能の詳細な説明は、ここでは簡単にするため省略する。有利には、変換回路300およびスイッチQ1〜Q4の損傷は、図1の従来のDC/DCコンバータ100に関して言及されているものと同様に、回避され得る。また、スイッチQ1〜Q4のスイッチング損失は、ZVS条件の下でスイッチング回路310において低減されうる。

一実施形態では、信号PWM1およびPWM2のパルスは、交互に発生し、重なり合わず、たとえば、信号PWM1は、信号PWM2が論理ハイのときに論理ローであり、信号PWM2は、信号PWM1が論理ハイのときに論理ローである。図5Aの例において、論理回路510は、信号PWM1の立ち上がりエッジを検出すると、出力LG1を論理ローに、出力LG2を論理ハイに設定し、信号PWM1の立ち下がりエッジを検出すると、出力LG3を論理ローに、出力LG4を論理ハイに設定し、信号PWM2の立ち上がりエッジを検出すると、出力LG1を論理ハイに、出力LG2を論理ローに設定し、信号PWM2の立ち下がりエッジを検出すると、出力LG3を論理ハイに、出力LG4を論理ローに設定するものとしてよい。

したがって、図7に示されているように、第1の論理ユニット4061が、信号PWM1の立ち上がりエッジを検出すると(たとえば、図7に示されている時刻T₁において)、遅延ユニット5061は、駆動信号ZVS1bを論理ローになるように設定し(たとえば、時刻T₁において)遅延ユニット5063は、BBM遅延、たとえばD_BBMで駆動信号ZVS1を論理ハイ(たとえば、時刻T'₁において)に設定する。第1の論理ユニット4061が、信号PWM1の立ち下がりエッジを検出すると(たとえば、時刻T₂において)、遅延ユニット5062は、駆動信号ZVS2bを論理ローになるように設定し(たとえば、時刻T₂において)遅延ユニット5064は、BBM遅延、たとえばD_BBMで駆動信号ZVS2を論理ハイ(たとえば、時刻T'₂において)に設定する。同様に信号PWM2のパルスを検出した後(たとえば、時刻T₃において)、遅延ユニット5063は、駆動信号ZVS1を論理ローになるように設定し(たとえば、時刻T₃において)遅延ユニット5061は、BBM遅延、たとえばD_BBMで駆動信号ZVS1bを論理ハイ(たとえば、時刻T'₃において)に設定する。信号PWM2が論理ローに変わると(たとえば、時刻T₄において)、遅延ユニット5064は、駆動信号ZVS2を論理ローになるように設定し(たとえば、時刻T₄において)遅延ユニット5062は、BBM遅延、たとえばD_BBMで駆動信号ZVS2bを論理ハイ(たとえば、時刻T'₄において)に設定する。

したがって、時刻T₁からT'₁までの間に、スイッチQ4はオンであり、スイッチQ1、Q2、およびQ3はオフであり、スイッチQ1のボディダイオードは順方向バイアスをかけられ、時刻T'₁からT₂までの間に、スイッチQ1およびQ4はオンであり、スイッチQ2およびQ3はオフである。そのため、時刻T₁からT₂までの間に、電力変換回路312は、上述の受電モードで動作する。同様に、時刻T₃からT₄、T₅からT₆までなどにおいて、電力変換回路312は、受電モードで動作する。受電モードでは、図7に示されているように、一次電流I_Pは一定率で増加または減少し、二次電流I_Sは、増加する。時刻T₂からT'₂までの間に、スイッチQ1はオンであり、スイッチQ2〜Q4はオフであり、スイッチQ2のボディダイオードは順方向バイアスをかけられ、時刻T'₂からT₃までの間に、スイッチQ1およびQ2はオンであり、スイッチQ3およびQ4はオフである。そのため、時刻T₂からT₃までの間に、電力変換回路312は、上述の節電モードで動作する。同様に、時刻T₄からT₅、T₆からT₇までなどにおいて、電力変換回路312は、節電モードで動作する。節電モードでは、一次電流I_Pはほぼ一定のままであり、二次電流I_Sは、減少する。

その結果、図7に示されているように、電力変換回路312は、受電モードと節電モードとを交互に繰り返すことができる。電力変換回路312は、信号PWM1およびPWM2の一方が論理ハイであるときに受電モードで動作することができ、信号PWM1およびPWM2の両方が論理ローであるときに節電モードで動作することができる。電力変換回路312が受電モードに留まっている受電期間T_PRは、信号PWM1またはPWM2のパルス幅に実質的に等しいものとしてよい。そこで、図2または図4のコントローラ202は、信号PWM1またはPWM2のパルス幅を広げて、受電期間T_PRを延長し、変換回路300の出力電圧V_OUTを高くすることができる。コントローラ202は、信号PWM1またはPWM2のパルス幅を狭めて、受電期間T_PRを短縮し、出力電圧V_OUTを低くすることもできる。

一実施形態では、電力変換回路312は、信号PWM1またはPWM2の周波数によって決定される交互周波数で受電モードと節電モードとを交互に繰り返すことができる。例として、交互周波数は、1/(T₃-T₁)、1/(T₅-T₃)、1/(T₇-T₅)、または同様の式によって与えられ得る。信号PWM1の周波数は、1/(T₅-T₁)で与えられ、信号PWM2の周波数は、1/(T₇-T₃)で与えられ得る。一実施形態では、信号PWM1およびPWM2は、同じPWM信号、たとえば、図5Bに示されているPWM信号520から導かれ、したがって、持続時間T₃-T₁、T₅-T₃、およびT₇-T₅は、同じであってよい。このような一実施形態において、交互周波数は、信号PWM1またはPWM2の周波数の2倍とすることができる。コントローラ202は、信号PWM1またはPWM2の周波数を高くして、出力電圧V_OUTを上げるか、または信号PWM1またはPWM2の周波数を低くして、出力電圧V_OUTを下げることができる。したがって、コントローラ202は、信号PWM1およびPWM2を制御することによって出力電圧V_OUTをターゲットレベルまたは所望のレベルに合わせて調節することができる。

変換回路300が、軽負荷に給電するために使用される場合、コントローラ202は、信号PWM1またはPWM2の周波数を比較的低い周波数に設定することができる。有利には、固定周波数で駆動信号によって駆動される従来の電力変換装置と比較すると、変換回路300の実施形態は、スイッチング損失を低減し、電力変換の効率を改善することができる。

それに加えて、一実施形態では、受電期間T_PRの、受電期間T_PRと節電期間T_PCとの総和に対する比、たとえば、T_PR/(T_PR+T_PC)は、「電力変換のデューティサイクル」と称され得る。定常状態では、変換回路300の出力電圧V_OUTは、電力変換のデューティサイクルによって決定される比較的安定したレベルで調節され得る。比較的安定したレベルは、電力変換のデューティサイクルが増大する場合に高くなり、電力変換のデューティサイクルが減少する場合に低くなり得る。一実施形態では、電力変換のデューティサイクルは、信号PWM1またはPWM2のデューティサイクルの、たとえば2倍に等しい値で決定される。そのため、コントローラ202は、信号PWM1またはPWM2のデューティサイクルを増減して、出力電圧V_OUTのターゲットレベルに対する異なる要件を満たすようにすることができる。有利には、電力変換のデューティサイクルは、比較的小さな値から、たとえば、図7に示されている時刻T₂とT₃の間の持続時間などの信号PWM1およびPWM2のパルス間の時間範囲を比較的大きな値まで増大させることによって、たとえば信号PWM1およびPWM2のパルスの間の時間範囲を大きくとることによって変化させることができる。そのため、変換回路300は、出力電圧V_OUTを比較的広範な電圧レベルの範囲内のターゲットレベルに合わせて調節することができる。

さらに、一実施形態では、信号PWM1およびPWM2は、同じパルス幅および同じ周波数を有することができる。そのため、駆動信号ZVS1、ZVS1b、ZVS2、およびZVS2bは、変換回路300の負荷電力が変化しても50%のデューティサイクルを有することができる。たとえば、駆動信号ZVS1、ZVS1b、ZVS2、およびZVS2bは、変換回路300が第1の電力レベルで負荷に給電する場合に50%のデューティサイクルを有するものとしてよい。駆動信号ZVS1、ZVS1b、ZVS2、およびZVS2bは、変換回路300が第1の電力レベルと異なる第2の電力レベルで負荷に給電する場合に50%のデューティサイクルを有することもできる。そのため、スイッチQ1〜Q4の各々は、変換回路300が重負荷または軽負荷に給電していようといまいと50%のスイッチングデューティサイクルで交互にオンオフされ得る。有利には、信号PWM1およびPWM2のパルス幅が非常に小さくなるように、または非常に大きくなるように制御される場合であっても、スイッチQ1〜Q4は、50%のスイッチングデューティサイクルにより、適切にオンまたはオフされ得る。

図5Bは、本発明による一実施形態における、上述の信号PWM1およびPWM2を発生する信号発生器208の一例を示す回路図である。図5Bは、図2、図3、図4、図5A、および図7と組み合わせて説明されている。一実施形態では、信号発生器208は、参照によりその内容全体が本明細書に組み込まれている所有者共通の米国特許出願公開第2013/0016530号において開示されている制御回路340の構造と似た構造を有する。図5Bに示されているように、信号発生器208は、パルス幅制御回路512、周波数制御回路514、比較回路516、およびマルチプレクサ518を備える。

一実施形態では、パルス幅制御回路512は、電力変換回路312の入力電圧V_INを受けて、入力電圧V_INに反比例するようにPWM信号520のパルス幅を制御する。例として、パルス幅制御回路512は、トリガー信号526に応答して時間のカウントを開始するタイマーを備えることができる。パルス幅制御回路512はPWM信号520を、トリガー信号526に応答して論理ハイになるように、また入力電圧V_INに反比例する時間間隔T_ONが過ぎたら論理ローになるように設定する。時間間隔T_ONは、T_ON = K/V'_INで与えら得るが、ただし、V'_INは、入力電圧V_INによって決定されるトランス回路320の一次巻き線間の電圧を表し、係数Kは、プリセットされた定数を表す。それに加えて、比較回路516は、出力端子VOUTの出力電圧V_OUTをターゲット電圧レベルV_TARGETと比較し、周波数制御回路514への比較結果を生成することができる。比較結果により、周波数制御回路514は、トリガー信号526の周波数を制御して、出力電圧V_OUTがターゲット電圧レベルV_TARGETより小さい場合にPWM信号520の周波数を高くし、出力電圧V_OUTがターゲット電圧レベルV_TARGETより大きい場合にPWM信号520の周波数を低くすることができる。例として、比較回路516は、比較を実行するための誤差増幅器または差動増幅器を備えることができる。周波数制御回路514は、必ずというわけではないが、PWM信号520が論理ローである時間間隔を制御するタイマーであってもよい。周波数制御回路514は、必ずというわけではないが、電圧制御発振器などの制御可能な発振器であってもよい。マルチプレクサ518は、PWM信号520のパルスをチャネル522および524に送り、上述の信号PWM1およびPWM2を交互に生成することができる。

その結果、コントローラ202は、信号発生器208を使用して、受電期間T_PR(たとえば、時刻T₁からT₂まで、時刻T₃からT₄までなどの持続時間)を入力電圧V_INに反比例するように制御することができる。そのため、有利には、図7に示されているように、一次電流I_Pは、実質的に一定のリップル振幅ΔI_Pを有することができ、これは電力変換プロセスを安定化することができる。また、信号発生器208は、トランス回路320の鉄心中の磁束飽和を回避するために、PWM信号520のパルス幅T_ONと入力電圧V_INとの比を、リップル振幅ΔI_Pが飽和限度内に収まるような所定の値に設定することができる。

さらに、コントローラ202は、信号発生器208を使用して、出力電圧V_OUTに応じて信号PWM1およびPWM2の周波数を変化させることができるが、これは変換回路300に対して上述の利点、たとえば、スイッチング損失を低減すること、電力変換の効率を改善すること、出力電圧V_OUTを電圧レベルの比較的広い範囲内のターゲットレベルに合わせて調節することなどの利点がもたらされる。一定のリップル振幅ΔI_Pならびに信号PWM1およびPWM2の周波数の変動に関する詳細な説明については、所有者共通の米国特許出願公開第2013/0016530号を参照されたい。

さらに、上で述べているように、周波数制御回路514は、一実施形態における制御可能発振器である。発振器は、出力電圧V_OUTに基づき制御される周波数のトリガー信号526を発生することができる。パルス幅制御回路512は、出力電圧V_OUTとは無関係である、入力電圧V_INに基づきPWM信号520のパルス幅を制御することができる。一実施形態では、発振器は、トリガー信号526に対する最大周波数を設定し、トリガー信号526の周波数をこの最大周波数の範囲内に制限することができる。最大周波数は1/T_ONの値より小さく、T_ONは、PWM信号520が論理ハイである時間間隔を表す。別の実施形態では、発振器は、PWM信号520が論理ハイであるか、論理ローであるかを検出することができる。変換回路300が、重負荷に給電している場合、発振器は、PWM信号520が論理ハイであるときにトリガー信号526の生成を停止することができ、PWM信号520の立ち下がりエッジの検出でトリガー信号526を発生することができる。そのため、有利には、PWM信号520が論理ハイであるときにトリガー信号526を発生する状況が回避され得る。

図5Cは、本発明による一実施形態における、図4の第2の論理ユニット4062の一例を示す回路図である。図5Cに示されているように、第2の論理ユニット4062は、NORゲートG5、G5'、G6、およびG6'を備える。駆動信号ZVS2およびZVS1bは、NORゲートG5'に供給される。フィードバック信号、たとえば、図3で生成されるフィードバック信号FB、およびNORゲートG5'の出力は、NORゲートG5に供給されて、図3の整流回路314の整流スイッチS1を制御する制御信号SYNC1を発生する。同様に、駆動信号ZVS1およびZVS2bは、NORゲートG6'に供給される。フィードバック信号FBおよびNORゲートG6'の出力は、NORゲートG6に供給されて、図3の整流回路314の整流スイッチS2を制御する制御信号SYNC2を発生する。図3に関して説明されているように、感知抵抗器R_SENを通って流れている電流I_Sがゼロアンペアまで減少する場合(たとえば、図7に示されている時刻T_a、T_bなどにおいて)、フィードバック回路316は、フィードバック信号FBを(論理ハイのパルスとともに)第2の論理ユニット4062に供給することができる。フィードバック信号FBを受信することによって、図5BのNORゲートG5およびG6は、駆動信号SYNC1およびSYNC2をそれぞれ論理ローになるように制御することができる。有利には、図3の整流スイッチS1およびS2はオフにされ、これにより、トランス回路320の二次巻き線内を逆電流が流れるのを防ぎ、こうして、変換回路300は、誤動作から保護され得る。

図6は、本発明による一実施形態における、遅延ユニット506の一例を示す回路図である。図6は、図5Aと組み合わせて説明されており、図5Aと同じにラベル付けされている要素は類似の機能を有している。遅延ユニット506は、図5Aの遅延ユニット5061〜5064の一実施形態であり、本発明を制限することを意図されていない。当業者であれば、遅延ユニット5061〜5064が他の実施形態では異なる構成をとり得ることを理解するであろう。

図6の実施形態において、遅延ユニット506は、BBMユニット602およびNORゲートG7を備える。BBMユニット602は、経路P1およびP2を備える。経路P1は、NOTゲートG1₆₀₂を備え、経路P2は、NOTゲートG2₆₀₂、抵抗器R₆₀₂、ダイオードD₆₀₂、およびコンデンサC₆₀₂を備える。一実施形態では、遅延ユニット506が、たとえば図5Aのラッチ502、ラッチ504、NOTゲートG3、またはNOTゲートG4から入力端子604のところで立ち下がりエッジを検出したときに、NOTゲートG1₆₀₂は、直ちに、論理ハイ信号をNORゲートG7に出力することができ、したがって、NORゲートG7は、直ちに、駆動信号ZVSを論理ハイで出力することができ、その一方で、NOTゲートG2₆₀₂は論理ハイ信号を出力して、コンデンサC₆₀₂が論理ハイレベルまで充電されるように抵抗器R₆₀₂とダイオードD₆₀₂を通してコンデンサC₆₀₂を充電することができる。遅延ユニット506が、その入力端子604で立ち上がりエッジを検出したときに、NOTゲートG1₆₀₂は、論理ロー信号をNORゲートG7に出力することができ、その一方で、NOTゲートG2₆₀₂は論理ロー信号を出力して、コンデンサC₆₀₂の電圧が論理ハイレベルから減少し始めるように抵抗器R₆₀₂を通してコンデンサC₆₀₂を放電させることもできる。こうして、入力信号の立ち上がりエッジを検出した後、遅延ユニット506は、コンデンサC₆₀₂の電圧が論理ローレベルに減少するまで駆動信号ZVSを論理ローに維持することができる。

その結果、遅延ユニット506が論理ロー信号を受信すると、遅延ユニット506は、遅延なしで駆動信号ZVSを論理ローに設定することができ、遅延ユニット506が論理ハイ信号を受信すると、遅延ユニット506は、BBM遅延後に、たとえばD_BBMの後に駆動信号ZVSを論理ハイに設定することができる。このような一実施形態において、BBM遅延D_BBMは、コンデンサC₆₀₂の電圧が論理ハイレベルから論理ローレベルに下がる持続時間を含む。

図7は、本発明による一実施形態における、信号PWM1、PWM2、ZVS1、ZVS2、ZVS1b、ZVS2b、SYNC1、SYNC2、およびFB、ならびに電流I_PおよびI_Sの波形の例を示している。図2のDC/DCコンバータ200の動作プロセスは、図2、図3、図4、図5A、図5B、図5C、および図6と組み合わせて図7に基づき例示されている。

動作時に、図7に示されているように、信号発生器208(図2、図4、または図5Cにおいて)は、信号PWM1およびPWM2のパルスを交互に発生する。信号PWM1が論理ハイであるときに、第1の論理ユニット4061(図4または図5Aの)は、駆動信号ZVS1およびZVS2bをスイッチQ1およびQ4をオンにする論理ハイとなるように制御することができ、信号PWM2が論理ハイであるときに、第1の論理ユニット4061は、駆動信号ZVS2およびZVS1bをスイッチQ2およびQ3をオンにする論理ハイとなるように制御することができる。ここで、信号PWM1またはPWM2が論理ハイであるときに、図3の電力変換回路312は、上述の受電モードで動作する。信号PWM1およびPWM2が両方とも論理ローである場合、駆動信号ZVS1およびZVS2はスイッチQ1およびQ2をオンにする論理ハイであるか、または駆動信号ZVS1bおよびZVS2bはスイッチQ2およびQ4をオンにする論理ハイである。したがって、信号PWM1およびPWM2が両方とも論理ローである場合、電力変換回路312は、上述の節電モードで動作する。その結果、電力変換回路312は、受電モードと節電モードとを交互に繰り返すことができる。

電力変換回路312が、受電モードから節電モードに、または節電モードから受電モードに一時的に遷移する(たとえば、時刻T₁、T₂、T₃、T₄などにおいて)場合には必ず、第1の論理ユニット4061(図4または図5Aの)は、駆動信号ZVS1およびZVS1bが同時に論理ハイになるのを防ぎ、スイッチQ1およびQ3(図3の)が同時にオンになるのを防ぐことができ、駆動信号ZVS2およびZVS2bが同時に論理ハイになるのを防ぎ、スイッチQ2およびQ4(図3の)が同時にオンになるのを防ぐことができる。例として、第1の論理ユニット4061は、スイッチQ1およびQ3のうちの一方を、スイッチQ1およびQ3のうちの他方をオフにしてから所定の遅延時間D_BBMが経過した後にオンにすることができ、スイッチQ2およびQ4のうちの一方を、スイッチQ2およびQ4のうちの他方をオフにしてから所定の遅延時間D_BBMが経過した後にオンにすることができる。そのようなものとして、有利には、第1の論理ユニット4061は、スイッチQ1〜Q4に対しゼロ電圧スイッチング状態をもたらす。

図7に示されているように、受電モードにおいて、たとえば、信号PWM1またはPWM2が論理ハイであるときに、トランス回路320の一次電流I_Pは、たとえばゼロアンペアを中心として一定の率で増加または減少し、電力変換回路312の出力電力を表すトランス回路320の二次電流I_Sは、増大する。節電モードにおいて、たとえば、信号PWM1およびPWM2が両方とも論理ローである場合、一次電流I_Pはほぼ一定のままであり、二次電流I_Sは、減少する。そのようなものとして、信号発生器208は、信号PWM1およびPWM2のデューティサイクルを増減させて、出力電力を制御することができる。有利には、図5Bに関して説明されているように、信号発生器208は、受電期間T_PRをトランス回路320の入力電圧V_INに反比例するように制御して、一次電流I_Pのリップル振幅ΔI_Pを実質的に一定になるように制御し、電力変換回路312の電力変換プロセスを安定化させることができる。信号発生器208は、リップル振幅ΔI_Pを飽和限度内に収まるように設定し、トランス回路320の鉄心中の磁束飽和を回避することもできる。さらに、信号発生器208は電力変換回路312の出力電圧V_OUTに応じて信号PWM1およびPWM2の周波数を変化させ、これにより、上で説明されているように、スイッチング損失を低減し、電力変換の効率を改善し、出力電圧V_OUTを比較的広い範囲内のターゲットレベルに合わせて調節することができる。

さらに、図7に示されているように、各々の節電モードにおいて、二次電流I_Sがゼロアンペアまで減少する場合(たとえば、T_a、T_bなどにおいて)、図3のフィードバック回路316は、第2の論理ユニット4062(図4または図5Bの)への対応するフィードバック信号FBを発生することができる。したがって、第2の論理ユニット4062は、制御信号SYNC1およびSYNC2をスイッチS1およびS2をオフにする論理ローとなるように設定することができる。そのようなものとして、有利には、第2の論理ユニット4062は、フィードバック回路316と組み合わせて、(たとえば、図3において負荷308からインダクタL2、二次巻き線、および感知抵抗器R_SENを通ってグランドに向かう)二次電流I_Sの逆流を防ぎ、変換回路300を保護することができる。

図8は、本発明による一実施形態における、DC/DCコンバータ200を制御するための方法の流れ図800である。図8は、図2、図3、図4、図5A、図5B、図5C、図6、および図7と組み合わせて説明されている。

ステップ802で、制御回路206(図2または図4の)は、駆動信号ZVS1、ZVS1b、ZVS2、およびZVS2bを発生して、第1のスイッチ(たとえば、Q1)、第2のスイッチ(たとえば、Q2)、第3のスイッチ(たとえば、Q3)、および第4のスイッチ(たとえば、Q4)を含むスイッチを制御する。第1のスイッチQ1は、第1の接続ノードN1を介して第3のスイッチQ3に結合され、第2のスイッチQ2は、第2の接続ノードN2を介して第4のスイッチQ4に結合される。

ステップ804で、制御回路206は、スイッチQ1〜Q4を制御することによって交互周波数で受電モードと節電モードとを交互に切り替えるようにトランス回路320を制御する。トランス回路は、第1の接続ノードN1と第2の接続ノードN2との間に結合される。

ステップ806で、たとえば、パルス幅制御回路512内の上述のタイマーを含む、信号発生器208(図2、図4、または図5Bの)は、トランス回路320に供給される入力電圧V_INに反比例するように受電モードに対する受電期間T_PRを制御する。

ステップ808で、たとえば、上述の周波数制御回路514を含む、信号発生器208は、DC/DCコンバータ200の出力電圧V_OUTなどの出力電力に応じて交互周波数を調整する。

その結果、DC/DCコンバータ200では、スイッチング損失の低減、電力変換の効率の改善が可能であり、また出力電圧V_OUTを比較的広い範囲内のターゲットレベルに合わせて調節することができる。DC/DCコンバータ200は、実質的に一定のリップル振幅を有するようにトランス回路320の一次電流I_Pを制御し、電力変換プロセスを安定化し、トランス回路320の鉄心中の磁束飽和を回避することができる。

図9は、本発明による一実施形態における、DC/DCコンバータ200を制御するための方法の流れ図900である。図9は、図2、図3、図4、図5A、図5B、図5C、図6、および図7と組み合わせて説明されている。

ステップ902で、信号発生器208(図2、図4、または図5Bの)は、第1のパルス信号、たとえば、信号PWM1のパルス、および第2のパルス信号、たとえば、信号PWM2のパルスを交互に発生して、第1のスイッチ(たとえば、Q1)、第2のスイッチ(たとえば、Q2)、第3のスイッチ(たとえば、Q3)、および第4のスイッチ(たとえば、Q4)を含むスイッチを制御する。

ステップ904で、第1の論理ユニット4061(図4または図5Aの)は、信号発生器208と連携して、スイッチQ1〜Q4を制御することに基づき受電モードと節電モードとを交互に切り替えるようにトランス回路320を制御する。

ステップ906で、第1の論理ユニット4061は、第1のパルス信号の第1のエッジ、たとえば信号PWM1の立ち上がりエッジの検出で第3のスイッチ(たとえば、Q3)をオフにし、第1のエッジの検出から測定された第1の所定の遅延D_BBM1後に第1のスイッチ(たとえば、Q1)をオンにする。

ステップ908で、第1の論理ユニット4061は、第1のパルス信号の第2のエッジ、たとえば信号PWM1の立ち下がりエッジの検出で第4のスイッチ(たとえば、Q4)をオフにし、第2のエッジの検出から測定された第2の所定の遅延D_BBM2後に第2のスイッチ(たとえば、Q2)をオンにする。

ステップ910で、第1の論理ユニット4061は、第2のパルス信号の第3のエッジ、たとえば信号PWM2の立ち上がりエッジの検出で第1のスイッチ(Q1)をオフにし、第3のエッジの検出から測定された第3の所定の遅延D_BBM3後に第3のスイッチ(たとえば、Q3)をオンにする。

ステップ912で、第1の論理ユニット4061は、第2のパルス信号の第4のエッジ、たとえば信号PWM2の立ち下がりエッジの検出で第2のスイッチ(たとえば、Q2)をオフにし、第4のエッジの検出から測定された第4の所定の遅延D_BBM4後に第4のスイッチ(たとえば、Q4)をオンにする。一実施形態では、第1、第2、第3、および第4の所定の遅延時間は、必ずというわけではないが、同じであってもよい。

一実施形態では、第1のスイッチはスイッチQ1であり、第2のスイッチはスイッチQ2であり、第3のスイッチはスイッチQ3であり、第4のスイッチはスイッチQ4であり、第1の論理ユニット4061によって生成される駆動信号ZVS1、ZVS1b、ZVS2、およびZVS2bは、それぞれスイッチQ1、Q3、Q2、およびQ4を制御する。したがって、ステップ906からステップ912までを実行することによって、スイッチQ1〜Q4のステータスは、次のシーケンス(a1)〜(h1)で繰り返し制御され得る。
(a1)スイッチQ3がオフにされ、
(b1)スイッチQ1がオンにされ、
(c1)スイッチQ4がオフにされ、
(d1)スイッチQ2がオンにされ、
(e1)スイッチQ1がオフにされ、
(f1)スイッチQ3がオンにされ、
(g1)スイッチQ2がオフにされ、
(h1)スイッチQ4がオンにされる。

しかし、本発明は、そのように限定されない。別の実施形態では、第1のスイッチはスイッチQ4であり、第2のスイッチはスイッチQ3であり、第3のスイッチはスイッチQ2であり、第4のスイッチはスイッチQ1であり、第1の論理ユニット4061によって生成される駆動信号ZVS1、ZVS1b、ZVS2、およびZVS2bは、それぞれスイッチQ4、Q2、Q3、およびQ1を制御する。したがって、ステップ906からステップ912までを実行することによって、スイッチQ1〜Q4のステータスは、次のシーケンス(a2)〜(h2)で繰り返し制御され得る。
(a2)スイッチQ2がオフにされ、
(b2)スイッチQ4がオンにされ、
(c2)スイッチQ1がオフにされ、
(d2)スイッチQ3がオンにされ、
(e2)スイッチQ4がオフにされ、
(f2)スイッチQ2がオンにされ、
(g2)スイッチQ3がオフにされ、
(h2)スイッチQ1がオンにされる。

その結果、電力変換回路312は、受電モードと節電モードとを交互に繰り返すことができ、ゼロ電圧スイッチング状態が、スイッチQ1〜Q4にもたらされ得る。さらに、信号PWM1およびPWM2は、同じパルス幅および同じ周波数を有することができ、したがって、スイッチQ1〜Q4の各々は、50%のスイッチングデューティサイクルで交互にオン、オフされ得る。

図10は、本発明による一実施形態における、DC/DCコンバータ200を制御するための方法の流れ図1000である。図10は、図2、図3、図4、図5A、図5B、図5C、図6、および図7と組み合わせて説明されている。

ステップ1002で、コントローラ202(図2または図4の)は、スイッチQ1〜Q4を制御することによって受電モードと節電モードとを交互に切り替えるようにトランス回路320を制御し、これにより、トランス回路320は、電力を、たとえば、二次電流I_Sを負荷308に供給する。

ステップ1004で、整流回路314(図3の)は、整流スイッチS1およびS2を使用してトランス回路320からの電力を整流する。

ステップ1006で、フィードバック回路316(図3の)における感知抵抗器R_SENは、トランス回路320の二次電流I_Sを感知する。

ステップ1008で、フィードバック回路316内の比較器318は、感知抵抗器R_SENの第1の端子の信号を感知抵抗器R_SENの第2の端子の信号と比較して、フィードバック信号を発生する。

ステップ1010で、第2の論理ユニット4062(図4または図5Cの)は、フィードバック信号FBが(たとえば、負荷308からインダクタL2、二次巻き線、および感知抵抗器R_SENを通ってグランドに向かう)二次電流I_Sの逆流の検出を示す場合に整流スイッチS1およびS2をオフにする。

その結果、フィードバック回路316と連携する第2の論理ユニット4062は、DC/DCコンバータ200を、トランス回路320の逆二次電流によって引き起こされる損傷から保護することができる。

要約すると、本発明による実施形態は、フルブリッジスイッチング回路およびトランス回路を制御するためにコントローラを使用するDC/DCコンバータを実現する。一実施形態では、コントローラは、スイッチング回路のスイッチング周波数を制御することによってDC/DCコンバータの出力電力を制御することができ、これにより、スイッチング損失を低減し、電力変換の効率を改善し、DC/DCコンバータの出力電圧を比較的広い範囲内のターゲットレベルに合わせて調節することができる。コントローラは、実質的に一定のリップル振幅を有するようにトランス回路の一次電流を制御することもできる。コントローラは、これらのスイッチに対してゼロ電圧スイッチング状態を与えることもできる。さらに、コントローラは、DC/DCコンバータをトランス回路の逆二次電流によって引き起こされる損傷から保護することができる。本発明によるDC/DCコンバータは、様々な製品に応用可能である。たとえば、電気自動車の充電器および高電流/電圧出力を有する他の電力変換装置において使用することができる。

前記の説明および図面は、本発明の実施形態を表しているが、付属の請求項において定められているような本発明の原理の精神および範囲から逸脱することなく様々な追加、修正、および置換を行えることは理解されるであろう。当業者であれば、本発明は、本発明の原理から逸脱することなく特定の環境および動作要件に特に適合される、本発明を実施する際に使用される形態、構造、配置構成、割合、材料、要素、およびコンポーネントの多くの修正、および他のものとともに使用され得ることを理解するであろう。したがって、本発明で開示されている実施形態は、すべての点において例示的および非制限的であると考えるべきであり、本発明の範囲は付属の請求項およびそれの法的に同等であるものにより示され、前記の説明に限定されない。

C1 インダクタ
C₆₀₂ コンデンサ
CR コンデンサ
D₆₀₂ ダイオード
D_BBM BBM遅延
DRV PWM駆動信号
FB フィードバック信号
G1およびG2 NORゲート
G3およびG4 NOTゲート
G5、G5'、G6、およびG6' NORゲート
G7 NORゲート
G1₆₀₂ NOTゲート
G2₆₀₂ NOTゲート
I_P 一次電流
I_S 二次電流
K、L 時刻
L1 インダクタ
L2 インダクタ
LM インダクタ
LR インダクタ
N1、N2 接続ノード
P1およびP2 経路
PWM1およびPWM2 信号
Q1 第1のハイサイドスイッチ
Q2 第2のハイサイドスイッチ
Q3 第1のローサイドスイッチ
Q4 第2のローサイドスイッチ
R1 抵抗器
R₆₀₂ 抵抗器
R_SEN 感知抵抗器
S1およびS2 整流スイッチ
SW1、SW2 スイッチ
T トランス
T_ON 時間間隔
T_PC 節電期間
T_PR 受電期間
VDC 端子
V_DIODE 順方向バイアス電圧
VIN 入力端子
V_IN 入力電圧
VOUT 出力端子
V_OUT 出力電圧
V_RON 電圧
ZVS1、ZVS1b、ZVS2、およびZVS2b 駆動信号
100 直流-直流(DC/DC)コンバータ
102 トランス回路
104 整流回路
106 負荷
200 DC/DCコンバータ
202 コントローラ
204 変換回路
206 制御回路(例えば、論理回路)
208 信号発生器
210 スイッチング回路
212 電力変換回路
214 整流回路
216 フィードバック回路
300 変換回路
308 負荷
310 スイッチング回路
312 電力変換回路
313 フィルタリング回路
314 整流回路
316 フィードバック回路
318 比較器
320 トランス回路
340 制御回路
502および504 ラッチ(またはフリップフロップ)
506 遅延ユニット
510 論理回路
512 パルス幅制御回路
514 周波数制御回路
516 比較回路
518 マルチプレクサ
520 PWM信号
522および524 チャネル
526 トリガー信号
602 BBMユニット
604 入力端子
4061 第1の論理ユニット
4062 第2の論理ユニット
5061、5062、5063、および5064 遅延ユニット

Claims

第1のスイッチ、第2のスイッチ、第3のスイッチ、第4のスイッチ、およびトランス回路を備えていて、前記第1のスイッチは第1の接続ノードを介して前記第3のスイッチと結合され、前記第2のスイッチは第2の接続ノードを介して前記第4のスイッチと結合され、前記第1および第3のスイッチを含む第1のスイッチの対と、前記第2および第4のスイッチを含む第2のスイッチの対とが、入力端子とグランドの間に結合され、前記第1および第2の接続ノードの間に、前記トランス回路の一次巻き線が結合されたDC/DCコンバータ用のコントローラであって、
第1のパルス信号および第2のパルス信号を交互に発生して、前記トランス回路の二次巻き線を通して流れる二次電流を制御するように動作可能である信号発生器を備え、前記第1および第2のパルス信号のうちの1つが第1の論理レベルにある時、前記二次電流は増加し、前記第1および第2のパルス信号が第2の論理レベルにある時、前記二次電流は減少し、
更に、前記第1および第2のパルス信号に従って前記第1、第2、第3および第4のスイッチを制御するように動作可能である、前記信号発生器に結合された制御回路を備え、前記制御することは、
前記第1のパルス信号の第1のエッジの検出で前記第3のスイッチをオフにし、前記第1のエッジの前記検出から所定の遅延時間後に前記第1のスイッチをオンにするステップを含み、前記第1のパルス信号が前記第2の論理レベルから前記第1の論理レベルに変わる時、前記第1のエッジは生成され、
更に、前記第1のパルス信号の第2のエッジの検出で前記第4のスイッチをオフにし、前記第2のエッジの前記検出から所定の遅延時間後に前記第2のスイッチをオンにするステップを含み、前記第1のパルス信号が前記第1の論理レベルから前記第2の論理レベルに変わる時、前記第2のエッジは生成され、
更に、前記第2のパルス信号の第3のエッジの検出で前記第1のスイッチをオフにし、前記第3のエッジの前記検出から所定の遅延時間後に前記第3のスイッチをオンにするステップを含み、前記第2のパルス信号が前記第2の論理レベルから前記第1の論理レベルに変わる時、前記第3のエッジは生成され、
更に、前記第2のパルス信号の第4のエッジの検出で前記第2のスイッチをオフにし、前記第4のエッジの検出から所定の遅延時間後に前記第4のスイッチをオンにするステップを含み、前記第2のパルス信号が前記第1の論理レベルから前記第2の論理レベルに変わる時、前記第4のエッジは生成される、
コントローラ。
前記制御回路は、複数の駆動信号を発生するように動作可能であり、前記駆動信号の各々の駆動信号は、前記スイッチ内の対応するスイッチをオンにするターンオンステータスと前記対応するスイッチをオフにするターンオフステータスとを有する請求項1に記載のコントローラ。
前記第1および第2のパルス信号は、前記信号発生器が受信する同じパルス幅変調信号から導かれ、これにより前記駆動信号が50%のデューティサイクルを有するように制御する、請求項2に記載のコントローラ。
前記制御回路は、
複数の論理出力に応じて前記駆動信号を発生するように動作可能な複数の遅延ユニットであって、前記論理出力の各々の論理出力は第1のレベルおよび第2のレベルを有し、前記遅延ユニットの各々の遅延ユニットは対応する論理出力が前記第1のレベルにあることを検出してから所定の遅延時間が経過した後に対応する駆動信号を前記ターンオンステータスに設定するように動作可能であり、前記対応する論理出力が前記第2のレベルにあることを検出した後、前記対応する駆動信号を前記ターンオフステータスに設定するように動作可能である、複数の遅延ユニットを備える請求項2に記載のコントローラ。
前記制御回路は、
前記遅延ユニットに結合された論理回路であって、前記論理出力を生成するステップと、前記第1のエッジの検出で、前記論理出力のうちの第1の論理出力を前記第2のレベルに、前記論理出力のうちの第2の論理出力を前記第1のレベルに設定するステップと、前記第2のエッジの検出で、前記論理出力のうちの第3の論理出力を前記第2のレベルに、前記論理出力のうちの第4の論理出力を前記第1のレベルに設定するステップと、前記第3のエッジの検出で、前記第1の論理出力を前記第1のレベルに、前記第2の論理出力を前記第2のレベルに設定するステップと、前記第4のエッジの検出で、前記第3の論理出力を前記第1のレベルに、前記第4の論理出力を前記第2のレベルに設定するステップとを実行するように動作可能である論理回路をさらに備える請求項4に記載のコントローラ。
前記制御回路は、前記トランス回路を制御して、前記スイッチを制御することによって受電モードと節電モードとを交互に切り替えるように動作可能であり、前記制御回路は、前記トランス回路に供給される入力電圧に反比例するように前記受電モードに対する持続時間を制御するためのタイマーを備える請求項1に記載のコントローラ。
前記制御回路は、前記トランス回路を制御して、前記スイッチを制御することによって交互周波数で受電モードと節電モードとを交互に切り替えるように動作可能であり、前記制御回路は、前記DC/DCコンバータの出力に応じて前記交互周波数を調整するための周波数制御回路を備える請求項1に記載のコントローラ。
第1のスイッチ、第2のスイッチ、第3のスイッチ、第4のスイッチ、およびトランス回路を備えていて、前記第1のスイッチは第1の接続ノードを介して前記第3のスイッチと結合され、前記第2のスイッチは第2の接続ノードを介して前記第4のスイッチと結合され、前記第1および第3のスイッチを含む第1のスイッチの対と、前記第2および第4のスイッチを含む第2のスイッチの対とが、入力端子とグランドの間に結合され、前記第1および第2の接続ノードの間に、前記トランス回路の一次巻き線が結合されたDC/DCコンバータを制御するための方法であって、
信号発生器を使用して、第1のパルス信号および第2のパルス信号を交互に発生して、前記トランス回路の二次巻き線を通して流れる二次電流を制御するステップと、
前記第1および第2のパルス信号のうちの1つが第1の論理レベルにある時、前記二次電流を増加させるステップと、
前記第1および第2のパルス信号が第2の論理レベルにある時、前記二次電流を減少させるステップと、
前記信号発生器に結合された制御回路を使用して、前記第1および第2のパルス信号に従って前記第1、第2、第3および第4のスイッチを制御するステップとを含み、前記制御するステップは、
前記第1のパルス信号の第1のエッジの検出で前記第3のスイッチをオフにし、前記第1のエッジの前記検出から所定の遅延時間後に前記第1のスイッチをオンにするステップを含み、前記第1のパルス信号が前記第2の論理レベルから前記第1の論理レベルに変わる時、前記第1のエッジは生成され、
更に、前記第1のパルス信号の第2のエッジの検出で前記第4のスイッチをオフにし、前記第2のエッジの前記検出から所定の遅延時間後に前記第2のスイッチをオンにするステップを含み、前記第1のパルス信号が前記第1の論理レベルから前記第2の論理レベルに変わる時、前記第2のエッジは生成され、
更に、前記第2のパルス信号の第3のエッジの検出で前記第1のスイッチをオフにし、前記第3のエッジの前記検出から所定の遅延時間後に前記第3のスイッチをオンにするステップを含み、前記第2のパルス信号が前記第2の論理レベルから前記第1の論理レベルに変わる時、前記第3のエッジは生成され、
更に、前記第2のパルス信号の第4のエッジの検出で前記第2のスイッチをオフにし、前記第4のエッジの検出から所定の遅延時間後に前記第4のスイッチをオンにするステップを含み、前記第2のパルス信号が前記第1の論理レベルから前記第2の論理レベルに変わる時、前記第4のエッジは生成される、
方法。
前記制御するステップは、
複数の論理出力に応じて複数の駆動信号を発生するステップであって、前記駆動信号の各々の駆動信号はターンオンステータスおよびターンオフステータスを有し、前記論理出力の各々の論理出力は第1のレベルおよび第2のレベルを有する、ステップと、
対応する論理出力が前記第1のレベルにあることを検出してから所定の遅延時間が経過した後に前記駆動信号のうちの1つの駆動信号を前記ターンオンステータスに設定するステップと、
前記対応する論理出力が前記第2のレベルにあることを検出した後、前記駆動信号のうちの前記1つの駆動信号を前記ターンオフステータスに設定するステップとをさらに含む請求項8に記載の方法。
前記制御するステップは、
前記第1のエッジの検出で、前記論理出力のうちの第1の論理出力を前記第2のレベルに、前記論理出力のうちの第2の論理出力を前記第1のレベルに設定するステップと、
前記第2のエッジの検出で、前記論理出力のうちの第3の論理出力を前記第2のレベルに、前記論理出力のうちの第4の論理出力を前記第1のレベルに設定するステップと、
前記第3のエッジの検出で、前記第1の論理出力を前記第1のレベルに、前記第2の論理出力を前記第2のレベルに設定するステップと、
前記第4のエッジの検出で、前記第3の論理出力を前記第1のレベルに、前記第4の論理出力を前記第2のレベルに設定するステップとをさらに含む請求項9に記載の方法。
前記トランス回路を制御して、前記スイッチを制御することによって受電モードと節電モードとを交互に切り替えるステップと、
前記トランス回路に供給される入力電圧に反比例するように前記受電モードに対する持続時間を制御するステップとをさらに含む請求項8に記載の方法。
前記トランス回路を制御して、前記スイッチを制御することによって交互周波数で受電モードと節電モードとを交互に切り替えるステップと、
前記DC/DCコンバータの出力に応じて前記交互周波数を調整するステップとをさらに含む請求項8に記載の方法。
DC/DCコンバータであって、
第1のスイッチ、第2のスイッチ、第3のスイッチ、および第4のスイッチを含む複数のスイッチを備え、前記第1のスイッチは第1の接続ノードを介して前記第3のスイッチと結合され、前記第2のスイッチは第2の接続ノードを介して前記第4のスイッチと結合され、前記第1および第3のスイッチを含む第1のスイッチの対と、前記第2および第4のスイッチを含む第2のスイッチの対とが、入力端子とグランドの間に結合され、
更に、前記第1および第2の接続ノードの間に結合された一次巻き線を含むトランス回路と、
前記スイッチに結合されたコントローラであって、
第1のパルス信号および第2のパルス信号を発生して、前記スイッチを制御し、これにより前記トランス回路の二次巻き線を通して流れる二次電流を制御するステップと、
前記第1および第2のパルス信号のうちの1つが第1の論理レベルにある時、前記二次電流を増加させるステップと、
前記第1および第2のパルス信号が第2の論理レベルにある時、前記二次電流を減少させるステップと、
前記第1のパルス信号の第1のエッジの検出で前記第3のスイッチをオフにし、前記第1のエッジの前記検出から所定の遅延時間後に前記第1のスイッチをオンにするステップとを実行するように動作可能であり、前記第1のパルス信号が前記第2の論理レベルから前記第1の論理レベルに変わる時、前記第1のエッジは生成され、
更に、前記第1のパルス信号の第2のエッジの検出で前記第4のスイッチをオフにし、前記第2のエッジの前記検出から所定の遅延時間後に前記第2のスイッチをオンにするステップを実行するように動作可能であり、前記第1のパルス信号が前記第1の論理レベルから前記第2の論理レベルに変わる時、前記第2のエッジは生成され、
更に、前記第2のパルス信号の第3のエッジの検出で前記第1のスイッチをオフにし、前記第3のエッジの前記検出から所定の遅延時間後に前記第3のスイッチをオンにするステップを実行するように動作可能であり、前記第2のパルス信号が前記第2の論理レベルから前記第1の論理レベルに変わる時、前記第3のエッジは生成され、
更に、前記第2のパルス信号の第4のエッジの検出で前記第2のスイッチをオフにし、前記第4のエッジの前記検出から所定の遅延時間後に前記第4のスイッチをオンにするステップを実行するように動作可能であり、前記第2のパルス信号が前記第1の論理レベルから前記第2の論理レベルに変わる時、前記第4のエッジは生成される、コントローラとを備えるDC/DCコンバータ。
前記コントローラは、複数の駆動信号を発生するように動作可能であり、前記駆動信号の各々の駆動信号は、前記スイッチ内の対応するスイッチをオンにするターンオンステータスと前記対応するスイッチをオフにするターンオフステータスとを有する請求項13に記載のDC/DCコンバータ。
前記第1および第2のパルス信号は、前記コントローラが受信する同じパルス幅変調信号から導かれ、これにより前記駆動信号が50%のデューティサイクルを有するように制御する、請求項14に記載のDC/DCコンバータ。
前記コントローラは、
複数の論理出力に応じて前記駆動信号を発生するように動作可能な複数の遅延ユニットであって、前記論理出力の各々の論理出力は第1のレベルおよび第2のレベルを有し、前記遅延ユニットの各々の遅延ユニットは対応する論理出力が前記第1のレベルにあることを検出してから所定の遅延時間が経過した後に対応する駆動信号を前記ターンオンステータスに設定するように動作可能であり、前記対応する論理出力が前記第2のレベルにあることを検出した後、前記対応する駆動信号を前記ターンオフステータスに設定するように動作可能である、複数の遅延ユニットを備える請求項14に記載のDC/DCコンバータ。
前記コントローラは、
前記遅延ユニットに結合された論理回路であって、前記論理出力を生成し、前記第1のエッジの検出で、前記論理出力のうちの第1の論理出力を前記第2のレベルに、前記論理出力のうちの第2の論理出力を前記第1のレベルに設定するステップと、前記第2のエッジの検出で、前記論理出力のうちの第3の論理出力を前記第2のレベルに、前記論理出力のうちの第4の論理出力を前記第1のレベルに設定するステップと、前記第3のエッジの検出で、前記第1の論理出力を前記第1のレベルに、前記第2の論理出力を前記第2のレベルに設定するステップと、前記第4のエッジの検出で、前記第3の論理出力を前記第1のレベルに、前記第4の論理出力を前記第2のレベルに設定するステップとを実行するように動作可能である論理回路をさらに備える請求項16に記載のDC/DCコントローラ。
前記コントローラは、前記トランス回路を制御して、前記スイッチを制御することによって受電モードと節電モードとを交互に切り替え、前記コントローラは、前記トランス回路に供給される入力電圧に反比例するように前記受電モードに対する持続時間を制御するためのタイマーを備える請求項13に記載のDC/DCコンバータ。
前記コントローラは、前記トランス回路を制御して、前記スイッチを制御することによって交互周波数で受電モードと節電モードとを交互に切り替え、前記コントローラは、前記DC/DCコンバータの出力に応じて前記交互周波数を調整するための周波数制御回路を備える請求項13に記載のDC/DCコンバータ。