JP5950643B2 - 化合物半導体装置及びその製造方法 - Google Patents

Description

本発明は、化合物半導体装置及びその製造方法に関する。

窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。そのためＧａＮは、高電圧動作且つ高出力を得る電源用の半導体デバイスの材料として極めて有望である。

窒化物半導体を用いたデバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えばＧａＮ系のＨＥＭＴ（ＧａＮ−ＨＥＭＴ）では、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイスとして期待されている。

特開２００９−７６８４５号公報 特開２００７−１９３０９号公報

Applied Physics Letters Biaxial strain-modified valence and conduction band offsets of zinc-blende GaN, GaP, GaAs, InN, InP, and InAs, and optical bowing of strained epitaxial InGaN alloys P. R. C. Kent, Gus L. W. Hart, and Alex Zunger National Renewable Energy Laboratory, Golden, Colorado 80401 Received 3 July 2002; accepted 2 October 2002

窒化物半導体デバイスでは、２ＤＥＧの発生量を局所的に制御する技術が要求されている。例えばＨＥＭＴの場合には、いわゆるフェイルセーフの観点から、電圧のオフ時には電流が流れない、所謂ノーマリオフ動作が望まれる。そのためには、電圧のオフ時においてゲート電極の下方における２ＤＥＧの発生量を抑える工夫が必要である。

ノーマリオフ動作のＧａＮ・ＨＥＭＴを実現するための手法の一つとして、ｐ型ＧａＮ層を電子供給層上に形成し、ｐ型ＧａＮ層の下方に相当する部位の２ＤＥＧを打ち消してノーマリオフ動作を指向する手法が提案されている。この手法では、電子供給層となる例えばＡｌＧａＮ上の全面にｐ型ＧａＮを成長し、ｐ型ＧａＮをドライエッチングしてゲート電極の形成部位に残してｐ型ＧａＮ層を形成し、その上にゲート電極を形成する。

ｐ型ＧａＮは活性化率が小さい。そのため、ｐ型ＧａＮ層により、２ＤＥＧのｐ型ＧａＮ層に位置整合した部分を打ち消すに十分なキャリアを発生させるには、相応にｐ型ＧａＮ層を厚く形成する必要がある。ｐ型ＧａＮ層を厚く形成すると、エッチングが困難となる。また、ゲートの制御が困難となり、デバイス性能の低下を招来することになる。

本発明は、上記の課題に鑑みてなされたものであり、デバイス性能を低下させることなく、確実なノーマリオフを実現する信頼性の高い化合物半導体装置及びその製造方法を提供することを目的とする。

半導体装置の一態様は、化合物半導体積層構造と、前記化合物半導体積層構造の上方に形成された電極と、前記化合物半導体積層構造と前記電極との間に形成されたｐ型半導体層とを含み、前記ｐ型半導体層は、前記化合物半導体積層構造の表面と平行な方向の引張歪を有する。

半導体装置の製造方法の一態様は、化合物半導体積層構造を形成する工程と、前記化合物半導体積層構造の上方の電極形成領域にｐ型半導体層を形成する工程とを含み、前記ｐ型半導体層は、前記化合物半導体積層構造の表面と平行な方向の引張歪を有する。

上記の各態様によれば、デバイス性能を低下させることなく、確実なノーマリオフを実現する信頼性の高い化合物半導体装置が実現する。

第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図１に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 ＧａＮに歪を印加したときの歪とバンドエネルギーとの関係を示す特性図である。 第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図４に引き続き、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 第３の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 図６に引き続き、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 第１、第２又は第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを用いたＨＥＭＴチップを示す概略平面図である。 第１、第２又は第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを用いたＨＥＭＴチップのディスクリートパッケージを示す概略平面図である。 第４の実施形態によるＰＦＣ回路を示す結線図である。 第５の実施形態による電源装置の概略構成を示す結線図である。 第６の実施形態による高周波増幅器の概略構成を示す結線図である。

以下、諸実施形態について図面を参照して詳細に説明する。以下の諸実施形態では、化合物半導体装置の構成について、その製造方法と共に説明する。
なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。

（第１の実施形態）
本実施形態では、化合物半導体装置として、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図１〜図４は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。

先ず、図１（ａ）に示すように、成長用基板として例えば半絶縁性のＳｉＣ基板１上に、化合物半導体積層構造２及びｐ型半導体層３を形成する。成長用基板としては、ＳｉＣ基板の代わりに、サファイア基板、ＧａＡｓ基板、Ｓｉ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。

化合物半導体積層構造２は、核形成層２ａ、引張歪印加層２ｂ、電子走行層２ｃ、中間層（スペーサ層）２ｄ、及び電子供給層２ｅを有して構成される。電子供給層２ｅ上に、ｐ型半導体層３が形成される。
詳細には、ＳｉＣ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体をエピタキシャル成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。

ＳｉＣ基板１上に、核形成層２ａ、引張歪印加層２ｂ、電子走行層２ｃ、中間層２ｄ、電子供給層２ｅ、及びｐ型半導体層３となる各化合物半導体を順次成長する。核形成層２ａは、ＳｉＣ基板１上に、ＡｌＮを例えば０．１μｍ程度の厚みに成長することで形成される。引張歪印加層２ｂは、電子走行層２ｂよりも格子定数の大きな化合物半導体、ここではｉ（インテンショナリ・アンドープ）−ＩｎＧａＮを、完全緩和する状態に、例えば２μｍ程度の厚みに成長することで形成される。電子走行層２ｃは、ｉ−ＧａＮを例えば３００ｎｍ程度の厚みに成長することで形成される。中間層２ｄは、ｉ−ＡｌＧａＮを例えば５ｎｍ程度の厚みに成長することで形成される。電子供給層２ｅは、ｎ−ＡｌＧａＮを３０ｎｍ程度の厚みに成長することで形成される。ｐ型半導体層３は、ｐ−ＧａＮを例えば１００ｎｍ程度に成長することで形成される。中間層２ｄは形成しない場合もある。電子供給層は、ｉ−ＡｌＧａＮを形成するようにしても良い。

ＧａＮの成長には、原料ガスとしてＧａ源であるトリメチルガリウム（ＴＭＧａ）ガス及びアンモニア（ＮＨ₃）ガスの混合ガスを用いる。ＡｌＧａＮの成長には、原料ガスとしてトリメチルアルミニウム（ＴＭＡｌ）ガス、ＴＭＧａガス及びＮＨ₃ガスの混合ガスを用いる。ＩｎＧａＮの成長には、原料ガスとしてトリメチルインジウム（ＴＭＩｎ）ガス、ＴＭＧａガス及びＮＨ₃ガスの混合ガスを用いる。成長する化合物半導体層に応じて、ＴＭＡｌガス、ＴＭＧａガス、ＴＭＩｎガスの供給の有無及び流量を適宜設定する。共通原料であるＮＨ₃ガスの流量は、１００ｓｃｃｍ〜１０ｓｌｍ程度とする。また、成長圧力は５０Torr〜７６０Torr程度、成長温度は８００℃〜１２００℃程度とする。

ＡｌＧａＮをｎ型として成長する際、即ち電子供給層２ｅ（ｎ−ＡｌＧａＮ）の形成には、ｎ型不純物をＡｌＧａＮの原料ガスに添加する。ここでは、例えばＳｉを含む例えばシラン（ＳｉＨ₄）ガスを所定の流量で原料ガスに添加し、ＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０¹⁸／ｃｍ³程度〜１×１０²⁰／ｃｍ³程度、例えば５×１０¹⁸／ｃｍ³程度とする。

ＧａＮをｐ型として成長する際、即ちｐ型半導体層３（ｐ−ＧａＮ）の形成には、ｐ型不純物、例えばＭｇ，Ｂｅから選ばれたものをＧａＮの原料ガスに添加する。本実施形態では、ｐ型不純物としてＭｇを用いる。Ｍｇを所定の流量で原料ガスに添加し、ＧａＮにＭｇをドーピングする。Ｍｇのドーピング濃度は、例えば１×１０¹⁶／ｃｍ³程度〜１×１０²¹／ｃｍ³程度とする。ドーピング濃度が１×１０¹⁸／ｃｍ³程度よりも低いと、十分にｐ型とはならず、ノーマリオンとなる。１×１０²¹／ｃｍ³程度よりも高いと、結晶性が悪化し、十分な特性が得られなくなる。従って、Ｍｇのドーピング濃度を１×１０¹⁸／ｃｍ³程度〜１×１０²¹／ｃｍ³程度とすることにより、十分な特性の得られるｐ型半導体となる。本実施形態では、ｐ型半導体層３のＭｇのドーピング濃度を５×１０¹⁹／ｃｍ³程度とする。

続いて、図１（ｂ）に示すように、素子分離構造４を形成する。
詳細には、化合物半導体積層構造２の素子分離領域に、例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体積層構造２に素子分離構造４が形成される。素子分離構造４により、化合物半導体積層構造２上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法等既知の他の方法を用いて行っても良い。このとき、化合物半導体積層構造２のドライエッチングには、例えば塩素系のエッチングガスを用いる。

続いて、図１（ｃ）に示すように、ｐ型半導体層３を加工する。
詳細には、ｐ型半導体層３上にレジストを塗布し、リソグラフィーによりレジストを加工して、ｐ型半導体層３のゲート電極の形成予定部位に相当する部分のみを覆い、他の部分を開口するレジストマスクを形成する。このレジストマスクを用いて、ｐ型半導体層３をドライエッチングする。このドライエッチングにより、ｐ型半導体層３のレジストマスクの開口から露出する部分がエッチング除去され、電子供給層３上のゲート電極の形成予定部位のみにｐ型半導体層３が残存する。残存したｐ型半導体層３をｐ型半導体層３ａとして図示する。

化合物半導体積層構造２では、電子走行層２ｃの電子供給層２ｅとの界面（正確には、中間層２ｄとの界面。以下、ＧａＮ／ＡｌＧａＮ界面と記す。）には、ＧａＮの格子定数とＡｌＧａＮの格子定数との差に起因した歪みによるピエゾ分極が生じる。このピエゾ分極の効果と、電子走行層２ｃ及び電子供給層２ｅの自発分極の効果とが相俟って、仮にｐ型半導体層３ａを形成しなければ、ＧａＮ／ＡｌＧａＮ界面の全域で高い電子濃度の２次元電子ガス（２ＤＥＧ）が発生する。

本実施形態では、ＧａＮからなる電子走行層２ｃは、ＧａＮよりも格子定数の大きいＩｎＧａＮからなる引張歪印加層２ｂに格子整合して引張歪が印加される。電子走行層２ｃの上方のＧａＮからなるｐ型半導体層３ａは、電子走行層２ｃの引張歪の影響を受けて、同様に引張歪が印加される。

ＧａＮに歪を印加したときの応力とバンドエネルギーとの関係を図３（非特許文献１を参照）に示す。
ＧａＮに引張歪を印加することにより、ＨＨとＬＨとが分離し、Ｅｇが低下することが確認される。このように、ｐ型半導体層３ａに引張歪が印加されることにより、ｐ型半導体層３ａにおけるアクセプタであるｐ型不純物（Ｍｇ）の活性化率が向上する。ｐ型半導体層３ａにより、ＧａＮ／ＡｌＧａＮ界面の２ＤＥＧは、ｐ型半導体層３ａに位置整合する部分のみで打ち消されて消失する。本実施形態では、ｐ型半導体層３ａのｐ型不純物（Ｍｇ）の活性化率が高いため、比較的薄いｐ型半導体層３ａでも、２ＤＥＧを十分に打ち消すことができる。これにより、必要な部分では高濃度の２ＤＥＧを確保すると共に、ゲート電極の形成予定部位に位置整合した部分のみで２ＤＥＧが効率良く消失し、確実なノーマリオフが実現する。

続いて、図２（ａ）に示すように、ソース電極５及びドレイン電極６を形成する。
先ず、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、電子供給層２ｅ上のソース電極及びドレイン電極の形成予定部位を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。

このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌを、例えば蒸着法により開口内を含むレジストマスク上に堆積する。Ｔａの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば５５０℃程度で熱処理し、残存したＴａ／Ａｌを電子供給層２ｅとオーミックコンタクトさせる。Ｔａ／Ａｌの電子供給層２ｅとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電子供給層２ｅ上にソース電極５及びドレイン電極６が形成される。

続いて、図２（ｂ）に示すように、ゲート電極７を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、ｐ型半導体層３ａの表面を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。

このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、Ｍｇ拡散領域５の表面を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、ｐ型半導体層３ａ上にゲート電極７が形成される。

しかる後、ソース電極５、ドレイン電極６、ゲート電極７と接続される配線の形成等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。

以上説明したように、本実施形態では、電子走行層２ｃ下に引張歪印加層２ｂを形成し、電子供給層２ｅ上にｐ型半導体層３ａを形成することにより、ＧａＮ／ＡｌＧａＮ界面の２ＤＥＧは、ｐ型半導体層３ａに位置整合した領域のみで消失する。この構成により、ゲート電極７下におけるエネルギーバンドが押し上げられ、確実なノーマリオフ動作が実現し、高品質で信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。

（第２の実施形態）
本実施形態では、第１の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、ｐ型半導体層に引張歪を印加する形態が異なる点で相違する。
図４及び図５は、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。なお、第１の実施形態と同様の構成部材等については同符号を付して詳しい説明を省略する。また、ＧａＮ／ＡｌＧａＮ界面に生成される２ＤＥＧについては、図示の便宜上、図５（ａ），（ｂ）のみに記載する。

先ず、図４（ａ）に示すように、成長用基板として例えば半絶縁性のＳｉＣ基板１上に、化合物半導体積層構造１１及びｐ型半導体層１２を形成する。
化合物半導体積層構造１１は、核形成層１１ａ、電子走行層１１ｂ、中間層（スペーサ層）１１ｃ、及び電子供給層１１ｄを有して構成される。電子供給層１１ｄ上に、ｐ型半導体層１２が形成される。
詳細には、ＳｉＣ基板１上に、例えばＭＯＶＰＥ法により、以下の各化合物半導体をエピタキシャル成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー法等を用いても良い。

ＳｉＣ基板１上に、核形成層１１ａ、電子走行層１１ｂ、中間層１１ｃ、電子供給層１１ｄ、及びｐ型半導体層１２となる各化合物半導体を順次成長する。核形成層１１ａは、ＳｉＣ基板１上に、ＡｌＮを例えば０．１μｍ程度の厚みに成長することで形成される。電子走行層１１ｂは、ｉ−ＧａＮを例えば３μｍ程度の厚みに成長することで形成される。中間層１１ｃは、ｉ−ＡｌＧａＮを例えば５ｎｍ程度の厚みに成長することで形成される。電子供給層１１ｄは、ｎ−ＡｌＧａＮを３０ｎｍ程度の厚みに成長することで形成される。ｐ型半導体層１２は、ｐ−ＧａＮを例えば３０ｎｍ程度に成長することで形成される。中間層１１ｃは形成しない場合もある。電子供給層は、ｉ−ＡｌＧａＮを形成するようにしても良い。

ＧａＮの成長には、原料ガスとしてＧａ源であるＴＭＧａガス及びＮＨ₃ガスの混合ガスを用いる。ＡｌＧａＮの成長には、原料ガスとしてＴＭＡｌガス、ＴＭＧａガス及びＮＨ₃ガスの混合ガスを用いる。成長する化合物半導体層に応じて、ＴＭＡｌガス、ＴＭＧａガスの供給の有無及び流量を適宜設定する。共通原料であるＮＨ₃ガスの流量は、１００ｓｃｃｍ〜１０ｓｌｍ程度とする。また、成長圧力は５０Torr〜７６０Torr程度、成長温度は８００℃〜１２００℃程度とする。

ＧａＮをｎ型として成長する際、即ち電子供給層１１ｄ（ｎ−ＡｌＧａＮ）の形成には、ｎ型不純物をＡｌＧａＮの原料ガスに添加する。ここでは、例えばＳｉを含む例えばシラン（ＳｉＨ₄）ガスを所定の流量で原料ガスに添加し、ＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０¹⁸／ｃｍ³程度〜１×１０²⁰／ｃｍ³程度、例えば５×１０¹⁸／ｃｍ³程度とする。

ＧａＮをｐ型として成長する際、即ちｐ型半導体層１２（ｐ−ＧａＮ）の形成には、ｐ型不純物、例えばＭｇ，Ｃから選ばれたものをＧａＮの原料ガスに添加する。本実施形態では、ｐ型不純物としてＭｇを用いる。Ｍｇを所定の流量で原料ガスに添加し、ＧａＮにＭｇをドーピングする。Ｍｇのドーピング濃度は、例えば１×１０¹⁶／ｃｍ³程度〜１×１０²¹／ｃｍ³程度とする。ドーピング濃度が１×１０¹⁶／ｃｍ³程度よりも低いと、十分にｐ型とはならず、ノーマリオンとなる。１×１０²¹／ｃｍ³程度よりも高いと、結晶性が悪化し、十分な特性が得られなくなる。従って、Ｍｇのドーピング濃度を１×１０¹⁶／ｃｍ³程度〜１×１０²¹／ｃｍ³程度とすることにより、十分な特性の得られるｐ型半導体となる。本実施形態では、ｐ型半導体層１２のＭｇのドーピング濃度を５×１０¹⁹／ｃｍ³程度とする。

続いて、図４（ｂ）に示すように、ｐ型半導体層１２を加工する。
先ず、第１の実施形態の図１（ｂ）と同様に、化合物半導体積層構造１１の素子分離領域に、例えばＡｒを注入する。これにより、化合物半導体積層構造１１に素子分離構造４が形成される。

次に、ｐ型半導体層１２上にレジストを塗布し、リソグラフィーによりレジストを加工して、ｐ型半導体層１２のゲート電極の形成予定部位に相当する部分のみを覆い、他の部分を開口するレジストマスクを形成する。このレジストマスクを用いて、ｐ型半導体層１２をドライエッチングする。このドライエッチングにより、ｐ型半導体層１２のレジストマスクの開口から露出する部分がエッチング除去され、電子供給層１１ｄ上のゲート電極の形成予定部位のみにｐ型半導体層１２が残存する。残存したｐ型半導体層１２をｐ型半導体層１２ａとして図示する。

続いて、図５（ａ）に示すように、引張歪印加膜１３を形成する。
詳細には、ｐ型半導体層１２ａの少なくとも側面、ここでは全体を覆うように、電子供給層１１ｄ上に、周囲に引張応力を与える性質を持つ絶縁膜、ここではシリコン窒化膜（ＳｉＮ）を例えば熱ＣＶＤ法により成膜する。これにより、引張歪印加膜１３が形成され、引張歪印加膜１３によりｐ型半導体層１２ａには引張歪が印加される。なお、ＳｉＮの代わりに、周囲に引張応力を印加する性質を持つシリコン酸化膜（ＳｉＯ₂）を形成するようにしても良い。

化合物半導体積層構造１１では、電子走行層１１ｂの電子供給層１１ｄとの界面（正確には、中間層１１ｃとの界面。以下、ＧａＮ／ＡｌＧａＮ界面と記す。）には、ＧａＮの格子定数とＡｌＧａＮの格子定数との差に起因した歪みによるピエゾ分極が生じる。このピエゾ分極の効果と、電子走行層１１ｂ及び電子供給層１１ｄの自発分極の効果とが相俟って、仮にｐ型半導体層１２ａを形成しなければ、ＧａＮ／ＡｌＧａＮ界面の全域で高い２ＤＥＧが発生する。

本実施形態では、ｐ型半導体層１２ａを覆う引張歪印加膜１３により、ｐ型半導体層１２ａに引張歪が印加される。これにより、ｐ型半導体層１２ａにおけるアクセプタであるｐ型不純物（Ｍｇ）の活性化率が向上する。ｐ型半導体層１２ａにより、ＧａＮ／ＡｌＧａＮ界面の２ＤＥＧは、ｐ型半導体層１２ａに位置整合する部分のみで打ち消されて消失する。本実施形態では、ｐ型半導体層１２ａのｐ型不純物（Ｍｇ）の活性化率が高いため、比較的薄いｐ型半導体層１２ａでも、２ＤＥＧを十分に打ち消すことができる。これにより、必要な部分では高濃度の２ＤＥＧを確保すると共に、ゲート電極の形成予定部位に位置整合した部分のみで２ＤＥＧが効率良く消失し、確実なノーマリオフが実現する。

続いて、第１の実施形態と同様に、図２（ａ）及び図２（ｂ）の工程を順次行う。以上により、図５（ｂ）に示すように、電子供給層１１ｄ上にソース電極５及びドレイン電極６が形成され、引張歪印加膜１３上にｐ型半導体層１２ａに位置整合したゲート電極７が形成される。
しかる後、ソース電極５、ドレイン電極６、ゲート電極７と接続される配線の形成等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。

以上説明したように、本実施形態では、電子供給層１１ｄ上にｐ型半導体層１２ａを形成すると共に、ｐ型半導体層１２ａを覆ってｐ型半導体層１２ａに引張歪を印加する引張歪印加膜１３が形成される。これにより、ＧａＮ／ＡｌＧａＮ界面の２ＤＥＧは、ｐ型半導体層１２ａに位置整合した領域のみで消失する。この構成により、ゲート電極７下におけるエネルギーバンドが押し上げられ、確実なノーマリオフ動作が実現し、高品質で信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。

（第３の実施形態）
本実施形態では、第１及び第２の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、ｐ型半導体層に引張歪を印加する形態が異なる点で相違する。
図６及び図７は、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。なお、第１又は第２の実施形態と同様の構成部材等については同符号を付して詳しい説明を省略する。

先ず、図６（ａ）に示すように、第２の実施形態の図４（ａ）と同様に、ＳｉＣ基板１上に、核形成層１１ａ、電子走行層１１ｂ、中間層１１ｃ、及び電子供給層１１ｄをＭＯＶＰＥ法により順次成長し、化合物半導体積層構造１１を形成する。

化合物半導体積層構造１１では、電子走行層１１ｂの電子供給層１１ｄとの界面（正確には、中間層１１ｃとの界面。以下、ＧａＮ／ＡｌＧａＮ界面と記す。）には、ＧａＮの格子定数とＡｌＧａＮの格子定数との差に起因した歪みによるピエゾ分極が生じる。このピエゾ分極の効果と、電子走行層１１ｂ及び電子供給層１１ｄの自発分極の効果とが相俟って、ＧａＮ／ＡｌＧａＮ界面の全域で高い電子濃度の２ＤＥＧが発生する。

続いて、図６（ｂ）に示すように、ＧａＮよりも熱膨張係数の小さい下地膜１４を形成する。
詳細には、化合物半導体積層構造１１上に、ＧａＮよりも熱膨張係数の小さい絶縁材料、ここではシリコン酸化物（ＳｉＯ₂）を例えばＣＶＤ法により堆積する。これにより、化合物半導体積層構造１１の全面に下地膜１４が形成される。

続いて、図６（ｃ）に示すように、下地膜１４に開口１４ａを形成する。
詳細には、下地膜１４をリソグラフィー及びドライエッチングにより加工し、下地膜１４の所定部位、ここでは２箇所に開口１４ａを形成する。

続いて、図７（ａ）に示すように、半導体層１５及びｐ型半導体層１６を形成する。
半導体、ここではＧａＮを、例えばＭＯＣＶＤ法により下地膜１４の開口１４ａに選択的にエピタキシャル成長する。このとき、下地膜１４よりも厚くなるまで成長を行う。これにより、半導体層１５が形成される。
引き続き、横方向成長が優位な成長条件でｐ−ＧａＮを成長を行う。これにより、ｐ型半導体層１６を形成する。ＧａＮの成長には、原料ガスとしてＧａ源であるＴＭＧａガス及びＮＨ₃ガスの混合ガスを用い、ｐ型不純物、例えばＭｇ，Ｂｅから選ばれたものをＧａＮの原料ガスに添加する。本実施形態では、ＮＨ₃ガスの流量は、１００ｓｃｃｍ〜１０ｓｌｍ程度とする。また、成長圧力は５０Torr〜７６０Torr程度、成長温度は８００℃〜１２００℃程度とする。ｐ型不純物としてＭｇを用い、Ｍｇのドーピング濃度を１×１０¹⁶／ｃｍ³程度〜１×１０²¹／ｃｍ³程度、例えば５×１０¹⁹／ｃｍ³程度とする。

ここで、ｐ−ＧａＮは、横方向成長が優位な条件で成長するため、下地膜１４上で横方向に成長する。ＧａＮの熱膨張係数は５．６×１０^-6／Ｋ程度、ＳｉＯ₂の熱膨張係数は０．５×１０^-6／Ｋ程度であって、ＳｉＯ₂の熱膨張係数はＧａＮの１／１０以下の値である。ｐ型半導体層１６は、その成長温度が８００℃〜１２００℃程度の高温であるため、成長が終了して室温に戻された際に、下地膜１４との熱膨張係数差に起因して、ｐ型半導体層１６には引張歪が印加される。

このとき、ゲート電極の形成予定部位以外に形成されたｐ型半導体層１６は、片方の端面が露出しているため、下地膜１４の熱膨張の影響を受け難く、活性化率が低いため、デバイス特性に影響を与えない。また、ゲート電極の形成予定部位以外に形成されたｐ型半導体層１６をエッチングにより除去しても構わない。

本実施形態では、ｐ型半導体層１６に引張歪が印加されたことにより、ｐ型半導体層１６におけるアクセプタであるｐ型不純物（Ｍｇ）の活性化率が向上する。ｐ型半導体層１６により、ＧａＮ／ＡｌＧａＮ界面の２ＤＥＧは、ｐ型半導体層１６に位置整合する部分のみで打ち消されて消失する。本実施形態では、ｐ型半導体層１６のｐ型不純物（Ｍｇ）の活性化率が高いため、比較的薄いｐ型半導体層１６でも、２ＤＥＧを十分に打ち消すことができる。これにより、必要な部分では高濃度の２ＤＥＧを確保すると共に、ゲート電極の形成予定部位に位置整合した部分のみで２ＤＥＧが効率良く消失し、確実なノーマリオフが実現する。

続いて、第１の実施形態と同様に、図２（ａ）及び図２（ｂ）の工程を順次行う。以上により、図７（ｂ）に示すように、電子供給層１１ｄ上にソース電極４及びドレイン電極５が形成され、ｐ型半導体層１６上にゲート電極６が形成される。
しかる後、ソース電極４、ドレイン電極５、ゲート電極６と接続される配線の形成等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。

以上説明したように、本実施形態では、下地膜１４の存在により引張歪の印加されたｐ型半導体層１６が形成される。これにより、ＧａＮ／ＡｌＧａＮ界面の２ＤＥＧは、ｐ型半導体層１６に位置整合した領域のみで消失する。この構成により、ゲート電極６下におけるエネルギーバンドが押し上げられ、確実なノーマリオフ動作が実現し、高品質で信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。

第１、第２又は第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、いわゆるディスクリートパッケージに適用される。
このディスクリートパッケージでは、第１、第２又は第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴのチップが搭載される。以下、第１、第２又は第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴのチップ（以下、ＨＥＭＴチップと言う）のディスクリートパッケージについて例示する。

ＨＥＭＴチップの概略構成を図８に示す。
ＨＥＭＴチップ１００では、その表面に、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴのトランジスタ領域１０１と、ドレイン電極が接続されたドレインパッド１０２と、ゲート電極が接続されたゲートパッド１０３と、ソース電極が接続されたソースパッド１０４とが設けられている。

図９は、ディスクリートパッケージを示す概略平面図である。
ディスクリートパッケージを作製するには、先ず、ＨＥＭＴチップ１００を、ハンダ等のダイアタッチ剤１１１を用いてリードフレーム１１２に固定する。リードフレーム１１２にはドレインリード１１２ａが一体形成されており、ゲートリード１１２ｂ及びソースリード１１２ｃがリードフレーム１１２と別体として離間して配置される。

続いて、Ａｌワイヤ１１３を用いたボンディングにより、ドレインパッド１０２とドレインリード１１２ａ、ゲートパッド１０３とゲートリード１１２ｂ、ソースパッド１０４とソースリード１１２ｃをそれぞれ電気的に接続する。
その後、モールド樹脂１１４を用いて、トランスファーモールド法によりＨＥＭＴチップ１００を樹脂封止し、リードフレーム１１２を切り離す。以上により、ディスクリートパッケージが形成される。

（第４の実施形態）
本実施形態では、第１〜第３の実施形態のうちから選ばれた１種によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路を開示する。
図１０は、ＰＦＣ回路を示す結線図である。

ＰＦＣ回路２０は、スイッチ素子（トランジスタ）２１と、ダイオード２２と、チョークコイル２３と、コンデンサ２４，２５と、ダイオードブリッジ２６と、交流電源（ＡＣ）２７とを備えて構成される。スイッチ素子２１に、第１〜第３の実施形態のうちから選ばれた１種によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが適用される。

ＰＦＣ回路２０では、スイッチ素子２１のドレイン電極と、ダイオード２２のアノード端子及びチョークコイル２３の一端子とが接続される。スイッチ素子２１のソース電極と、コンデンサ２４の一端子及びコンデンサ２５の一端子とが接続される。コンデンサ２４の他端子とチョークコイル２３の他端子とが接続される。コンデンサ２５の他端子とダイオード２２のカソード端子とが接続される。コンデンサ２４の両端子間には、ダイオードブリッジ２６を介してＡＣ２７が接続される。コンデンサ２５の両端子間には、直流電源（ＤＣ）が接続される。なお、スイッチ素子２１には不図示のＰＦＣコントローラが接続される。

本実施形態では、第１〜第３の実施形態から選ばれた１種によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴをＰＦＣ回路２０に適用する。これにより、信頼性の高いＰＦＣ回路３０が実現する。

（第５の実施形態）
本実施形態では、第１〜第３の実施形態のうちから選ばれた１種によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた電源装置を開示する。
図１１は、第５の実施形態による電源装置の概略構成を示す結線図である。

本実施形態による電源装置は、高圧の一次側回路３１及び低圧の二次側回路３２と、一次側回路３１と二次側回路３２との間に配設されるトランス３３とを備えて構成される。
一次側回路３１は、第４の実施形態によるＰＦＣ回路２０と、ＰＦＣ回路２０のコンデンサ２５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路３０とを有している。フルブリッジインバータ回路３０は、複数（ここでは４つ）のスイッチ素子３４ａ，３４ｂ，３４ｃ，３４ｄを備えて構成される。
二次側回路３２は、複数（ここでは３つ）のスイッチ素子３５ａ，３５ｂ，３５ｃを備えて構成される。

本実施形態では、一次側回路３１を構成するＰＦＣ回路が第４の実施形態によるＰＦＣ回路２０であると共に、フルブリッジインバータ回路３０のスイッチ素子３４ａ，３４ｂ，３４ｃ，３４ｄが、第１〜第３の実施形態のうちから選ばれた１種によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされている。一方、二次側回路３２のスイッチ素子３５ａ，３５ｂ，３５ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。

本実施形態では、第４の実施形態によるＰＦＣ回路２０と、第１〜第３の実施形態のうちから選ばれた１種によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴとを、高圧回路である一次側回路３１に適用する。これにより、信頼性の高い大電力の電源装置が実現する。

（第６の実施形態）
本実施形態では、第１〜第３の実施形態のうちから選ばれた１種によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた高周波増幅器を開示する。
図１２は、第６の実施形態による高周波増幅器の概略構成を示す結線図である。

本実施形態による高周波増幅器は、ディジタル・プレディストーション回路４１と、ミキサー４２ａ，４２ｂと、パワーアンプ４３とを備えて構成される。
ディジタル・プレディストーション回路４１は、入力信号の非線形歪みを補償するものである。ミキサー４２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ４３は、交流信号とミキシングされた入力信号を増幅するものであり、第１及び第２の実施形態、変形例のうちから選ばれた１種によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図１２では、例えばスイッチの切り替えにより、出力側の信号をミキサー４２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４１に送出できる構成とされている。

本実施形態では、第１〜第３の実施形態のうちから選ばれた１種によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。

（他の実施形態）
第１〜第３の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。

・その他の装置例１
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１の実施形態では、引張歪印加層がｉ−ＩｎＧａＮ、電子走行層がｉ−ＧａＮ、中間層がＡｌＮ、電子供給層がｎ−ＩｎＡｌＮ、ｐ型半導体層がｐ−ＧａＮで形成される。上記した第２及び第３の実施形態では、電子走行層がｉ−ＧａＮ、中間層がＡｌＮ、電子供給層がｎ−ＩｎＡｌＮ、ｐ型半導体層がｐ−ＧａＮで形成される。この場合のピエゾ分極は殆ど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。

本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、デバイス性能を低下させることなく、確実なノーマリオフを実現する、信頼性の高いＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが実現する。

・その他の装置例２
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第１の実施形態では、引張歪印加層がｉ−ＩｎＧａＮ、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮ、ｐ型半導体層がｐ−ＧａＮで形成される。上記した第２及び第３の実施形態では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮ、ｐ型半導体層がｐ−ＧａＮで形成される。

本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、デバイス性能を低下させることなく、確実なノーマリオフを実現する、信頼性の高いＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。

以下、化合物半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。

（付記１）化合物半導体積層構造と、
前記化合物半導体積層構造の上方に形成された電極と、
前記化合物半導体積層構造と前記電極との間に形成されたｐ型半導体層と
を含み、
前記ｐ型半導体層は、前記化合物半導体積層構造の表面と平行な方向の引張歪を有することを特徴とする化合物半導体装置。

（付記２）前記化合物半導体積層構造は、第１の化合物半導体層と、前記第１の化合物半導体層の下方に前記第１の化合物半導体層よりも格子定数の大きい第２の化合物半導体層とを有しており、
前記ｐ型半導体層は、前記第１の化合物半導体層と前記２の化合物半導体層との格子定数差に起因した引張歪を有することを特徴とする付記１に記載の化合物半導体装置。

（付記３）前記ｐ型半導体層の少なくとも側面を覆う、周囲に引張応力を与える膜が形成されており、
前記ｐ型半導体層は、前記引張応力を与える膜による引張歪を有することを特徴とする付記１に記載の化合物半導体装置。

（付記４）前記化合物半導体積層構造と前記ｐ型半導体層との間に、前記ｐ型半導体層よりも熱膨張係数の小さい下地膜が形成されており、
前記ｐ型半導体層は、前記下地膜との熱膨張係数差に起因した引張歪を有することを特徴とする付記１に記載の化合物半導体装置。

（付記５）前記下地膜には開口が形成されており、
前記ｐ型半導体層は、前記開口を埋め込み前記下地膜上に形成されていることを特徴とする付記４に記載の化合物半導体装置。

（付記６）化合物半導体積層構造を形成する工程と、
前記化合物半導体積層構造の上方の電極形成領域にｐ型半導体層を形成する工程と
を含み、
前記ｐ型半導体層は、前記化合物半導体積層構造の表面と平行な方向の引張歪を有することを特徴とする化合物半導体装置の製造方法。

（付記７）前記化合物半導体積層構造は、第１の化合物半導体層と、前記第１の化合物半導体層の下方に前記第１の化合物半導体層よりも格子定数の大きい第２の化合物半導体層とを有しており、
前記ｐ型半導体層は、前記第１の化合物半導体層と前記２の化合物半導体層との格子定数差に起因した引張歪を有することを特徴とする付記６に記載の化合物半導体装置の製造方法。

（付記８）前記ｐ型半導体層の少なくとも側面を覆う、周囲に引張応力を与える膜を形成する工程を更に含み、
前記ｐ型半導体層は、前記引張応力を与える膜による引張歪を有することを特徴とする付記６に記載の化合物半導体装置の製造方法。

（付記９）前記化合物半導体積層構造と前記ｐ型半導体層との間に、前記ｐ型半導体層よりも熱膨張係数の小さい下地膜を形成する工程を更に含み、
前記ｐ型半導体層は、前記下地膜との熱膨張係数差に起因した引張歪を有することを特徴とする付記６に記載の化合物半導体装置の製造方法。

（付記１０）前記下地膜に開口を形成し、
前記ｐ型半導体層を、前記開口を埋め込むように前記下地膜上に形成することを特徴とする付記９に記載の化合物半導体装置の製造方法。

（付記１１）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源装置であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
化合物半導体積層構造と、
前記化合物半導体積層構造の上方に形成された電極と、
前記化合物半導体積層構造と前記電極との間に形成されたｐ型半導体層と
を含み、
前記ｐ型半導体層は、前記化合物半導体積層構造の表面と平行な方向の引張歪を有することを特徴とする電源装置。

（付記１２）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
化合物半導体積層構造と、
前記化合物半導体積層構造の上方に形成された電極と、
前記化合物半導体積層構造と前記電極との間に形成されたｐ型半導体層と
を含み、
前記ｐ型半導体層は、前記化合物半導体積層構造の表面と平行な方向の引張歪を有することを特徴とする高周波増幅器。

１ ＳｉＣ基板
２，１１ 化合物半導体積層構造
２ａ，１１ａ 核形成層
２ｂ 引張歪印加層
２ｃ，１１ｂ 電子走行層
２ｄ，１１ｃ 中間層
２ｅ，１１ｄ 電子供給層
３，３ａ，１２，１２ａ，１６ ｐ型半導体層
４ 素子分離構造
５ ソース電極
６ ドレイン電極
７ ゲート絶縁膜
１３ 引張歪印加膜
１４ 下地膜
１５ 半導体層
１４ａ 開口
２０ ＰＦＣ回路
２１，３４ａ，３４ｂ，３４ｃ，３４ｄ，３５ａ，３５ｂ，３５ｃ スイッチ素子
２２ ダイオード
２３ チョークコイル
２４，２５ コンデンサ
２６ ダイオードブリッジ
３０ フルブリッジインバータ回路
３１ 一次側回路
３２ 二次側回路
３３ トランス
４１ ディジタル・プレディストーション回路
４２ａ，４２ｂ ミキサー
４３ パワーアンプ
１００ ＨＥＭＴチップ
１０１ トランジスタ領域
１０２ ドレインパッド
１０３ ゲートパッド
１０４ ソースパッド
１１１ ダイアタッチ剤
１１２ リードフレーム
１１２ａ ドレインリード
１１２ｂ ゲートリード
１１２ｃ ソースリード
１１３ Ａｌワイヤ
１１４ モールド樹脂

Claims (4)

1. 基板と、
   基板上に設けられ、基板側から順に核形成層、引張歪印加層、電子走行層、中間層、及び電子供給層を備える化合物半導体積層構造と、
   前記化合物半導体積層構造の上方に形成された電極と、
   前記化合物半導体積層構造と前記電極との間に形成されたｐ型半導体層と
   を含み、
   前記引張歪印加層は、前記電子走行層よりも格子定数が大きく、
   前記ｐ型半導体層は、前記化合物半導体積層構造の表面と平行な方向に、前記電子走行層と前記引張歪印加層との格子定数差に起因した引張歪を有することを特徴とする化合物半導体装置。
2. 基板と、
   基板上に設けられ、基板側から順に核形成層、電子走行層、中間層、及び電子供給層を備える化合物半導体積層構造と、
   前記化合物半導体積層構造の上方に形成された電極と、
   前記化合物半導体積層構造と前記電極との間に形成されたｐ型半導体層と、
   前記化合物半導体積層構造と前記ｐ型半導体層との間に形成された、開口を有する、前記ｐ型半導体層よりも熱膨張係数の小さい下地膜と
   を含み、
   前記ｐ型半導体層は、前記開口を埋め込み前記下地膜上に形成されており、
   前記ｐ型半導体層は、前記化合物半導体積層構造の表面と平行な方向に、前記下地膜との熱膨張係数差に起因した引張歪を有することを特徴とする化合物半導体装置。
3. 基板上に、核形成層、引張歪印加層、電子走行層、中間層、及び電子供給層を順に積層して化合物半導体積層構造を形成する工程と、
   前記化合物半導体積層構造の上方の電極形成領域にｐ型半導体層を形成する工程と
   を含み、
   前記引張歪印加層は、前記電子走行層よりも格子定数が大きく、
   前記ｐ型半導体層は、前記化合物半導体積層構造の表面と平行な方向に、前記電子走行層と前記引張歪印加層との格子定数差に起因した引張歪を有することを特徴とする化合物半導体装置の製造方法。
4. 基板上に、核形成層、電子走行層、中間層、及び電子供給層を順に積層して化合物半導体積層構造を形成する工程と、
   前記化合物半導体積層構造の上方に開口を有する下地膜を形成する工程と、
   前記下地膜上の電極形成領域において、前記開口を埋め込むようにｐ型半導体層を形成する工程と、
   を含み、
   前記下地膜は、前記ｐ型半導体層よりも熱膨張係数が小さく、
   前記ｐ型半導体層は、前記下地膜との熱膨張係数差に起因した引張歪を有することを特徴とする化合物半導体装置の製造方法。

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