JP5967926B2 - イメージプロセッシングパイプラインに対するグローバルアーミング（ｇｌｏｂａｌａｒｍｉｎｇ）方法 - Google Patents

Description

本発明は、複数のイメージプロセッシングユニットを含むイメージプロセッシング回路、及びそれを含むデジタルカメラに関し、特に、複数の構成ベクトルを有するイメージプロセッシング回路に関する。

スタンドアローンな消費者製品及び携帯電話、モバイルコンピュータのようなモバイル装置に備えられた機能で高性能デジタルカメラ、ビデオカメラの需要が増大しつつある。
デジタルカメラのそれぞれは、中央処理装置（ＣＰＵ）の制御に基づいて、イメージデータを受信及び処理するように構成された直列接続された複数のイメージプロセッシングコアを含むイメージプロセッシング回路を含みうる。
各イメージプロセッシングコアの動作は、イメージデータのフレームサイズを含む構成情報を有する構成ベクトルを用いてＣＰＵによって制御される。

一般的に、デジタルカメラに使われるイメージセンサーは、ＣＭＯＳセンサーインターフェース（ＣＭＯＳ Ｓｅｎｓｏｒ Ｉｎｔｅｒｆａｃｅ；ＣＳＩ）を通じてイメージプロセッシングユニットによって動作するローべイヤー（ＲＡＷ−Ｂａｙｅｒ）、及び／またはＣＭＯＳタイプであり得る。
より高いイメージ解像度に対する増加する要求を効果的に行うために、プロセッサ−ｔｏ−カメラセンサーインターフェースの帯域幅容量をその性能以上に推進している。
近年、高速シリアルインターフェースは、パラレルインターフェースの多くの欠点に対処するが、製造業界間の互換性の問題がある。
独占的なインターフェースは、ともに働く他の製造業界の装置を妨害し、業界分裂を起こす。

インターフェース規格を開発する非営利法人であるＭＩＰＩアライアンスは、プロセッサと周辺装置インターフェースとで一貫性を推進する。
ＭＩＰＩ（Ｍｏｂｉｌｅ Ｉｎｄｕｓｔｒｙ Ｐｒｏｃｅｓｓｏｒ Ｉｎｔｅｒｆａｃｅ）は、モバイル装置のモジュール間のインターフェースに対する標準を規定する業界コンソーシアムである。
２００５年カメラインターフェース研究を始めた以降、ＭＩＰＩは、仕様（標準）を開発した。
ＭＩＰＩは、モバイルシステムでほとんどのチップインターフェースを定義する仕様を発表する。このような標準のうちの１つは、ＣＳＩ（Ｃａｍｅｒａ Ｓｅｒｉａｌ Ｉｎｔｅｒｆａｃｅ）を定義したＣＳＩ−２である。
あらゆるコンピューティング及び消費者電子装置とイメージセンサーの業者との間でＭＩＰＩ ＣＳＩ−２への関心が高くなった。ＭＩＰＩのＣＳＩ−２及びＣＳＩ−３標準は、モバイル装置、高速、低電力、コスト節減、及び相互拡張性だけではなく、全体的な電子産業を提供する。

ＭＩＰＩ相互接続によって接続された各プロセッシングユニットは、データの全体フレームで動作し、フレームのデータのタイミングは、一般的に各ユニットを通じて遅延されたタイミング信号で表われる。
各プロセッシングユニットは、各ユニットのプロセッシングを制御するために構成ベクトル（Ｖ）を使う。構成ベクトルは、一般的に、プロセッサ、オンチップ（ｏｎ−ｃｈｉｐ）、またはオフチップ（ｏｆｆ−ｃｈｉｐ）によって‘書き込まれ’、データのフレームのサイズを含むプロセッシングユニットの動作の多様な側面を制御する。

各ユニットに対してアップデートされた新たな構成ベクトルは、各ユニットがフレームに対するプロセッシングを始める時、またはそれ以前に適用されなければならず、各ユニットが全体フレームを処理する間に、各ユニットで一定に保持されなければならない。
直列配列で従属接続されたすべてのイメージプロセッシングユニットが同時に正確にアップデートされた場合、ユニットのそれぞれを通じての遅延によって、アップデートは、少なくとも１つ以上のユニットがフレームを処理する間に適用可能である。
この場合、ユニットがフレームを処理する間に、構成ベクトルは、当該ユニットで一定に保持されず、データの損傷が発生することがある。

例えば、一連のプロセッシングユニットにおいて、水平幅は、一般的に構成ベクトルの一部であり、特定フレームに対して受信されたデータが、構成ベクトルと一致しない場合、ユニットは、イメージデータを正確に処理しない。
順次に処理されるフレーム間のイメージのサイズ（例えば、水平幅）を変更する場合、各プロセッシングユニットは、以前のプロセッシングユニットを通じて遅延されたイメージデータを受信する時点と同時に、新たな構成ベクトルを受信する必要がある。

適切な時点にすべてのユニットをアップデートするために、ＭＩＰＩ接続されたそれぞれのイメージプロセッシングユニットを通じての遅延及びデータのタイミング追跡が必要な場合、ＣＰＵは大きく負担になり、その他の処理作業のために利用できなくなる。
それは、同様に非効率的であり、プロセッシングユニットの全体パイプラインを中断し、新たな構成ベクトルを適用した後、プロセッシングユニットを再開始し、構成ベクトルが変更される場合、各ユニットから示される中断（ｉｎｔｅｒｒｕｐｔ）に期待することは、イメージセンサーからイメージデータの欠損を引き起こす原因になり、ＣＰＵが十分に迅速に応答できることが期待される。

本発明の目的は、イメージプロセッシングユニットの処理に対する最小限の中断とともにＣＰＵに負担なしに、アップデートされた構成ベクトルが、それぞれの以前プロセッシングユニットを通じて遅延されたイメージデータの遅延及びタイミングと同期してなされるＭＩＰＩ接続プロセッシングユニットを適用するイメージプロセッシング回路及びその方法並びにそれらを有するカメラを提供することにある。

本発明の一態様によれば、各イメージプロセッシングユニットによる遅延に関係なく、ＣＰＵがデータのタイミングとは別途にアップデートされた構成ベクトルを出力する場合にも、イメージプロセッシングユニットのチェーンで各イメージプロセッシングユニット（段階）を順次にアップデートするために、タイミング派生されたトリガーイベントとインターロックするイネーブル論理回路とを提供する。

前記タイミング派生されたトリガー信号は、受信されたアップデートされた構成ベクトルの適用とイメージデータの新たなフレームのイメージプロセッシングユニットによる受信を同期化するのに使われる。
各イメージプロセッシングユニットから次のイメージプロセッシングユニットに伝達されるハードウェアイネーブル信号は、イメージデータ及びそれに対応するタイミング信号の流れと並行して伝達され、前記タイミング信号から生成されたトリガー信号がイネーブルした場合、アクティブ構成ベクトルレジスタをアップデートするためのアクティブトリガーイベントとして表われる。
ハードウェアイネーブルトリガー活性化は、チェーンダウンストリーム（ｃｈａｉｎ ｄｏｗｎ−ｓｔｒｅａｍ）方式で第１イメージプロセッシングユニットからそれぞれの次のイメージプロセッシングユニットにカスケード（ｃａｓｃａｄｅ）接続される。

本発明の一態様によれば、複数のビデオプロセッシングユニットを含むイメージプロセッシング回路を提供する。
各ビデオプロセッシングユニットは、前記ビデオプロセッシングユニットのビデオプロセッシングコアを構成するアクティブ構成ベクトルを保存するアクティブ構成ベクトルレジスタ及び前記アクティブ構成ベクトルレジスタに伝送され、アップデートイネーブル信号に基づいて、前記アクティブ構成ベクトルになるアップデートされた構成ベクトルを保存するバッファリングされた構成ベクトルレジスタを含む。
前記各ビデオプロセッシングユニットは、トリガー信号及び受信されたハードウェアイネーブル信号を結合することによって、前記アップデートイネーブル信号を発生させる論理回路をさらに含み、前記トリガー信号は、ビデオフレーム同期信号に時間依存である。

本発明の一実施形態において、ハードウェアインターロックロジックは、受信したアップデートされた構成ベクトルを適切な時点にタイミング派生したトリガー信号と同期させて適用させるために、パイプラインでの各段階を‘アーミング（ａｒｍｓ）’及び‘ディスアーミング（ｄｉｓａｒｍｓ）’する。
以前段階がアーミング及びトリガーされた以後、各段階にアップデートされた構成ベクトルの伝送が‘アーミング’（イネーブル）される。
本発明の一実施形態による各ビデオプロセッシングユニットは、以前ビデオプロセッシングユニットによって発生し、現在のタイミング派生したトリガーイベントが移行または無視されるか否かを表わすイネーブル信号を受信する。各ビデオプロセッシングユニットは、次のビデオプロセッシングユニットがタイミング派生したトリガリングイベントを移行または無視するか否かを表わす信号であるハードウェアイネーブル信号（ＨＷＥＮ）を次のビデオプロセッシングユニットに入力する。

本発明の一実施形態によるイメージプロセッシング回路は、互いに直列接続された複数のイメージプロセッシングユニットを含み、複数のイメージプロセッシングユニットのそれぞれは、前記イメージプロセッシングユニットの動作を制御する第１構成ベクトルレジスタと、アップデートされた構成ベクトルを保存する第２構成ベクトルレジスタと、前記イメージプロセッシングユニットのトリガー信号及び受信されたハードウェアイネーブル信号を組み合わせることによって、前記イメージプロセッシングユニットのスイッチイネーブル信号を発生させる組み合わせ論理回路とを含み、前記イメージプロセッシングユニットの前記スイッチイネーブル信号が活性化している間、スイッチング部を通じて前記第２構成ベクトルレジスタの出力を前記第１構成ベクトルレジスタに入力する。

本発明の一実施形態によるイメージプロセッシング回路は、複数のビデオプロセッシングユニットを含み、前記複数のビデオプロセッシングユニットのそれぞれは、前記ビデオプロセッシングユニットのビデオプロセッシングコアを構成するアクティブ構成ベクトルを保存する第１構成ベクトルレジスタと、アップデートされた構成ベクトルを保存する第２構成ベクトルレジスタと、前記第１構成ベクトルレジスタと第２構成ベクトルレジスタとの間に接続され、アップデートイネーブル信号に基づいて、前記アップデートされた構成ベクトルを前記第１構成ベクトルレジスタに伝送するスイッチング部と、トリガー信号及びハードウェアイネーブル信号を結合することによって、前記アップデートイネーブル信号を発生させる論理回路とを含み、前記トリガー信号は、ビデオフレーム同期信号に時間依存である。

前記イメージプロセッシング回路は、前記アップデートイネーブル信号をラッチし、前記ラッチされたアップデートイネーブル信号を次のビデオプロセッシングユニットによって受信される前記ハードウェアイネーブル信号として出力するラッチ部をさらに含む。
前記スイッチング部、前記論理回路、及び前記ラッチ部は、イメージデータの流れと並行して、各イメージプロセッシングユニットから次のイメージプロセッシングユニットに前記ハードウェアイネーブル信号を伝達し、前記ハードウェアイネーブルトリガー活性化は、チェーンダウンストリーム（ｃｈａｉｎ ｄｏｗｎ−ｓｔｒｅａｍ）方式で第１イメージプロセッシングユニットからそれぞれの次のイメージプロセッシングユニットにカスケード接続される。

本発明の概念の一態様によれば、第１ビデオプロセッシングユニットによって受信された前記ハードウェアイネーブル信号は、レジスタ及び入出力（Ｉ／Ｏ）ピンを通じてハードウェアイネーブル信号を受信する第１ビデオプロセッシングユニットを制御するＣＰＵから発生する。

直列接続された複数のイメージプロセッシングユニットを通じてイメージデータの第１フレーム及び第２フレームを連続してプロセッシングするために提供される方法において、前記複数のイメージプロセッシングユニットのうちの１つである第１イメージプロセッシングユニットで前記イメージデータの第１フレームを受信する段階と、アップデートイネーブル信号が活性化している間、前記イメージデータの第１フレームに対応する構成ベクトルを前記第１イメージプロセッシングユニットのアクティブ構成ベクトルレジスタに書き込む段階と、前記イメージデータの第１フレームに対応するタイミング信号から生成されたトリガー信号とハードウェアイネーブル信号とを結合することによって、前記活性化されたアップデートイネーブル信号を発生させる段階とを含み、前記タイミング信号は、ビデオフレーム同期信号を含む。

前記方法は、前記アップデートイネーブル信号が活性化される以前に、前記イメージデータの第１フレームに対応する前記構成ベクトルを前記第１イメージプロセッシングユニットのバッファリングされた構成ベクトルレジスタに書き込む段階をさらに含み、前記トリガー信号は、前記ビデオフレーム同期信号から生成される。
イメージプロセッシング回路は、複数のビデオプロセッシングユニットを含み、前記複数のビデオプロセッシングユニットのそれぞれは、前記ビデオプロセッシングユニットのビデオプロセッシングコアを構成するアクティブ構成ベクトルを保存する第１構成ベクトルレジスタと、アップデートされた構成ベクトルを保存する第２構成ベクトルレジスタと、前記第１構成ベクトルレジスタと第２構成ベクトルレジスタとの間に接続され、アップデートイネーブル信号に基づいて、前記アップデートされた構成ベクトルを前記第１構成ベクトルレジスタに伝送するパスゲートと、トリガー信号及びハードウェアイネーブル信号を結合することによって、前記アップデートイネーブル信号を発生させる論理回路とを含み、前記トリガー信号は、ビデオフレーム同期信号に時間依存である。

前記複数のビデオプロセッシングユニットは、直列に接続される。前記複数のビデオプロセッシングユニットのそれぞれは、前記アップデートイネーブル信号をラッチし、前記ラッチされたアップデートイネーブル信号を次のビデオプロセッシングユニットによって受信される前記ハードウェアイネーブル信号として出力するラッチ部をさらに含む。
前記第１ビデオプロセッシングユニットによって受信されたハードウェアイネーブル信号は、ＣＰＵまたはファームウェアから発生する。
各ビデオプロセッシングユニットから次のビデオプロセッシングユニットに伝達された前記ハードウェアイネーブル信号は、イメージデータ及びそれに対応するタイミング信号の流れと並行して伝達され、前記タイミング信号から生成されたトリガー信号がイネーブルされた場合、アクティブ構成ベクトルレジスタをアップデートするためのアクティブトリガーとして表われる。
前記ハードウェアイネーブルトリガー活性化は、チェーンダウンストリーム（ｃｈａｉｎ ｄｏｗｎ−ｓｔｒｅａｍ）方式で前記第１ビデオプロセッシングユニットからそれぞれの次のイメージプロセッシングユニットにカスケード接続される。

本発明の他の態様は、直列接続されてリプログラムできる複数のイメージプロセッシングユニットに含まれた複数のフレームをプロセッシングする方法を提供する。
前記方法は、前記直列接続された複数のイメージプロセッシングユニットのそれぞれのリプログラミングが可能になるように制御する段階を含み、イメージデータ及びタイミング信号の流れと並行して、各イメージプロセッシングユニットから次のイメージプロセッシングユニットにリプログラミングイネーブル信号を伝達し、前記リプログラミングイネーブル信号は、前記タイミング信号に基づいて、トリガー信号が、前記イメージプロセッシングユニットのリプログラミングをトリガーしなければならないか否かを制御する。前記イネーブルされたトリガー信号は、チェーンダウンストリーム方式で第１イメージプロセッシングユニットからそれぞれの次のイメージプロセッシングユニットにカスケード接続される。
前記第１ビデオプロセッシングユニットによって受信されたリプログラミングイネーブル信号は、ＣＰＵまたはファームウェアから発生する。

本発明に係るイメージプロセッシング回路及びその方法並びにカメラによれば、イメージプロセッシングユニットの処理に対する最小限の中断とともにＣＰＵに負担なしに、アップデートされた構成ベクトルが、それぞれの以前プロセッシングユニットを通じて遅延されたイメージデータの遅延及びタイミングと同期してなされるという効果がある。

本発明の一実施形態によるイメージプロセッシング回路を含むデジタルカメラのブロック図である。 本発明の一実施形態による複数のイメージプロセッシングユニットのブロック図である。 本発明の一実施形態によるイメージプロセッシング回路の動作の第１モードの間のイメージプロセッシング回路の多様な信号のタイミング図である。 図２に示したイメージプロセッシングユニットのアップデートイネーブル回路の回路図である。 本発明の一実施形態によるイメージプロセッシング回路の動作の第２モードの間のイメージプロセッシング回路の多様な信号のタイミング図である。

図１は、本発明の一実施形態によるイメージプロセッシング回路を含むデジタルカメラのブロック図である。
デジタルカメラ１００は、本発明の実施形態によるイメージプロセッシングユニット２４を含むイメージプロセッシング回路２０を含む。
デジタルカメラ１００は、レンズ１０、イメージセンサー１２、パイプライン（ｐｉｐｅｌｉｎｅ）構造の複数のイメージプロセッシングユニット２４（２１−Ａ、２１−Ｂ、２１−Ｃ、２１−Ｄ、２１−Ｅ）を含むイメージプロセッシング回路２０、及びイメージセンサー１２と、それぞれのイメージプロセッシングユニット（２１−Ａ、２１−Ｂ、２１−Ｃ、２１−Ｄ、２１−Ｅ）を制御するＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２３とを含む。

イメージセンサー１２は、Ｉ^２Ｃ（Ｉｎｔｅｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）バスのようなデータバスを通じてＣＰＵ２３によって制御される一方、イメージセンサー１２は、ＭＩＰＩ ＣＳＩを通じてイメージデータを第１イメージプロセッシングユニット２１−Ａに伝送する。
Ｉ^２Ｃバスの動作速度は、４００ＫＨｚ範囲であり、ＭＩＰＩ ＣＳＩは、さらに早い速度（例えば、約２０ＭＨｚ）で動作することができる。
構成バスは、構成ベクトルを複数のイメージプロセッシングユニット（２１−Ａ、２１−Ｂ、２１−Ｃ、２１−Ｄ、２１−Ｅ）のそれぞれに伝送するのに使われる第２ Ｉ^２Ｃまたは等価バス（例えば、ＡＰＢバス）として具現可能である。
それぞれのイメージプロセッシングユニット（２１−Ａ、２１−Ｂ、２１−Ｃ、２１−Ｄ、２１−Ｅ）は、ハードウェアイネーブル（ｈａｒｄｗａｒｅ−ｅｎａｂｌｅ）信号を受信し、第１イメージプロセッシングユニット２１−Ａによって受信されたハードウェアイネーブル信号は、トランスファーイネーブル（ｔｒａｎｓｆｅｒ−ｅｎａｂｌｅ）信号ｔ−ｅであり得る。

イメージセンサー１２は、ＣＭＯＳセンサーとして具現されたローべイヤー（ＲＡＷ−Ｂａｙｅｒ）イメージセンサーであり、第１イメージプロセッシングユニット２１−Ａは、同様にＭＩＰＩ−ＣＭＯＳセンサーインターフェース（ＭＩＰＩ−ＣＳＩ）であり得る。
第２イメージプロセッシングユニット２１−Ｂは、べイヤー（Ｂａｙｅｒ）プロセッシングユニットであり、第３イメージプロセッシングユニット２１−Ｃは、ＲＧＢプロセッシングユニットであり、第４イメージプロセッシングユニット２１−Ｄは、ポスト（ｐｏｓｔ）プロセッシングユニットであり、第５イメージプロセッシングユニット２１−Ｅは、サイズ調整／回転／アフィン変換（Ｓｃａｌｉｎｇ／Ｒｏｔａｔｉｎｇ／Ａｆｆｉｎｅ−Ｔｒａｎｓｆｏｒｍ）プロセッシングユニットであり得る。
プロセッシングユニットの形態と順序は、上述したような本発明の実施形態による特定の形態と順序とに限定されるものではない。

図１に示すように、イメージプロセッシングユニット２４は、例えば、入出力（Ｉ／Ｏ）ピンを通じて構成アップデートをイネーブルするビデオイメージのフレーム、及び制御信号を受信するように構成されたＩＣチップとして具現可能である。

図２は、本発明の一実施形態による複数のイメージプロセッシングユニットのブロック図である。
図２では、イメージプロセッシング回路２０の第１〜第３イメージプロセッシングユニット（２１−Ａ、２１−Ｂ、２１−Ｃ）のみを示した。
第１〜第３イメージプロセッシングユニット（２１−Ａ、２１−Ｂ、２１−Ｃ）のそれぞれは、入／出力ピンまたは上位プロセッシングユニットからイメージデータ（Ｄａｔａ）を受信する。

イメージプロセッシングユニット（２１−Ａ、２１−Ｂ、２１−Ｃ）のそれぞれは、イメージデータのフレームを処理して、次の下位プロセッシングユニット（２１−Ａ、２１−Ｂ、２１−Ｃ）に出力するイメージプロセッシングコア（２２−Ａ、２２−Ｂ、２２−Ｃ）を含む。
各イメージプロセッシングユニット（２１−Ａ、２１−Ｂ、２１−Ｃ）は、カメラ１００の構成、例えば、イメージのサイズ、色温度などをアップデートするために、各ユニット（２１−Ａ、２１−Ｂ、２１−Ｃ）に対応する構成ベクトル（ＡＶ、ＢＶ、ＣＶ）を利用する。
イメージデータの各フレームのタイミングは、タイミング信号（Ｔｉｍｉｎｇ）によって表われる。プロセッシング遅延時間は、イメージプロセッシングコア２２によってイメージデータを処理するために必要な時間と関連する。タイミング信号は、同様にイメージプロセッシングコア２２を通じて遅延される。

構成ベクトル（ＡＶ、ＢＶ、ＣＶ）は、オンチップ（ｏｎ−ｃｈｉｐ）、又はオフチップ（ｏｆｆ−ｃｈｉｐ）であり得る本発明の実施形態によるプロセッサによって“書き込まれる（ｗｒｉｔｅ）”か、ファームウェアによって書き込まれ、イメージの多様な側面、例えば、イメージのサイズ、色の深さなどを制御する。各イメージプロセッシングユニット（２１−Ａ、２１−Ｂ、２１−Ｃ）のアクティブ構成ベクトルは、イメージプロセッシングユニット（２１−Ａ、２１−Ｂ、２１−Ｃ）でアクティブ（第１）構成ベクトルレジスタＣＲ_ＡＶ、ＣＲ_ＢＶ、ＣＲ_ＣＶに保存される。
アップデートされた構成ベクトルは、ＣＰＵ２３によってイメージプロセッシングユニット（２１−Ａ、２１−Ｂ、２１−Ｃ）に対応するバッファリングされた（第２）構成ベクトルレジスタＣＲ_ＡＶ＋１、ＣＲ_ＢＶ＋１、ＣＲ_ＣＶ＋１に書き込まれ、スイッチ（ＳＷ−Ａ、ＳＷ−Ｂ、ＳＷ−Ｃ）が活性化されるまで保持される。

本発明の他の実施形態によって、各イメージプロセッシングユニット（２１−Ａ、２１−Ｂ、２１−Ｃ）に備えられたバッファリングされた（第２）構成ベクトルレジスタＣＲ_ＡＶ＋１、ＣＲ_ＢＶ＋１、ＣＲ_ＣＶ＋１は、ＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ、Ｆｉｒｓｔ−Ｏｕｔ）バッファとして具現可能である。
スイッチイネーブル信号によってスイッチ（ＳＷ−Ａ、ＳＷ−Ｂ、ＳＷ−Ｃ）が活性化された場合、第２構成ベクトルレジスタＣＲ_ＡＶ＋１、ＣＲ_ＢＶ＋１、ＣＲ_ＣＶ＋１に保存されたアップデートされた構成ベクトルは、第１構成ベクトルレジスタ（ＣＲ_ＡＶ、ＣＲ_ＢＶ、ＣＲ_ＣＶ）にコピーされ、イメージプロセッシングユニット（２１−Ａ、２１−Ｂ、２１−Ｃ）のアクティブ構成ベクトルになる。

スイッチイネーブル信号は、トリガーイベント（ｔｒｉｇｇｅｒ−ｅｖｅｎｔ）信号と以前イメージプロセッシングユニットから受信されたハードウェアイネーブル信号（ＨＷＥＮ）との論理結合に基づいて、イメージプロセッシングユニット（２１−Ａ、２１−Ｂ、２１−Ｃ）に備えられたスイッチ（ＳＷ−Ａ、ＳＷ−Ｂ、ＳＷ−Ｃ）を閉じる（ｃｌｏｓｅ）ことができる。
第１イメージプロセッシングユニット２１−Ａの場合、外部回路又はＣＰＵ２３からトランスファーイネーブル信号（ｔｒａｎｓｆｅｒ−ｅｎａｂｌｅ）が入力される。
トリガーイネーブル（ｔｒｉｇｇｅｒ−ｅｎａｂｌｅ）信号は、イメージプロセッシングユニットによって受信されたタイミング信号（Ｔｉｍｉｎｇ）から生成される。
スイッチイネーブル信号は、チップ入出力（Ｉ／Ｏ）ピンを通じて外部回路から受信された“トランスファーイネーブル”信号で表わしたハードウェアイネーブル信号（ＨＷＥＮ）の論理結合に基づいて、第１イメージプロセッシングユニット２１−Ａに備えられたスイッチＳＷ−Ａを閉じる。
第１イメージプロセッシングユニット２１−Ａによって受信されたハードウェアイネーブル（ＨＷＥＮ）／トリガーイネーブル信号は、ＣＰＵ２３またはファームウェアによって発生しうる。

スイッチイネーブル信号は、イメージプロセッシングユニット（２１−Ａ、２１−Ｂ、２１−Ｃ）によって受信されたタイミング信号から生成されたトリガーイベント信号（図示せず）に基づいて、各イメージプロセッシングユニット（２１−Ａ、２１−Ｂ、２１−Ｃ）で第１構成ベクトルレジスタＣＲ_Ｖと第２構成ベクトルレジスタＣＲ_Ｖ＋１との間のスイッチ（ＳＷ−Ａ、ＳＷ−Ｂ、ＳＷ−Ｃ）を非活性化（開放（ｏｐｅｎ））する。
トリガーイベント信号が瞬間パルスである場合、スイッチ（ＳＷ−Ａ、ＳＷ−Ｂ、ＳＷ−Ｃ）は、瞬間的に活性化（閉じる）されると同時に、以前イメージプロセッシングユニットから受信されたトランスファーイネーブル信号（ＨＷＥＮ）は活性化される。

したがって、各イメージプロセッシングユニット（２１−Ａ、２１−Ｂ、２１−Ｃ）の第２構成ベクトルレジスタＣＲ_Ｖ＋１で第１構成ベクトルレジスタＣＲ_Ｖに保存されたアップデートの伝送は、ＭＩＰＩ接続された各イメージプロセッシングユニット（２１−Ａ、２１−Ｂ、２１−Ｃ）を通じて遅延された量に関係なく、順次に活性化されるだけではなく、各イメージプロセッシングユニット（２１−Ａ、２１−Ｂ、２１−Ｃ）によって受信されたタイミング信号と同期して進行する。
これは、また、ＣＰＵ２３に負担なしに、または一時割り込みで行われる。
トランスファーイネーブル信号は、ＣＰＵ２３によって直接的に、またはＣＰＵ２３によって制御されるファームウェアによって間接的に制御されるトランスファーイネーブルレジスタ（ＴＥＲ）に保存されたトランスファーイネーブルビット（Ｔ−Ｅビット）に基づく。

各イメージプロセッシングユニット（２１−Ａ、２１−Ｂ、２１−Ｃ）は、現在トリガーイベント信号が移行されるか、または無視されるか否かを制御する以前イメージプロセッシングユニット（または、トランスファーイネーブル信号）からハードウェアイネーブル信号（ＨＷＥＮ）を受信する。
したがって、各イメージプロセッシングユニット（２１−Ａ、２１−Ｂ、２１−Ｃ）は、受信されたイメージデータと関連したタイミング情報によって表われたトリガーイベントを移行するか、または無視するか否かを表わすハードウェアイネーブル信号（ＨＷＥＮ）を次のイメージプロセッシングユニットに提供する。
チェーン方式で第１イメージプロセッシングユニット２１−Ａは、ＣＰＵ２３又はファームウェアによって制御されるトランスファーイネーブルレジスタ（ＴＥＲ）と呼ばれるレジスタから第１イメージプロセッシングユニット２１−Ａのトランスファーイネーブル信号を受信する。ハードウェアイネーブル信号（ＨＷＥＮ）は、イメージプロセッシングユニットのチェーンを経ることにより遅延される。

図３は、本発明の一実施形態によるイメージプロセッシング回路の動作の第１モードの間のイメージプロセッシング回路の多様な信号のタイミング図である。
図３では、図１に示したデジタルカメラ１００のイメージプロセッシング回路２０の動作の第１モードで図２の第１及び第２イメージプロセッシングユニット（２１−Ａ、２１−Ｂ）の入出力及び内部信号のタイミング図のみを示した。

図２、３を参照すると、ハードウェアイネーブル（インターロック、ｉｎｔｅｒｌｏｃｋ）信号（ＨＷＥＮ）は、順次にアップデートされたアクティブ構成ベクトルを有するチェーン方式のイメージプロセッシングユニット（２１−Ａ、２１−Ｂ、２１−Ｃ）で各ユニットを保証（ｅｎｓｕｒｅ）するために提供される。
インターロックは、パイプラインでの各段階をトリガー信号にアーミング（ａｒｍｓ）し、以前段階が（アーミング及び）トリガーされてからは、各段階はアーミングされる。
したがって、新たな構成ベクトル（Ｖ＋１）は、非常に短い時間（リアルタイム）に割り込みに応答するためにプロセッサを必要とせず、プロセッサユニットパイプラインの動作の中断なしにあらゆるイメージプロセッシングユニット（２１−Ａ、２１−Ｂ、２１−Ｃ）のレジスタに適用される。

イメージセンサー１２は、ＲＡＷ８、ＲＡＷ１０、ＲＡＷ１２、またはユーザ定義された８ビット（例えば、ＪＰＥＧ）で並列ビデオストリーム（ｓｔｒｅａｍ）を送る。
ピクセルストリームは、ピクセルデータストリームの開始地点でトリガーパルス又は同期信号より先行する。
ＨＳＹＮＣは、ビデオ水平ライン同期信号（Ｖｉｄｅｏ Ｈｏｒｉｚｏｎｔａｌ Ｌｉｎｅ Ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ ｓｉｇｎａｌ）である。
イメージデータは、ＨＳＹＮＣがハイレベルである間に有効である。
ＨＢＬＡＮＫは、ＨＳＹＮＣの逆相信号である。

ＶＳＹＮＣは、ビデオフレーム同期信号（Ｖｉｄｅｏ Ｆｒａｍｅ Ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ ｓｉｇｎａｌ）である。
ＶＳＹＮＣは、イメージデータフレームの開始地点で活性化、例えば、ハイレベルで活性化されるか、転換される。
イメージセンサー１２は、フレーム開始（例えば、ハイレベルになるＶＳＹＮＣ）、及びフレームエンド（例えば、ローレベルになるＶＳＹＮＣ）でトリガーパルスを発生させうる。
イメージセンサー１２は、ピクセルスキャン周波数（例えば、ほぼ１０ＭＨｚ〜３０ＭＨｚ程度）でトグリング（ｔｏｇｇｌｉｎｇ）するピクセルクロックを提供することができる。

本発明の実施形態によって、イメージセンサー１２と直接的に接続されたＭＩＰＩ−ＣＳＩは、ローべイヤー（ＲＡＷ−Ｂａｙｅｒ）イメージセンサー１２と直接的に結合（ｉｎｔｅｒｆａｃｅ）され、ＣＲＣ及びＥＣＣコードを生成させ、ピクセルをバイト（ｂｙｔｅ）に変換し、ＭＩＰＩスペックによってクロックドメインの間で相互作用（ｉｎｔｅｒｆａｃｅ）する。
一方、ＣＰＵ２３は、イメージプロセッシングユニット２４の動作と独立して続いて稼働することができ、ユーザが他のイメージフレームサイズを選択するか、デジタルズーム係数を変更する場合のようなユーザインターフェースと相互作用するユーザの制御に基づいて、構成ベクトル（アップデートされた）を独立して発生することがある。

図３に示したように、データの第１フレームを受信して処理するための期間は、データの次の第２フレームを受信して処理するための期間と異なりうる（例えば、各フレームのサイズによって）。
また、イメージプロセッシングユニットを通じてデータの第１フレームの第１遅延ＴＤ_Ａ１は、同じイメージプロセッシングユニットを通じてデータの第２フレームの第２遅延ＴＤ_Ａ２と異なりうる。
したがって、イメージプロセッシングユニットは、構成レジスタをアップデートする目的で各イメージプロセッシングユニットを通じるデータのタイミングと遅延とを追跡することは、ＣＰＵに負担になる。

各イメージプロセッシングユニットに対する新たな構成ベクトル（アップデートされた）は、各イメージプロセッシングユニットがフレーム処理を始める時、または始める以前に適用されなければならず、データの全体フレームを処理する間に、一定に保持されなければならない。
アップデートされた構成ベクトルは、イメージデータのタイミングのうち独立したいつでもＣＰＵ２３によって（例えば、各イメージプロセッシングユニットの第２構成ベクトルレジスタＣＲ_Ｖ＋１に）書き込まれうる。
したがって、スイッチＳＷがイネーブルされる同時に、ＣＰＵ２３が新たにアップデートされた構成ベクトルを第２構成ベクトルレジスタＣＲ_Ｖ＋１に書き込む場合、第１構成ベクトルレジスタＣＲ_Ｖに伝送される瞬間に構成ベクトルが損傷されることが起き得、イメージデータの損傷が発生する可能性がある。

イメージプロセッシング回路２０の動作の第１モードにおいて、２つ以上連続したイメージデータフレームの区間にまたがり一定のハイ（活性化）状態でトランスファーイネーブル信号が保持される。
このようなイメージプロセッシング回路２０の動作の第１モードで、トランスファーイネーブル信号は、データの多重フレームにまたがり（ｓｐａｎ ｏｖｅｒ）、ＣＰＵ２３が新たな構成ベクトルを第２構成ベクトルレジスタＣＲ_Ｖ＋１に書き込む場合、データが損傷される可能性を避けることができなくなる。
イメージプロセッシング回路２０の動作の第２モードにおいて、ＣＰＵ２３が新たな構成ベクトルを第２構成ベクトルレジスタＣＲ_Ｖ＋１に書き込む間に、トランスファーイネーブル信号は、第１構成ベクトルレジスタＣＲ_Ｖに構成ベクトルの伝送が不可能になるように変調される。

すなわち、イメージプロセッシング回路２０の動作の第２モードにおいて、新たな構成ベクトル（アップデートされた）は、ＣＰＵ２３によって最初に書き込まれた後、タイミング信号から生成されたトリガーイベントは、構成ベクトルを第１構成ベクトルレジスタＣＲ_Ｖに伝送する。
その代わりに、トランスファーイネーブルビット／信号は、新たな構成ベクトル（アップデートされた）を第２構成ベクトルレジスタＣＲ_Ｖ＋１に書き込む機能も移譲されるファームウェアによって制御される。

しかし、第１構成ベクトルレジスタＣＲ_Ｖと第２構成ベクトルレジスタＣＲ_Ｖ＋１との間のスイッチＳＷの活性化を制御するためのトランスファーイネーブル信号の変調のみに基づいてアップデートを伝送することは、アップデートされた構成ベクトルが１つ以上のイメージプロセッシングユニットの中間フレームに適用されるので、データの損傷が発生することがある。
したがって、回路動作の２つのモードで、各イメージプロセッシングユニットは、データのフレームが処理される開始と同時に、新たな構成ベクトルを受信するために、各イメージプロセッシングユニットのスイッチＳＷの活性化は、ハードウェアイネーブル信号とタイミング派生したトリガーイベント（ｔｉｍｉｎｇ−ｄｅｒｉｖｅｄ ｔｒｉｇｇｅｒ ｅｖｅｎｔ）の論理結合、又はトランスファーイネーブル信号とタイミング派生したトリガーイベントの論理結合によって決定される。
イメージプロセッシング回路２０の動作の第２モードについては後述する。

図４は、図２に示したイメージプロセッシングユニットのアップデートイネーブル回路の回路図である。
図４には、図１に示したデジタルカメラ１００において、図２のイメージプロセッシングユニット（２１−Ａ、２１−Ｂ、２１−Ｃ）のアップデートイネーブル論理回路（３１−Ａ、３１−Ｂ、３１−Ｃ）の回路図を示す。
図３及び図５のタイミング図に示すように、各イメージプロセッシングユニット（２１−Ａ、２１−Ｂ、２１−Ｃ）のアップデートイネーブル論理回路（３１−Ａ、３１−Ｂ、３１−Ｃ）は、タイミング（例えば、ＶＳＹＮＣ）信号を受信し、イメージプロセッシングユニットが受信されたイメージデータのフレームの処理を始める以前に、第１構成ベクトルレジスタＣＲ_Ｖと第２構成ベクトルレジスタＣＲ_Ｖ＋１との間のスイッチ（ＳＷ−Ａ、ＳＷ−Ｂ、ＳＷ−Ｃ）を活性化するトリガーイベント信号（ｔｒｉｇｇｅｒ−ｅｖｅｎｔ）を発生させるトリガーイベント信号発生ロジック３２を含む。

アップデートイネーブル論理回路３１は、ＨＷＥＮ／トランスファーイネーブル信号及びトリガーイベント信号を論理結合することによって（例えば、論理ＡＮＤ）、イメージプロセッシングユニット（２１−Ａ、２１−Ｂ、２１−Ｃ）のスイッチイネーブル信号（例えば、ｓｗｉｔｃｈ−ｅｎａｂｌｅ−Ａ、ｓｗｉｔｃｈ−ｅｎａｂｌｅ−Ｂ、ｓｗｉｔｃｈ−ｅｎａｂｌｅ−Ｃ）を発生させる組み合わせ論理ゲート（ｇ−Ａ、ｇ−Ｂ、ｇ−Ｃ）をさらに含みうる。
スイッチイネーブル信号（ｓｗｉｔｃｈ−ｅｎａｂｌｅ−Ａ、ｓｗｉｔｃｈ−ｅｎａｂｌｅ−Ｂ、ｓｗｉｔｃｈ−ｅｎａｂｌｅ−Ｃ）は、アップデートされたイネーブルスイッチ（ＳＷ−Ａ、ＳＷ−Ｂ、ＳＷ−Ｃ）を制御し、受信されたハードウェアイネーブル信号（ＨＷＥＮ）と受信されたタイミング信号から生成されるトリガー信号の論理結合に基づいて、バッファリングされた第２構成ベクトルからアップデートされた構成ベクトルをアクティブ第１構成ベクトルレジスタに伝送する本発明の実施形態によるスイッチング部を制御する。
アップデートイネーブル信号が活性化された場合、アップデートされた構成ベクトルは、アクティブ構成ベクトルレジスタＣＲ_Ｖに伝送される第２構成ベクトルレジスタＣＲ_Ｖ＋１に保存される。

アップデートイネーブル論理回路３１は、スイッチイネーブル信号（ｓｗｉｔｃｈ−ｅｎａｂｌｅ−Ａ、ｓｗｉｔｃｈ−ｅｎａｂｌｅ−Ｂ、ｓｗｉｔｃｈ−ｅｎａｂｌｅ−Ｃ）をラッチし、次のイメージプロセッシングユニットによって使うためのハードウェアイネーブル信号（ＨＷＥＮ）として出力するラッチ部（Ｌ−Ａ、Ｌ−Ｂ、Ｌ−Ｃ）をさらに含む。
第２及び次の段階（例えば、第１イメージプロセッシングユニット、第２イメージプロセッシングユニット．．．）において、各イメージプロセッシングユニットのスイッチイネーブル信号（ｓｗｉｔｃｈ−ｅｎａｂｌｅ−Ａ、ｓｗｉｔｃｈ−ｅｎａｂｌｅ−Ｂ、ｓｗｉｔｃｈ−ｅｎａｂｌｅ−Ｃ）は、以前段階で出力された信号であるラッチされたスイッチイネーブル信号（ＨＷＥＮ）をリセットするためのＨＷＥＮリセット信号（ＨＷＥＮ−ｒｅｓｅｔ）として以前イメージプロセッシングユニットのラッチ部にフィードバックされる。

例えば、以前イメージプロセッシングユニット２１−Ａから出力されたスイッチイネーブル信号ＨＷＥＮ_ｎ＋１をリセットするために、第２イメージプロセッシングユニット２１−Ｂのスイッチイネーブル信号（ｓｗｉｔｃｈ−ｅｎａｂｌｅ−Ｂ）は、以前イメージプロセッシングユニット２１−Ａのラッチ部Ｌ−Ａにフィードバックされる。各イメージプロセッシングユニットに備えられたラッチ部（Ｌ−Ａ、Ｌ−Ｂ、Ｌ−Ｃ）は、セット電極及びリセット電極を有するＳＲラッチとして具現可能である。
各イメージプロセッシングユニットに備えられたスイッチ（ＳＷ−Ａ、ＳＷ−Ｂ、ＳＷ−Ｃ）は、マルチプレクサ、各構成ベクトルのビットであり得る多くのポール（ｐｏｌｅ）を有する単投スイッチ（ｓｉｎｇｌｅ−ｔｈｒｏｗ ｓｗｉｔｃｈ）、または構成ベクトルの各ビットのための伝送経路を有する半導体パスゲート（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｓｓ−ｇａｔｅ）のような多様な方法で具現可能である。

図５は、本発明の一実施形態による動作のイメージプロセッシング回路の第２モードの間のイメージプロセッシング回路の多様な信号のタイミング図である。
図５には、図１に示したデジタルカメラ１００のイメージプロセッシング回路２０の動作の第２モードで図２の第１及び第２イメージプロセッシングユニット（２１−Ａ、２１−Ｂ）の入出力及び内部信号のタイミング図のみを示した。
図５を参照すると、本発明の実施形態による第２モードによれば、新たな構成ベクトルが、すべてのイメージプロセッシングユニットに対する第２構成ベクトルレジスタＣＲ_Ｖ＋１に完全に書き込まれた以後、イメージプロセッシングユニットは、順次にアップデートされる。
インターロックは、パイプラインでの各段階をトリガー信号にアーミング（ａｒｍｓ）し、以前段階がアーミング及びトリガーされてから、各段階はアーミングされる。

図２、図４及び図５を参照すると、ハードウェアイネーブル（インターロック）信号（ＨＷＥＮ）は、有効なアップデートが効力がある間に、各イメージプロセッシングユニットが順次にアップデートされたアクティブ構成ベクトルを有するかを確認するために選択された時点に提供される。
インターロックは、パイプラインでの各段階をトリガー信号をアーミング（ａｒｍｓ）し、以前段階がアーミング及びトリガーされてから、各段階はアーミングされる。
すなわち、新たな構成ベクトル（Ｖ＋１）は、プロセッサ動作の中断なしに、またプロセッサが非常に短い時間での割り込みに応答する必要なしに、あらゆるイメージプロセッシングユニットのレジスタに適用される。

ＣＰＵ２３は、イメージプロセッシングユニット２４の動作と独立して続いて稼働することができ、ユーザが他のイメージフレームサイズを選択するか、デジタルズーム係数を変更する場合のようなユーザインターフェースと相互作用するユーザの制御に基づいて、構成ベクトル（アップデートされた）を独立して発生することがある。
アップデートされた構成ベクトルは、イメージデータのタイミングとは関係ない所定の時点でＣＰＵによって（例えば、各イメージプロセッシングユニットの第２構成ベクトルレジスタＣＲ_Ｖ＋１に）書き込みされうる。各イメージプロセッシングユニットの第２構成ベクトルレジスタＣＲ_Ｖ＋１に保存されたアップデートされた構成ベクトルは、イメージデータのタイミングと同期して、第１構成ベクトルレジスタＣＲ_Ｖに伝送することができる。
したがって、各イメージプロセッシングユニットの第２構成ベクトルレジスタＣＲ_Ｖ＋１のデータは、対応する第１構成ベクトルレジスタＣＲ_Ｖにトリガーイベントパルスが発生する度に伝送されない。

上記開示された発明は、実施形態として考慮されたものであるので、制限されて解析されてはならず、添付の請求項は、発明の思想によって変形、添加、及び他の実施例まで含むものと理解しなければならない。したがって、後続する請求項及びその均等物の最大限の解析によって発明の保護範囲は、法によって許容される最大の内容まで決定されなければならず、前述した詳細な説明によって制限的に解析されてはならない。

１０ レンズ
１２ イメージセンサー
２０ イメージプロセッシング回路
２１−Ａ〜Ｅ （第１〜第５）イメージプロセッシングユニット
２２−Ａ〜Ｃ イメージプロセッシングコア
２３ ＣＰＵ
２４ イメージプロセッシングユニット
３１−Ａ〜Ｃ （アップデート）イネーブル論理回路
３２−Ａ〜Ｃ トリガーイベント信号発生ロジック
１００ デジタルカメラ
ｇ−Ａ〜Ｃ 論理ゲート
Ｌ−Ａ〜Ｃ ラッチ部
ＳＷ−Ａ〜Ｃ スイッチ

Claims (15)

1. イメージプロセッシング回路であって、
   複数のイメージプロセッシングユニットを有し、
   前記複数のイメージプロセッシングユニットのそれぞれは、構成ベクトルを保存する第１構成ベクトルレジスタと、
   アップデートされた構成ベクトルを保存する第２構成ベクトルレジスタと、
   第１イネーブル信号を発生させる論理回路とを含み、
   前記第１イネーブル信号の制御下で、第２構成ベクトルレジスタの出力を前記第１構成ベクトルレジスタに入力し、
   前記第１イネーブル信号は、トリガー信号及び第２イネーブル信号に基づいて発生し、
   前記複数のイメージプロセッシングユニットは、直列に接続され、
   前記複数のイメージプロセッシングユニットのそれぞれは、前記第１イネーブル信号をラッチし、前記ラッチされた第１イネーブル信号を次のイメージプロセッシングユニットによって受信される前記第２イネーブル信号として出力するラッチ部を含み、
   前記第２イネーブル信号は、先のイメージプロセッシングユニットのラッチを解除するために先のイメージプロセッシングユニットのラッチにフィードバックされることを特徴とするイメージプロセッシング回路。
2. 前記アップデートされた構成ベクトルを受信して、前記第１構成ベクトルレジスタに出力するスイッチング部をさらに含むことを特徴とする請求項１に記載のイメージプロセッシング回路。
3. 前記トリガー信号は、前記イメージプロセッシング回路でイメージデータの各フレームの到達と時間が同期されていることを特徴とする請求項１に記載のイメージプロセッシング回路。
4. 前記複数のイメージプロセッシングユニットのうちから第１イメージプロセッシングユニットによって受信された前記第２イネーブル信号は、トランスファーイネーブルビットをラッチして、トランスファーイネーブルレジスタによって出力されたトランスファーイネーブル信号であることを特徴とする請求項１に記載のイメージプロセッシング回路。
5. 前記トランスファーイネーブルビットは、ＣＰＵによって前記トランスファーイネーブルレジスタに書き込まれることを特徴とする請求項４に記載のイメージプロセッシング回路。
6. 前記アップデートされた構成ベクトルを生成するＣＰＵをさらに有することを特徴とする請求項１に記載のイメージプロセッシング回路。
7. 前記ＣＰＵは、前記アップデートされた構成ベクトルを前記第２構成ベクトルレジスタに書き込むことを特徴とする請求項６に記載のイメージプロセッシング回路。
8. 前記イメージプロセッシングユニットの前記第２イネーブル信号が活性化している間、前記アップデートされた構成ベクトルは、如何なるイメージプロセッシングユニットの前記第２構成ベクトルレジスタにも書き込まれないことを特徴とする請求項１に記載のイメージプロセッシング回路。
9. 前記イメージプロセッシングユニットの前記トリガー信号は、前記イメージプロセッシングユニットによって受信されたタイミング信号に基づいて、前記イメージプロセッシングユニット内で発生することを特徴とする請求項１に記載のイメージプロセッシング回路。
10. 直列接続された複数のイメージプロセッシングユニットを通じてイメージデータの第１フレーム及び第２フレームを連続して処理する方法において、
    前記複数のイメージプロセッシングユニットのうち１つである第１イメージプロセッシングユニットで前記イメージデータの第１フレームを受信する段階と、
    第１イネーブル信号が活性化している間、前記イメージデータの第１フレームに対応する構成ベクトルを前記第１イメージプロセッシングユニットのアクティブ構成ベクトルレジスタに書き込む段階と、
    前記イメージデータの第１フレームに対応するタイミング信号から生成されたトリガー信号と第２イネーブル信号とを結合することによって、前記活性化した第１イネーブル信号を発生させる段階と、
    前記第１イネーブル信号をラッチし、前記ラッチされた第１イネーブル信号を次のイメージプロセッシングユニットによって受信される前記第２イネーブル信号として出力する段階と、
    を有し、
    前記タイミング信号は、ビデオフレーム同期信号を含み、
    前記第２イネーブル信号は、先のイメージプロセッシングユニットのラッチを解除するために先のイメージプロセッシングユニットのラッチにフィードバックされることを特徴とするイメージプロセッシング方法。
11. 前記第１イネーブル信号が活性化される前に、
    前記イメージデータの第１フレームに対応する前記構成ベクトルを前記第１イメージプロセッシングユニットのバッファリングされた構成ベクトルレジスタに書き込む段階をさらに有することを特徴とする請求項１０に記載のイメージプロセッシング方法。
12. 前記トリガー信号は、前記ビデオフレーム同期信号から生成されることを特徴とする請求項１０に記載のイメージプロセッシング方法。
13. 複数のイメージプロセッシングユニットを含むカメラにおいて、
    前記複数のイメージプロセッシングユニットのそれぞれは、前記イメージプロセッシングユニットのイメージプロセッシングコアを構成するアクティブ構成ベクトルを保存する第１構成ベクトルレジスタと、
    アップデートされた構成ベクトルを保存する第２構成ベクトルレジスタと、
    前記第１構成ベクトルレジスタと第２構成ベクトルレジスタとの間に接続され、第１イネーブル信号に基づいて、前記保存されたアップデート構成ベクトルを前記第１構成ベクトルレジスタに伝送するパスゲートと、
    トリガー信号と第２イネーブル信号とを結合することによって、前記第１イネーブル信号を発生させる論理回路とを有し、
    前記トリガー信号は、ビデオフレーム同期信号に時間依存であり、
    前記複数のイメージプロセッシングユニットはカスケード（ｃａｓｃａｄｅ）接続され、
    前記複数のイメージプロセッシングユニットのそれぞれは、前記第１イネーブル信号をラッチし、前記ラッチされた第１イネーブル信号を次のイメージプロセッシングユニットによって受信される前記第２イネーブル信号として出力するラッチ部を含み、
    前記第２イネーブル信号は、先のイメージプロセッシングユニットのラッチを解除するために先のイメージプロセッシングユニットのラッチにフィードバックされることを特徴とするカメラ。
14. 第１イメージプロセッシングユニットによって受信される前記第２イネーブル信号は、ＣＰＵから発生することを特徴とする請求項１３に記載のカメラ。
15. 各イメージプロセッシングユニットから次のイメージプロセッシングユニットに伝達される前記第２イネーブル信号は、イメージデータ及びそれに対応するタイミング信号の流れと並行して伝達され、前記タイミング信号から派生したトリガー信号がイネーブルされた場合、アクティブ構成ベクトルレジスタをアップデートするためのアクティブトリガーとして表われ、
    そのようなハードウェアイネーブルトリガー活性化は、チェーンダウンストリーム（ｃｈａｉｎ ｄｏｗｎ−ｓｔｒｅａｍ）方式で第１イメージプロセッシングユニットからそれぞれの次のイメージプロセッシングユニットにカスケード（ｃａｓｃａｄｅ）接続されることを特徴とする請求項１３に記載のカメラ。

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