JP5970001B2 - 電子部品の製造方法及び電極構造 - Google Patents

Description

本発明は、電子部品の製造方法及び電極構造に関するものであり、特に、被処理体に形成された凹部内に金属膜を埋め込む工程を有する電子部品の製造方法及び電極構造に関するものである。

これまでの半導体集積回路では、ウェハ表面にゲート絶縁膜やゲート電極を形成後、エッチングにより加工する方法であるゲートファースト方式が用いられてきた。近年、素子微細化と共にＭＯＳＦＥＴのゲート絶縁膜は、薄膜化が進んでおり、ゲート絶縁膜にＳｉＯ_２膜を用いた場合、近年の要求値である膜厚２ｎｍ以下ではトンネル電流が発生し、ゲートリーク電流が増大する。そこで、近年では、ゲート絶縁膜材料をＳｉＯ_２膜よりも比誘電率が高い高誘電体材料に置き換える検討が行われている。この方法により、実際の絶縁膜厚を厚くしてもＳｉＯ_２換算膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）は薄くできる。昨今のゲート長２２ｎｍ以下のＭＯＳＦＥＴで求められるＥＯＴ膜厚は、更なる低減の要求があり、この要求を満たすためには、高誘電体材料を用いて実際の絶縁膜厚を厚くし、ゲートリーク電流を低減することが必要である。しかし、ゲートファースト方式では、ゲート形成後にソース／ドレイン形成工程が行われるため、ゲート絶縁膜やゲート電極が加熱され、絶縁膜と金属膜の加熱による拡散が発生し、Ｍｏｂｉｌｉｔｙの劣化や動作電圧（Ｖｔ）のズレが発生することが問題となってきている。そこで、これらの問題を解決するため、先にソース／ドレイン形成を行い、最後にゲート絶縁膜とゲート電極を形成するゲートラスト（Ｇａｔｅ−Ｌａｓｔ）方式が盛んに研究開発されてきている。この方式においては、最後にゲート部を形成するため、ゲート部への加熱温度が低くでき、ゲートファースト方式で課題となっているＭｏｂｉｌｉｔｙの劣化や動作電圧（Ｖｔ）のズレを抑制することができると考えられている。ゲートラスト方式の課題は、１５ｎｍ以下に開口され、深さ３０ｎｍ以上の形状（以下、トレンチと記載）に各種金属薄膜を成膜し、トレンチ側壁や底部に成膜される材料を所望の膜厚に制御することである。また、各種金属薄膜を積層するため、金属薄膜間での相互拡散を抑制することも必要となる。

ゲートラスト方式において、各種金属薄膜材料を形成する方法として、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、原子層吸着堆積法、スパッタ法が挙げられる。ＣＶＤ法は、形成過程においてインキュベーションタイムが存在するため、膜厚の制御性、面内均一性、再現性が課題となる。原子層吸着堆積法は、膜厚の制御性に優れているが、厚い膜を形成する場合には、成長時間が長くなり、高価な原料ガスを用いるためコスト的な問題が発生する。これらの原料ガスの化学反応を用いた方法では、トレンチ部の底面だけでなく、側壁にも均等に膜が形成できるが、一方では成膜膜厚を厚くするとトレンチ開口部を狭くしてしまう。これらを解決する手段の一つとして、膜厚の制御性、面内均一性、再現性に優れたスパッタリング法により、各種金属薄膜材料を形成する方法が提案されている。

例えば、特許文献1では、１Ｔｏｒｒ以上の高圧でスパッタする方法により、ＣＶＤと同様にトレンチ部の側壁へも成膜できる装置が示されている。この方法では、高圧でスパッタすることにより、スパッタイオンのウェハ表面に対する指向性が抑制されるため、トレンチ部側壁へも形成することができる。特許文献２では、スパッタ法を用いてＴｉ、ＴｉＮ積層バリア下地を形成した後、Ａｌ膜のマイグレーションを促進するためにＳｅｅｄ−Ａｌ層を形成し、Ａｌを高温でマイグレーションさせて埋め込む技術及び装置が示されている。この方法では、Ｔｉ、ＴｉＮ積層バリア下地により、Ａｌ拡散を抑制しつつ、トレンチにＡｌを埋め込みすることができることが示されている。

特許文献３には、高温で成膜される低融点金属の凝集を防止ないしは低減し、十分なバリア性及びぬれ性を有するバリア層を形成して、凹部に低融点金属を付き回り良く充填するため、被処理体と接する電極に第１のバイアス電力を印加し、プラズマ処理により被処理体の上にＴｉＮｘからなる第１のバリア層を成膜する手順と、電極に第１のバイアス電力よりも小さいイオン入射エネルギーを与える第２のバイアス電力を印加し、またはバイアス電力を印加しないで、プラズマ処理により第１のバリア層の上にＴｉＮｘからなる第２のバリア層を成膜する手順と、第２のバリア層上に低融点金属を充填する手順と、を有する電子部品の製造方法が開示されている。

特許文献４には、開口径２２nm以下の微細なトレンチでも開口径を減少させることなくＡｌを埋め込むことを可能とするため、複数のマグネットが多角形格子の格子点の位置にかつ隣接するマグネットが異極性となるように配置された磁石ユニットによりターゲット表面に磁場を形成させながら、スパッタリング法により、凹部が形成された被処理体に窒化チタンを含むバリア層を成膜する第１の工程と、バリア層上に直接低融点金属層を、低融点金属層が流動可能な温度条件下で充填する第２の工程と、を有する電子部品の製造方法が開示されている。

上述の通り、近年の極微細パターンへの成膜においては、各種金属薄膜を積層するため、トレンチ開口径の減少が発生する。従って、各種金属薄膜を積層しても開口径の減少を極力抑制できる金属薄膜形成技術が必要となる。また、Ａｌ埋め込みにおいては、Ａｌの拡散により、ゲート電極部に使用される金属膜の特性を劣化させることが解っており、Ａｌの拡散を抑制する極薄膜バリア層形成技術も必要である。

特表２００４−５０６０９０号公報 特許第３１９３８７５号公報 国際公開第２０１１／０８１２０２号公報 特開２０１１−１５３３７４号公報

しかしながら、上述の技術にはそれぞれ以下のような課題が存在する。

特許文献１に記載の１Ｔｏｒｒ以上の高圧でスパッタする方法では、トレンチ側壁への成膜を行うことはできるが、トレンチ開口部が１５ｎｍ以下と小さくなると、トレンチ開口部を狭くしてしまうという課題がある。また、特許文献２に記載のＡｌ埋め込み方法では、Ａｌ拡散を抑制するために、Ｔｉ、ＴｉＮ積層バリア膜を厚く成膜しなければならないという課題がある。また、Ａｌのマイグレーションを促進するため、Ｔｉ、ＴｉＮ積層バリア膜の上に更にＳｅｅｄ−Ａｌ層を形成するため、トレンチ開口部を狭くしてしまうという課題がある。

一方、特許文献３記載の方法では、高温で成膜される低融点金属の凝集を防止ないしは低減し、凹部に低融点金属を付き回り良く充填するため、第１のバリア層と第２のバリア層を成膜しなければならず、バリア層が厚くなるという課題がある。一方、特許文献４記載の方法では、開口径２２ｎｍ以下の微細なトレンチでも開口径を減少させることなくＡｌを埋め込むことは可能である。しかし、特許文献４記載の方法では、Ａｌ層を流動可能な温度条件下で充填しなければならず、開口径１５ｎｍ以下の微細なトレンチの場合、Ａｌ膜表面の凹凸が、電子部品の性能に影響することが懸念される。

本発明は、上記従来の課題に対してなされたものであり、上述した課題を改善し、トレンチ開口部の減少を抑制し、トレンチ部へ埋め込まれる金属膜の拡散を抑制することが可能な、電子部品の製造方法を提供することを目的とする。

本発明者らは、上記課題を解決すべく鋭意検討した結果、被処理体に形成された凹部（例えば、トレンチ部）内に、第１の電極構成層（例えば、ＴｉＡｌ膜）を形成し（第１の工程）、第１の電極構成層（例えば、ＴｉＡｌ膜）の表面をプラズマ窒化して窒化層を形成することにより極薄バリア層（例えば、ＴｉＡｌＮ膜）を形成し（第２の工程）、極薄バリア層（例えば、ＴｉＡｌＮ膜）上に第２の電極構成層（例えば、Ａｌ配線層）を形成することにより（第３の工程）、極薄バリア層（例えば、ＴｉＡｌＮ膜）と第２の電極構成層（例えば、Ａｌ配線層）との間に更にＳｅｅｄ−Ａｌ層が無くても、極薄バリア層（例えば、ＴｉＡｌＮ膜）上に第２の電極構成層（例えば、Ａｌ配線層）を表面に凹凸無く平坦に、直接埋め込みができることを見出し、本発明を完成するに至った。

即ち、上記目的を達成するために、本発明の一態様は、電子部品の製造方法であって、被処理体に形成された凹部内に、第１の電極構成層を形成する第１の工程と、前記第１の電極構成層の表面を窒化して窒化層を形成する第２の工程と、前記窒化層の上に第２の電極構成層を形成する第３の工程を備える、ことを特徴とする。

本発明によれば、凹部（例えば、トレンチ部）が形成された被処理体上に第１の電極構成層（例えば、ＴｉＡｌ膜）を形成し（第１の工程）、第１の電極構成層（例えば、ＴｉＡｌ膜）の表面をプラズマ窒化して窒化層を形成することにより極薄バリア層（例えば、ＴｉＡｌＮ膜）を形成し（第２の工程）、極薄バリア層（例えば、ＴｉＡｌＮ膜）上に第２の電極構成層（例えば、Ａｌ配線層）を形成することにより（第３の工程）、開口径１５ｎｍ以下の微細なトレンチでも開口径の減少を抑制して金属を埋め込むことができる。従って、本発明の金属膜を埋め込む工程を有する電子部品の製造方法を、配線工程の製造方法に適用した場合であっても、開口径１５ｎｍ以下の微細なトレンチの開口径の減少を抑制して、金属膜を埋め込むことが可能である。また、本発明の電子部品の製造方法により形成された電極構造は、開口径１５ｎｍ以下の微細なトレンチの開口径の減少を抑制して、極薄バリア層（例えば、ＴｉＡｌＮ膜）上に金属配線層が表面に凹凸無く平坦に形成されているので、埋め込み性能に優れ、ゲートラストデバイスの歩留りを改善できるという効果を奏する。

本発明のＰＣＭスパッタ処理装置の概略図である。 本発明の処理装置内に設置される磁石機構の配置図である。 低圧力スパッタの粒子輸送過程の説明図である。 低圧力スパッタによりトレンチに成膜されたスパッタ膜の形状の説明図である。 低圧力スパッタによりトレンチに成膜されたスパッタ膜の形状の説明図である。 高圧力スパッタの粒子輸送過程の説明図である。 高圧力スパッタによりトレンチに成膜されたスパッタ膜の形状の説明図である。 高圧力スパッタによりトレンチに成膜されたスパッタ膜の形状の説明図である。 従来のＣＶＤ法による形成技術を用いた場合のゲートラスト方式におけるトレンチサイズ依存性を示す概略図である。 本発明の一実施形態に係るＰＣＭスパッタ法による形成技術を用いた場合のゲートラスト方式におけるトレンチサイズ依存性を示す概略図である。 本発明の一実施形態に係る半導体製造装置の構成を示す図である。 従来のＡｌ埋め込み工程のフローチャートを示す図である。 本発明の一実施形態に係るＡｌ埋め込み工程のフローチャートを示す図である。 従来の積層膜構造を示す図である。 本発明の一実施形態に係る積層膜構造を示す図である。 各下地層を用いた場合のＡｌ埋め込み特性を示す図である。 下地層の種類と埋設率の関係を示す図である。 下地層の種類と反射率の関係を示す図である。 下地層の種類と比抵抗値の関係を示す図である。 各バイアス条件でプラズマ窒化した場合のＡｌ拡散量を示す図である。 各バイアス条件でプラズマ窒化した場合のＴｉＡｌ上の窒素濃度を示す図である。 Ｎ型ＭＯＳＦＥＴの実効仕事関数を調べた結果を示す図である。 Ｎ型ＭＯＳＦＥＴのリーク電流を調べた結果を示す図である。 本発明の実施例に係る電子部品の製造方法の一工程を示す図である。 本発明の実施例に係る電子部品の製造方法の一工程を示す図である。 本発明の実施例に係る電子部品の製造方法の一工程を示す図である。 本発明の実施例に係る電子部品の製造方法の一工程を示す図である。 本発明の実施例に係る電子部品の製造方法の一工程を示す図である。 本発明の実施例に係る電子部品の製造方法の一工程を示す図である。

（実施形態）
本発明者らは、上記課題を解決すべく鋭意検討した結果、被処理体に形成された凹部（例えば、トレンチ部）内に、第１の電極構成層（例えば、ＴｉＡｌ膜）を形成し（第１の工程）、第１の電極構成層（例えば、ＴｉＡｌ膜）の表面をプラズマ窒化して窒化層を形成することにより極薄バリア層（例えば、ＴｉＡｌＮ膜）を形成し（第２の工程）、極薄バリア層（例えば、ＴｉＡｌＮ膜）上に第２の電極構成層（例えば、Ａｌ配線層）を形成することにより（第３の工程）、極薄バリア層（例えば、ＴｉＡｌＮ膜）と第２の電極構成層（例えば、Ａｌ配線層）との間に更にＳｅｅｄ−Ａｌ層が無くても、極薄バリア層（例えば、ＴｉＡｌＮ膜）上に第２の電極構成層（例えば、Ａｌ配線層）を表面に凹凸無く平坦に、直接埋め込みができることを見出し、本発明を完成するに至った。即ち、極薄のＴｉＡｌＮバリア膜を有し、ＴｉＡｌＮ膜の上にＡｌを埋め込むことにより、トレンチ開口部の減少を抑制し、Ａｌ拡散を抑制できるバリア膜を用いることにより、トレンチ部へのＡｌ埋め込み工程を有する電子部品の製造方法を見出した。

以下、本発明の一実施形態を図面に基づき詳細に説明する。
図１は、本実施形態に係るＰＣＭスパッタ処理装置１００の概略図である。ＰＣＭスパッタ処理装置１００は、ターゲット電極４０２、チャンバ２０１、ターゲット電極４０２に対向して設けられた下部電極３０１から構成される。ターゲット電極４０２の下部には、隙間を設けてシールド４０３が配置されており、ターゲット電極４０２を保持するため、チャンバ２０１側壁には、ターゲット電極絶縁体４０４が取り付けられている。ターゲット電極４０２の上方には、磁石機構４０５が、ターゲット電極４０２から離れて配置されている。磁石機構４０５は、複数のマグネットピース４０６とマグネット支持板４０７と磁場調整用磁性体４０８で構成される。
なお、本明細書において、ＰＣＭ（Ｐｏｉｎｔ−Ｃｕｓｐ Ｍａｇｎｅｔｉｃ Ｆｉｅｌｄ、ポイントカスプ磁場）とは、後述する図２に示すような構成により、隣接する４つのマグネットにより閉じたカスプ磁場を形成することをいう。

ターゲット電極４０２の大気側に設置されているチャンバ２０１は、上部壁（天井壁）２０２、円筒形側壁２０３、および底壁２０４の部分から構成される。ターゲット電極４０２は、チャンバ２０１の上方に設置されており、ターゲット電極絶縁体４０４を介してチャンバ２０１と電気的に絶縁されている。ターゲット電極４０２の主要部品は、Ａｌ、ＳＵＳ、Ｃｕなどの非磁性金属で製作されるが、ターゲット電極４０２の減圧側には、基板３０６上に成膜するのに必要な材料ターゲット材を設置する。図においてターゲット材の図示は省略している。

ターゲット電極用高周波電源１０２は、ターゲット電極用整合機１０１を経由してターゲット電極４０２に高周波電力を供給する。また、ターゲット電極用整合機１０１には、直流電圧を印加するためのＤＣ電源１０３が接続されている。チャンバ２０１内には、アルゴン等のプロセスガスをチャンバ２０１内に供給するための複数のガス導入口４０９が設けられている。チャンバ２０１は、ガス排気口２０５を経由して真空用排気ポンプ４１０によって排気される。また、チャンバ２０１にはチャンバ２０１内部の圧力を測定するダイヤフラムゲージ（ＤＧ）４３０が設けられており、ガス排気口２０５には該圧力応じて排気量を調整するバリアブルオリフィス４３１が設けられている。

下部電極３０１はステージホルダー３０２と下部電極用絶縁体３０３から構成される。ステージホルダー３０２は下部電極用絶縁体３０３を介して底壁２０４に固定されており、ステージホルダー３０２とチャンバ２０１は下部電極用絶縁体３０３によって電気的に絶縁されている。基板３０６はステージホルダー３０２の上面に載置される。加えて、下部電極３０１やステージホルダー３０２に温度制御機構４１２を設置して、基板３０６を成膜に必要な温度に制御することが可能である。下部電極用高周波電源３０５は、下部電極用整合機３０４を経由して下部電極３０１に高周波電力を供給する。

図２は、本実施形態に係る処理装置内に設置される磁石機構４０５の配置図である。図２を参照して、磁石機構４０５の形状について詳細に説明する。図２は、磁石機構４０５をターゲット電極４０２側から見た平面図である。
図２に示すように、円盤状のマグネット支持体４０７には、複数のマグネットピース４０６と、該複数のマグネットピース４０６が配置されているターゲット電極４０２側の領域の外周の一部を覆うように配置された環状の磁場調整用磁性体４０８とが、支持されて設けられている。ここで、図３において、記号４０３ａはシールド４０３の内径を示しており、多数の小さな円は各々のマグネットピース４０６の外形を示している。また、各マグネットピース４０６は、同じ形状及び同じ磁束密度を有している。さらに、Ｎ及びＳの文字はターゲット電極４０２側から見たマグネットピース４０６の磁極を示している。
マグネットピース４０６は、互いに略同一の間隔（５乃至１００ｍｍの範囲）を空けて、碁盤の目状（Ｘ軸方向、Ｙ軸方向）に配置され、隣接する各マグネットピース４０６は、ターゲット電極４０２側から見て互いに反対の極性を有している。一方、Ｘ軸方向及びＹ軸方向に沿って配置された任意の４つのマグネットピース４０６からなる四角形において、対角線方向に沿って隣接するマグネットピース４０６のターゲット電極４０２側から見た極性は互いに同一である。このような配置によって、隣接する任意の４つのマグネットピース４０６により、ポイントカスプ磁場（ＰＣＭ）４１１が形成される。
マグネットピース４０６の高さは、通常は２ｍｍよりも大きくなっており、その断面形状は四角または円形である。マグネットピース４０６の直径や高さ、材質は、プロセスアプリケーションによって、適宜設定することができる。半導体製造装置１００のターゲット電極４０２に高周波電力を供給したとき、プラズマは容量結合型のメカニズムによって生成される。このプラズマは、閉じたポイントカスプ磁場４１１によって作用を受ける。
磁場調整用磁性体４０８は、ターゲット電極４０２側におけるマグネットピース４０６が配置されている領域に、外周において部分的に重なるように延設されている。これにより、ターゲット電極４０２とシールド４０３との隙間において、磁場強度を抑制（制御）することできる。磁場調整用磁性体４０８は、ターゲット電極４０２とシールド４０３の隙間の磁場強度を制御できる材料であればよく、例えば、ＳＵＳ４３０等の透磁率が高い材料が好ましい。磁石機構４０５において、マグネットピース４０６と磁場調整用磁性体４０８とが重なる面積を調整することにより、磁場調整することが可能である。すなわち、マグネットピース４０６と磁場調整用磁性体４０８とが重なる面積を調整すると、ターゲット電極４０２の最外周まで、ターゲット電極４０２をスパッタするのに必要な磁場を供給し、ターゲット電極４０２とシールド４０３との隙間には、磁場強度を調整することができる。

図３Ａは、低圧力スパッタの粒子輸送過程を説明する図である。図３Ａに示すように、低圧力スパッタでは、ターゲット電極４０２から基板３０６到着までの間に、スパッタの粒子の衝突による散乱が起こらない。図３Ｂは、基板端部において低圧力スパッタによりトレンチ４５３に成膜されたスパッタ膜４５２の形状の説明図である。また、図３Ｃは、基板中心部において低圧力スパッタによりトレンチ４５３に成膜されたスパッタ膜４５２の形状の説明図である。図３Ｂ、図３Ｃからわかるように、低圧力スパッタでは、基板中心部に比べて、基板端部においてはスパッタ膜４５２の形状に偏りが生じてしまう。なお、４５４は下地基板である。
一方で、図３Ｄは、本実施形態の図１のＰＣＭスパッタ装置１００を用いて高圧力でスパッタする場合の粒子輸送過程を説明する図である。図３Ｄに示すように、高圧力スパッタでは、ターゲット電極４０２から基板３０６にスパッタ粒子４５０が到達するまでの間に、スパッタ粒子の衝突による散乱によって容器内に広がり、基板上３０６でのシース加速４５１が発生する。それによって、スパッタ粒子が均一に入射する。図３Ｅは、基板端部において高圧力スパッタによりトレンチ４５３に成膜されたスパッタ膜４５２の形状の説明図である。また、図３Ｆは、基板中心部において高圧力スパッタによりトレンチ４５３に成膜されたスパッタ膜４５２の形状の説明図である。図３Ｅ、図３Ｆからわかるように、本実施形態に係る高圧力スパッタによれば、基板全面のトレンチ４５３において、対称性の良い被覆形状を有するスパッタ膜４５２を堆積することができ、さらに側壁への成膜を抑制することができる。

図４は、開口径３２ｎｍ及び１５ｎｍの微細なトレンチの開口径に従来のＣＶＤ法を用いて各種材料を積層するゲートラスト形成技術の説明図である。微細なトレンチ構造６０１には、予め形成された下地絶縁膜６０２がある。下地絶縁膜６０２上に、高誘電率絶縁膜６０３を形成する。さらに、動作電圧を制御するための金属窒化膜Ａ６０４、金属窒化膜Ｂ６０５、金属窒化膜Ｃ６０６、金属膜６０７、埋め込みのためのバリア膜６０８、Ｓｅｅｄ−Ａｌ膜６０９を形成する。これらの各種材料をＣＶＤ法で形成した場合は、トレンチ部の底面だけでなく、側壁にも均等に膜が形成できるが、一方では成膜膜厚を厚くするとトレンチ開口部を狭くしてしまうことが解る。このため、１５ｎｍの微細なトレンチにおいては、各層の膜厚を薄くしないと開口部を塞いでしまう。そのため、バリア性を高めるためにバリア下地層を厚くする必要がある場合であっても、充分な膜厚を確保できない。
一方、図５は本実施形態の図１に示すＰＣＭスパッタ処理装置１００を用いて各種材料を積層するゲートラスト形成技術の説明図である。微細なトレンチ構造６０１の底部には、下地絶縁膜６０２が予め形成されている。下地絶縁膜６０２上に、高誘電率絶縁膜（ゲート絶縁膜）６０３を形成する。その上に、第３の電極構成層として動作電圧を制御するための金属窒化膜Ａ７０１、金属窒化膜Ｂ７０２、金属窒化膜Ｃ７０３を形成する。その上に、金属膜（第１の電極構成層）７０４、埋め込みのためのバリア膜（窒化層）７０５を形成する。本実施形態の装置では、側壁へのスパッタ膜の形成を抑制することができるため、図４に示したＣＶＤ法に比べて、トレンチ開口部の減少を低減して各種材料を積層することができる。そのため、３２ｎｍトレンチと同じ膜厚でも１５ｎｍの微細パターンへ成膜ができる。従って、トレンチのサイズが微細化しても最適化された各種材料の膜厚を変更することなく積層することができる。さらに、本実施形態の方法を用いたバリア膜は、チタンアルミ単層膜をプラズマ窒化するのみであるため、積層構造の層数を減少することができる。

上記点を図１から図３に基づいて更に説明する。本実施形態は図２に示す隣接する任意の４つのマグネットピース４０６により、ポイントカスプ磁場４１１を形成し、チャンバ２０１内に高密度プラズマ密度（例えば、１×１０^１１個／単位体積）を発生させ、極薄バリア膜を形成している。本実施形態の方法を実施するための図１のＰＣＭスパッタ処理装置１００の場合、プラズマ密度は、チャンバ２０１内の圧力、ターゲット電極用電源１０２のパワー、またはターゲット電極用電源１０２の周波数が高くなると高くなり、チャンバ２０１内の圧力、ターゲット電極４０２（カソード）のパワー、またはターゲット電極４０２（カソード）のＲＦ周波数が低くなると低くなる。そのため、通常のスパッタ法に比べて、ターゲット電極用電源１０２の周波数を高く（例えば４０ＭＨｚ〜６０ＭＨｚ）し、ターゲット電極用電源１０２のパワーを高く（例えば３０００Ｗ）し、そしてチャンバ２０１内の圧力を高く（例えば１０Ｐａ）すると、チャンバ２０１内で形成されたプラズマは、高イオン化率になりトレンチの段差の底部と側壁に均等にＴｉＡｌ膜を形成することができる。また、被処理体に形成されたトレンチ部に形成されたＴｉＡｌ膜の表面を、図１のＰＣＭスパッタ処理装置１００を用いてプラズマ窒化して窒化層を形成すると、チャンバ２０１内で形成されたプラズマは、６０ＭＨｚを用いているため高圧でも高イオン化率になっており、窒素イオンのエネルギーは抑制されているため、極薄のＴｉＡｌＮ膜バリア層を形成でき、極薄のＴｉＡｌＮ膜バリア層上に第２の電極構成層（例えば、Ａｌ配線層）を表面に凹凸無く平坦に、直接埋め込みができる。

図６は、本実施形態に係る金属膜を埋め込む工程を有する電子部品の製造方法に用いられる半導体製造装置５００である。半導体製造装置５００は、第１の工程としてチタンアルミニウム膜を形成するチャンバ５０１と、第２の工程として前記チタンアルミニウム膜をプラズマ窒化するチャンバ５０２と、第３の工程としてＡｌ埋め込みを行うチャンバ５０３と、その他の多種金属材料を成膜できるように取り付けられた金属膜を形成するチャンバ５０４、５０５を備え、５０１から５０５の各装置に基板を大気に晒すことなく搬送可能な真空搬送装置を備えたトランスファチャンバ５０６を備え、基板を大気から真空中に搬送するためのロードロックチャンバ５０７を備えている。尚、チャンバ５０１、５０２、５０３、５０４、５０５としては、図１に示す本実施形態のＰＣＭスパッタ処理装置１００を用いることができる。本半導体製造装置５００を用いることにより、基板を大気に晒すことなく連続的に処理を行うことができるため、界面への水分や炭素、酸素等の不純物の吸着を抑制することができる。そのため、各装置で形成された膜の特性を変えることなく、次の工程に基板を搬送することができる。なお、半導体製造装置５００は、ＣＰＵなどの演算処理装置を備えたコントローラ（不図示）を備え、予め定められたプログラムに従って各処理装置５０１〜５０７に指示信号を出力することで、被処理基板に対し所定の処理を実行する。なお、各処理装置５０１〜５０７は、ＰＬＣ（プログラマブルロジックコントローラ）などの制御装置（不図示）を夫々備えており、コントローラから出力された指示信号に従って、マスフローコントローラ、排気ポンプなどの装置を制御する。

図７Ａは、従来（上記特許文献２）に係るＡｌ埋め込み工程のフローチャートである。図７Ｂは、本実施形態に係るＡｌ埋め込み工程のフローチャートである。従来のＡｌ埋め込み工程は、Ａｌの拡散を抑制するため、積層したバリア膜形成工程８１０を行い、積層したバリア膜の上にさらにＡｌの拡散を防止するためのバリア膜形成工程８１１を行い、さらにＡｌのマイグレーションを促進するためのＳｅｅｄ−Ａｌ層形成工程８１２を行い、その後、高温のＡｌ埋め込み工程８１３を行う。
しかし、本実施形態の装置を用いたＡｌ埋め込み工程は、第１の工程のチタンアルミニウム膜形成工程８１５を行い、第２の工程のチタンアルミニウム窒化膜形成工程８１６を行い、その上にＳｅｅｄ−Ａｌを用いず直接的にＡｌ埋め込み形成工程８１７を行っても完全な埋め込み性能を得ることができる。第１の工程８１５におけるＴｉＡｌ単層膜の堆積は、ターゲットは、ＴｉＡｌの金属合金ターゲットを用い、基板温度３０℃、ＴｉＡｌのターゲットＲＦパワーを１５００Ｗ、ＤＣ電圧を４３０Ｖに設定し、不活性ガスとしてＡｒを用い、Ａｒの供給量を１００ｓｃｃｍとして、チャンバ内圧力を自動調整機により１０Ｐａとして成膜を行う。また、成膜形状を制御するため、基板電極にＲＦパワー５０Ｗに設定し成膜を行う。
次に、第２の工程８１６におけるチタンアルミニウム窒化膜の形成は、基板温度３０℃、ＴｉのターゲットＲＦパワーを３０００Ｗ、ＤＣ電圧を０Vに設定し、反応性ガスである窒素の供給量を１００ｓｃｃｍとして、チャンバ内圧力を自動調整機により１０Ｐａとしてプラズマ窒化を行う。ＤＣ電圧を０Ｖにすることにより、高密度かつ低エネルギーの窒素プラズマが生成されるため、チタンアルミニウム膜の表面層のみプラズマ窒化され、ＴｉＡｌＮバリア膜が形成される。ここで、高周波電源の周波数は、１０−１００ＭＨｚの間であることが好ましい。さらに望ましくは、上記圧力において、ポイントカスプ磁場を用いた高密度プラズマを形成するために、４０−６０ＭＨｚの間であることが、望ましい。
次に、第３の工程８１７におけるＡｌの堆積は、基板温度３０〜４５０℃、ＡｌのターゲットＲＦパワーを３０００Ｗ、ＤＣ電圧を２１５Ｖに設定し、不活性ガスとしてＡｒを用い、Ａｒの供給量を１００ｓｃｃｍとして、チャンバ内圧力を自動調整機により１０Ｐａとして成膜を行う。また、トレンチ底部への成膜膜厚量を増やすため、基板電極にＲＦパワー２００Ｗに設定し成膜を行う。ここで、高周波電源の周波数は、１０−１００ＭＨｚの間であることが好ましい。さらに望ましくは、上記圧力において、ポイントカスプ磁場を用いた高密度プラズマを形成するために、４０−６０ＭＨｚの間であることが、望ましい。

図８Ａは、従来（特許文献２）の構造を示す説明図である。図８Ｂは、本実施形態の構造を示す説明図である。従来はＴｉＡｌＮ膜５上にＴｉやＴｉＮ下地膜６を用いた構造であるが、本実施形態では、ＴｉやＴｉＮ下地膜を用いなくてもプラズマ窒化によりＴｉＡｌ膜４表面上にＴｉＡｌＮ膜５を形成し、ＴｉＡｌＮ膜５上にＡｌ膜７を有する構造である。なお、上記特許文献３の構造は、ゲート絶縁膜２上に第１の窒化チタン膜３（第１のバリア層）を積層し、第１の窒化チタン膜３上に第２のＴｉＮ下地膜（第２のバリア層）を積層した構造であるため、バリア層が厚くなる。一方、特許文献４の構造は、ゲート絶縁膜２上に、窒化チタン膜３とＡｌ膜７とを積層した構造であるが、Ａｌ膜７を流動可能な温度条件下で充填しなければならず、開口径１５ｎｍ以下の微細なトレンチの場合、Ａｌ膜表面の凹凸が、電子部品の性能に影響する。

図９は、本実施形態の図１、図６に記載のＰＣＭスパッタ処理装置１００を用い、様々な下地層を形成してＡｌ埋め込み特性を確認した結果である。図9の各写真にはＸ／Ｙの形で表される比率表示を付しており、分母（Ｙ）は、観察されたトレンチの数を表し、分子（Ｘ）は第3の工程であるＡｌにより完全に埋め込まれたトレンチの数を表す。例えば、(ｃ）の本実施形態のＴｉＡｌＮ下地層（ＲＴ）の場合の写真に記載された７/７は、観察された７個のトレンチのうち、完全にアルミで埋設されたトレンチが７個で、完全な埋設性であることを示している。また、(ｂ)のＴｉＡｌＮ/Ｔｉ積層下地層（ＲＴ）の場合の写真に記載された１/７は、観察された７個のトレンチのうち、完全にアルミで埋設されたトレンチが1個であり、埋設性が低いこと示している。Ａｌ埋め込み特性は、ＳＥＭ（Ｓｅｃｏｎｄａｒｙ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ；電子顕微鏡）による分析により評価した。
図９の(a)は、第１の工程であるＴｉＡｌ膜の堆積を１０ｎｍ成膜した後、第３の工程であるＡｌ埋め込みを行った結果である（ＴｉＡｌ下地層という）。図９の(ｂ)は、第１の工程であるＴｉＡｌ膜の堆積を１０ｎｍ成膜した後、第２の工程であるチタンアルミニウム窒化膜形成工程を行い、さらにＴｉ膜を形成し、第３の工程であるＡｌ埋め込みを行った結果である（ＴｉＡｌＮ／Ｔｉ積層下地層という）。図９の(ｃ)は、第１の工程であるＴｉＡｌ膜の堆積を１０ｎｍ成膜した後、第２の工程であるチタンアルミニウム窒化膜形成工程を行い、第３の工程であるＡｌ埋め込みを行った結果である（本実施形態に係るＴｉＡｌＮ下地層という）。図９の(d)は、第１の工程であるＴｉＡｌ膜の堆積を１０ｎｍ成膜した後、第２の工程であるチタンアルミニウム窒化膜形成工程を行い、さらにＴｉＮ膜を形成し、第３の工程であるＡｌ埋め込みを行った結果である（ＴｉＡｌＮ／ＴｉＮ積層下地層という）。また、(ａ)〜(ｄ)のそれぞれについて、第３の工程であるＡｌ埋め込み温度をＲＴ（室温）、２５０℃、４５０℃として評価した（ただし、(ｄ)では２５０℃の結果は省略）。
図９の(ａ)では、Ａｌ埋め込み温度を室温から２５０℃、４５０℃に高くすることにより、空洞（以下Ｖｏｉｄ）の発生率は改善されているが、Ｖｏｉｄが多く見られている。図９の（ｂ）では、Ａｌ埋め込み温度を室温から２５０℃に高くすることにより、Ｖｏｉｄの発生率は改善されており、さらに４５０℃に高くすることによりＶｏｉｄの発生は見られなかった。一方、本実施形態に係る図９の(ｃ)では、室温でもＶｏｉｄの発生率は改善されており、Ａｌ埋め込み温度を２５０℃、４５０℃に高くすることにより、Ｖｏｉｄの発生は見られなかった。これは、ＴｉＡｌ下地層やＴｉＡｌＮ／Ｔｉ積層下地層では、Ａｌ埋め込みにおいてＴｉとＡｌの反応が起こり、合金化が促進され、Ａｌのマイグレーションが抑制されていることが考えられる。図９の(ｄ)では、室温でもＡｌ埋め込みはできているが、本実施形態に係るＴｉＡｌＮ下地層を用いる場合に比べて、平坦性が劣化することが解った。従って、本実施形態のＴｉＡｌＮ単層バリア膜を用いることにより、合金化が抑制され、Ａｌのマイグレーションを促進することができ、さらに良好な表面の平坦性を得ることができることを示している。
さらに、(ａ)〜(ｃ)のそれぞれについて、４５０℃では、表面上のＡｌに凝集が見られている。凝集が大きい場合、Ａｌの反射率が劣化し、比抵抗値も高くなることが解っている。また、次工程においてＣＭＰによる平坦化を行う場合、凝集によりＡｌの膜厚が一定では無いため、素子加工に不具合が出る。本実施形態のＴｉＡｌＮ膜を用いた場合であって、特にＡｌ埋め込み温度２５０℃の場合では、その他の下地膜に比べ、完全にＡｌ埋め込みができており、さらにＡｌの凝集が抑制できている。これは、ＴｉＡｌＮ膜を下地に用いることにより、Ａｌのマイグレーションが促進されるため、Ａｌ埋め込み温度を高くしなくても充分に埋め込み性が得られることを示している。

図１０Ａは、様々な下地層を用いた場合の埋設率を示す図である。図１０Ｂは、様々な下地層を用いた場合のＡｌ膜の反射率を示す図である。図１０Ｃは、様々な下地層を用いた場合のＡｌ膜の比抵抗値を示す図である。なお、図１０Ａ〜Ｃでは、それぞれＡｌ埋め込み時の温度をＲＴ（室温、すなわち２０℃から３０℃程度）、２５０度および４５０度に設定した結果を示している。図１０Ａの縦軸は埋設率であり、図１０Ｂの縦軸は反射率であり、図１０Ｃの縦軸は比抵抗値である。図１０Ａ〜Ｃの横軸は、下地層の種類を表す。具体的には、図１０Ａ〜Ｃの各横軸において、ＡはＴｉＡｌＮ／ＴｉＮ積層下地層（図９の（ｄ）に相当）の場合を示し、ＢはＴｉＡｌＮ／Ｔｉ積層下地層（図９の（ｂ）に相当）の場合を示し、ＣはＴｉＡｌ下地層（図９の（ａ）に相当）の場合を示す。また、Ｄ、ＥおよびＦは全てＴｉＡｌ層が窒化されてなる本実施形態に係るＴｉＡｌＮ下地層（図９の（ｃ）に相当）であるが、ＤはＴｉＡｌ層の表面のみ窒化されている場合を示し、ＥはＴｉＡｌ層の深さ方向の半分程度が窒化されている場合を示し、ＦはＴｉＡｌ層の深さ方向の大部分が窒化されている場合を示す。

図１０Ａより、Ａｌ埋め込みを室温で行った場合、埋設率は、本実施形態に係るＴｉＡｌＮ下地層を用いることにより改善され、室温でもＴｉＡｌＮ／ＴｉＮ積層下地層を用いる場合と同等の埋設率が得られており、完全に埋め込みができている。図１０Ｂより、反射率は、本実施形態に係るＴｉＡｌＮ下地層を用いる場合であっても、Ａｌ埋め込み温度を高くすると劣化するが、ＴｉＡｌＮ／ＴｉＮ積層下地層を用いる場合に比較して反射率は改善できている。反射率が高いＡｌ膜を形成するためには、ＴｉＡｌ上をプラズマ窒化してＴｉＡｌＮ下地層を形成し、Ａｌ埋め込み温度を２５０℃以下で成膜することが望ましい。また、図１０Ｃより、比抵抗値は、ＴｉＡｌＮ／ＴｉＮ積層下地層上やＴｉＡｌ下地層を用いる場合ではＡｌ埋め込み温度を高くすると劣化するが、本実施形態に係るＴｉＡｌＮ下地層を用いた場合では、Ａｌ埋め込み温度に依存せず、一定であることが解る。従って、埋設率が良く、反射率が高く、比抵抗値が低いＡｌ膜を埋め込むためには、本実施形態のＴｉＡｌＮ膜を用いる必要がある。

次に、図１１は第１の工程であるＴｉＡｌ膜の堆積を１０ｎｍ成膜した後、第２の工程であるチタンアルミニウム窒化膜形成工程を行い、第３の工程であるＡｌ埋め込みを４５０℃で行った場合のＴｉＡｌ層へのＡｌ拡散量をＳＩＭＳ分析（Ｓｅｃｏｎｄａｒｙ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて調査した結果を示す図である。図１１の縦軸はＡｌの二次イオン強度であり、横軸はＡｌ表面からの深さである。図１１において、▼はプラズマ窒化処理をしない場合、■は、下部電極３０１にバイアス電力を印加しない（０Ｗ）でプラズマ窒化処理をした場合、▲は下部電極３０１にバイアス電力を５０Ｗ印加してプラズマ窒化処理をした場合、●は下部電極３０１にバイアス電力を２００Ｗ印加してプラズマ窒化処理をした場合を示す。プラズマ窒化処理無しのＴｉＡｌ層では、ＡｌがＴｉＡｌ層へ拡散しているが、本実施形態のプラズマ窒化処理をＴｉＡｌ膜に施すことにより、ＴｉＡｌ層へのＡｌの拡散が抑制できていることが解る。また、下部電極３０１にバイアス電力を印加するかどうかによらずに、本実施形態のプラズマ窒化処理をＴｉＡｌ膜に施すことにより、ＴｉＡｌ層へのＡｌの拡散が抑制できていることが解る。

次に、図１２は、第２の工程であるＴｉＡｌＮ膜形成工程におけるＴｉＡｌＮ膜中の窒素濃度をＸＰＳ（Ｘ−Ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定した結果を示す図である。図１２の縦軸はＮ_２濃度であり、横軸は深さである。ここで、深さは、シリコン酸化膜をＡｒでエッチングしたときのレートで換算したものである。測定方向は、ＴｉＡｌＮ膜側（表面側）から測定を行っている。ここで、表面酸化層とＴｉＡｌＮ層の界面は、表面酸化層表面から１ｎｍ程度と定義した。本図において、■は、窒化処理なしの場合の窒素濃度分布を示したものである。◆は、バイアス電力５０Ｗで、▲は、バイアス電力１００Ｗで、●は、バイアス電力２００Ｗで、□は、バイアス電力４００Ｗで、△は、バイアス電力８００Ｗで、それぞれ窒化処理した場合の窒素濃度分布を示したものである。基板印加電力を増加することによって、ＴｉＡｌＮ膜中の窒素濃度は増加し、さらにＴｉＡｌ膜を深くまで窒化されていることが解る。さらに、バイアス電力を高くするとともに、ＡｌよりもＴｉ含有量が増加していることから、ＡｌＮよりもＴｉＮ膜濃度が多いＴｉＡｌＮ膜が形成されており、そのため、Ａｌの拡散を抑制できていると推測できる。

次に、図１３は、本実施形態にて形成したＴｉＡｌＮ膜を用い、ＴｉＡｌＮ膜上にＡｌ膜を形成した素子の実効仕事関数値を示す図である。図１３の縦軸は実効仕事関数（ｅＷＦ）であり、横軸はＴｉＡｌ膜窒化時のバイアス電力である。なお、バイアス電力が０Ｗの地点には、ＴｉＡｌ膜の窒化処理を行わない場合の結果を示している。本図において、◆は素子形成後、熱処理なし、■は、素子形成後、４００℃、１５分の熱処理を施した場合、▲は、４５０℃、１５分の熱処理を施した場合の実効仕事関数値を示したものである。４５０℃、１５分の熱処理を施した後においても、下地層としてＴｉＡｌＮ膜を用いた場合には、Ｎ型ＭＯＳＦＥＴに適した実効仕事関数４．２ｅＶ以下となることが分かった。

図１４は、本実施形態を用いて形成したＴｉＡｌＮ膜上にＡｌ膜を形成した後、熱処理を施した素子のリーク電流特性を示す図である。図１４の縦軸はリーク電流（Ｊｇ）であり、横軸は成膜後熱処理（ＰＤＡ）時の温度である。本図において、◆は窒化処理なし（即ち、ＴｉＡｌＮ膜でなくＴｉＡｌ膜上にＡｌ膜を形成した場合）、■は、基板印加電力５０Ｗで窒化した場合、▲は、基板印加電力２００Ｗで窒化した場合、リーク電流値を示したものである。本図より、特に４５０℃、１５分間の高温の熱処理を施した場合に、窒化処理を施していない素子に比べて、窒化したＴｉＡｌＮ膜を用いた素子の方が、リーク電流の改善が見られていることがわかる。これは、ＴｉＡｌＮ膜を用いた場合、図１１に示すように、Ａｌ拡散が抑制され、リーク電流が改善できたと推測する。以上より、本実施形態を用いて形成した窒化金属合金膜を用いた場合、Ｎ型ＭＯＳＦＥＴに適した実効仕事関数が得られ、リーク電流の改善が見られた。

本実施形態によれば、第１の電極構成層（例えばＴｉＡｌ）を成膜する第１の工程と、該第１の電極構成層をプラズマ窒化して窒化層を形成する第２の工程と、該窒化層の上に第２の電極構成層（例えばＡｌ）を埋め込む第３の工程を備えるので、開口径１５ｎｍ以下の微細なトレンチが形成された被処理体上でも開口径の減少を低減して、抵抗が低いＡｌを表面に凹凸無く、平坦に直接埋め込むことができる。
本実施形態では、第１の電極構成層の形成にスパッタ法を用いているため、所望のターゲット組成に変更することにより、凹部内の底部に形成される第１の電極構成層の合金組成を容易に制御することができるという効果を奏する。例えば、ＴｉＡｌ合金ターゲットを用いてスパッタにより第１の電極構成層を形成すると、ＴｉＡｌ合金組成制御性に優れる。例えば、Ｔｉ_５０Ａｌ_５０のターゲットを用いた場合では、凹部内の底部にターゲット組成同等のＴｉ_５０Ａｌ_５０組成を有する第１の電極構成層が形成され、Ｔｉ_７０Ａｌ_３０のターゲットを用いた場合では、凹部内の底部にターゲット組成のＴｉ_７０Ａｌ_３０組成を有する第１の電極構成層が形成される。したがって、ＴｉＡｌターゲットの組成比率を変更することにより、第１の電極構成層のＴｉＡｌ合金組成を所望に制御することができるという効果を奏する。
本実施形態では、第１の電極構成層の窒化処理にプラズマ処理を用いているため、被処理体の凹部内の底部と側壁部に形成された第１の電極構成層の表面を低温で窒化することができるという効果を奏する。一般的に用いられているＣＶＤ法では、金属合金を窒化するためのガス（ＮＨ_３等）を用いて処理が行われるが、ガス分解反応温度まで基板温度を増加する必要がある。そのため、素子を高温に加熱する必要があることによって、絶縁膜と第１の電極構成層との相互拡散が発生し、所望のデバイス特性が得られない。
本実施形態では、ポイントカスプ磁場を形成可能な磁石機構を用いているため、ターゲット表面に形成される磁場強度を面内で均一になり、かつプラズマ中のイオン粒子は、被処理体の凹部内の底部へ垂直入射する。その結果、第１の電極構成層の表面を均一にプラズマ窒化することができるという効果を奏する。また、ポイントカスプ磁場により高密度プラズマを発生できるため、所望のプラズマ窒素濃度を有する窒化膜層を短時間で形成することができる。また、即ち被処理体の凹部内の側壁へのスパッタ粒子の付着を抑制しつつ、被処理体の凹部内の底部への成膜ができる。第２の電極構成層（Ａｌ）埋め込みにもポイントカスプ磁場を用いているため、被処理体の凹部内の底部に対して効率的に成膜することができ、埋め込み不良率すなわち歩留りを改善できるという効果を奏する。
本実施形態では、第１の電極構成層の窒化処理の際に基板ホルダーにバイアス電力を印加しているため、イオンを被処理体の凹部底面に引き込むことができるので、均一性のよい窒化をおこなうことができるともに、バイアス電力を増減することにより、第１の電極形成層の表面窒化膜厚を制御することができ、ゲートラスト構造において第２の電極構成層の下部電極層への拡散を抑制できるという効果を奏する。
本実施形態では、第１の電極構成層の窒化処理を高圧（例えば１〜２００Ｐａ）の雰囲気中で行っているため、イオン化を促進することができ、かつプラズマ粒子のエネルギーが抑制できるため、第１の電極形成層の表面部のみをプラズマ窒化処理することができる。その結果、第２の電極構成層の下部電極層への拡散をより抑制できるという効果を奏する。
本実施形態では、低温（室温〜２５０℃）の温度で第２の電極構成層を形成しているため、第２の電極構成層は、表面平坦性に優れ、比抵抗は低く、反射率が高いという効果を奏する。
本実施形態では、各工程を大気暴露することなく実行しているため、各層への界面不純物吸着を抑制することができ、ゲートラストデバイスにおいて、所望の電気特性を有する膜構造を形成できるという効果を奏する。

（第１の実施例）
本発明の第１の実施例を、図面を参照しながら詳細に説明する。図１５Ｄおよび図１５Ｅは、図１、図６に示す本発明のＰＣＭスパッタ処理装置１００を用いてトレンチ構造へ第１の工程のＴｉＡｌ膜を形成し、第２の工程のプラズマ窒化処理により、ＴｉＡｌ表面層にＴｉＡｌＮ層を形成し、第３の工程のＡｌ埋め込みを示した図である。まず、図１５Ｄに示すように、スパッタによってトレンチ構造９０１、９０２にＴｉＡｌ膜９０５を堆積した。ターゲットは、ＴｉＡｌの金属合金ターゲットを用い、スパッタガスとしてＡｒを用いた。次に、Ｔｉの金属ターゲットを用い、窒素プラズマを形成するためのガスとして窒素ガスを用いてＴｉＡｌ膜９０５をプラズマ窒化し、ＴｉＡｌＮ膜９０５に変換した。なお、本実施例ではプラズマ窒化によりＴｉＡｌ膜９０５の全てをＴｉＡｌＮ膜９０５に変換したが、ＴｉＡｌ膜９０５の一部のみ（例えば、表面）を変換してもよい。次に、図１５Ｅに示すように、スパッタによってＴｉＡｌＮ膜９０５上にＡｌ層９０６の埋め込みを行った。ターゲットは、Ａｌの金属ターゲットを用い、スパッタガスとしてＡｒを用いた。

基板温度は２５℃〜５００℃、ターゲットパワーは１００Ｗ〜５０００Ｗ、スパッタガス圧は１Ｐａ〜２００Ｐａ、Ａｒガス流量は１０ｓｃｃｍ〜５００ｓｃｃｍ、窒素ガス流量は１ｓｃｃｍ〜１００ｓｃｃｍ、の範囲内で適宜決定することができる。

本実施例における具体的な成膜条件を以下に示す。第１の工程におけるＴｉＡｌ膜９０５の堆積は、ＴｉＡｌの金属合金ターゲットを用い、基板温度３０℃、ＴｉのターゲットＲＦパワーを１５００Ｗ、ＤＣ電圧を４３０Ｖに設定し、不活性ガスとしてＡｒを用い、Ａｒの供給量を１００ｓｃｃｍとして、チャンバ内圧力を自動調整機により１０Ｐａとして成膜を行った。また、成膜形状を制御するため、基板電極にＲＦパワー５０Ｗに設定し成膜を行った。上述の形成工程を用いてＴｉＡｌ膜９０５を膜厚５ｎｍ〜１０ｎｍの範囲で成膜した。次に、第２の工程におけるＴｉＡｌ膜９０５のプラズマ窒化処理によるＴｉＡｌＮ膜９０５の形成は、基板温度３０℃、ＴｉのターゲットＲＦパワーを３０００Ｗ、ＤＣ電圧を０Vに設定し、反応性ガスである窒素の供給量を１００ｓｃｃｍとして、チャンバ内圧力を自動調整機により１０Ｐａとしてプラズマ窒化を行った。次に、第３の工程におけるＡｌ層９０６の堆積は、基板温度４００℃、ＡｌのターゲットＲＦパワーを３０００Ｗ、ＤＣ電圧を２１５Vに設定し、不活性ガスとしてＡｒを用い、Ａｒの供給量を１００ｓｃｃｍとして、チャンバ内圧力を自動調整機により１０Ｐａとして成膜を行った。また、トレンチ底部への成膜膜厚量を増やすため、基板電極にＲＦパワー２００Ｗに設定し成膜を行った。

（第２の実施例）
第２の実施例は、ゲートラスト方式に適用した実施例である。
以下に本発明の第２の実施例を、図面を参照しながら説明する。図１５Ａ〜図１５Ｆは本発明の第２の実施例である半導体装置の製造方法の工程を示した図である。本実施例では、第１の領域であるＮ型ＭＯＳＦＥＴを形成する領域と第２の領域であるＰ型ＭＯＳＦＥＴを形成する領域とのそれぞれに対して、第１の実施例における第１の工程であるＴｉＡｌ膜の堆積と、第２の工程であるプラズマ窒化によるＴｉＡｌＮバリア層形成と、第３の工程であるＡｌ埋め込み工程を行い、それぞれに適した実効仕事関数を実現する金属ゲート電極を形成する。
図１５Ａに示すように、Ｎ型ＭＯＳＦＥＴを形成する領域とＰ型ＭＯＳＦＥＴを形成する領域に、それぞれトレンチ構造９０１と９０２を形成した。次に、図１５Ｂに示すように、トレンチ構造の内部を被覆するように、本発明におけるスパッタ処理装置を用いて金属窒化膜Ｂ９０３と金属窒化膜Ｃ９０４を形成した。次に、図１５Ｃに示すように、リソグラフィー技術とエッチング技術を用いてＮ型ＭＯＳＦＥＴを形成する領域におけるトレンチ構造９０１の底部を構成する金属窒化膜Ｂ９０３と金属窒化膜Ｃ９０４を除去した。本実施例では、金属窒化膜Ｂ９０３は硫酸と過酸化水素水と水の混合溶液を用いてウエットエッチングを行い、金属窒化膜Ｃ９０４は、Ａｒプラズマによるエッチングにより除去した。

次に、図１５Ｄに示すように、トレンチ構造の内部を被覆するように、本発明におけるスパッタリング方法を実行する図６に示した半導体製造装置にて、本発明の工程である第１の工程であるＴｉＡｌ膜を堆積するためにチャンバ５０１に基板を搬送して、金属合金膜（ＴｉＡｌ膜）９０５を形成した。次に、図１５Ｅに示すように、第２の工程であるＴｉＡｌ膜のプラズマ窒化を行うためにチャンバ５０２に基板を搬送してプラズマ窒化処理を行い、金属合金膜（ＴｉＡｌ膜）９０５を窒化金属合金膜（ＴｉＡｌＮ膜）９０５に変換した。さらに、第３の工程であるＡｌ埋め込みを行うためにチャンバ５０３に基板を搬送してＡｌ埋め込みを行い、金属膜（Ａｌ膜）９０６を形成した。その後、ＣＭＰ技術を用いて平坦化を行い図１５Ｆに示される構造を形成した。

Ｎ型ＭＯＳＦＥＴを形成する領域であるトレンチ構造９０１では、Ａｌからなる金属膜を形成する工程において、基板温度を３００℃〜４００℃に設定することで窒化金属合金膜９０５は、金属窒化膜９００中を拡散し、Ｎ型ＭＯＳＦＥＴに適した実効仕事関数を達成することができることが解った。一方、Ｐ型ＭＯＳＦＥＴを形成する領域であるトレンチ構造９０２においては、金属窒化膜Ｂ９０３と金属窒化膜Ｃ９０４がＡｌの拡散を抑制するため、Ｐ型ＭＯＳＦＥＴに適した実効仕事関数を維持することができており、ゲートラストプロセスで必要な実効仕事関数が得られることが解った。更に、従来に比べて配線不良が改善されることが予想される。このことから、本発明の処理装置を用いたＴｉＡｌＮバリア膜は、Ａｌの拡散に対するバリア性が良いことを示している。作製した素子の、実効仕事関数、ＥＯＴ、リーク電流特性を測定した結果、本発明におけるＡｌ埋め込み方法を用いることで、ＥＯＴの増加を招くことなく、それぞれのＭＯＳＦＥＴに適した実効仕事関数（Ｎ型ＭＯＳＦＥＴでは４．４ｅＶ以下、Ｐ型ＭＯＳＦＥＴでは４．６ｅＶ以上）が得られることを確認した。

Claims (10)

1. 被処理体に形成された開口径１５ｎｍ以下の凹部内に、第１の電極構成層を形成する第１の工程と、前記第１の電極構成層の表面を窒化して窒化層を形成する第２の工程と、前記窒化層の上に第２の電極構成層を形成する第３の工程と、を有し、
   前記第１の工程は、複数のマグネットが多角形格子の格子点の位置に配置され、かつ隣接する該マグネットが互いに異極性となるように配置された磁石ユニットによりターゲットの表面に磁場を形成させながら、スパッタリング法により前記第１の電極構成層を成膜するものであり、
   前記第２の工程は、前記磁石ユニットにより前記ターゲットの前記表面に磁場を形成させながら、前記第１の電極構成層の前記表面を窒化して極薄の前記窒化層を形成するものであり、
   前記第３の工程は、前記磁石ユニットにより前記ターゲットの前記表面に磁場を形成させながら、スパッタリング法により表面が平坦な前記第２の電極構成層を成膜するものである、
   ことを特徴とする電子部品の製造方法。
2. 前記第２の工程は、１Ｐａ以上２００Ｐａ以下の雰囲気中で行われることを特徴とする請求項１に記載の電子部品の製造方法。
3. 前記第１の電極構成層はＴｉとＡｌを含有し、前記第２の電極構成層はＡｌを含有することを特徴とする、請求項１に記載の電子部品の製造方法。
4. 前記第１の工程から前記第３の工程までを、前記被処理体を大気に暴露することなく実行することを特徴とする請求項１に記載の電子部品の製造方法。
5. 被処理体に形成された開口径１５ｎｍ以下の凹部内に、第１の電極構成層を形成する第１の工程と、前記第１の電極構成層の表面を窒化して窒化層を形成する第２の工程と、前記窒化層の上に第２の電極構成層を形成する第３の工程と、を有し、
   前記第１の工程は、複数のマグネットが多角形格子の格子点の位置に配置され、かつ隣接する該マグネットが互いに異極性となるように配置された磁石ユニットによりターゲットの表面に磁場を形成させながら、スパッタリング法により前記第１の電極構成層を成膜するものであり、
   前記第２の工程は、前記磁石ユニットにより前記ターゲットの前記表面に磁場を形成させながら、前記第１の電極構成層の前記表面を窒化して極薄の前記窒化層を形成するものであり、
   前記第３の工程は、前記磁石ユニットにより前記ターゲットの前記表面に磁場を形成させながら、スパッタリング法により表面が平坦な前記第２の電極構成層を成膜するものである、
   ことを特徴とする電極構造の製造方法。
6. 前記第１の工程では、前記ターゲットに接続されているターゲット電極用電源の周波数を４０ＭＨｚから６０ＭＨｚにした状態でプラズマを形成することによって、前記凹部の底部に前記第１の電極構成層を成膜することを特徴とする請求項１に記載の電子部品の製造方法。
7. 前記第２の工程では、前記ターゲットに印加される電圧を前記第１の工程よりも低くした状態でプラズマを形成することによって、極薄の前記窒化層を形成することを特徴とする請求項１に記載の電子部品の製造方法。
8. 前記第３の工程では、前記被処理体を室温〜２５０℃にすることによって、前記表面が平坦な前記第２の電極構成層を形成することを特徴とする請求項１に記載の電子部品の製造方法。
9. 前記窒化層は、前記第２の電極構成層からの拡散を抑制するためのバリア層であることを特徴とする請求項１に記載の電子部品の製造方法。
10. 前記第３の工程は、前記表面が平坦な前記第２の電極構成層を流動させることなく成膜するものであることを特徴とする請求項１に記載の電子部品の製造方法。