JP5978956B2 - 不揮発性記憶装置、集積回路装置および電子機器 - Google Patents

Description

本発明は、不揮発性記憶装置、集積回路装置および電子機器等に関する。

近年、フラッシュメモリーのような大容量の不揮発性記憶装置を利用することが可能である。その一方で、個体によりばらつきが生じ得るアナログ回路のキャリブレーションの用途等で、小容量で安価なＯＴＰ（One Time Programmable）メモリーへの需要がある。

ＯＴＰメモリーは１回だけ書き込みが可能な不揮発性メモリーである。例えば、ＦＡＭＯＳ（Floating gate Avalanche injection Metal Oxide Semiconductor）は、不揮発性メモリーの一種であって、紫外線により書き込み情報の消去が可能である。しかし、紫外線照射用窓のない一般に用いられるＩＣパッケージで覆われた後は、小容量のＯＴＰメモリーとして使用可能である。

ここで、不揮発性記憶装置では、メモリーセルに加わる電圧を適切な範囲に制限しなければ、データが意図せずに書き換えられるデータディスターブが生じるおそれがある。例えば、読み出し時にゲート電極に蓄積された電荷量が変化して、誤った書き込みが発生するおそれがある。

特許文献１の発明は、レギュレーターを使って、不揮発性記憶装置の外部から供給される電源電圧から生成される電源電圧（以下、内部電圧）で不揮発性記憶装置を駆動する。そのため、メモリーセルに加わる電圧を制限できる。また、例えば特許文献２の発明は、書き込み時に用いる昇圧電圧を制限するリミッター回路を開示している。

特開２００５−１２２８３２号公報 特開昭６１−２６９２９９号公報

しかし、特許文献１の発明では、起動時から内部電圧が安定するまでの間、不揮発性記憶装置からデータを読むことができない。例えば、不揮発性記憶装置がアナログ回路等のキャリブレーションデータを記憶している場合、起動時に直ちにキャリブレーションデータを読み出すことはできず、内部電圧が安定するまで待つ必要がある。

また、特許文献２の発明では、書き込み（以下、ライト）時のデータディスターブの発生を抑制し得るが、読み出し動作（以下、リード）時のデータディスターブの発生を抑制することはできない。例えば、ＯＴＰメモリーではライトは一度だけであり、その後はリードだけが行われる。したがって、特にリードにおけるデータディスターブ（以下、リードディスターブ）の発生を抑制することが重要になる。

本発明はこのような問題点に鑑みてなされたものである。本発明のいくつかの態様によれば、電源投入から短時間でメモリーセルからデータをリードでき、リードディスターブの発生を抑制できる不揮発性記憶装置、集積回路装置および電子機器等を提供することができる。

（１）本発明は、外部から第１の電圧と、前記第１の電圧よりも低い第２の電圧とが供給される不揮発性記憶装置であって、データを不揮発に記憶しソースに対して前記第１の電圧または前記第２の電圧が供給される第１のトランジスターと、前記第１のトランジスターの選択に用いられる第２のトランジスターと、を含むメモリーセルと、前記メモリーセルから前記データをリードする場合に、前記第２のトランジスターのゲートに対してゲート電圧を与えるリミッター回路とを含み、前記リミッター回路が供給する前記第２のトランジスターのゲート電圧は前記第１のトランジスターのソース電圧に対して前記第２のトランジスターの閾値電圧に基づく所定の電圧差を有することを特徴とする。

本発明の不揮発性記憶装置はメモリーセルとリミッター回路とを含む。メモリーセルは、不揮発性の記憶素子である第１のトランジスターと、第１のトランジスターの選択用の第２のトランジスターと、を含む。例えば、第１のトランジスターはＦＡＭＯＳ（Floating gate Avalanche injection Metal Oxide Semiconductor）構造のトランジスターであってもよいし、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）構造のトランジスターであってもよいし、その他のメモリートランジスターであってもよい。例えば、第２のトランジスターはＭＯＳ構造のトランジスターであって、第１のトランジスターと直列に接続されてもよい。

リミッター回路は、電圧リミッター回路であって、例えばダイオード接続されたトランジスター、ダイオード、抵抗等で構成されていてもよい。本発明の不揮発性記憶装置は、リミッター回路を含むことで、第１のトランジスターのソース電圧（第１の電圧または第２の電圧が供給される）に対して所定の電圧差を有するゲート電圧を第２のトランジスターに与える。ここで、所定の電圧差は、第２のトランジスターの閾値電圧に基づいて定められており、例えば第１のトランジスターのデータをリードして“０”であるか“１”であるかを判断するのに必要十分な値であってもよい。

なお、“０”と“１”は２進数や論理を示す表記であるが、以下においてはデジタル回路の電圧レベルとも対応させており、ローレベルが“０”に、ハイレベルが“１”に対応するものとする。

ここで、不揮発性記憶装置には、外部から第１の電圧であるＶ_DD（例えば３．３Ｖ）と第２の電圧であるＧＮＤ（接地電圧、例えば０Ｖ）が供給されるとする。従来の不揮発性記憶装置は、データをリードする場合に、例えば第１のトランジスターのソース電圧に対してＶ_DD−ＧＮＤ間に等しい電圧差が生じるように、第２のトランジスターのゲート電圧を与える。このとき、電圧差の大きいゲート電圧を用いるため、第１のトランジスターの絶縁膜に電荷が蓄積される可能性が高まり、誤った書き込み（リードディスターブ）が発生しやすかった。

しかし、本発明の不揮発性記憶装置では、リード時に、第１のトランジスターのソース電圧に対して所定の電圧差を有するゲート電圧を第２のトランジスターに与える。この所定の電圧差は、第２のトランジスターの閾値電圧に基づいて定められ、Ｖ_DD−ＧＮＤ間に比べて十分に小さい。そのため、リードディスターブの発生を抑制することができる。

また、本発明の不揮発性記憶装置は、外部から受け取るＶ_DD（第１の電圧）とＧＮＤ（第２の電圧）から、内部のリミッター回路によって、第２のトランジスターの閾値電圧に基づく所定の電圧差を生成できる。

一方、従来の不揮発性記憶装置であっても、不揮発性記憶装置の外部のレギュレーターで生成されたＶ_DDより低い電圧（例えば、１．８Ｖ）を第１の電圧とすることで、リード
ディスターブの発生を抑制することができた。しかし、電源投入時（例えばＶ_DDが供給される時）からレギュレーターがＶ_DDより低い電圧を安定供給するまでにある程度の時間がかかる。本発明の不揮発性記憶装置は、Ｖ_DD（第１の電圧）とＧＮＤ（第２の電圧）によって動作するので、レギュレーターからの電圧を受け取る場合と比較して、電源投入からリード動作までの時間が早い。

このように、本発明の不揮発性記憶装置は、電源投入から短時間でメモリーセルからデータをリードでき、リードディスターブの発生を抑制できる。

（２）この不揮発性記憶装置において、前記リミッター回路は、第１のノードと、第２のノードとの間に多段に接続された複数の回路素子を含み、前記第１のノードの電圧は前記第１の電圧または前記第２の電圧であり、前記メモリーセルから前記データをリードする場合に、前記第２のノードの電圧を前記第２のトランジスターのゲート電圧としてもよい。

（３）この不揮発性記憶装置において、前記回路素子は、ダイオード接続されたトランジスターであってもよい。

（４）この不揮発性記憶装置において、前記リミッター回路は、前記メモリーセルから前記データをリードする場合に、一端が前記第２のノードに電気的に接続される抵抗を含んでもよい。

これらの発明の不揮発性記憶装置のリミッター回路は、多段に接続された複数の回路素子を含む。多段に接続されるとは、直列に接続されることでもよいし、並列に接続されることでもよいし、直列と並列とを組み合わせて複数の回路素子が接続されることでもよい。また、多段に接続された複数の回路素子の両端を、第１のノード、第２のノードとするが、第１のノードの電圧はＶ_DD（第１の電圧）またはＧＮＤ（第２の電圧）である。そして、第２のノードの電圧は、回路素子の接続に応じて定まる値となる。

ここで、回路素子は、ダイオード接続されたトランジスターであってもよい。このときのトランジスターは、例えばＭＯＳ構造の第２のトランジスターと同じサイズであってもよい。１つのダイオード接続されたトランジスターによって、閾値電圧Ｖ_thの電圧降下が生じる。もし、リミッター回路が直列接続された２つの前記のトランジスターを含み、第１のノードの電圧がＶ_DDであるとするならば、第２のノードの電圧はＶ_DD−２×Ｖ_thで与えられる。このとき、リミッター回路は、第２のノードの電圧として、第２のトランジスターの閾値電圧Ｖ_thと関連する電圧値を生成することができる。なお、あらかじめ前記の閾値電圧Ｖ_thがわかっている場合には、Ｖ_thに相当する電圧降下が生じるような特性のダイオード、抵抗を回路素子として用いてもよい。

また、リミッター回路は、第２のノードの電圧が自動的に所望の値に調整されるように、調整用の素子や回路を含んでいてもよい。例えば、調整用の素子として、一端が前記第２のノードに接続される抵抗（高抵抗）を含んでいてもよい。このとき、他端はＶ_DD（第１の電圧）またはＧＮＤ（第２の電圧）に接続されており、第２のノードの電圧が所望の値より高い場合、または低い場合に、この抵抗に電流が流れることで第２のノードの電圧が調整されてもよい。なお、抵抗に電流が流れることによる調整は、データをリードする場合にのみ行われてもよい。

このように、これらの発明の不揮発性記憶装置のリミッター回路は、多段に接続された複数の回路素子によって、第２のノードの電圧を、第２のトランジスターの閾値電圧と関連づけた所望の値とすることができる。そして、これらの発明の不揮発性記憶装置は、第
２のノードの電圧を、第２のトランジスターのゲート電圧とすることができ、リードディスターブの発生を抑制できる。

（５）この不揮発性記憶装置において、前記メモリーセルは、フローティングゲート構造の前記第１のトランジスターを含んでもよい。

（６）この不揮発性記憶装置において、前記メモリーセルは、ＭＯＮＯＳ構造の前記第１のトランジスターを含んでもよい。

本発明の不揮発性記憶装置は、具体的には次のようなメモリーセル構造であってもよい。まず、メモリーセルは、フローティングゲート構造の第１のトランジスターを含んでもよい。そして、リード時に第１のトランジスターのソース電圧はＶ_DD（第１の電圧）であってもよい。つまり、第１のトランジスターとしてＰ型のＦＡＭＯＳトランジスターを用いてもよい。このとき、第２のトランジスターはＰ型のＭＯＳトランジスターであってもよい。

また、メモリーセルは、ＭＯＮＯＳ構造の第１のトランジスターを含んでもよい。そして、リード時に第１のトランジスターのソース電圧はＧＮＤ（第２の電圧）であってもよい。つまり、第１のトランジスターとしてＮ型のＭＯＮＯＳトランジスターを用いてもよい。このとき、第２のトランジスターはＮ型のＭＯＳトランジスターであってもよい。

このように、本発明の不揮発性記憶装置は、ＦＡＭＯＳトランジスターを含んでいても、ＭＯＮＯＳトランジスターを含んでいてもよい。また、本発明の不揮発性記憶装置は、Ｐ型のトランジスターを用いて構成することもできるし、Ｎ型のトランジスターを用いて構成することもできる。したがって、トランジスターのタイプについての制約はなく、例えば、リードディスターブの発生を抑制するために既にある不揮発性記憶装置を置き換えるといった用途でも、特に制限なく用いることができる。

（７）本発明は、前記の不揮発性記憶装置を含む集積回路装置である。

（８）本発明は、前記の不揮発性記憶装置を含む電子機器である。

（９）本発明は、集積回路装置であって、前記の不揮発性記憶装置と、レギュレーターと、を含み、前記不揮発性記憶装置は、前記レギュレーターの設定値を記憶し、前記レギュレーターは、前記第１の電圧と前記第２の電圧との中間電圧である第３の電圧を生成し、前記第３の電圧を生成する前に前記不揮発性記憶装置から前記設定値を受け取る。

これらの発明は、前記の不揮発性記憶装置を含むため、電源投入から短時間で不揮発性記憶装置のデータをリード可能な集積回路装置（Integrated Circuit、IC）、電子機器等を実現できる。また、前記の不揮発性記憶装置はリードディスターブの発生を抑制できるため、信頼性の高い集積回路装置、電子機器等を実現できる。

このとき、集積回路装置は、第１の電圧と第２の電圧の中間電圧（第３の電圧）を生成するレギュレーターを含んでもよい。そして、集積回路装置に含まれる不揮発性記憶装置は、レギュレーターの設定値を含んでもよい。電源投入から短時間でメモリーセルからデータをリードできるため、レギュレーターは、この設定値を第３の電圧を生成する前に受け取ることができる。そのため、柔軟に起動時の設定を調整可能な集積回路装置を実現できる。

第１実施形態の不揮発性記憶装置の説明図。 第１実施形態のリミッター回路の構成を説明する図。 第１実施形態のリミッター回路の出力について説明する図。 第１実施形態のメモリーセルのリード動作を説明する図。 第１実施形態の動作モードと印加する電圧との関係を示す図。 第２実施形態の不揮発性記憶装置の説明図。 第２実施形態のリミッター回路の構成を説明する図。 第２実施形態のリミッター回路の出力について説明する図。 第２実施形態のメモリーセルのリード動作を説明する図。 第２実施形態の動作モードと印加する電圧との関係を示す図。 比較例の不揮発性記憶装置を含む集積回路装置のブロック図。 図１１の集積回路装置で設定値の安定時間を示すタイミング図。 前記実施形態の不揮発性記憶装置を含む集積回路装置のブロック図。 図１３の集積回路装置で設定値の安定時間を示すタイミング図。 前記実施形態の不揮発性記憶装置を含む電子機器のブロック図。 図１６（Ａ）〜図１６（Ｂ）は電子機器の外観を例示する図。

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

１．不揮発性記憶装置（第１実施形態）
１．１．不揮発性記憶装置の構成
図１は、本実施形態の不揮発性記憶装置１０の構成を示す図である。不揮発性記憶装置１０は、不揮発性記憶素子であるＦＡＭＯＳ（Floating gate Avalanche injection Metal Oxide Semiconductor）構造のトランジスター（ＦＡＭＯＳトランジスターＦＴｒ）を含むメモリーセルＭＣを複数含んでいる。

不揮発性記憶装置１０は、メモリーセルＭＣを図１のＹ方向（以下、行方向）および図１のＸ方向（以下、列方向）にアレイ状に配置している。本実施形態の不揮発性記憶装置１０は、行方向にｍ個（ｍは自然数）、列方向にｎ個（ｎは自然数）のメモリーセルＭＣを並べた構造になっている。

また、メモリーセルＭＣは、ソース線ＳＬ、ワード線ＷＬ₁〜ＷＬ_m、ビット線ＢＬ₁〜ＢＬ_nと図１のように接続している。ワード線ＷＬ₁〜ＷＬ_mがアクティブか、非アクティブかは、それぞれ図外の制御部からのワード線制御信号ＷＩ₁〜ＷＩ_mに基づいて定まる。なお、ワード線制御信号ＷＩ₁〜ＷＩ_mはアクティブ・ハイの信号である。

ここで、ワード線調整部ＣＴは、ワード線ＷＬ₁〜ＷＬ_mの電圧を調整する。ワード線調整部ＣＴは、それぞれワード線制御信号ＷＩ₁〜ＷＩ_mが入力されるインバーターＩＶ₁〜ＩＶ_mを含む。インバーターＩＶ₁〜ＩＶ_mはそれぞれワード線ＷＬ₁〜ＷＬ_mと接続されている。そして、ワード線調整部ＣＴは、共通のリミッター回路ＬＣを含む。リミッター回路ＬＣは、インバーターＩＶ₁〜ＩＶ_mの出力電圧を調整できる。

なお、図１は不揮発性記憶装置１０の一部を示したものであり、不揮発性記憶装置１０の全ての構成要素を図示したものではない。また、以下において、全てのメモリーセルＭＣに共通な構造や制御については、ｉ行（１≦ｉ≦ｍ、ｉは自然数）、ｊ列（１≦ｊ≦ｎ、ｊは自然数）のメモリーセルＭＣ_ijについてのみ説明や図示を行うものとする。また、ワード線調整部ＣＴについても、構造や制御について、その一部であるワード線調整部Ｃ
Ｔ_iについてのみ説明や図示を行うものとする。

メモリーセルＭＣ_ijは、ワード線ＷＬ_iとビット線ＢＬ_jとによって選択されて、書き込みおよび読み出しが行われる。なお、ビット線ＢＬ_jについても、図外の制御部によって電圧制御されるものとする。

メモリーセルＭＣ_ijは、フローティングゲートＦＧを含むＦＡＭＯＳトランジスターＦＴｒ（本発明の第１のトランジスターに対応）とワード線ＷＬ_iによって選択される選択トランジスターＣＴｒ（本発明の第２のトランジスターに対応）が直列に接続された構造となっている。

ここで、フローティングゲートＦＧに電荷が注入された状態では、読み出しされた時に電流が流れるので、このことを検出してメモリーセルＭＣ_ijの値が“０”であるとする。また、フローティングゲートＦＧに電荷が注入されていない状態では、読み出しされた時に電流が流れないので、このことを検出してメモリーの値が“１”であるとする。例えば、書き込み（すなわち、フローティングゲートＦＧへの電荷の注入）をしていない初期のメモリーセルＭＣ_ijを読み出すときの期待値は“１”である。

図１のように、メモリーセルＭＣ_ijにおいて、ＦＡＭＯＳトランジスターＦＴｒ、選択トランジスターＣＴｒはＰ型トランジスターであるが、Ｐ型トランジスターでなくＮ型トランジスターで構成することもできる。なお、ソース線ＳＬは共通であって、全てのメモリーセルＭＣのＦＡＭＯＳトランジスターＦＴｒのソースと接続される。

１．２．リミッター回路の構成
図２は、リミッター回路ＬＣの詳細な構成を示す図である。図１で示したワード線調整部ＣＴの構造は各ワード線で共通であるため、リミッター回路ＬＣを含む一部であるワード線調整部ＣＴ_iについてのみ図示して説明する。なお、ワード線ＷＬ_iに接続されるメモリーセルＭＣ_ij以外のメモリーセルＭＣについては、メモリーセルＭＣ_ijと構造、制御が同じであるため図示と説明を省略している。また、図１と同じ要素には同じ符号を付しており説明を省略する。

図２のワード線調整部ＣＴ_iには、外部からＶ_DD（本発明の第１の電圧に対応）とＧＮＤ（本発明の第２の電圧に対応、接地電圧）が供給されている。ワード線調整部ＣＴ_iは、ワード線制御信号ＷＩ_iが入力され、出力がワード線ＷＬ_iに接続されているインバーターＩＶ_iを含む。

ここで、図外の制御部によってアクティブ・ハイであるワード線制御信号ＷＩ_iが“０”（ローレベル）とされた場合には、メモリーセルＭＣ_ijのＰ型の選択トランジスターＣＴｒのゲートと接続されるワード線ＷＬ_iの電圧はＶ_DDとなる。そのため、選択トランジスターＣＴｒはオフ状態となる。つまり、ワード線制御信号ＷＩ_iが“０”（ローレベル）である場合、メモリーセルＭＣ_ijは選択されず、ワード線ＷＬ_iは非アクティブである。

一方、ワード線制御信号ＷＩ_iが“１”（ハイレベル）である場合には、ワード線ＷＬ_iの電圧はノードＮ₃の電圧になる。ノードＮ₃の電圧は、リミッター回路ＬＣの出力電圧である。そこで、以下にリミッター回路ＬＣの構成を説明し、不揮発性記憶装置の動作モードが“リード”であるとしてノードＮ₃の電圧を求める。

リミッター回路ＬＣは、多段に接続された複数の回路素子（以下、回路素子群Ｌ₁）と、一端がノードＮ₃に接続された抵抗Ｒを含む。リミッター回路ＬＣは、図外の制御部か
ら動作モードによって値が変化する信号ＲＤおよび信号ＷＲを受け取る。動作モードがリード（メモリーセルＭＣ_ijからデータをリードする場合）であれば、信号ＲＤは“１”（ハイレベル）であり、信号ＷＲは“０”（ローレベル）である。なお、動作モードがライト（メモリーセルＭＣ_ijにデータをライトする場合）であれば、信号ＲＤは“０”であり、信号ＷＲは“１”である。また、動作モードがリードでもライトでもない場合には、信号ＲＤと信号ＷＲはともに“０”であるとする。

動作モードがリードであるとすると、信号ＲＤは“１”であるため、抵抗Ｒの他端は接地されることになる。ここで、回路素子群Ｌ₁の一端のノードＮ₁（本発明の第１のノードに対応）の電圧はＶ_DDである。そして、回路素子群Ｌ₁の他端のノードＮ₂（本発明の第２のノードに対応）については、動作モードがリードで信号ＷＲが“０”であるため、ノードＮ₃と電気的に接続される。すなわち、動作モードがリードの場合、ノードＮ₃の電圧は、ノードＮ₂の電圧となる。

図２のように、回路素子群Ｌ₁は、回路素子として２つのダイオード接続されたＰ型のトランジスター（トランジスターＬ₁₀およびトランジスターＬ₁₁）を含む。そして、トランジスターＬ₁₀とトランジスターＬ₁₁とは直列に接続されている。そのため、このＰ型のトランジスターの閾値電圧をＶ_thpとすると、ノードＮ₂の電圧は最終的におおよそＶ_DD−２×｜Ｖ_thp｜となる。したがって、動作モードがリードであって、ワード線制御信号ＷＩ_iが“１”である場合には、ワード線ＷＬ_iの電圧はＶ_DD−２×｜Ｖ_thp｜になると考えることができる。

ここで、抵抗Ｒは、トランジスターＬ₁₀、Ｌ₁₁よりも弱い電流能力をもつ高抵抗である。動作モードがリードの場合、リミッター回路ＬＣに含まれる抵抗ＲはノードＮ₃の電圧（ここではノードＮ₂の電圧と同じ）をおおよそＶ_DD−２×｜Ｖ_thp｜に安定させる機能を有する。

図３は、ノードＮ₃の電圧に対して、トランジスターＬ₁₀およびトランジスターＬ₁₁を流れる電流Ｉ_L1と、抵抗Ｒを流れる電流Ｉ_Rとを示したものである。ノードＮ₃の電圧が例えばＶ_DD−２×｜Ｖ_thp｜よりも高いＶ_x1になった場合を考える。このとき、トランジスターＬ₁₀およびトランジスターＬ₁₁には電流は流れない（電流Ｉ_L1）が、抵抗Ｒには電流が流れる（電流Ｉ_R）。そのため、ノードＮ₃の電圧はＶ_x1から図３の矢印ａ₁の向きに変化していく。すなわち、ノードＮ₃の電圧は徐々に低下することになる。

次に、ノードＮ₃の電圧が例えばＶ_DD−２×｜Ｖ_thp｜よりも低いＶ_x0になった場合を考える。このとき、トランジスターＬ₁₀およびトランジスターＬ₁₁に電流が流れ（電流Ｉ_L1）、抵抗Ｒにも電流が流れる（電流Ｉ_R）。抵抗Ｒは、トランジスターＬ₁₀、Ｌ₁₁よりも弱い電流能力をもつ高抵抗であるため、ノードＮ₃の電圧はＶ_x0から図３の矢印ａ₀の向きに変化していく。すなわち、ノードＮ₃の電圧は徐々に上昇することになる。

そして、ノードＮ₃の電圧が、図３の矢印ａ₀または矢印ａ₁の向きに変化して、電流Ｉ_L1と電流Ｉ_Rの交点Ｂ₀まで達すると、トランジスターＬ₁₀、Ｌ₁₁を流れる電流と抵抗Ｒを流れる電流とが等しいので安定する。ここで、交点Ｂ₀に対応するノードＮ₃の電圧は、おおよそＶ_DD−２×｜Ｖ_thp｜である。そのため、リミッター回路ＬＣは抵抗Ｒを含むことで、最終的におおよそＶ_DD−２×｜Ｖ_thp｜の電圧を生成することができる。したがって、不揮発性記憶装置１０は、動作モードがリードであって、ワード線制御信号ＷＩ_iが“１”である場合には、ワード線ＷＬ_iの電圧を安定的にＶ_DD−２×｜Ｖ_thp｜とすることができる。

１．３．リード動作の詳細
ここで、ワード線ＷＬ_iの電圧をＶ_DD−２×｜Ｖ_thp｜に制限することで、リードディスターブの発生を抑制できることを、図４を参照して説明する。図４は、メモリーセルＭＣ_ijについて、ソース線ＳＬの電圧をＶ_DDとし、ビット線ＢＬ_jの電圧をＧＮＤとして、メモリーセルＭＣ_ijのデータをリードしている様子を示している。このとき、ビット線ＢＬ_jを流れるリード信号の電流ＩＲ_Pによって、メモリーセルＭＣ_ijのデータが“０”であるか“１”であるかを判断する。

選択トランジスターＣＴｒのゲートに接続されたワード線ＷＬ_iの電圧がＶ_DD−２×｜Ｖ_thp｜であるので、図４のノードＮ_pの電圧はＶ_DD−｜Ｖ_thp｜以上でなければリードできない。つまり、ノードＮ_pの電圧がＶ_DD−｜Ｖ_thp｜より低いと、選択トランジスターＣＴｒについて｜Ｖ_gs｜＜｜Ｖ_thp｜となり、選択トランジスターＣＴｒはオフ状態になる。なお、Ｖ_gsはゲート−ソース間の電圧である。また、Ｖ_thpはＰ型のトランジスターの閾値電圧であり、トランジスターＬ₁₀およびトランジスターＬ₁₁についての閾値電圧と同じである。

すると、メモリーセルＭＣ_ijのデータをリードする条件は、ノードＮ_pの電圧がＶ_DD−｜Ｖ_thp｜以上となることであるが、この条件は、ＦＡＭＯＳトランジスターＦＴｒに加わるドレイン−ソース間の電圧の大きさ｜Ｖ_ds｜が｜Ｖ_thp｜に制限されることを意味する。

例えば、従来の不揮発性記憶装置は、データをリードする場合に、例えば第１のトランジスターのソース電圧（Ｖ_DD）に対してＶ_DD−ＧＮＤ間に等しい電圧差が生じるようなゲート電圧（ＧＮＤ）を第２のトランジスターに与える。このとき、ＦＡＭＯＳトランジスターＦＴｒに加わるドレイン−ソース間の電圧の大きさ｜Ｖ_ds｜は｜Ｖ_DD−Ｖ_thp｜にもなり得るため、リードディスターブが発生しやすかった。

一方、ＦＡＭＯＳトランジスターＦＴｒに加わるドレイン−ソース間の電圧の大きさ｜Ｖ_ds｜が｜Ｖ_thp｜に制限される本実施形態の不揮発性記憶装置１０は、｜Ｖ_thp｜が｜Ｖ_DD−Ｖ_thp｜に比べて小さな値であるため、リードディスターブの発生を抑制することができる。

このように、不揮発性記憶装置１０は、選択トランジスターＣＴｒのゲートと接続されるワード線ＷＬ_iのリード時の電圧をＶ_DD−２×｜Ｖ_thp｜にすることで、ＦＡＭＯＳトランジスターＦＴｒに加わる電圧の大きさを｜Ｖ_thp｜に制限して、リードディスターブの発生を抑制することができる。

ここで、不揮発性記憶装置１０のリミッター回路ＬＣは、回路素子群Ｌ₁の構成を変えることで、ワード線ＷＬ_iのリード時の電圧をＶ_DD−２×｜Ｖ_thp｜以外にすることが可能である。例えば、回路素子群Ｌ₁においてダイオード接続されたＰ型のトランジスターをＭ個直列接続することで、ワード線ＷＬ_iのリード時の電圧をＶ_DD−Ｍ×｜Ｖ_thp｜（ここでのＭは２以上の整数）に変更できる。ただし、ＦＡＭＯＳトランジスターＦＴｒに加わる電圧が（Ｍ−１）×｜Ｖ_thp｜となり得ることを考えると、本実施形態の構成（Ｍ＝２）が好ましい。

なお、リミッター回路ＬＣの回路素子は、本実施形態のようなトランジスターに限るものではなく、例えばダイオードであってもよい。また、例えば、リミッター回路ＬＣは抵抗素子を用いた抵抗分割回路であってもよい。

１．４．他の動作モード
図５は、本実施形態の不揮発性記憶装置１０における動作モードと印加する電圧との関
係をまとめたものである。前記のように動作モードがリードの場合には、リミッター回路ＬＣの出力としてＶ_DD−２×｜Ｖ_thp｜という電圧が得られる。そして、この電圧はワード線ＷＬ_iに印加され、ソース線ＳＬの電圧をＶ_DDとし、ビット線ＢＬ_jの電圧をＧＮＤとすることで、メモリーセルＭＣ_ijのデータをリードできる。

動作モードがライトの場合には、信号ＲＤは“０”であり、信号ＷＲは“１”である。そのため、ノードＮ₃の電圧はＧＮＤとなる（図２参照）。よって、ワード線ＷＬ_iの電圧はＧＮＤであり、ソース線ＳＬの電圧をＧＮＤ、ビット線ＢＬ_jの電圧をＶ_DDよりも高い書き込み電圧にすることで、メモリーセルＭＣ_ijにデータをライトすることができる。なお、ビット線ＢＬ_jの電圧をＧＮＤとすれば、データのライトは行われない。

動作モードがリードでもライトでもない場合（この例では待機状態とする）には、信号ＲＤと信号ＷＲはともに“０”である。このとき、抵抗Ｒに電流は流れず、リミッター回路ＬＣの出力（ノードＮ₃）の電圧はＶ_DD−２×｜Ｖ_thp｜以上となる（図２参照）。また、ワード線ＷＬ_iの電圧はＶ_DD（非アクティブ）であり、ソース線ＳＬの電圧をＶ_DD、ビット線ＢＬ_jの電圧をＶ_DDにすることで、メモリーセルＭＣ_ijは待機状態となる。

このように、不揮発性記憶装置１０は、従来の不揮発性記憶装置と同じようにリード、ライト、待機状態という動作モードを有する。そして、前記のように、選択トランジスターＣＴｒのゲートと接続されるワード線ＷＬ_iのリード時の電圧をＶ_DD−２×｜Ｖ_thp｜にすることで、ＦＡＭＯＳトランジスターＦＴｒに加わる電圧の大きさを｜Ｖ_thp｜に制限して、リードディスターブの発生を抑制することができる。

このとき、不揮発性記憶装置１０は、ワード線ＷＬ_iの電圧をＶ_DD−２×｜Ｖ_thp｜に制限するが、不揮発性記憶装置の外部のレギュレーターで生成された電圧を必要とするわけではない。不揮発性記憶装置１０は、内部のリミッター回路によって、外部からのＶ_DD、ＧＮＤに基づいてワード線ＷＬ_iの電圧を調整できる。よって、内部電圧を安定供給するまでにある程度の時間がかかるレギュレーターを必要としないため、不揮発性記憶装置１０は、電源投入から短時間でメモリーセルＭＣ_ijのデータをリードできる。

なお、選択トランジスターＣＴｒを含まないＦＡＭＯＳトランジスターＦＴｒだけのメモリーセルＭＣ_ijも考えられる。このとき、ＦＡＭＯＳトランジスターＦＴｒが接続されるデータ線（ソース線ＳＬとは異なる配線）の選択トランジスターのゲート電圧を制限してもよい。しかし、プリチャージ手段についても工夫が必要になるため、本実施形態の不揮発性記憶装置１０の方が回路構成を簡単にできる。

２．不揮発性記憶装置（第２実施形態）
２．１．不揮発性記憶装置の構成
図６は、本実施形態の不揮発性記憶装置１０の構成を示す図である。不揮発性記憶装置１０は、不揮発性記憶素子であるＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）構造のトランジスター（ＭＯＮＯＳトランジスターＭＴｒ）を含むメモリーセルＭＣを複数含んでいる。なお、図１〜図５と同じ要素には同じ符号を付しており説明を省略する。また、重複を避けるため第１実施形態と異なる事項についてのみ説明する。

メモリーセルＭＣは、ソース線ＳＬ、ワード線ＷＬ₁〜ＷＬ_m、書込ワード線ＷＬ_1w〜ＷＬ_mw、ビット線ＢＬ₁〜ＢＬ_nと図６のように接続している。ワード線ＷＬ₁〜ＷＬ_m、書込ワード線ＷＬ_1w〜ＷＬ_mwがアクティブか、非アクティブかは、それぞれ図外の制御部からのワード線制御信号ｎＷＩ₁〜ｎＷＩ_m、書込ワード線制御信号ｎＷＩ_1w〜ｎＷＩ_mwに基づいて定まる。なお、ワード線制御信号ｎＷＩ₁〜ｎＷＩ_m、書込ワード線制御信号ｎＷＩ_1w〜ｎＷＩ_mwはアクティブ・ローの信号である。

ワード線調整部ＣＴは、ワード線ＷＬ₁〜ＷＬ_mの電圧を調整し、書込ワード線調整部ＣＴ_wは、それぞれ書込ワード線ＷＬ_1w〜ＷＬ_mwの電圧を調整する。ここで、ワード線調整部ＣＴは、それぞれワード線制御信号ｎＷＩ₁〜ｎＷＩ_mが入力されるインバーターＩＶ₁〜ＩＶ_mを含む。インバーターＩＶ₁〜ＩＶ_mはそれぞれワード線ＷＬ₁〜ＷＬ_mと接続されている。そして、ワード線調整部ＣＴは、共通のリミッター回路ＬＣを含む。リミッター回路ＬＣは、インバーターＩＶ₁〜ＩＶ_mの出力電圧を調整できる。

ここで、書込ワード線調整部ＣＴの構造は、ワード線調整部ＣＴと同じであり説明を省略する。また、ワード線ＷＬ₁〜ＷＬ_mと書込ワード線ＷＬ_1w〜ＷＬ_mwとは独立に制御されてもよいが、ＯＴＰメモリーとして使用される本実施形態の不揮発性記憶装置１０では、ワード線ＷＬ₁〜ＷＬ_m、書込ワード線ＷＬ_1w〜ＷＬ_mwを同じ信号のように扱うことが可能である（図１０参照）。そのため、図７以降では、書込ワード線調整部ＣＴの表示を省略する。なお、独立した書込ワード線ＷＬ_1w〜ＷＬ_mwを持たず、ワード線ＷＬ₁〜ＷＬ_mによって共用する構成も可能である。

メモリーセルＭＣ_ijは、電荷蓄積層ＦＮを含むＭＯＮＯＳトランジスターＭＴｒ（本発明の第１のトランジスターに対応）とワード線ＷＬ_iによって選択される選択トランジスターＣＴｒ（本発明の第２のトランジスターに対応）が直列に接続された構造となっている。

ここで、電荷蓄積層ＦＮに電荷が注入されていない状態では、読み出しされた時に電流が流れるので、このことを検出してメモリーセルＭＣ_ijの値が“１”であるとする。また、電荷蓄積層ＦＮに電荷が注入された状態では、読み出しされた時に電流が流れないので、このことを検出してメモリーの値が“０”であるとする。

図６のように、メモリーセルＭＣ_ijにおいて、ＭＯＮＯＳトランジスターＭＴｒ、選択トランジスターＣＴｒはＮ型トランジスターである。なお、ソース線ＳＬは共通であって、全てのメモリーセルＭＣのＭＯＮＯＳトランジスターＭＴｒのソースと接続される。

２．２．リミッター回路の構成
図７は、リミッター回路ＬＣの詳細な構成を示す図である。図６で示したワード線調整部ＣＴ、書込ワード線調整部ＣＴの構造は共通であるため、リミッター回路ＬＣを含むワード線調整部ＣＴ_iについてのみ図示して説明する。なお、ワード線ＷＬ_iに接続されるメモリーセルＭＣ_ij以外のメモリーセルＭＣについては、メモリーセルＭＣ_ijと構造、制御が同じであるため図示と説明を省略している。また、図１〜図６と同じ要素には同じ符号を付しており説明を省略する。

図外の制御部によってアクティブ・ローであるワード線制御信号ｎＷＩ_iが“１”（ハイレベル）とされた場合には、メモリーセルＭＣ_ijのＮ型の選択トランジスターＣＴｒのゲートと接続されるワード線ＷＬ_iの電圧はＧＮＤとなる。そのため、選択トランジスターＣＴｒはオフ状態となる。つまり、ワード線制御信号ｎＷＩ_iが“１”（ハイレベル）である場合、メモリーセルＭＣ_ijは選択されず、ワード線ＷＬ_iは非アクティブである。

一方、ワード線制御信号ｎＷＩ_iが“０”（ローレベル）である場合には、ワード線ＷＬ_iの電圧はノードＮ₃の電圧になる。ノードＮ₃の電圧は、リミッター回路ＬＣの出力電圧である。

リミッター回路ＬＣは、多段に接続された複数の回路素子（以下、回路素子群Ｌ₂）と、一端がノードＮ₃に接続された抵抗Ｒを含む。リミッター回路ＬＣは、図外の制御部か
ら動作モードによって値が変化する信号ｎＲＤおよび信号ｎＷＲを受け取る。動作モードがリード（メモリーセルＭＣ_ijからデータをリードする場合）であれば、信号ｎＲＤは“０”（ローレベル）であり、信号ｎＷＲは“１”（ハイレベル）である。なお、動作モードがライトであれば、信号ｎＲＤは“１”であり、信号ｎＷＲは“０”である。また、動作モードがリードでもライトでもない場合には、信号ｎＲＤと信号ｎＷＲはともに“１”であるとする。

動作モードがリードであるとすると、信号ｎＲＤは“０”であるため、抵抗Ｒの他端の電圧はＶ_DDになる。ここで、回路素子群Ｌ₂の一端のノードＮ₁（本発明の第１のノードに対応）の電圧はＧＮＤである。そして、回路素子群Ｌ₂の他端のノードＮ₂（本発明の第２のノードに対応）については、動作モードがリードで信号ｎＷＲが“１”であるため、ノードＮ₃と電気的に接続される。すなわち、動作モードがリードの場合、ノードＮ₃の電圧は、ノードＮ₂の電圧となる。

図７のように、回路素子群Ｌ₂は、回路素子として２つのダイオード接続されたＮ型のトランジスター（トランジスターＬ₂₀およびトランジスターＬ₂₁）を含む。そして、トランジスターＬ₂₀とトランジスターＬ₂₁とは直列に接続されている。そのため、このＮ型のトランジスターの閾値電圧をＶ_thnとすると、ノードＮ₂の電圧は最終的におおよそ２×Ｖ_thnとなる。したがって、動作モードがリードであって、ワード線制御信号ｎＷＩ_iが“０”である場合には、ワード線ＷＬ_iの電圧は２×Ｖ_thnになると考えることができる。

ここで、抵抗Ｒは、トランジスターＬ₂₀、Ｌ₂₁よりも弱い電流能力をもつ高抵抗である。動作モードがリードの場合、リミッター回路ＬＣに含まれる抵抗ＲはノードＮ₃の電圧（ここではノードＮ₂の電圧と同じ）をおおよそ２×Ｖ_thnに安定させる機能を有する。

図８は、ノードＮ₃の電圧に対して、トランジスターＬ₂₀およびトランジスターＬ₂₁を流れる電流Ｉ_L2と、抵抗Ｒを流れる電流Ｉ_Rとを示したものである。ノードＮ₃の電圧が例えば２×Ｖ_thnよりも低いＶ_x0になった場合を考える。このとき、トランジスターＬ₂₀およびトランジスターＬ₂₁には電流は流れない（電流Ｉ_L2）が、抵抗Ｒには電流が流れる（電流Ｉ_R）。そのため、ノードＮ₃の電圧はＶ_x0から図８の矢印ａ₀の向きに変化していく。すなわち、ノードＮ₃の電圧は徐々に上昇することになる。

次に、ノードＮ₃の電圧が例えば２×Ｖ_thnよりも高いＶ_x1になった場合を考える。このとき、トランジスターＬ₂₀およびトランジスターＬ₂₁に電流が流れ（電流Ｉ_L2）、抵抗Ｒにも電流が流れる（電流Ｉ_R）。抵抗Ｒは、トランジスターＬ₂₀、Ｌ₂₁よりも弱い電流能力をもつ高抵抗であるため、ノードＮ₃の電圧はＶ_x1から図８の矢印ａ₁の向きに変化していく。すなわち、ノードＮ₃の電圧は徐々に低下することになる。

そして、ノードＮ₃の電圧が、図８の矢印ａ₀または矢印ａ₁の向きに変化して、電流Ｉ_L2と電流Ｉ_Rの交点Ｂ₀まで達すると、トランジスターＬ₂₀、Ｌ₂₁を流れる電流と抵抗Ｒを流れる電流とが等しいので安定する。ここで、交点Ｂ₀に対応するノードＮ₃の電圧は、おおよそ２×Ｖ_thnである。そのため、リミッター回路ＬＣは抵抗Ｒを含むことで、最終的におおよそ２×Ｖ_thnの電圧を生成することができる。したがって、不揮発性記憶装置１０は、動作モードがリードであって、ワード線制御信号ｎＷＩ_iが“０”である場合には、ワード線ＷＬ_iの電圧を安定的に２×Ｖ_thnとすることができる。

なお、書込ワード線ＷＬ_iwについても、ワード線ＷＬ_iと同じ電圧が与えられるように不図示の書込ワード線調整部ＣＴ_wによる制御が行われる。

２．３．リード動作の詳細
ここで、ワード線ＷＬ_iの電圧を２×Ｖ_thnに制限することで、リードディスターブの発生を抑制できることを、図９を参照して説明する。図９は、メモリーセルＭＣ_ijについて、ソース線ＳＬの電圧をＧＮＤとし、ビット線ＢＬ_jの電圧をＶ_DDとして、メモリーセルＭＣ_ijのデータをリードしている様子を示している。このとき、ビット線ＢＬ_jを流れるリード信号の電流ＩＲ_Pによって、メモリーセルＭＣ_ijのデータが“０”であるか“１”であるかを判断する。

選択トランジスターＣＴｒのゲートに接続されたワード線ＷＬ_iの電圧が２×Ｖ_thnであるので、図９のノードＮ_nの電圧はＶ_thn以下でなければリードできない。つまり、ノードＮ_nの電圧がＶ_thnより高いと、選択トランジスターＣＴｒについてＶ_gs＜Ｖ_thnとなり、選択トランジスターＣＴｒはオフ状態になる。なお、Ｖ_gsはゲート−ソース間の電圧である。また、Ｖ_thnはＮ型のトランジスターの閾値電圧であり、トランジスターＬ₂₀およびトランジスターＬ₂₁についての閾値電圧と同じである。また、このときＭＯＮＯＳトランジスターＭＴｒのゲートに接続された書込ワード線ＷＬ_iwの電圧も２×Ｖ_thnである。

すると、メモリーセルＭＣ_ijのデータをリードする条件は、ノードＮ_nの電圧がＶ_thn以下となることであるが、この条件は、ＭＯＮＯＳトランジスターＭＴｒに加わるドレイン−ソース間の電圧の大きさＶ_dsがＶ_thnに制限されることを意味する。

このように、不揮発性記憶装置１０は、選択トランジスターＣＴｒのゲートと接続されるワード線ＷＬ_iのリード時の電圧を２×Ｖ_thnにすることで、ＭＯＮＯＳトランジスターＭＴｒに加わる電圧の大きさを、比較的小さな値であるＶ_thnに制限して、リードディスターブの発生を抑制することができる。

２．４．他の動作モード
図１０は、本実施形態の不揮発性記憶装置１０における動作モードと印加する電圧との関係をまとめたものである。前記のように動作モードがリードの場合には、リミッター回路ＬＣの出力として２×Ｖ_thnという電圧が得られる。そして、この電圧はワード線ＷＬ_iに印加され、ソース線ＳＬの電圧をＧＮＤとし、ビット線ＢＬ_jの電圧をＶ_DDとすることで、メモリーセルＭＣ_ijのデータをリードできる。なお、書込ワード線ＷＬ_iwについても、ワード線ＷＬ_iと同じ電圧２×Ｖ_thnとする。

動作モードがライトの場合には、信号ｎＲＤは“１”であり、信号ｎＷＲは“０”である。そのため、ノードＮ₃の電圧はＶ_DDとなる（図７参照）。よって、ワード線ＷＬ_i（および書込ワード線ＷＬ_iw）の電圧はＶ_DDであり、ソース線ＳＬの電圧をＶ_DD、ビット線ＢＬ_jの電圧をＧＮＤにすることで、メモリーセルＭＣ_ijにデータをライトすることができる。ただし、ここでのＶ_DDは書き込み可能な十分に高い電圧であるとする。なお、ビット線ＢＬ_jの電圧をＶ_DDとすれば、データのライトは行われない。

動作モードがリードでもライトでもない場合（この例では待機状態とする）には、信号ｎＲＤと信号ｎＷＲはともに“１”である。このとき、抵抗Ｒに電流は流れず、リミッター回路ＬＣの出力（ノードＮ₃）の電圧は２×Ｖ_thn以下となる（図７参照）。また、ワード線ＷＬ_iおよび書込ワード線ＷＬ_iwの電圧はＧＮＤ（非アクティブ）であり、ソース線ＳＬの電圧をＧＮＤ、ビット線ＢＬ_jの電圧をＧＮＤにすることで、メモリーセルＭＣ_ijは待機状態となる。

このように、不揮発性記憶装置１０は、従来の不揮発性記憶装置と同じようにリード、ライト、待機状態という動作モードを有する。そして、前記のように、選択トランジスターＣＴｒのゲートと接続されるワード線ＷＬ_iのリード時の電圧を２×Ｖ_thnにすることで、ＭＯＮＯＳトランジスターＭＴｒに加わる電圧の大きさをＶ_thnに制限して、リードデ
ィスターブの発生を抑制することができる。

このとき、不揮発性記憶装置１０は、ワード線ＷＬ_iの電圧を２×Ｖ_thnに制限するが、不揮発性記憶装置の外部のレギュレーターで生成された電圧を必要とするわけではない。不揮発性記憶装置１０は、内部のリミッター回路によって、外部からのＶ_DD、ＧＮＤに基づいてワード線ＷＬ_iの電圧を調整できる。よって、内部電圧を安定供給するまでにある程度の時間がかかるレギュレーターを必要としないため、不揮発性記憶装置１０は、電源投入から短時間でメモリーセルＭＣ_ijのデータをリードできる。

３．集積回路装置
前記の第１実施形態、第２実施形態の不揮発性記憶装置１０は、集積回路装置１（図１３参照）の一部であってもよい。このとき、レギュレーターからの内部電圧ではなく、外部電圧（Ｖ_DD、ＧＮＤ）によって動作できるため、不揮発性記憶装置１０は、集積回路装置１の電源投入から短時間でデータのリードを可能にする。そのため、集積回路装置１が含むレギュレーターの設定値を不揮発性記憶装置１０に記憶しておき、柔軟に起動時の設定を調整可能な集積回路装置１を実現できる。また、不揮発性記憶装置１０はリードディスターブの発生を抑制できるため、信頼性の高い集積回路装置１を実現できる。

以下に、比較例である従来の集積回路装置５０１と対比しながら、不揮発性記憶装置１０を含む集積回路装置１について説明する。

３．１．比較例の集積回路装置
図１１は比較例の集積回路装置５０１のブロック図である。集積回路装置５０１は、内部電圧Ｖ_INT（例えば１．８Ｖ）で動作する従来の不揮発性記憶装置５１０を含む。集積回路装置５０１は、不揮発性記憶装置５１０の他に、外部からのＶ_DD（例えば３．３Ｖ）、ＧＮＤ（例えば０Ｖ）に基づいて内部電圧Ｖ_INTを生成するレギュレーター３、内部電圧Ｖ_INTで動作するデータ処理部９を含む。

データ処理部９は、例えばアナログ部５とロジック部７とを含む。アナログ部５は、集積回路装置５０１の外部からアナログ入力データＤ_aiを受け取り、所定の処理を実行してアナログ出力データＤ_aoを出力する。なお、アナログ出力データＤ_aoはアナログ入力データＤ_aiと直接の関係がないデータであってもよい。ロジック部７は、集積回路装置５０１の外部からデジタル入力データＤ_diを受け取り、所定の処理を実行してデジタル出力データＤ_doを出力する。なお、デジタル出力データＤ_doはデジタル入力データＤ_diと直接の関係がないデータであってもよい。そして、アナログ部５とロジック部７とは相互にデータのやりとりを行ってもよい。

ここで、集積回路装置５０１では、アナログ部５の設定値Ｐ_aおよびロジック部７の設定値Ｐ_dを含むものとする。設定値Ｐ_a、Ｐ_dはそれぞれアナログ部５、ロジック部７の処理に影響を与える値であり、アナログ部５、ロジック部７は、電源投入後になるべく早く設定値Ｐ_a、Ｐ_dを読み込む必要があるものとする。

図１２は、比較例の集積回路装置５０１において、設定値Ｐ_a、Ｐ_dが読み込まれるタイミングを表す図である。ここで、外部からのＶ_DD（本発明の第１の電圧に対応）が安定する電源投入時が時刻ｔ₀であるとする。そして、レギュレーター３が生成する内部電圧であるＶ_INT（本発明の第３の電圧に対応）が安定する時が時刻ｔ₁であるとする。

比較例の集積回路装置５０１に含まれる不揮発性記憶装置５１０は、アナログ部５、ロジック部７と同様に内部電圧であるＶ_INTによって動作する。そのため、アナログ部５の設定値Ｐ_a（図１２ではＰ_a0）およびロジック部７の設定値Ｐ_d（図１２ではＰ_d0）を読み
出すことができる時刻ｔ_S0は、時刻ｔ₁よりも後になる。

３．２．本発明の集積回路装置
一方、図１３は前記の第１実施形態、第２実施形態の不揮発性記憶装置１０を含む集積回路装置１のブロック図である。なお、図１１と同じ要素には同じ符号を付しているため説明を省略し、比較例の集積回路装置５０１と異なる事項についてのみ説明する。

不揮発性記憶装置１０は、外部からのＶ_DD、ＧＮＤによって動作することが可能である。そして、前記のようにリードディスターブの発生を抑制できるため、従来の不揮発性記憶装置５１０に劣らない信頼性を有する。

図１４は、不揮発性記憶装置１０を含む集積回路装置１において、設定値Ｐ_a、Ｐ_dが読み込まれるタイミングを表す図である。なお、図１２と同じ要素には同じ符号を付しており説明を省略する。

図１４のように、不揮発性記憶装置１０は外部からのＶ_DD、ＧＮＤによって動作するため、電源投入（時刻ｔ₀）後でＶ_INTが安定する時（時刻ｔ₁）よりも前に、アナログ部５の設定値Ｐ_aおよびロジック部７の設定値Ｐ_dのリードが可能である（時刻ｔ_S）。よって、アナログ部５、ロジック部７は、内部電圧であるＶ_INTが安定すると同時（時刻ｔ₁）に、それぞれ図１４の設定値Ｐ_a0、Ｐ_d0を受け取ることができる。そのため、集積回路装置１は、比較例の集積回路装置５０１と比べて、図１２の時刻ｔ₁〜時刻ｔ_S0の時間だけアナログ部５およびロジック部７の動作開始を早めることができる。

また、集積回路装置１では、不揮発性記憶装置１０がレギュレーター３の設定値Ｐ_rを含んでもよい（図１３のＰｒ）。不揮発性記憶装置１０は外部からのＶ_DD、ＧＮＤによって動作するため、電源投入（時刻ｔ₀）後の早いタイミング（時刻ｔ_S）で、レギュレーター３の設定値Ｐ_rがリード可能になる。したがって、レギュレーター３は、内部電圧であるＶ_INTを生成する前の時刻ｔ_Sに図１４の設定値Ｐ_r0を受け取ることができ、柔軟に起動時の設定を調整することができる。

このように、集積回路装置１は、不揮発性記憶装置１０を含むため、電源投入から短時間で不揮発性記憶装置のデータをリード可能である。また、不揮発性記憶装置１０はリードディスターブの発生を抑制できるため、集積回路装置１の信頼性を高めることができる。そして、集積回路装置１は、不揮発性記憶装置１０にレギュレーター３の設定値を含めてもよい。集積回路装置１は、内部電圧であるＶ_INTを生成する前にレギュレーター３の設定値をリードするため、柔軟に起動時の設定を調整できる。

また、比較例の集積回路装置５０１のレギュレーター３は、不揮発性記憶装置５１０を含む全体を駆動する内部電圧Ｖ_INTを生成する。そのため、比較例の集積回路装置５０１のレギュレーター３は、不揮発性記憶装置５１０の例えばアドレス選択時の大きな過渡電流、信号増幅時の定常電流を考慮した上で安定的に内部電圧Ｖ_INTを生成する必要がある。よって、比較例の集積回路装置５０１は、レギュレーター３の回路規模が大きくなるという問題もあった。

しかし、前記の第１実施形態、第２実施形態の不揮発性記憶装置１０を含む集積回路装置１は、内部電圧Ｖ_INTを不揮発性記憶装置１０に供給する必要はない。そのため、レギュレーター３の回路規模を小さくすることができる。このとき、リミッター回路ＬＣ（図１、図６参照）の分の回路規模は増加するが、リミッター回路ＬＣはそれぞれワード線ＷＬ₁〜ＷＬ_mと接続されているだけであり、負荷容量が小さく定常電流も流れないので小さな回路とすることが可能である。よって、集積回路装置１は、比較例の集積回路装置５０
１に比べて、全体の回路規模を小さくすることができる。

４．電子機器
前記の第１実施形態、第２実施形態の不揮発性記憶装置１０、または前記の集積回路装置１は、電子機器３００の一部であってもよい。電子機器３００について、図１５〜図１６（Ｂ）を用いて説明する。なお、図１〜図１４と同じ要素については同じ符号を付しており説明を省略する。

図１５は、電子機器３００の機能ブロック図である。電子機器３００は、不揮発性記憶装置１０を含む集積回路装置１、ＣＰＵ（Central Processing Unit）３２０、操作部３３０、ＲＯＭ（Read Only Memory）３４０、ＲＡＭ（Random Access Memory）３５０、通信部３６０、表示部３７０、音出力部３８０を含んで構成されている。なお、電子機器３００は、図１５の構成要素（各部）の一部を省略または変更してもよいし、他の構成要素を付加した構成としてもよい。

集積回路装置１は、不揮発性記憶装置１０を含み、ＣＰＵ３２０からのコマンドに応じて各種の処理を行う。例えば、不揮発性記憶装置１０に記憶されたパラメーターに基づいて、得られたデータを補正したり、データのフォーマットを変換したりしてもよい。

ＣＰＵ３２０は、ＲＯＭ３４０等に記憶されているプログラムに従い、例えば集積回路装置１からのデータ等を用いて各種の計算を行う。また、ＣＰＵ３２０は、各種の制御処理を行う。例えばＣＰＵ３２０は、操作部３３０からの操作信号に応じた各種の処理、外部とデータ通信を行うために通信部３６０を制御する処理、表示部３７０に各種の情報を表示させるための表示信号を送信する処理、音出力部３８０に各種の音を出力させる処理等を行う。

操作部３３０は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ３２０に出力する。

ＲＯＭ３４０は、ＣＰＵ３２０が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶している。

ＲＡＭ３５０は、ＣＰＵ３２０の作業領域として用いられ、ＲＯＭ３４０から読み出されたプログラムやデータ、操作部３３０から入力されたデータ、ＣＰＵ３２０が各種プログラムにしたがって実行した演算結果等を一時的に記憶する。

通信部３６０は、ＣＰＵ３２０と外部装置との間のデータ通信を成立させるための各種制御を行う。

表示部３７０は、ＬＣＤ（Liquid Crystal Display）等により構成される表示装置であり、ＣＰＵ３２０から入力される表示信号に基づいて各種の情報を表示する。

そして、音出力部３８０は、スピーカー等の音を出力する装置である。

電子機器３００は、前記の不揮発性記憶装置１０を含む集積回路装置１を用いる。そのため、電源投入から短時間で不揮発性記憶装置１０のデータがリード可能になる。また、不揮発性記憶装置１０はリードディスターブの発生を抑制できるため信頼性が高い。よって、電子機器３００は電源投入から短時間で動作し、品質上の信頼性も高いといえる。

電子機器３００としては種々の電子機器が考えられる。例えば、パーソナルコンピュー
ター（例えば、モバイル型パーソナルコンピューター、ラップトップ型パーソナルコンピューター、タブレット型パーソナルコンピューター）、携帯電話機などの移動端末、ディジタルスチールカメラ、インクジェット式吐出装置（例えば、インクジェットプリンター）、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器、テレビ、ビデオカメラ、ビデオテープレコーダー、カーナビゲーション装置、ページャー、電子手帳（通信機能付も含む）、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、ＰＯＳ端末、医療機器（例えば電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡）、魚群探知機、各種測定機器、計器類（例えば、車両、航空機、船舶の計器類）、フライトシュミレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、ＰＤＲ（歩行者位置方位計測）等が挙げられる。

図１６（Ａ）は、電子機器３００の一例であるスマートフォンの外観の一例を示す図である。電子機器３００であるスマートフォンは、操作部３３０としてボタンを、表示部３７０としてＬＣＤを備えている。そして、電子機器３００であるスマートフォンは、前記の不揮発性記憶装置１０を含む集積回路装置１を用いることで、電源投入から短時間でメモリーセルから設定値、その他のデータをリードできるため起動が早い。また、前記の不揮発性記憶装置１０はリード時のデータディスターブの発生を抑制できるため、電子機器３００であるスマートフォンの信頼性も高まる。

図１６（Ｂ）は、電子機器３００の一例であるドライブレコーダー（車両用の計器の一例）を表す図である。ドライブレコーダーは自動車４００に搭載され、例えば自動車４００に取り付けられた前方カメラ２０１や後方カメラ２０３の映像を処理して必要な情報を記憶する装置である。

そして、電子機器３００であるドライブレコーダーは、前記の不揮発性記憶装置１０を含む集積回路装置１を用いることで、電源投入から短時間でメモリーセルから設定値、その他のデータをリードできる。したがって、自動車４００のエンジンがかかってから直ちに動作することが可能である。また、前記の不揮発性記憶装置１０はリード時のデータディスターブの発生を抑制できるため信頼性が高く、高い安全性が求められる自動車等の用途でも使用できる。

５．その他
本発明は、実施形態および変形例で説明した構成と実質的に同一の構成（例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。

１ 集積回路装置、３ レギュレーター、５ アナログ部、７ ロジック部、９ データ処理部、１０ 不揮発性記憶装置、２０１ 前方カメラ、２０３ 後方カメラ、３００ 電子機器、３３０ 操作部、３６０ 通信部、３７０ 表示部、３８０ 音出力部、４００ 自動車、５０１ 集積回路装置、５１０ 不揮発性記憶装置、ＢＬ₁〜ＢＬ_n，ＢＬ_j
ビット線、ＣＴ，ＣＴ_i ワード線調整部、ＣＴ，ＣＴ_w 書込ワード線調整部、ＣＴｒ
選択トランジスター、Ｄａｉ アナログ入力データ、Ｄａｏ アナログ出力データ、Ｄｄｉ デジタル入力データ、Ｄｄｏ デジタル出力データ、ＦＧ フローティングゲート、ＦＮ 電荷蓄積層、ＦＴｒ ＦＡＭＯＳトランジスター、Ｌ₁ 回路素子群、Ｌ₁₀ ト
ランジスター、Ｌ₁₁ トランジスター、Ｌ₂ 回路素子群、Ｌ₂₀ トランジスター、Ｌ₂₁
トランジスター、ＬＣ リミッター回路、ＭＣ メモリーセル、ＭＣ_ij メモリーセル、ＭＴｒ ＭＯＮＯＳトランジスター、Ｎ１ ノード、Ｎ２ ノード、Ｎ３ ノード、Ｎｎ ノード、Ｎｐ ノード、Ｒ 抵抗、ＳＬ ソース線、ＷＩ₁〜ＷＩ_m，ＷＩ_i ワード線制御信号、ＷＬ₁〜ＷＬ_m，ＷＬ_i ワード線、ＷＬ_1w〜ＷＬ_mw，ＷＬ_iw 書込ワード線、ｎＷＩ₁〜ｎＷＩ_m，ｎＷＩ_i ワード線制御信号、ｎＷＩ_1w〜ｎＷＩ_mw 書込ワード線制御信号

Claims (9)

1. 外部から第１の電圧と、前記第１の電圧よりも低い第２の電圧とが供給される不揮発性記憶装置であって、
   データを不揮発に記憶しソースに対して前記第１の電圧または前記第２の電圧が供給される第１のトランジスターと、前記第１のトランジスターの選択に用いられる第２のトランジスターと、を含むメモリーセルと、
   前記メモリーセルから前記データをリードする場合に、前記第２のトランジスターのゲートに対してゲート電圧を与えるリミッター回路とを含み、
   前記リミッター回路が供給する前記第２のトランジスターのゲート電圧は前記第１のトランジスターのソース電圧に対して前記第２のトランジスターの閾値電圧に基づく所定の電圧差を有することを特徴とする不揮発性記憶装置。
2. 請求項１に記載の不揮発性記憶装置において、
   前記リミッター回路は、
   第１のノードと、第２のノードとの間に多段に接続された複数の回路素子を含み、
   前記第１のノードの電圧は前記第１の電圧または前記第２の電圧であり、
   前記メモリーセルから前記データをリードする場合に、
   前記第２のノードの電圧を前記第２のトランジスターのゲート電圧とする不揮発性記憶装置。
3. 請求項２に記載の不揮発性記憶装置において、
   前記回路素子は、
   ダイオード接続されたトランジスターである不揮発性記憶装置。
4. 請求項２乃至３のいずれか１項に記載の不揮発性記憶装置において、
   前記リミッター回路は、
   前記メモリーセルから前記データをリードする場合に、
   一端が前記第２のノードに電気的に接続される抵抗を含む不揮発性記憶装置。
5. 請求項１乃至４のいずれか１項に記載の不揮発性記憶装置において、
   前記メモリーセルは、
   フローティングゲート構造の前記第１のトランジスターを含む不揮発性記憶装置。
6. 請求項１乃至４のいずれか１項に記載の不揮発性記憶装置において、
   前記メモリーセルは、
   ＭＯＮＯＳ構造の前記第１のトランジスターを含む不揮発性記憶装置。
7. 請求項１乃至６のいずれか１項に記載の不揮発性記憶装置を含む集積回路装置。
8. 請求項１乃至６のいずれか１項に記載の不揮発性記憶装置を含む電子機器。
9. 請求項１乃至６のいずれか１項に記載の不揮発性記憶装置と、
   レギュレーターと、
   を含み、
   前記不揮発性記憶装置は、
   前記レギュレーターの設定値を記憶し、
   前記レギュレーターは、
   前記第１の電圧と前記第２の電圧との中間電圧である第３の電圧を生成し、
   前記第３の電圧を生成する前に前記不揮発性記憶装置から前記設定値を受け取る集積回
   路装置。

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