JP5987326B2 - 固体撮像素子および信号処理方法、並びに電子機器 - Google Patents

Description

本開示は、固体撮像素子および信号処理方法、並びに電子機器に関し、特に、より良好な画素信号を取得することができるようにした固体撮像素子および信号処理方法、並びに電子機器に関する。

従来、受光部に蓄積した電荷を、MOS（Metal Oxide Semiconductor）トランジスタを介して読み出す一般的なイメージセンサは、画素毎、行毎などで読み出し動作を実行する。そのため、光電荷を蓄積する露光期間を全ての画素で一致させることができず、被写体が動いている場合などに撮像時に歪みが発生することがあった。

これに対し、特許文献１に開示されている撮像素子は、受光部に加え画素内に電荷保持部を設け、受光部で蓄積した電荷を全画素一括で電荷保持部に転送し、行毎の読み出し動作まで信号電荷を保持することを可能としている。これによって、全画素一括の露光による撮像動作が可能となる。また、この撮像素子では、受光部以外の部分はメタル配線、具体的には、アルミニウム（Al）により遮光されている。

また、特許文献２にも、特許文献１と同様に全画素一括の露光による撮像動作を可能とした撮像素子が開示されており、電荷蓄積用ダイオードは、上部が遮閉層によって覆われることで、外部からの光が検出されない構成が採用されている。同様に、特許文献３においても、光遮蔽によって蔽われた格納領域を有する撮像素子が開示されている。

このように、全画素一括の露光による撮像動作を可能とした撮像素子では、受光部で蓄積した電荷を全画素一括で電荷保持部に転送し、行毎の読み出し動作まで信号電荷を保持する間に、電荷保持部に光が漏れ込まないように遮光する構造が採用される。これにより、電荷保持部が信号電荷を保持する間に光が漏れ込むことによって発生する漏れ込み電荷による画質劣化を抑制することができる。

さらに、特許文献４において、本願出願人は、漏れ込み電荷による画質劣化を補正するための補正用画素を配置した撮像素子を提案している。

一方、特許文献５に開示されているように、半導体基板において回路素子や配線などが設けられた表面とは反対側の裏面側から入射する光を、光電変換部が受光することで、特に比較的微細な画素の感度を向上させた裏面照射型イメージセンサが提案されている。裏面照射型イメージセンサは、近年、重要な技術傾向となっている。

このような裏面照射型イメージセンサにおいても、上述したような一般的なイメージセンサ同様に、画素毎、行毎などで読み出し動作を実行するため、光電荷を蓄積する露光期間を全ての画素で一致させることができず、被写体が動いている場合などに撮像時に歪みが発生することがある。

特開平１１−１７７０７６号公報 特開平０９−２４７５３６号公報 特開平１０−０７０２６１号公報 特開２０１１−２９８３５号公報 特許第３７５９４３５号公報

ところで、特許文献１乃至３に開示されている、全画素一括の露光による撮像動作を可能とする撮像素子では、電荷保持部に光が漏れ込まないように遮光する必要があるが、どのような遮光構造を用いたとしても完全に遮光することは困難である。また、特許文献４においては、漏れ込み電荷による画質劣化を補正するための補正用画素を配置することを提案しているが、単純に、画素領域内に補正用画素を設けるだけでは解像度の低下は避けられず、面積効率が悪くなることが想定される。

一方、特許文献５に開示されている裏面照射型イメージセンサを、全画素一括の露光による撮像動作を可能とすることは更に困難である。裏面照射型イメージセンサにおいては半導体基板において回路素子や配線などが設けられた表面とは反対側の裏面側から光が入射するため、電荷保持部に光が漏れ込まないように遮光することがプロセスの観点から、極めて困難なためである。そのためやはり補正用画素を設けるのが肝要であるが、そもそも裏面照射型イメージセンサは画素縮小に伴う感度低下を補うための技術であり単純に画素領域内に補正用画素を設けるだけでは補正画素のないイメージセンサと比較して特性劣化が著しい。

そこで、漏れ込み電荷による画質劣化を補正するための補正用画素を設ける際に、受光部の面積が縮小されることを回避して、画素の感度低下を抑制することで、より良好な画素信号を取得することができる技術が求められている。

本開示は、このような状況に鑑みてなされたものであり、より良好な画素信号を取得することができることができるようにするものである。

本開示の一側面の固体撮像素子は、光を受光して電荷を発生する受光部、前記受光部に蓄積されている電荷を転送する転送部、および、前記転送部を介して転送される電荷を保持するメモリ部を少なくとも有する画素と、複数の前記画素により共有され、前記電荷に応じたレベルの画素信号の出力に必要な所定数の素子とを備え、複数の前記画素のうちの一部が、その一部以外の前記画素から出力される画素信号の補正に用いられる補正用の画素信号を出力する補正画素とされ、前記補正画素の前記受光部と、前記補正画素に隣接して配置され、前記補正画素と同色の光を受光する前記画素の前記受光部とが、接続して形成されており、所定数の前記素子のうちの一部の素子が、前記補正画素が有する受光部に形成される。

本開示の一側面の信号処理方法は、光を受光して電荷を発生する受光部、前記受光部に蓄積されている電荷を転送する転送部、および、前記転送部を介して転送される電荷を保持するメモリ部を少なくとも有する画素と、複数の前記画素により共有され、前記電荷に応じたレベルの画素信号の出力に必要な所定数の素子とを備え、複数の前記画素のうちの一部が、その一部以外の前記画素から出力される画素信号の補正に用いられる補正用の画素信号を出力する補正画素とされ、前記補正画素の前記受光部と、前記補正画素に隣接して配置され、前記補正画素と同色の光を受光する前記画素の前記受光部とが、接続して形成されており、所定数の前記素子のうちの一部の素子が、前記補正画素が有する受光部に形成される固体撮像素子の信号処理方法であって、前記補正画素から出力される前記画素信号を、前記補正画素以外の通常画素から出力される前記画素信号から減算する処理が行われる。

本開示の一側面の電子機器は、光を受光して電荷を発生する受光部、前記受光部に蓄積されている電荷を転送する転送部、および、前記転送部を介して転送される電荷を保持するメモリ部を少なくとも有する画素と、複数の前記画素により共有され、前記電荷に応じたレベルの画素信号の出力に必要な所定数の素子とを備え、複数の前記画素のうちの一部が、その一部以外の前記画素から出力される画素信号の補正に用いられる補正用の画素信号を出力する補正画素とされ、前記補正画素の前記受光部と、前記補正画素に隣接して配置され、前記補正画素と同色の光を受光する前記画素の前記受光部とが、接続して形成されており、所定数の前記素子のうちの一部の素子が、前記補正画素が有する受光部に形成される固体撮像素子を備える。

本開示の一側面においては、補正画素の受光部と、補正画素に隣接して配置され、補正画素と同色の光を受光する画素の受光部とが、接続して形成されており、複数の画素により共有される所定数の素子のうちの一部の素子が、複数の画素のうちの一部である補正画素が有する受光部に形成される。

本開示の一側面によれば、より良好な画素信号を取得することができる。

本技術を適用した撮像素子の一実施の形態の構成例を示すブロック図である。 補正画素を有する画素アレイ部の平面的なレイアウトを示す図である。 補正画素を有する画素共有単位の第１の構成例を示す回路図である。 画素の断面的な構成例を示す図である。 補正画素の断面的な構成例を示す図である。 画素共有単位の動作について説明する図である。 電荷転送期間における画素のポテンシャルの変化を示す図である。 電荷転送期間における補正画素のポテンシャルの変化を示す図である。 補正画素を有する画素共有単位の第２の構成例を示す回路図である。 画素の断面的な構成例を示す図である。 補正画素の断面的な構成例を示す図である。 補正画素を有する画素アレイ部の平面的なレイアウトの変形例を示す図である。 同色の光を受光する画素および補正画素の変形例における断面的な構成例を示す図である。 補正画素を有する画素アレイ部の平面的なレイアウトの変形例を示す図である。 電子機器に搭載される撮像装置の構成例を示すブロック図である。

以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。

図１は、本技術を適用した撮像素子の一実施の形態の構成例を示すブロック図である。

図１の撮像素子１１は、CMOS（Complementary Metal Oxide Semiconductor）型固体撮像素子であり、画素アレイ部１２、垂直駆動部１３、カラム処理部１４、水平駆動部１５、出力部１６、および駆動制御部１７を備えて構成される。

画素アレイ部１２は、アレイ状に配置された複数の画素２１を有している。なお、図１の右上に拡大して表示されている画素２１の構成例では、上述したような全画素一括の露光による撮像動作を可能とするための電荷保持部を有する基本的な構成（画素共有構造を採用しない構成）が示されている。但し、撮像素子１１では、図３を参照して後述するように、光電変換により発生した電荷に応じたレベルの画素信号を出力する画素２１−１乃至２１−３と、画素２１−１乃至２１−３から出力される画素信号の補正に用いられる補正用の画素信号を出力する補正画素２１Ｘとからなる画素共有構造が採用される。

画素アレイ部１２では、画素２１は、画素２１の行数に応じた複数の水平信号線２２を介して垂直駆動部１３に接続され、画素２１の列数に応じた複数の垂直信号線２３を介してカラム処理部１４に接続されている。即ち、画素アレイ部１２が有する複数の画素２１は、水平信号線２２および垂直信号線２３が交差する点にそれぞれ配置されている。

垂直駆動部１３は、画素アレイ部１２が有する複数の画素２１の行ごとに、それぞれの画素２１を駆動するための駆動信号（転送信号や、選択信号、リセット信号など）を、水平信号線２２を介して順次供給する。

カラム処理部１４は、それぞれの画素２１から垂直信号線２３を介して出力される画素信号に対してCDS（Correlated Double Sampling：相関二重サンプリング）処理を施すことで画素信号の信号レベルを抽出し、画素２１の受光量に応じた画素信号を取得する。CDS処理では、リセットレベルの画素信号と画素２１の受光量に応じたレベルの画素信号との差分が求められることにより、画素２１に固有のノイズ成分が除去された画素信号が出力される。

水平駆動部１５は、画素アレイ部１２が有する複数の画素２１の列ごとに、それぞれの画素２１から取得された画素信号をカラム処理部１４から順番に出力させるための駆動信号を、カラム処理部１４に順次供給する。

出力部１６には、水平駆動部１５の駆動信号に従ったタイミングでカラム処理部１４から画素信号が供給され、出力部１６は、例えば、その画素信号を増幅して、後段の信号処理回路（例えば、図１５の信号処理回路１０４）に出力する。

駆動制御部１７は、撮像素子１１の内部の各ブロックの駆動を制御する。例えば、駆動制御部１７は、各ブロックの駆動周期に従ったクロック信号を生成して、それぞれのブロックに供給する。

また、画素２１は、図１の右上に示すように、受光部３２、第１の転送トランジスタ３３、メモリ部３４、第２の転送トランジスタ３５、ＦＤ（Floating Diffusion：フローティングディフュージョン）３６、増幅トランジスタ３７、選択トランジスタ３８、およびリセットトランジスタ３９を有して構成される。なお、上述したように、撮像素子１１は、画素２１−１乃至２１−３および補正画素２１Ｘからなる画素共有構造を採用するが、ここでは、電荷保持部であるメモリ部３４を有する基本的な構成である画素２１について説明する。

受光部３２は、例えば、ＰＤ（Photodiode）からなる光電変換部であり、受光した光の光量に応じた電荷を発生して蓄積する。

第１の転送トランジスタ３３は、水平信号線２２を介して垂直駆動部１３から供給される転送信号ＴＲＸに従って駆動し、第１の転送トランジスタ３３がオンになると、受光部３２に蓄積されている電荷がメモリ部３４に転送される。

メモリ部３４は、第１の転送トランジスタ３３を介して受光部３２から転送されてくる電荷を保持する。

第２の転送トランジスタ３５は、水平信号線２２を介して垂直駆動部１３から供給される転送信号ＴＲＧに従って駆動し、第２の転送トランジスタ３５がオンになると、メモリ部３４に蓄積されている電荷がＦＤ３６に転送される。

ＦＤ３６は、第２の転送トランジスタ３５と増幅トランジスタ３７のゲート電極との接続点に形成された所定の容量を有する浮遊拡散領域であり、第２の転送トランジスタ３５を介してメモリ部３４から転送される電荷を蓄積する。

増幅トランジスタ３７は、電源電位Ｖｄｄに接続されており、ＦＤ３６に蓄積されている電荷を増幅し、その電荷に応じたレベルの画素信号を、選択トランジスタ３８を介して垂直信号線２３に出力する。

選択トランジスタ３８は、水平信号線２２を介して垂直駆動部１３から供給される選択信号ＳＥＬに従って駆動し、選択トランジスタ３８がオンになると、増幅トランジスタ３７から出力される画素信号が垂直信号線２３に出力可能な状態となる。

リセットトランジスタ３９は、水平信号線２２を介して垂直駆動部１３から供給されるリセット信号ＲＳＴに従って駆動し、リセットトランジスタ３９がオンになると、ＦＤ３６に蓄積されている電荷がリセット電位Ｖｒｓｔに排出され、ＦＤ３６がリセットされる。また、このとき、第１の転送トランジスタ３３および第２の転送トランジスタ３５が同時にオンになることにより、受光部３２およびメモリ部３４に蓄積されている電荷もリセットされる。

このように撮像素子１１は構成されており、画素アレイ部１２が有する全ての画素２１において同時に、受光部３２からメモリ部３４に電荷が転送される。その後、画素２１の行ごとに、メモリ部３４に保持されている電荷がＦＤ３６に転送され、その電荷に応じたレベルの画素信号が垂直信号線２３を介して読み出される。

ここで、撮像素子１１では、受光部３２において光を受光する一方、メモリ部３４に光が入射しないようにメモリ部３４を遮光する遮光構造が採用される。しかしながら、撮像素子１１に対して斜め方向から照射された光が、撮像素子１１を構成する基板などに反射して、メモリ部３４に漏れ込んでしまうことがある。このような光の漏れ込みによってメモリ部３４で電荷（以下適宜、漏れ込み電荷と称する）が発生した場合、画素信号が本来の値に対して増加すること、即ち、受光部３２の受光量に応じて発生した電荷に漏れ込み電荷が加算された画素信号が出力されることがある。

このような漏れ込み電荷による画素信号の増加を補正するために、撮像素子１１は、漏れ込み電荷を補正するための補正画素を備えて構成される。

図２を参照して、補正画素を有する画素アレイ部１２の平面的なレイアウトについて説明する。

図２Ａには、一般的に用いられるベイヤー配列による画素２１のレイアウトが示されている。ベイヤー配列では、赤色の画素２１Ｒ、青色の画素２１Ｂ、並びに、２つの緑色の画素２１Ｇｒおよび２１Ｇｂからなる４つの画素２１の組み合わせが周期的に配置されたレイアウトが採用される。

これに対し、撮像素子１１では、赤色の画素２１Ｒ、青色の画素２１Ｂ、緑色の画素２１Ｇ、および、補正用の補正画素２１Ｘからなる４つの画素２１の組み合わせが周期的に配置されたレイアウトが採用される。

補正画素２１Ｘは、漏れ込み電荷に応じたレベルの画素信号を出力し、補正画素２１Ｘから出力される画素信号が、その他の画素２１の画素信号に含まれる漏れ込み電荷を補正する補正用の画素信号として用いられる。例えば、撮像素子１１の後段に設けられる補正処理部（例えば、後述する図１５の補正処理部１０７）において補正処理が行われる。補正処理部は、赤色の画素２１Ｒ、青色の画素２１Ｂ、および緑色の画素２１Ｇから出力された画素信号から、補正画素２１Ｘから出力された補正用の画素信号を減算することにより、漏れ込み電荷による画素信号の増加を補正する。

ところで、撮像素子１１では、画素２１の受光部３２の面積を広くするために、複数の画素２１が、ＦＤ３６、増幅トランジスタ３７、選択トランジスタ３８、およびリセットトランジスタ３９を共有する画素共有構造を採用することができる。

例えば、図３には、３つの画素２１−１乃至２１−３と補正画素２１Ｘとの４つの画素からなる画素共有構造における画素共有単位の第１の構成例を示す回路図が示されている。

図３に示すように、画素共有単位３１では、画素２１−１乃至２１−３および補正画素２１Ｘにより、ＦＤ３６、増幅トランジスタ３７、選択トランジスタ３８、およびリセットトランジスタ３９が共有される。また、垂直信号線２３に接続されている定電流源２４は、増幅トランジスタ３７と組み合わされてソースフォロワ回路を構成する。

画素２１−１乃至２１−３は、受光部３２−１乃至３２−３、第１の転送トランジスタ３３−１乃至３３−３、メモリ部３４−１乃至３４−３、第２の転送トランジスタ３５−１乃至３５−３をそれぞれ有している。また、補正画素２１Ｘは、受光部３２Ｘ、第１の転送トランジスタ３３Ｘ、メモリ部３４Ｘ、第２の転送トランジスタ３５Ｘを有している。

ここで、画素２１−１乃至２１−３は、図１を参照して説明した画素２１と同様に構成される。例えば、転送信号ＴＲＸ−１乃至ＴＲＸ−３に従って第１の転送トランジスタ３３−１乃至３３−３が同時にオンになると、受光部３２−１乃至３２−３で発生した電荷がメモリ部３４−１乃至３４−３に一斉に転送される。また、転送信号ＴＲＧ−１乃至ＴＲＧ−３に従って第２の転送トランジスタ３５−１乃至３５−３がそれぞれのタイミングでオンになると、メモリ部３４−１乃至３４−３に保持されている電荷が、順次、ＦＤ３６に転送される。

一方、補正画素２１Ｘは、受光部３２Ｘの一方の端子（アノード）が接地されるとともに、受光部３２Ｘの他方の端子（カソード）が電源電位Ｖｄｄに接続されており、受光部３２Ｘで発生した電荷は、常に、電源電位Ｖｄｄに排出される。また、補正画素２１Ｘでは、第１の転送トランジスタ３３Ｘのゲート電極に供給される転送信号ＴＲＸ−Ｘが、常に、lowレベルに固定されている。従って、補正画素２１Ｘでは、受光部３２Ｘで発生した電荷がメモリ部３４Ｘに転送されることはなく、転送信号ＴＲＧ−Ｘに従って第２の転送トランジスタ３５Ｘがオンになると、メモリ部３４Ｘで発生した漏れ込み電荷のみがＦＤ３６に転送される。

即ち、画素２１−１乃至２１−３は、受光部３２−１乃至３２−３が受光した光の光量に応じたレベルの画素信号を出力するのに対し、補正画素２１Ｘは、メモリ部３４Ｘで発生する漏れ込み電荷に応じたレベルの画素信号を出力する。

このように、撮像素子１１では、画素共有単位３１による画素共有構造を採用することにより、例えば、増幅トランジスタ３７、選択トランジスタ３８、およびリセットトランジスタ３９が占有する面積を縮小することができる。これにより、相対的に、受光部３２−１乃至３２−３の面積を拡大することができ、受光部３２−１乃至３２−３の飽和電荷量が増加するのに伴って、画素２１−１乃至２１−３から出力される画素信号の信号特性を向上させることができる。

また、撮像素子１１において、補正画素２１Ｘは、メモリ部３４Ｘで発生した漏れ込み電荷のみをＦＤ３６に転送するように構成されており、補正画素２１Ｘから出力される画素信号を、補正用の画素信号として使用することができる。これにより、画素２１−１乃至２１−３のメモリ部３４−１乃至３４−３で発生する漏れ込み電荷による画素信号の増加を補正することができ、より正確な画素信号を取得することができる。

なお、以下、適宜、画素２１−１乃至２１−３それぞれを区別する必要がない場合、画素２１と称する。また、受光部３２−１乃至３２−３、第１の転送トランジスタ３３−１乃至３３−３、メモリ部３４−１乃至３４−３、第２の転送トランジスタ３５−１乃至３５−３についても同様とする。

次に、図４は、画素２１の断面的な構成例を示す図である。

図４に示すように、画素２１では、高濃度のＰ型の不純物が注入されたｐウェルからなる半導体基板４１に、ｐ型領域４２およびｎ型領域４３乃至４５が形成され、半導体基板４１の表面に対し、図示しない絶縁膜を介して、ゲート電極４６および４７が形成される。

高濃度のｐ型領域４２および低濃度のｎ型領域４３によるｐｎ接合により受光部３２が構成され、受光部３２から所定の間隔離れた箇所に形成されている低濃度のｎ型領域４４によりメモリ部３４が構成される。また、メモリ部３４から所定の間隔離れた箇所に形成されている高濃度のｎ型領域４５によりＦＤ３６が構成される。

ゲート電極４６は、第１の転送トランジスタ３３を構成し、受光部３２およびメモリ部３４の間の領域とメモリ部３４とを覆うように配設される。なお、ゲート電極４６は、遮光性を備えた材質により形成され、メモリ部３４を遮光する。また、ゲート電極４７は、第２の転送トランジスタ３５を構成し、メモリ部３４およびＦＤ３６の間の領域を覆うように配設される。

また、ＦＤ３６は、配線を介して増幅トランジスタ３７のゲート電極（図５のゲート電極６２）に接続される。

次に、図５は、補正画素２１Ｘの断面的な構成例を示す図である。

図５に示すように、補正画素２１Ｘは、画素２１と同様に、半導体基板４１に対して形成される。但し、補正画素２１Ｘの受光部３２Ｘの表面には、増幅トランジスタ３７、選択トランジスタ３８、およびリセットトランジスタ３９が形成される。

即ち、補正画素２１Ｘでは、半導体基板４１に対して、受光部３２Ｘを構成する高濃度のｐ型領域５１および低濃度のｎ型領域５２、メモリ部３４Ｘを構成する低濃度のｎ型領域５３、および、ＦＤ３６を構成する高濃度のｎ型領域５４が形成される。そして、補正画素２１Ｘでは、ｐ型領域５１に対して、高濃度のｎ型領域５５乃至５９が形成され、半導体基板４１の表面に、図示しない絶縁膜を介して、ゲート電極６０乃至６４が形成される。また、ｎ型領域５２には、電源電位Ｖｄｄが接続されている。

ゲート電極６０は、第１の転送トランジスタ３３Ｘを構成し、受光部３２Ｘおよびメモリ部３４Ｘの間の領域とメモリ部３４Ｘとを覆うように配設される。また、ゲート電極６１は、第２の転送トランジスタ３５Ｘを構成し、メモリ部３４ＸおよびＦＤ３６の間の領域を覆うように配設される。

ゲート電極６２は、増幅トランジスタ３７を構成し、ｎ型領域５６およびｎ型領域５７の間の領域を覆うように配設され、ｎ型領域５７には、電源電位Ｖｄｄが接続されている。また、ゲート電極６２には、配線を介して、ＦＤ３６を構成するｎ型領域５４およびｎ型領域５９が接続される。

ゲート電極６３は、選択トランジスタ３８を構成し、ｎ型領域５５およびｎ型領域５６の間の領域を覆うように配設され、ｎ型領域５５には、垂直信号線２３が接続されている。

ゲート電極６４は、リセットトランジスタ３９を構成し、ｎ型領域５８およびｎ型領域５９の間の領域を覆うように配設される。ｎ型領域５９は、配線を介してＦＤ３６および増幅トランジスタ３７のゲート電極６２に接続され、ｎ型領域５８は、リセット電位Ｖｒｓｔに接続されている。

このように、撮像素子１１では、補正画素２１Ｘの受光部３２Ｘに、増幅トランジスタ３７、選択トランジスタ３８、およびリセットトランジスタ３９が形成されることにより、受光部３２−１乃至３２−３の面積を最大限に拡大することができる。上述したように、画素共有単位３１では、画素２１−１乃至２１−３および補正画素２１Ｘにより、ＦＤ３６、増幅トランジスタ３７、選択トランジスタ３８、およびリセットトランジスタ３９が共有されている。そして、それらのトランジスタを補正画素２１Ｘの受光部３２Ｘに形成することによって、それらのトランジスタによって占有される面積を削減することができるため、相対的に、受光部３２−１乃至３２−３の面積を拡大することができる。

次に、図６を参照して、画素共有単位３１の動作について説明する。

画素共有単位３１では、電荷排出期間、露光蓄積期間、電荷転送期間、および信号読み出し期間の順で、画素２１−１乃至２１−３および補正画素２１Ｘの駆動が行われる。

まず、電荷排出期間において、複数行で同時に電荷の排出が行われる。即ち、リセット信号ＲＳＴ、転送信号ＴＲＸ−１乃至ＴＲＸ−３、転送信号ＴＲＧ−１乃至ＴＲＧ−３、および、転送信号ＴＲＧ−Ｘが、同時に、highレベルとされる。これにより、受光部３２−１乃至３２−３、メモリ部３４−１乃至３４−３、メモリ部３４Ｘ、およびＦＤ３６に蓄積されている電荷が、リセットトランジスタ３９を介して、リセット電位Ｖｒｓｔに排出される。その後、転送信号ＴＲＸ−１乃至ＴＲＸ−３、転送信号ＴＲＧ−１乃至ＴＲＧ−３、および、転送信号ＴＲＧ−Ｘが、順次、lowレベルとされる。

次に、露光蓄積期間において、画素２１−１乃至２１−３では、受光部３２−１乃至３２−３が光電変換を行うことによって電荷が発生し、それぞれの受光量に応じた電荷が蓄積される。なお、補正画素２１Ｘでは、上述したように、受光部３２Ｘが電源電位Ｖｄｄに接続されており、受光部３２Ｘには電荷が蓄積されない。

そして、電荷転送期間において、リセット信号ＲＳＴ、転送信号ＴＲＧ−１乃至ＴＲＧ−３、および、転送信号ＴＲＧ−Ｘが、同時に、highレベルとされる。これにより、メモリ部３４−１乃至３４−３、メモリ部３４Ｘ、およびＦＤ３６に蓄積されている電荷が、リセットトランジスタ３９を介して、リセット電位Ｖｒｓｔに排出される。

その後、転送信号ＴＲＧ−１乃至ＴＲＧ−３、および、転送信号ＴＲＧ−Ｘがlowレベルとされ、リセット信号ＲＳＴがlowレベルとされた後に、転送信号ＴＲＸ−１乃至ＴＲＸ−３が、同時に、highレベルとされる。これにより、受光部３２−１乃至３２−３に蓄積されていた電荷が、同時に（略同一のタイミングで）、メモリ部３４−１乃至３４−３にそれぞれ転送される。その後、転送信号ＴＲＸ−１乃至ＴＲＸ−３がlowレベルとされて電荷の転送が完了する。なお、転送信号ＴＲＸ−１乃至ＴＲＸ−３がhighレベルとされる前のタイミングｔ１、転送信号ＴＲＸ−１乃至ＴＲＸ−３がhighレベルであるタイミングｔ２、および、転送信号ＴＲＸ−１乃至ＴＲＸ−３がlowレベルとされた後のタイミングｔ３におけるポテンシャルの変化について、図７および８を参照して後述する。

ここで、電荷排出期間および電荷転送期間では、複数行で同時に駆動されるのに対し、信号読み出し期間では、行ごとに駆動される。即ち、信号読み出し期間では、画素２１−１、画素２１−２、画素２１−３、および補正画素２１Ｘの順番で画素信号の読み出しが行われる。

まず、選択信号ＳＥＬがhighレベルとされることにより画素信号の読み出しが可能な状態とされた後に、リセット信号ＲＳＴがパルス状にhighレベルとなってＦＤ３６がリセットされ、期間Ｘ１において、リセットレベルの画素信号が読み出される。その後、転送信号ＴＲＧ−１がパルス状にhighレベルとなることで、メモリ部３４−１に保持されていた電荷がＦＤ３６に転送され、期間Ｘ２において、受光部３２−１の受光量に応じたレベルの画素信号が読み出される。そして、選択信号ＳＥＬがlowレベルとされる。

これにより、期間Ｘ１で読み出されたリセットレベルの画素信号と、期間Ｘ２で読み出された受光部３２−１の受光量に応じたレベルの画素信号との差分が、図１のカラム処理部１４におけるCDS処理により求められる。その結果、ノイズ成分がキャンセルされた画素２１−１の画素信号として出力される。

その後、同様に、選択信号ＳＥＬがhighレベルとされることにより画素信号の読み出しが可能な状態とされた後に、期間Ｘ３において、リセットレベルの画素信号が読み出され、期間Ｘ４において、受光部３２−２の受光量に応じたレベルの画素信号が読み出される。そして、選択信号ＳＥＬがlowレベルとされる。これにより、期間Ｘ３で読み出されたリセットレベルの画素信号と、期間Ｘ４で読み出された受光部３２−２の受光量に応じたレベルの画素信号とに基づいて、ノイズ成分がキャンセルされた画素２１−２の画素信号が求められる。

また、同様に、選択信号ＳＥＬがhighレベルとされることにより画素信号の読み出しが可能な状態とされた後に、期間Ｘ５において、リセットレベルの画素信号が読み出され、期間Ｘ６において、受光部３２−３の受光量に応じたレベルの画素信号が読み出される。そして、選択信号ＳＥＬがlowレベルとされる。これにより、期間Ｘ５で読み出されたリセットレベルの画素信号と、期間Ｘ６で読み出された受光部３２−３の受光量に応じたレベルの画素信号とに基づいて、ノイズ成分がキャンセルされた画素２１−３の画素信号が求められる。

その後、選択信号ＳＥＬがhighレベルとされることにより画素信号の読み出しが可能な状態とされ、期間Ｘ７において、リセットレベルの画素信号が読み出された後に、転送信号ＴＲＧ−Ｘがパルス状にhighレベルとなる。これにより、メモリ部３４Ｘに保持されていた電荷がＦＤ３６に転送される。ここで、メモリ部３４Ｘには、上述したような漏れ込み電荷が蓄積されており、期間Ｘ８では、メモリ部３４Ｘで発生した漏れ込み電荷に応じたレベルの画素信号が読み出される。これにより、期間Ｘ７で読み出されたリセットレベルの画素信号と、期間Ｘ８で読み出されたメモリ部３４Ｘで発生した漏れ込み電荷に応じたレベルの画素信号とに基づいて、漏れ込み電荷の補正に用いられる補正用の画素信号が求められる。

ここで、図７および図８を参照して、漏れ込み電荷について説明する。

図７には、電荷転送期間におけるタイミングｔ１乃至ｔ３での画素２１のポテンシャルの変化が示されており、図８には、同様に、補正画素２１Ｘのポテンシャルの変化が示されている。

タイミングｔ１は、図６に示したように、リセット信号ＲＳＴがlowレベルとなった後に、転送信号ＴＲＸがhighレベルとなる前の期間における任意のタイミングである。タイミングｔ２は、転送信号ＴＲＸがhighレベルとなっている期間における任意のタイミングである。タイミングｔ３は、転送信号ＴＲＸがlowレベルとなった直後から信号読み出し期間における転送信号ＴＲＧがhighレベルとなる直前までの任意のタイミングである。

図７Ａには、タイミングｔ１での画素２１のポテンシャルが示されており、図７Ｂには、タイミングｔ２での画素２１のポテンシャルが示されており、図７Ｃには、タイミングｔ３での画素２１のポテンシャルが示されている。

受光部３２において光電変換が行われることにより、図７Ａに示すように、受光部３２は信号電荷が蓄積された状態となる。そして、転送信号ＴＲＸがhighレベルとなると、図７Ｂに示すように、受光部３２およびメモリ部３４の間のポテンシャルが低下するとともにメモリ部３４のポテンシャルが低下するため、受光部３２に蓄積されていた信号電荷がメモリ部３４に転送される。その後、転送信号ＴＲＸがlowレベルとなると、図７Ｃに示すように、ポテンシャルが元の状態に戻り、メモリ部３４に信号電荷が保持される。このとき、画素２１に対して斜め方向から入射する光が、半導体基板４１の表面および第１の転送トランジスタ３３のゲート電極４６に反射して、メモリ部３４に漏れ込んだ場合、その光によりメモリ部３４において漏れ込み電荷が発生する。

これにより、画素２１から出力される画素信号は、受光部３２における光電変換によって発生した電荷に、漏れ込み電荷が加算されたレベルとなる。

一方、図８Ａには、タイミングｔ１での補正画素２１Ｘのポテンシャルが示されており、図８Ｂには、タイミングｔ２での補正画素２１Ｘのポテンシャルが示されており、図８Ｃには、タイミングｔ３での補正画素２１Ｘのポテンシャルが示されている。

受光部３２Ｘは、電源電位Ｖｄｄに接続されているため、図８Ａに示すように、受光部３２Ｘには電荷が蓄積されない状態となる。また、上述したように、転送信号ＴＲＸ−Ｘは、常に、lowレベルに固定されているため、図８Ｂに示すように、受光部３２Ｘおよびメモリ部３４Ｘの間のポテンシャルに変化は発生しない。しかしながら、図８Ｃに示すように、補正画素２１Ｘに対して斜め方向から入射する光が、半導体基板４１の表面および第１の転送トランジスタ３３Ｘのゲート電極６０に反射して、メモリ部３４Ｘに漏れ込んだ場合、その光によりメモリ部３４Ｘにおいて漏れ込み電荷が発生する。

このように、メモリ部３４Ｘで漏れ込み電荷が発生し、その電荷がＦＤ３６に転送された後、漏れ込み電荷に応じたレベルの画素信号が補正画素２１Ｘから出力される。

次に、図９を参照し、補正画素を有する画素共有単位の第２の構成例について説明する。なお、図９では、図３の画素共有単位３１と共通する構成については同一の符号を付し、その詳細な説明は省略する。

即ち、図９に示すように、画素共有単位３１’は、画素２１−１’乃至２１−３’が、受光部３２−１乃至３２−３、第１の転送トランジスタ３３−１乃至３３−３、メモリ部３４−１乃至３４−３、第２の転送トランジスタ３５−１乃至３５−３をそれぞれ有し、補正画素２１Ｘ’が、受光部３２Ｘ、第１の転送トランジスタ３３Ｘ、メモリ部３４Ｘ、第２の転送トランジスタ３５Ｘを有し、ＦＤ３６、増幅トランジスタ３７、選択トランジスタ３８、およびリセットトランジスタ３９が共有される点で、図３の画素共有単位３１と共通の構成とされる。

但し、画素共有単位３１’では、電荷排出トランジスタ７１−１乃至７１−３、および、電荷排出トランジスタ７１Ｘを備えて構成される点で、図３の画素共有単位３１と異なる構成とされる。

即ち、画素共有単位３１’では、画素２１−１’乃至２１−３’において、受光部３２−１乃至３２−３が、電荷排出トランジスタ７１−１乃至７１−３を介して電源電位Ｖｄｄに接続にそれぞれ接続される。また、補正画素２１Ｘ’において、受光部３２Ｘが、電荷排出トランジスタ７１Ｘを介して電源電位Ｖｄｄに接続に接続される。

電荷排出トランジスタ７１−１乃至７１−３は、図１の垂直駆動部１３から水平信号線２２を介して供給される電荷排出信号ＯＦＧ−１乃至ＯＦＧ−３に従ってそれぞれ駆動する。そして、電荷排出トランジスタ７１−１乃至７１−３がオンになると、受光部３２−１乃至３２−３に蓄積されている電荷が電源電位Ｖｄｄに排出され、受光部３２−１乃至３２−３がそれぞれリセットされる。即ち、図３の画素共有単位３１では、第１の転送トランジスタ３３−１乃至３３−３および第２の転送トランジスタ３５−１乃至３５−３を介して受光部３２−１乃至３２−３の電荷が排出されていた。これに対し、画素共有単位３１’では、第１の転送トランジスタ３３−１乃至３３−３および第２の転送トランジスタ３５−１乃至３５−３を介することなく、受光部３２−１乃至３２−３の電荷を排出することができる。

また、補正画素２１Ｘ’では、電荷排出トランジスタ７１Ｘに供給される電荷排出信号ＯＦＧ−Ｘは、常に、highレベルに固定されている。従って、受光部３２Ｘで発生した電荷は、常に、電源電位Ｖｄｄに排出される。

次に、図１０は、画素２１’の断面的な構成例を示す図である。なお、図１０では、図４の画素２１と共通する構成については同一の符号を付し、その詳細な説明は省略する。

即ち、画素２１’は、半導体基板４１に、ｐ型領域４２およびｎ型領域４３乃至４５が形成され、半導体基板４１の表面に対し、図示しない絶縁膜を介して、ゲート電極４６および４７が形成される点で、図４の画素２１と共通の構成とされる。

但し、画素２１’では、半導体基板４１に、電源電位Ｖｄｄに接続される高濃度のｎ型領域４８が形成され、半導体基板４１の表面に対し、図示しない絶縁膜を介して、ゲート電極４９が形成される点で、図４の画素２１と異なる構成とされる。

即ち、ゲート電極４９は、電荷排出トランジスタ７１を構成し、受光部３２およびｎ型領域４８の間の領域を覆うように配設される。

このように画素２１’は構成されており、電荷排出トランジスタ７１に供給される電荷排出信号ＯＦＧに従って、受光部３２に蓄積されている電荷を電源電位Ｖｄｄに排出して、受光部３２をリセットすることができる。

次に、図１１は、補正画素２１Ｘ’の断面的な構成例を示す図である。なお、図１１では、図５の補正画素２１Ｘと共通する構成については同一の符号を付し、その詳細な説明は省略する。

即ち、補正画素２１Ｘ’は、半導体基板４１に、ｐ型領域５１およびｎ型領域５２乃至５９が形成され、半導体基板４１の表面に対し、図示しない絶縁膜を介して、ゲート電極６０乃至６４が形成される点で、図５の補正画素２１Ｘと共通の構成とされる。

但し、補正画素２１Ｘ’では、半導体基板４１に、電源電位Ｖｄｄに接続される高濃度のｎ型領域６５が形成され、半導体基板４１の表面に対し、図示しない絶縁膜を介して、ゲート電極６６が形成される点で、図５の補正画素２１Ｘと異なる構成とされる。

即ち、ゲート電極６６は、電荷排出トランジスタ７１Ｘを構成し、受光部３２Ｘおよびｎ型領域６５の間の領域を覆うように配設される。

このように補正画素２１Ｘ’は構成されており、電荷排出トランジスタ７１Ｘに供給される電荷排出信号ＯＦＧ−Ｘは、常に、highレベルに固定されているため、受光部３２Ｘで発生した電荷は、常に、電源電位Ｖｄｄに排出される。

なお、図示しないが、受光部３２Ｘに光の漏れ込みを抑制し、補正画素２１Ｘ’を用いてより精度よく補正するために遮光する構造を採用してもよい。

次に、図１２を参照して、補正画素を有する画素アレイ部の平面的なレイアウトの変形例について説明する。

図２を参照して上述したように、撮像素子１１では、赤色の画素２１Ｒ、青色の画素２１Ｂ、緑色の画素２１Ｇ、および、補正用の補正画素２１Ｘからなる４つの画素２１の組み合わせが周期的に配置されたレイアウトが採用される。そして、補正画素２１Ｘにおいても、赤色の光、青色の光、および緑色の光を受光するように構成される。

例えば、図１２Ａに示すように、赤色の光を受光する補正画素２１Ｘ（Ｒ）、青色の光を受光する補正画素２１Ｘ（Ｂ）、および、緑色の光を受光する補正画素２１Ｘ（Ｇ）を配置することができる。これにより、図示されているように、縦×横が４×４で配置された画素２１において、画素２１Ｒの画素信号の補正に、補正画素２１Ｘ（Ｒ）から出力される補正用の画素信号を用いることができる。同様に、画素２１Ｂの画素信号の補正に、補正画素２１Ｘ（Ｂ）から出力される補正用の画素信号を用い、画素２１Ｇの画素信号の補正に、補正画素２１Ｘ（Ｇ）から出力される補正用の画素信号を用いることができる。

このように、１６個の画素２１を一組とし、それらの画素２１のうちの４つを補正画素２１Ｘとして用いることで、画素２１Ｒ、画素２１Ｂ、および画素２１Ｇが受光する色ごとに、補正画素２１Ｘを設けることができる。これにより、画素２１Ｒ、画素２１Ｂ、および画素２１Ｇが出力する色ごとの画素信号を正確に補正することができる。

また、図１２Ｂに示すように、カラーフィルタを透過しない光、例えば、白色の光を受光する補正画素２１Ｘ（Ｗ）を配置することができる。そして、補正画素２１Ｘ（Ｗ）から出力される補正用の画素信号に応じて、近傍の画素２１Ｒ、画素２１Ｂ、および画素２１Ｇの画素信号を一定の割合で除算することにより、補正画素２１Ｘ（Ｗ）の画素信号に色情報が含まれていなくても、略正確に補正することができる。特に、補正画素２１Ｘ（Ｗ）は、カラーフィルタによる感度低下が回避されるため、より精度良く漏れ込み電荷を検出することができ、それにより正確な補正を行うことができる。

また図１２Ｃに示すように、赤色の光を受光する補正画素２１Ｘ（Ｒ）を配置することができる。例えば、半導体基板４１に配線層が積層される表面に対して反対側となる裏面側から光が照射される裏面照射型の撮像素子においては、半導体基板４１の表面側に形成されるメモリ部３４まで到達するのは赤色の光のみであると想定される。そのため、画素２１Ｒの画素信号の補正を、補正画素２１Ｘ（Ｒ）から出力される補正用の画素信号を用いて行うだけで、漏れ込み電荷を補正することができる。

ここで、図１２Ｃに示すように、赤色の光を受光する画素２１Ｒと、赤色の光を受光する補正画素２１Ｘ（Ｒ）とが隣り合って配置される構成では、補正画素２１Ｘ（Ｒ）の受光部３２Ｘを電源電位Ｖｄｄに接続しない構成を採用することができる。つまり、補正画素２１Ｘ（Ｒ）の受光部３２Ｘを隣接する画素２１Ｒの出力に接続して、受光部３２Ｘの信号電荷を活用することができる。

即ち、図１３には、同色の光を受光する画素２１および補正画素２１Ｘの変形例が示されている。

図１３に示すように、画素２１’’および補正画素２１Ｘ’’では、画素２１’’の受光部３２’を構成するｐ型領域４２およびｎ型領域４３と、補正画素２１Ｘ’’の受光部３２Ｘ’を構成するｐ型領域５１およびｎ型領域５２とが、一体となって形成されている。即ち、受光部３２’を構成するｐ型領域５１と受光部３２Ｘ’を構成するｐ型領域５１とが連続的に形成され、受光部３２’を構成するｎ型領域４３と受光部３２Ｘ’を構成するｎ型領域５２とが連続的に形成されている。

このような構成を採用することにより、補正画素２１Ｘ’’の受光部３２Ｘ’で発生した電荷が、画素２１’’の受光部３２’で発生した電荷と共に、画素２１’’の画素信号として読み出される。従って、同色の光を受光する画素２１’’および補正画素２１Ｘ’’が隣接して配置される構成において、画素２１’’の感度を向上させることができる。特に、裏面照射型の撮像素子において、このような構成を採用するのに好適である。

なお、撮像素子１１では、図１２Ｃに示すように画素２１Ｒおよび補正画素２１Ｘ（Ｒ）を隣接して配置する構成の他にも、同色の光を受光する画素２１Ｒおよび補正画素２１Ｘを隣接して配置することができる。

例えば、図１４Ａには、青色の光を受光する画素２１Ｂ、緑色の光を受光する画素２１Ｇ、黄色の光を受光する画素２１Ｙ、および、黄色の光を受光する補正画素２１Ｘ（Ｙ）からなる組み合わせが周期的に配置されたレイアウトが示されている。また、図１４Ｂには、青色の光を受光する画素２１Ｂ、緑色の光を受光する画素２１Ｇ、マゼンタの光を受光する画素２１Ｍ、および、マゼンタの光を受光する補正画素２１Ｘ（Ｍ）からなる組み合わせが周期的に配置されたレイアウトが示されている。

このように、黄色またはマゼンタの光を受光する画素２１および補正画素２１Ｘを隣り合うように配置して、図１３に示したような構成を採用することができる。

また、上述したような撮像素子１１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。

図１５は、電子機器に搭載される撮像装置の構成例を示すブロック図である。

図１５に示すように、撮像装置１０１は、光学系１０２、撮像素子１０３、信号処理回路１０４、モニタ１０５、およびメモリ１０６を備えて構成され、静止画像および動画像を撮像可能である。

光学系１０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子１０３に導き、撮像素子１０３の受光面（センサ部）に結像させる。

撮像素子１０３としては、上述した構成例または変形例の撮像素子１１が適用される。撮像素子１０３には、光学系１０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子１０３に蓄積された電子に応じた信号が信号処理回路１０４に供給される。

信号処理回路１０４は、撮像素子１０３から出力された信号電荷に対して各種の信号処理を施す。ここで、信号処理回路１０４は補正処理部１０７を有しており、補正処理部１０７が、漏れ込み電荷による画素信号の増加を補正する補正処理を行う。即ち、補正処理部１０７は、補正画素２１Ｘから出力された補正用の画素信号を、補正画素２１Ｘ以外の画素２１（通常画素）から出力された画素信号から減算する処理を行い、画素２１の画素信号に含まれる漏れ込み電荷の成分を補正する。

信号処理回路１０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ１０５に供給されて表示されたり、メモリ１０６に供給されて記憶（記録）されたりする。

このように構成されている撮像装置１０１では、撮像素子１０３として、上述したような構成例または変形例の撮像素子１１を適用することにより、漏れ込み電荷により画像が劣化することを回避した高品質の画像を得ることができる。

なお、本実施の形態においては、４つの画素２１を１組として、それらの画素２１のうちの１つを補正画素２１Ｘとして用いると説明を行ったが、４つ以上の画素２１を１組として、それらの画素２１のうちの１以上の一部を補正画素２１Ｘとしてもよい。

なお、本技術は以下のような構成も取ることができる。
（１）
光を受光して電荷を発生する受光部、前記受光部に蓄積されている電荷を転送する転送部、および、前記転送部を介して転送される電荷を保持するメモリ部を少なくとも有する画素と、
複数の前記画素により共有され、前記電荷に応じたレベルの画素信号の出力に必要な所定数の素子と
を備え、
複数の前記画素のうちの一部が、その一部以外の前記画素から出力される画素信号の補正に用いられる補正用の画素信号を出力する補正画素とされ、
所定数の前記素子のうちの一部の素子が、前記補正画素が有する受光部に形成される
撮像素子。
（２）
前記転送部は、複数の前記画素において略同一のタイミングで、前記受光部に蓄積されている電荷を前記メモリ部に転送する
上記（１）に記載の撮像素子。
（３）
前記受光部が形成される半導体基板に配線層が積層される表面に対して反対側となる裏面に、前記受光部が受光する光が入射される
上記（１）または（２）に記載の撮像素子。
（４）
複数の前記画素のうちの前記補正画素以外の通常画素は、それぞれ対応する色の光を受光し、
前記補正画素は、前記通常画素が受光する色ごとに設けられている
上記（１）から（３）までのいずれかに記載の撮像素子。
（５）
前記補正画素は、カラーフィルタを透過しない光を受光する
上記（１）から（３）までのいずれかに記載の撮像素子。
（６）
前記補正画素は、赤色の光を受光する
上記（３）に記載の撮像素子。
（７）
前記補正画素の前記受光部と、前記補正画素に隣接して配置され、前記補正画素と同色の光を受光する前記画素の前記受光部とが、接続して形成される
上記（１）から（６）までのいずれかに記載の固体撮像素子。

なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。

１１ 撮像素子， １２ 画素アレイ部， １３ 垂直駆動部， １４ カラム処理部， １５ 水平駆動部， １６ 出力部， １７ 駆動制御部， ２１ 画素， ２１Ｘ 補正画素， ２２ 水平信号線， ２３ 垂直信号線， ２４ 定電流源， ３１ 画素共有単位， ３２および３２Ｘ 受光部， ３３および３３Ｘ 第１の転送トランジスタ， ３４および３４Ｘ メモリ部， ３５および３５Ｘ 第２の転送トランジスタ， ３６ ＦＤ， ３７ 増幅トランジスタ， ３８ 選択トランジスタ， ３９ リセットトランジスタ， ４１ 半導体基板， ４２ ｐ型領域， ４３乃至４５ ｎ型領域， ４６および４７ ゲート電極， ４８ ｎ型領域， ４９ ゲート電極， ５１ ｐ型領域， ５２乃至５９ ｎ型領域， ６０乃至６４ ゲート電極， ６５ ｎ型領域， ６６ ゲート電極， ７１および７１Ｘ 電荷排出トランジスタ

Claims (8)

1. 光を受光して電荷を発生する受光部、前記受光部に蓄積されている電荷を転送する転送部、および、前記転送部を介して転送される電荷を保持するメモリ部を少なくとも有する画素と、
   複数の前記画素により共有され、前記電荷に応じたレベルの画素信号の出力に必要な所定数の素子と
   を備え、
   複数の前記画素のうちの一部が、その一部以外の前記画素から出力される画素信号の補正に用いられる補正用の画素信号を出力する補正画素とされ、前記補正画素の前記受光部と、前記補正画素に隣接して配置され、前記補正画素と同色の光を受光する前記画素の前記受光部とが、接続して形成されており、
   所定数の前記素子のうちの一部の素子が、前記補正画素が有する受光部の配線層側に形成される
   固体撮像素子。
2. 前記転送部は、複数の前記画素において略同一のタイミングで、前記受光部に蓄積されている電荷を前記メモリ部に転送する
   請求項１に記載の固体撮像素子。
3. 前記受光部が形成される半導体基板に配線層が積層される表面に対して反対側となる裏面に、前記受光部が受光する光が入射される
   請求項１に記載の固体撮像素子。
4. 複数の前記画素のうちの前記補正画素以外の通常画素は、それぞれ対応する色の光を受光し、
   前記補正画素は、前記通常画素が受光する色ごとに設けられている
   請求項１に記載の固体撮像素子。
5. 前記補正画素は、カラーフィルタを透過しない光を受光する
   請求項１に記載の固体撮像素子。
6. 前記補正画素は、赤色の光を受光する
   請求項３に記載の固体撮像素子。
7. 光を受光して電荷を発生する受光部、前記受光部に蓄積されている電荷を転送する転送部、および、前記転送部を介して転送される電荷を保持するメモリ部を少なくとも有する画素と、複数の前記画素により共有され、前記電荷に応じたレベルの画素信号の出力に必要な所定数の素子とを備え、複数の前記画素のうちの一部が、その一部以外の前記画素から出力される画素信号の補正に用いられる補正用の画素信号を出力する補正画素とされ、前記補正画素の前記受光部と、前記補正画素に隣接して配置され、前記補正画素と同色の光を受光する前記画素の前記受光部とが、接続して形成されており、所定数の前記素子のうちの一部の素子が、前記補正画素が有する受光部に形成される固体撮像素子の信号処理方法であって、
   前記補正画素から出力される前記画素信号を、前記補正画素以外の通常画素から出力される前記画素信号から減算する処理が行われる
   信号処理方法。
8. 光を受光して電荷を発生する受光部、前記受光部に蓄積されている電荷を転送する転送部、および、前記転送部を介して転送される電荷を保持するメモリ部を少なくとも有する画素と、
   複数の前記画素により共有され、前記電荷に応じたレベルの画素信号の出力に必要な所定数の素子と
   を備え、
   複数の前記画素のうちの一部が、その一部以外の前記画素から出力される画素信号の補正に用いられる補正用の画素信号を出力する補正画素とされ、前記補正画素の前記受光部と、前記補正画素に隣接して配置され、前記補正画素と同色の光を受光する前記画素の前記受光部とが、接続して形成されており、
   所定数の前記素子のうちの一部の素子が、前記補正画素が有する受光部に形成される
   固体撮像素子を備える電子機器。

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