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JP6007606B2 - 半導体装置 - Google Patents
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Description

この発明は、ＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ−Ｄｉｓｃｈａｒｇｅ）などの過電圧保護素子を有する半導体装置に関する。
パワーＩＣ（ＩＣ：集積回路）などの半導体装置において、入力端子に接続されるサージ電圧を保護するＥＳＤ保護素子は、ワイヤーボンディングされるパッド電極に隣接して配置されるのが一般的である。
しかし、チップ面積を減少させるために、パッド電極下にＥＳＤ保護素子を配置した半導体装置も開発されている。つぎに、パッド電極下にＥＳＤ保護素子を配置した従来の半導体装置の一例を説明する。
図８は、従来のＥＳＤ保護用ダイオードを有する半導体装置５００の要部断面図である。この図は、ＥＳＤ保護用ダイオード５０１付近の要部断面図である。
この半導体装置５００のＥＳＤ保護用ダイオード５０１は、ｐ半導体基板１５１上に配置されるｐ層１５２と、ｐ層１５２上に配置されるＬＯＣＯＳ酸化膜１５３と、ＬＯＣＯＳ酸化膜１５３に挟まれｐ層１５２上に配置されるｎ層１５４とｐ層１５５とからなる。
また、ＬＯＣＯＳ酸化膜１５３上およびｎ層１５４上に配置される絶縁膜１５６と、絶縁膜１５６とＬＯＣＯＳ酸化膜１５３に配置されるコンタクトホール１５７と、ｎ層１５４上の絶縁膜１５６上に配置されコンタクトホール１５７を介してｎ層１５４に電気的に接続するパッド電極１５８とからなる。
また、絶縁膜１５６上に配置され前記パッド電極１５８と離してｐ層１５５と電気的に接続する金属電極１５９と、パッド電極１５８上が開口され表面に配置されるパッシベーション膜１６０からなる。
前記のパッド電極１５８はＥＳＤ保護用ダイオード５０１のカソード電極であり、金属電極１５９はアノード電極である。また、アノード電極には図示しない金属配線が接続する。また、パッド電極１５８にはボンディングワイヤ６１が固着する。
図９は、ＥＳＤ保護用ダイオード５０１の電圧と電流の関係を示す図である。実線はＥＳＤ保護用ダイオード５０１の面積が、例えば、０．５ｍｍ×０．５ｍｍ程度の場合で、点線は、例えば、８０μｍ×８０μｍ程度の場合である。電流・電圧曲線において、ＥＳＤ保護用ダイオード５０１のアバランシェ電圧Ｖａｖで電流は立ち上がり、動作抵抗は、傾き（電流÷電圧）の逆数であり、ｐ層１５２とｐ半導体基板１５１を合わせた場合の横方向抵抗Ｒ（図８では便宜的にｐ半導体基板１５１に示す）に依存する。
実線で示すように，この傾きを大きくすることで、サージ電圧を効果的にクランプすることができる。サージ電圧をクランプすることで、半導体装置５００の内部回路（ＭＯＳＦＥＴなどの素子）をサージ電圧から保護することができる。
また、特許文献１には、ダイオード、ｎｐｎバイポーラトランジスタ、抵抗を用いた保護回路が記載されている。
また、特許文献２には、エピタキシャル基板を用いてパッドと保護素子が一体型され、ボンディングされるメタル配線とダイオードを介した配線が内部回路に接続されている半導体装置について記載されている。
また、特許文献３には、パッド下に保護トランジスタを形成することが記載されている。
また、特許文献４、５には、入力端子とグランド間に設ける保護バイポーラトランジスタを並列に形成することが記載されており、特許文献４では各保護バイポーラトランジスタにバランス抵抗を接続させて各保護バイポーラトランジスタ流れる電流を均一化することが記載されている。
特開平６−１６３８４１号公報 特開２００５−２２３０２６号公報 特開２００６−１９６４８７号公報 特開２０１０−２３９１１９号公報 特開２０１２−４３８４５号公報
前記の図８において、ＥＳＤ保護用ダイオード５０１の面積を小さくすると、図９の点線で示すように傾きが小さくなり、動作抵抗が増大して、サージ電圧から半導体装置５００の内部回路を保護することが困難になる。
また、図８のｎ層１５４とｐ層１５２のｐｎ接合がアバランシェを起こして発生した正孔１６５はｐ層１５２とｐ半導体基板１５１を合わせた横方向抵抗Ｒを通ってｐ層１５５（コンタクト層）に達し、金属電極１５９に流れて行く。この正孔１６５はｐ層１５２やｐ半導体基板１５１では多数キャリアであるので、伝導度変調による抵抗値の低下は起こらならない。そのため、横方向抵抗Ｒは拡散プロフィルから得られる抵抗値のままであり大きな値である。そのため、ＥＳＤ保護用ダイオード５０１の動作抵抗は比較的大きくなる。この動作抵抗を小さくするために、ｎ層１５４の面積を大きくするとチップ面積が増大する。この動作抵抗は図９の電流−電圧特性の傾斜（電流／電圧）の逆数で表される。
また、このＥＳＤ保護用ダイオード５０１は１μｍプロセス程度で製作した５Ｖ動作回路（内部回路）に用いることは可能である。しかし、ＩＣプロセスの微細化により、１μｍ以下のプロセスで製作した内部回路は駆動電圧の低電圧化が行なわれているので動作電圧の高いＥＳＤ保護用ダイオード５０１を適用することは困難である。
この微細化されたプロセスで製作された低電圧化された内部回路に適用するには動作電圧の低いＥＳＤ保護用ダイオードが必要になり、ＥＳＤ保護用ダイオードの逆方向耐圧を下げる必要がある。
しかし、ＥＳＤ保護用ダイオードの逆方向耐圧を下げるために、ドリフト層（ｐ層１５２）の不純物濃度を高濃度にすると、高温時のリーク電流が増大するため、このＥＳＤ保護用ダイオードの逆方向耐圧を下げることは困難である。
また、特許文献４では、複数形成される保護バイポーラトランジスタを同時に導通させるために、バランス抵抗を設けているので、ＥＳＤ保護素子の占有面積が大きくなり、チップ面積が増大する。また、バランス抵抗にばらつきがあると１個の保護バイポーラトランジスタに電流が集中してＥＳＤ保護素子が破壊し易くなる。
また、ＥＳＤサージ等が印加された時に保護バイポーラトランジスタが動作して、内部回路を保護する構成は記載されているが、ＩＣの微細化に伴う内部回路の低電圧化に対応するためのＥＳＤ保護素子の低電圧化については記載されていない。
また、前記の特許文献１〜特許文献５では、寄生バイポーラトランジスタのベースとなる半導体層の不純物濃度を寄生ダイオードのアノードとなる半導体層の不純物濃度に比べて低くする方策については記載されていない。また、保護素子を多数の寄生ｎｐｎトランジスタと多数の寄生ダイオードの組み合わせで構成し、順次寄生ｎｐｎトランジスタをスキップバックさせてオンさせることで、ＥＳＤ保護素子の動作抵抗を小さくする方策については記載されていない。
この発明の目的は、前記の課題を解決して、動作電圧が低い保護素子を備えた半導体装置を提供することにある。
前記の目的を達成するために、特許請求の範囲の請求項１に記載の発明によれば、第１導電型の第１半導体層と、該第１半導体層上に配置される第２導電型の第２半導体層と、該第２半導体層上に隣接して配置される第１導電型の第３半導体層および該第３半導体層より低い不純物濃度の第１導電型の第４半導体層と、前記第３半導体層上から前記第４半導体層上に亘って配置される第２導電型の第５半導体層と、該第５半導体層に電気的に接続する第１金属電極と、前記第１半導体層、前記第２半導体層、前記第３半導体層および前記第４半導体層に電気的に接続する第２金属電極とを具備する半導体装置であって、保護素子が前記第５半導体層と前記第３半導体層からなる寄生ダイオードと、前記第５半導体層、前記第４半導体層、前記第２半導体層からなる寄生バイポーラトランジスタと、少なくとも前記第２半導体層、前記第３半導体層からなる寄生抵抗とで構成され、前記寄生ダイオードの耐圧が前記寄生バイポーラトランジスタの耐圧より低く、前記寄生ダイオードの逆電流で前記寄生バイポーラトランジスタがスナップバックして導通し、前記寄生ダイオードのアノードとなる前記第３半導体層と前記寄生バイポーラトランジスタのベースとなる前記第４半導体層が、隣接して交互に複数配置されて前記寄生ダイオードと前記寄生バイポーラトランジスタが隣接して交互に複数配置され、前記第３半導体層と前記第４半導体層が後段の前記寄生バイポーラトランジスタのベース抵抗となり、順次スナップバックして導通する前記寄生バイポーラトランジスタが配置される構成とする。
また、特許請求の範囲の請求項２記載の発明によれば、請求項１に記載の発明において、前記第５半導体層上に配置される絶縁膜を備え、前記第１金属電極は、前記絶縁膜上に配置され、該絶縁膜に形成される複数のコンタクトホールを介して前記第５半導体層に電気的に接続する構成とする。
また、特許請求の範囲の請求項３記載の発明によれば、請求項１に記載の発明において、前記第３半導体層および前記第４半導体層のそれぞれの横方向幅がそれぞれの拡散深さに対して２倍から２０倍であるとよい。
また、特許請求の範囲の請求項４に記載の発明によれば、請求項１に記載の発明において、少なくとも前記第３半導体層からなる寄生抵抗が前記バイポーラトランジスタのベース抵抗となるとよい。
また、特許請求の範囲の請求項５に記載の発明によれば、請求項１に記載の発明において、前記第４半導体装置の不純物濃度が前記バイポーラトランジスタがスナップバック現象を起こす濃度であるとよい。
また、特許請求の範囲の請求項６に記載の発明によれば、請求項１に記載の発明において、平面形状が環状の前記第３半導体層に前記第４半導体層が接して囲まれているとよい。
また、特許請求の範囲の請求項７に記載の発明によれば、請求項１に記載の発明において、平面形状が環状の前記第３半導体層と該第３半導体層に接して囲まれる平面形状が環状の前記第４半導体層が交互に繰り返して配置されるとよい。
また、特許請求の範囲の請求項８に記載の発明によれば、請求項７に記載の発明において、前記の繰り返し数が１回から１０回であるとよい。
［作用］
保護素子を寄生バイポーラトランジスタ、寄生抵抗および寄生ダイオード（横方向抵抗）で構成する。
寄生バイポーラトランジスタのベースである第４半導体層の不純物濃度を寄生ダイオードのアノードとなる第３半導体層の不純物濃度に比べて低くし、その濃度を寄生バイポーラトランジスタがスナップバック現象を起こす濃度とする。寄生バイポーラトランジスタがスナップバックして導通することで、保護素子の動作抵抗を小さくでき、動作電圧を定電圧化できる。
また、寄生ダイオードのアノードとなる第３半導体層の不純物濃度を高くすることで、寄生ダイオードの耐圧（ツェナー電圧）を下げて、保護素子の動作電圧を低電圧化する。
さらに、複数の寄生バイポーラトランジスタと複数の寄生ダイオードで保護素子を隣接して交互に形成することで、保護素子の動作抵抗をさらに小さくし、動作電圧をさらに低電圧化する。
この発明によれば、動作電圧が低い保護素子を備えた半導体装置を提供することができる。
また、過電圧に対する耐量を向上させることができる半導体装置を提供することができる。
この発明の第１実施例に係る半導体装置１００の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。 図１の半導体装置１００の動作およびＩ−Ｖ特性を説明する図であり、（ａ）は等価回路図、（ｂ）はＩ−Ｖ特性図である。 この発明の第２実施例に係る半導体装置２００の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。 図３の半導体装置２００の動作およびＩ−Ｖ特性を説明する図であり、（ａ）は等価回路図、（ｂ）はＩ−Ｖ特性図である。 比較例の半導体装置３００の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。 図５の半導体装置３００の動作およびＩ−Ｖ特性を説明する図であり、（ａ）は等価回路図、（ｂ）はＩ−Ｖ特性図である。 図５の半導体装置３００の寄生ｎｐｎトランジスタ８６がスナップバックした瞬間に破壊する様子を示したＩ−Ｖ特性図である。 従来のＥＳＤ保護用ダイオードを有する半導体装置５００の要部断面図である。 ＥＳＤ保護用ダイオード５０１の電圧と電流の関係を示す図である。
＜比較例＞
前記の課題を解決するための方策の一例として、つぎの比較例で説明する。尚、文中の「ｎ」は導電型がｎ型であることを示し、「ｐ」は導電型がｐ型であることを示す。
図５は、比較例の半導体装置３００の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。
ｐ半導体基板５１にｐ−ウエル層５２とｎ−ウエル層５３が形成され、そのｎ−ウエル層３の中にｐベース層５４が形成され、ｐベース層５４の表面層に寄生ダイオード８５のカソードおよび寄生ｎｐｎトランジスタ８６のコレクタとなるｎ＋層５５が形成され、さらにｐベース層５４の表面層にはｐベース層５４のコンタクト部となるｐ＋層５６が形成されている。
また、ｐ−ウエル層５２とｎ−ウエル層５３のコンタクト部にはｐ＋層５６とｎ＋層６５がそれぞれ形成され、厚い酸化膜５７を覆うように絶縁膜５８が形成され、アノードメタル配線５９とカソードメタル配線６０で配線され、その上にパッシベーション膜６１を形成して、ボンディングのためにパッド電極としての開口部６２ａが形成されている。
アノードメタル配線５９はｐ半導体基板５１、ｐ−ウエル層５２、ｎ−ウエル層５３が同電位になるように配線されている。
図６は、図５の半導体装置３００の動作およびＩ−Ｖ特性を説明する図であり、同図（ａ）は等価回路図、同図（ｂ）はＩ−Ｖ特性図である。図６の縦軸のＩは電流であり、横所クのＶは電圧である。
図６（ａ）の等価回路と図６（ｂ）を用いて、ＥＳＤ保護素子３００ａの動作を説明する。ＥＳＤ保護素子３００ａは寄生ダイオード８５と寄生ｎｐｎトランジスタ８６と寄生抵抗８１（８３）で構成される。
ＥＳＤサージが開口部６２ａから露出したパッド電極６２に印加されると、パッド電極６２の電位が上昇する。この電圧が寄生ダイオード８５のツェナー電圧（ａ点）を超えると、寄生ダイオード８５、寄生抵抗である横方向抵抗８１および寄生抵抗の経路でＧＮＤに電流（イ）が流れる。横方向抵抗３１と横方向抵抗３２で生じる電圧が０．６Ｖ〜０．７Ｖに達すると（ｂ点）、寄生ｎｐｎトランジスタ３６が動作を開始し、寄生ｎｐｎトランジスタ８６および寄生抵抗である横方向抵抗８４の経路で電流（ロ）が流れ、電流（イ）に重畳する。さらに寄生ｎｐｎトランジスタ３６に流れる電流が大きくなると電圧も上昇する（イ＋ロが流れる期間）。この傾斜（Ｉ／Ｖの逆数）が動作抵抗となる。この期間では寄生ｎｐｎトランジスタ８６のｐベース層５４からｎエミッタ層５３へ正孔が注入され、ｎエミッタ層５３の横方向抵抗８４は伝導度変調が生じて本来の抵抗値から大幅に低下する。
前記の傾斜を大きくして動作抵抗を小さくすることで、ＥＳＤサージが印加されても内部回路に印加される電圧の上昇を抑えることができる。
しかし、前記の比較例の半導体装置では、ＥＳＤ保護用ｎｐｎトランジスタの動作抵抗は低くはなるが、Ｉ−Ｖ特性の電圧の高さは低電圧化された内部回路に対応するためには十分低いとは言えない。そのため、Ｉ−Ｖ特性の電圧をさらに低くするために、寄生ｎｐｎトランジスタ８６のｈＦＥを大きくして、寄生ｎｐｎトランジスタ８６にスナップバック現象を起こさせる方策がある。しかし、図７に示すように、寄生ｎｐｎトランジスタのｈＦＥを大きくし過ぎるとスナップバックした瞬間に寄生ｎｐｎトランジスタ８６が破壊してしまう。
さらに、前記の寄生ｎｐｎトランジスタ８６のｈＦＥを増大させるためにｐベース層５４の不純物濃度を下げた場合（横方向抵抗８３を大きくした場合）は、パッド電極６２の中央部のベース電流が減り、パッド電極６２の周辺部に電流が集中して寄生ｎｐｎトランジスタ８６が破壊してしまう。
また、ＩＣプロセスの微細化に伴い、内部回路が低電圧化されているので、ＥＳＤ保護素子３００ａ（前記のＥＳＤ保護用ｎｐｎトランジスタ）を構成する寄生ダイオード８５の耐圧（ツェナー電圧）を下げる必要がある。しかし、寄生ダイオード８５の耐圧を下げるためにｐベース層５４の不純物濃度を高めると、寄生ダイオード８５の漏れ電流が大きくなり、ＥＳＤ保護素子３００ａの損失が増大する。また寄生ｎｐｎトランジスタ８６のコレクタ（ｎ＋層５５）からベース（ｐベース層５４）への電子の注入効率が低下して寄生ｎｐｎトランジスタ８６のｈＦＥが低下する。その結果、図６のＩ−Ｖ特性の傾斜（Ｉ／Ｖ）が小さくなり、ＥＳＤ保護素子３００ａの動作抵抗が増大する。動作抵抗が大きくなることで、内部回路を構成するＭＯＳＦＥＴのゲート酸化膜に過大な電圧が印加されて、ゲート酸化膜が破壊される。そのため、微細プロセスで形成された低電圧化された内部回路には比較例の半導体装置は適用が困難である。
前記したように、寄生ダイオード８５の耐圧を下げるためには、ｐベース層５４の不純物濃度を高濃度化する必要がある。しかし、高濃度化すると高温動作時の寄生ダイオード８５のリーク電流が増加する。また、前記したように、低濃度化して横方向抵抗８３を大きくして、ｈＦＥを大きくすると、寄生ｎｐｎトランジスタ８６がスナップバックした瞬間に、過電流で寄生ｎｐｎトランジスタ８６が破壊する問題がある。そのため、ｐベース層５４の不純物濃度の調整範囲が極めて狭くなり、このｐべース層５４と他のデバイスのｐ型拡散層を共用することは困難になる。
つぎに、ＥＳＤ保護素子３００ａを構成する寄生ｎｐｎトランジスタ８６がスナップバックして破壊するのを防止しながら、Ｉ−Ｖ特性の電圧を低下させる方法について説明する。具体的にはパッド電極６２下全域が有効に動作するように、ｐベース層５４の不純物濃度を低濃度と高濃度の２種類にして、寄生ｎｐｎトランジスタ８６の動作抵抗を下げ、ＥＳＤ保護素子３００ａの低電圧化を図り、内部回路へのＥＳＤサージが印加されることを防止する方策について、以下の本発明の実施例で説明する。
＜実施例１＞
図１は、この発明の第１実施例に係る半導体装置１００の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。
ｐ半導体基板１にｐ−ウエル層２とｎ−ウエル層３（寄生ｎｐｎトランジスタのエミッタ）が形成され、そのｎ−ウエル層３の表面層にｐベース層４（寄生ダイオードのアノード）とｐベース層２４（寄生ｎｐｎトランジスタのベース）およびｐベース層１４が形成される。ｐベース層４は、ｐベース層１４とｐベース層２４との間に形成され、ｐベース層とｐベース層２４とを分離するように形成される。ｐベース層４およびｐベース層２４の表面層にｎ＋層５（寄生ｎｐｎトランジスタのコレクタ）が形成され、ｐベース層１４の表面層にコンタクト部２０となるｐ＋層６が形成される。図中の符号の３２はｐベース層１４の横方向抵抗である。また、寄生ｎｐｎトランジスタはｎｐｎ型の寄生バイポーラトランジスタである。
また、ｐ−ウエル層２とｎ−ウエル層３のコンタクト部にはｐ＋層１６とｎ＋層１５がそれぞれ形成され、厚い酸化膜７（ＬＯＣＯＳ）を覆うように絶縁膜８が形成される。アノードメタル配線９（寄生ｎｐｎトランジスタ３６のゲートメタル配線も兼ねる）がｐ＋層６、ｎ＋層１５およびｐ＋層１６に接続され、カソードメタル配線１０（寄生ｎｐｎトランジスタ３６のコレクタメタル配線も兼ねる）がｎ＋層５に接続される。その上にパッシベーション膜１１を形成し、このパッシベーション膜１１の開口部１２ａ下のカソードメタル配線１０がボンディングのためのパッド電極１２となる。
アノードメタル配線９はｐ半導体基板１、ｐ−ウエル層２、ｎ−ウエル層３、ｐベース層１４が同電位になるように配線されている。
また、図１（ａ）に示すように、寄生ダイオード３５と寄生ｎｐｎトランジスタ３６（寄生バイポーラトランジスタ）は外周部から中央部に向かって交互にリング状に配置されている。
ＥＳＤ保護素子１００ａを構成する寄生ダイオード３５の逆方向耐圧（ツェナー電圧）の調整はｐベース層４の不純物濃度と拡散深さで行なう。また、寄生ｎｐｎバイポーラトランジスタのベース抵抗となる横方向抵抗３１，３２（寄生抵抗）の抵抗値調整はｐベース層１４、４の不純物濃度と拡散深さで行なう。寄生ｎｐｎトランジスタ３６のｈＦＥ調整はｐベース層２４の不純物濃度と拡散深さで行なう。
図２は、図１の半導体装置１００の動作およびＩ−Ｖ特性を説明する図であり、同図（ａ）は等価回路図、同図（ｂ）はＩ−Ｖ特性図である。図２（ａ）の等価回路は図１（ｂ）に示した等価回路と同じである。図２（ｂ）のＩ−Ｖ特性図には比較例の場合のＩ−Ｖ特性も示した。尚、図２（ｂ）の縦軸のＩは電流であり、横軸のＶは電圧である。
図２（ａ）の等価回路と図２（ｂ）を用いて、ＥＳＤ保護素子１００ａの動作を説明する。ＥＳＤ保護素子１００ａは寄生ダイオード３５と寄生ｎｐｎトランジスタ３６と寄生抵抗（横方向抵抗３１，３２，３４）で構成される。
ＥＳＤサージがパッド電極１２に印加されると、パッド電極１２の電位が上昇する。この電圧が寄生ダイオード３５のツェナー電圧（ａ点）を超えると、電流（イ）が寄生ダイオード３５、寄生抵抗である横方向抵抗３１および寄生抵抗である横方向抵抗３２の経路でＧＮＤに流れる（イが流れる期間）。横方向抵抗３１と横方向抵抗３２で生じる電圧が０．６Ｖ〜０．７Ｖに達すると（ｂ点）、寄生ｎｐｎトランジスタ３６が動作を開始し、寄生ｎｐｎトランジスタ３６から寄生抵抗である横方向抵抗３４の経路で電流（ロ）が電流イに重畳する（イ＋ロが流れる期間）。寄生ｎｐｎトランジスタ３６に流れる電流が大きくなり、寄生ｎｐｎトランジスタ３６のｈＦＥが大きくなる（ｃ点）と寄生ｎｐｎトランジスタ３６がスナップバックしてｄ点に電圧が低下する。寄生ダイオード３５と寄生ｎｐｎトランジスタに流れる電流がさらに増加すると、ＥＳＤ保護素子１００ａの電圧は寄生ｎｐｎトランジスタ３６がスナップバックした後（ｄ点）の電圧から徐々に増大する（イ＋ハが流れる期間）。この期間では寄生ｎｐｎトランジスタ３６のｐベース層２４からｎ−ウエル層３（エミッタ層）へ大量の正孔が注入され、ｎ−ウエル層３の横方向抵抗３４は伝導度変調が生じて本来の抵抗値から大幅に低下する。スナップバックした後の電圧（ｄ点）は比較例で示したＥＳＤ保護素子３００ａの電圧に比べると大幅に低くなる。
図２（ａ）の等価回路において、横方向抵抗３１，３２の抵抗値を高くして寄生ｎｐｎトランジスタ３６のベース電流を小さくする。また、ｐベース層２４の不純物濃度と拡散深さを調整して寄生ｎｐｎトランジスタ３６のｈＦＥを最適値に設定してスナップバック現象を起こさせ、寄生ｎｐｎトランジスタが動作した後（スナップバックした後）の電圧を下げる。その結果、ＥＳＤサージが印加されても内部回路に印加される電圧の上昇を抑えることができる。
この寄生ｎｐｎトランジスタのｈＦＥの値は１〜５の範囲にするとよい。ｈＦＥが１未満では比較例に示すようにスナップバックが起こらない。一方、ｈＦＥを５超にするとスナップバックの瞬間にトランジスタ内で電流集中が起こって、寄生ｎｐｎトランジスタが破壊してしまう。好ましくは、ｈＦＥの値を２〜３に設定するとよい。
また、寄生ｎｐｎトランジスタのｐベース層２４の不純物濃度としては１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３とするとよい。さらに好ましくは１×１０１７ｃｍ−３付近の不純物濃度に設定するとよい。
前記したように、ｐベース層４とｐベース層２４の不純物濃度をそれぞれ独立して決めることができるため、これらのｐベース層４，２４と他のデバイスのｐ層とを同時に形成することができる。また、ｐベース層２４に合わせてｐベース層１４をｐベース層２４と同時に形成する場合もある。この場合は工程が簡略化され製造コストを低減できるが、ｐベース層１４の横方向抵抗３２が高くなり、ＥＳＤ保護素子１００ａの動作抵抗が高くなる。
また、パッド電極１２下にＥＳＤ保護素子１００ａ（寄生ｎｐｎトランジスタと寄生ダイオード）を形成することで、パッド電極１２が有効に利用されてチップ面積を縮小化できる。
前記のように寄生ｎｐｎトランジスタ３６のｐベース層２４の不純物濃度や拡散深さを最適な値に低下させることで寄生ｎｐｎトランジスタが破壊することなくスナップバック現象が起こり、スナップバックした後のＩ−Ｖ特性で示される電圧を低く抑えることができる。
前記したように、寄生ダイオードのアノード層となるｐベース層４の不純物濃度を高くし、寄生ｎｐｎバイポーラトランジスタのベースとなるｐベース層２４の不純物濃度をトランジスタが破壊することなくスナップバック現象を起こす低い値に制御し、これら濃度の異なる２つのｐベース層を交互に配置する。このようにすることで、寄生ダイオードの逆方向耐圧を下げＥＳＤ保護素子の動作を低電圧で開始し、かつ、所定の電圧で寄生ｎｐｎバイポーラトランジスタをスナップバックさせる。その結果、ＥＳＤ保護素子１００ａのＩ−Ｖ特性の傾斜が大きくなり、ＥＳＤ保護素子１００ａの動作抵抗を小さくすることができる。また、ＥＳＤ保護素子１００ａの動作電圧を低電圧化できて半導体装置のＥＳＤ耐量を向上させることができる。
しかし、前記したスナップバック後の電圧は電流が増大すると徐々に大きくなるため、ＥＳＤサージに対してＥＳＤ保護素子１００ａによる保護機能をさらに高めることが望ましい。
つぎに、このスナップバック直前と直後の電圧差を小さくし、ＥＳＤ保護素子の動作時の電圧をさらに低い値に保持できる半導体装置について説明する。
＜実施例２＞
図３は、この発明の第２実施例に係る半導体装置２００の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。
図１の半導体装置１００との違いは、ｐベース層４（４ａ，４ｂ，４ｃ）とｐベース層２４（２４ａ，２４ｂ）を交互に形成している点である。図３は、ｐベース層４を中心にｐベース層４とｐベース層２４をリング状に配置して、寄生ｎｐｎトランジスタ３６（３６ａ，３６ｂ）を２個配置した場合である。この場合も実施例１で説明したように、ｐベース層１４とｐベース層２４を同時に形成する場合もある。
図３では、２個の寄生ｎｐｎトランジスタを形成した例である。この２つの寄生ｎｐｎトランジスタ３６ａ，３６ｂの動作開始電流が異なるため、スナップバックが２回に分けて順次発生する。細切れにスナップバックするために、スナップバックする直前と直後の電圧差が小さくなり、さらにＩ−Ｖ特性で大きな電流まで低い電圧を保持する。そのため、ＥＳＤ保護素子２００ａを低耐圧化できる。その結果、ＥＳＤ保護素子２００ａを構成する寄生ｎｐｎトランジスタ３６が破壊することなく、低耐圧の内部回路をＥＳＤサージから確実に保護できる。
このように、２種類のｐベース層４，２４を交互に形成し、寄生ダイオード３５（３５ａ，３５ｂ，３５ｃ）のアノードであるｐベース層４を高濃度化し、寄生抵抗（横方向抵抗３３）および寄生ｎｐｎトランジスタ３６のベースであるｐベース層２４を低濃度化する。これにより、寄生ダイオード３５をツェナー電圧を低電圧化した状態で、寄生ｎｐｎトランジスタ３６のｈＦＥを適正な値に大きくして、破壊を防止しながらスナップバック後の電圧を低下させて、低耐圧の内部回路を確実にＥＳＤサージから保護することができる。
尚、図３において、横方向に複数配置されるｐベース層２４のそれぞれの横方向抵抗３３は寄生ｎｐｎトランジスタ３６のベース抵抗として加わる。この横方向抵抗３３はｐベース層２４の不純物濃度と拡散深さおよび横方向幅で調整する。
図４は、図３の半導体装置２００の動作およびＩ−Ｖ特性を説明する図であり、同図（ａ）は等価回路図、同図（ｂ）はＩ−Ｖ特性図である。図４（ａ）の等価回路は図２（ｂ）に示した等価回路に相当する。図４（ｂ）のＩ−Ｖ特性図は図２（ｂ）のＩ−Ｖ特性図に相当する。
図４（ａ）の等価回路と図４（ｂ）を用いて、ＥＳＤ保護素子２００ａの動作を説明する。
ＥＳＤサージがパッド電極１２に印加されると、パッド電極１２の電位が上昇する。この電圧が寄生ダイオード３５のツェナー電圧（ａ点）を超えると、電流（イ）が寄生ダイオード３５、寄生抵抗である横方向抵抗３１ａ，３３ａ，３１ｂ，３３ｂ，３１ｃ，３２の経路でＧＮＤに流れる（イが流れる期間）。横方向抵抗３１ａ，３３，３１，３３，３１，３２で生じる電圧が０．６Ｖ〜０．７Ｖに達すると（ｂ点）、図で最も右に位置する寄生ｎｐｎトランジスタ３６ａが動作を開始し、寄生ｎｐｎトランジスタ３６ａ−寄生抵抗である横方向抵抗３４ａ，３４ｂの経路で電流（ロ）が電流（イ）に重畳する（イ＋ロが流れる期間）。図で最も右に位置する寄生ｎｐｎトランジスタ３６ａに流れる電流が大きくなり、この寄生ｎｐｎトランジスタ３６ａのｈＦＥが大きくなる（ｃ点）と、この寄生ｎｐｎトランジスタ３６ａがスナップバックしてｄ点に電圧が低下する。図で最も右に位置する寄生ダイオード３５ａと寄生ｎｐｎトランジスタ３６ａに流れる電流がさらに増加すると、ＥＳＤ保護素子２００ａ（すべての寄生ダイオード３５（３５ａ，３５ｂ，３５ｃ）とすべての寄生ｎｐｎトランジスタ３６（３６ａ,３６ｂ）で構成される）の電圧は図で最も右に位置する寄生ｎｐｎトランジスタ３６ａがスナップバックした後（ｄ点）の電圧から徐々に増大し隣の寄生ｎｐｎトランジスタ３６ｂにも電流が流れる（イ＋ハ＋ニが流れる期間）。この寄生ｎｐｎトランジスタ３６ｂのｈＦＥが大きくなると（ｅ点）と寄生ｎｐｎトランジスタ３６ｂがスナップバックしてｆ点に電圧が低下する。寄生ダイオード３５と寄生ｎｐｎトランジスタ３６に流れる電流がさらに増加すると、ＥＳＤ保護素子２００ａの電圧は寄生ｎｐｎトランジスタ３６ｂがスナップバックした後（ｆ点）の電圧から徐々に増大して行く（イ＋ハ＋ホが流れる期間）。
寄生ｎｐｎトランジスタ３６の段数がさらに増えるとこのスナップバックを繰り返して電圧は増減を繰り返して電流は上昇する。そのため、Ｉ−Ｖ特性の電圧は小刻みに振動シしながらそのスナップバック直前の電圧（点線で結んだ電圧）は殆ど増えずに電流だけが増大して行く。そのため、ＥＳＤサージが入力したときのＥＳＤ保護素子２００ａの電圧は低い電圧で抑えられ、低電圧化した内部回路を確実にＥＳＤサージから保護することができる。
寄生ｎｐｎトランジスタ３６の並列数を増やすことにより、ＥＳＤサージが印加された時にスナップバックがその並列数分発生し、内部回路の電圧上昇を抑える効果がある。
また、この寄生ｎｐｎトランジスタ３６の並列数は１段から効果があり、１０段以上になると段数を増やしても前記の点線で示すＩ−Ｖ特性の電圧に変化が表われず効果が薄れる。
また、高濃度のｐベース層４の横方向幅（＝Ｗ１）と低濃度のｐベース層２４の横方向幅（＝Ｗ２）が、ｐベース層４の拡散深さ（＝Ｔ１）とｐベース層２４の拡散深さ（＝Ｔ２）に対してそれぞれ（Ｗ１／Ｔ１，Ｗ２／Ｔ２）を２倍〜２０倍にすると、寄生ｎｐｎトランジスタ３６にスナップバック現象が起こり、寄生ｎｐｎトランジスタ３６を多段にする効果が出てくる。しかし、この範囲より小さいと、寄生ｎｐｎトランジスタ３６の面積が小さくなり過ぎて寄生ｎｐｎトランジスタ３６の動作が不十分となり多段にする効果は小さくなる。
一方、この範囲を超えると、隣の寄生ｎｐｎトランジスタ３６がスナップバックする直前の電圧が高くなり、ＥＳＤサージに対する保護機能が低下する。
図３に示すように、寄生ｎｐｎトランジスタ３６を複数個、パッド電極１２下全体にリング状に並列配置することで、スナップバックがパッド電極１２の中央部に配置された寄生ｎｐｎトランジスタ３６から外周部に配置された寄生ｎｐｎトランジスタ３６に順次発生するようになる。寄生ｎｐｎトランジスタ３６のスナップバックが順次発生することで、パッド電極１２下全域の寄生ｎｐｎトランジスタ３６が動作するようになる。このようにスナップバックを分散化して順次発生させることで、スナップバック直前の電圧を低く抑制し、スナップバック後のＩ−Ｖ特性の電圧を低い電圧で電流が増えてもほぼ一定になるようにすることができる。その結果、ＥＳＤ保護素子２００ａ自体の破壊が防止され、低電圧化した内部回路をＥＳＤサージから確実に保護することができる。
以上の実施例では、パッド電極１２の下にＥＳＤ保護素子を形成したものについて説明したが、これに限定されるものではなく、パッド電極の下に形成しなくても本願の効果を得ることができる。
１ ｐ半導体基板
２ ｐ−ウエル層
３ ｎ−ウエル層
４，１４，２４ ｐベース層
５，１５ ｎ＋層
６，１６ ｐ＋層
７ 厚い酸化膜（ＬＯＣＯＳ）
８ 絶縁膜
９ アノードメタル配線
１０ カソードメタル配線
１１ パッシベーション膜
１２ パッド電極
１２ａ 開口部
２０ コンタクト部
３１，３２，３３，３４ 横方向抵抗
３５ 寄生ダイオード
３６，８６ 寄生ｎｐｎトランジスタ
１００，２００ 半導体装置
１００ａ，２００ａ，３００ａ ＥＳＤ保護素子

Claims (10)

  1. 第１導電型の第１半導体層と、該第１半導体層上に配置される第２導電型の第２半導体層と、該第２半導体層上に隣接して配置される第１導電型の第３半導体層および該第３半導体層より低い不純物濃度の第１導電型の第４半導体層と、前記第３半導体層上から前記第４半導体層上に亘って配置される第２導電型の第５半導体層と、前記第５半導体層に電気的に接続する第１金属電極と、前記第１半導体層、前記第２半導体層、前記第３半導体層および前記第４半導体層に電気的に接続する第２金属電極とを具備する半導体装置であって、
    保護素子が前記第５半導体層と前記第３半導体層からなる寄生ダイオードと、
    前記第５半導体層、前記第４半導体層、前記第２半導体層からなる寄生バイポーラトランジスタと、
    少なくとも前記第２半導体層、前記第３半導体層からなる寄生抵抗とで構成され、
    前記寄生ダイオードの耐圧が前記寄生バイポーラトランジスタの耐圧より低く、前記寄生ダイオードの逆電流で前記寄生バイポーラトランジスタがスナップバックして導通し、
    前記寄生ダイオードのアノードとなる前記第３半導体層と前記寄生バイポーラトランジスタのベースとなる前記第４半導体層が、隣接して交互に複数配置されて前記寄生ダイオードと前記寄生バイポーラトランジスタが隣接して交互に複数配置され、前記第３半導体層と前記第４半導体層が後段の前記寄生バイポーラトランジスタのベース抵抗となり、順次スナップバックして導通する前記寄生バイポーラトランジスタが配置されることを特徴とする半導体装置。
  2. 前記第５半導体層上に配置される絶縁膜を備え、
    前記第１金属電極は、前記絶縁膜上に配置され、該絶縁膜に形成される複数のコンタクトホールを介して前記第５半導体層に電気的に接続することを特徴とする請求項１に記載の半導体装置。
  3. 前記第３半導体層および前記第４半導体層のそれぞれの横方向幅がそれぞれの拡散深さに対して２倍から２０倍であることを特徴とする請求項１に記載の半導体装置。
  4. 少なくとも前記第３半導体層からなる寄生抵抗が前記バイポーラトランジスタのベース抵抗となることを特徴とする請求項１に記載の半導体装置。
  5. 前記第４半導体装置の不純物濃度が前記バイポーラトランジスタがスナップバック現象を起こす濃度であることを特徴とする請求項１に記載の半導体装置。
  6. 平面形状が環状の前記第３半導体層に前記第４半導体層が接して囲まれていることを特徴とする請求項１に記載の半導体装置。
  7. 平面形状が環状の前記第３半導体層と該第３半導体層に接して囲まれる平面形状が環状の前記第４半導体層が交互に繰り返して配置されることを特徴とする請求項１に記載の半導体装置。
  8. 前記の繰り返し数が１回から１０回であることを特徴とする請求項７に記載される半導体装置。
  9. 第１導電型の第１半導体層と、該第１半導体層上に配置される第２導電型の第２半導体層と、該第２半導体層上に隣接して配置される第１導電型の第３半導体層および該第３半導体層より低い不純物濃度の第１導電型の第４半導体層と、前記第３半導体層上から前記第４半導体層上に亘って配置される第２導電型の第５半導体層と、前記第５半導体層に電気的に接続する第１金属電極と、前記第１半導体層、前記第２半導体層、前記第３半導体層および前記第４半導体層に電気的に接続する第２金属電極とを具備する半導体装置であって、
    保護素子が前記第５半導体層と前記第３半導体層からなる寄生ダイオードと、
    前記第５半導体層、前記第４半導体層、前記第２半導体層からなる寄生バイポーラトランジスタと、
    少なくとも前記第２半導体層、前記第３半導体層からなる寄生抵抗とで構成され、
    前記寄生ダイオードの耐圧が前記寄生バイポーラトランジスタの耐圧より低く、前記寄生ダイオードの逆電流で前記寄生バイポーラトランジスタがスナップバックして導通し、
    平面形状が環状の前記第３半導体層に前記第４半導体層が接して囲まれていることを特徴とする半導体装置。
  10. 第１導電型の第１半導体層と、該第１半導体層上に配置される第２導電型の第２半導体層と、該第２半導体層上に隣接して配置される第１導電型の第３半導体層および該第３半導体層より低い不純物濃度の第１導電型の第４半導体層と、前記第３半導体層上から前記第４半導体層上に亘って配置される第２導電型の第５半導体層と、前記第５半導体層に電気的に接続する第１金属電極と、前記第１半導体層、前記第２半導体層、前記第３半導体層および前記第４半導体層に電気的に接続する第２金属電極とを具備する半導体装置であって、
    保護素子が前記第５半導体層と前記第３半導体層からなる寄生ダイオードと、
    前記第５半導体層、前記第４半導体層、前記第２半導体層からなる寄生バイポーラトランジスタと、
    少なくとも前記第２半導体層、前記第３半導体層からなる寄生抵抗とで構成され、
    前記寄生ダイオードの耐圧が前記寄生バイポーラトランジスタの耐圧より低く、前記寄生ダイオードの逆電流で前記寄生バイポーラトランジスタがスナップバックして導通し、
    平面形状が環状の前記第３半導体層と該第３半導体層に接して囲まれる平面形状が環状の前記第４半導体層が交互に繰り返して配置されることを特徴とする半導体装置。
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