JP6008549B2

JP6008549B2 - 半導体装置

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Publication number: JP6008549B2
Application number: JP2012094363A
Authority: JP
Inventors: 磯部　敦生; 敦生磯部; 俊成佐々木
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2011-04-22
Filing date: 2012-04-18
Publication date: 2016-10-19
Anticipated expiration: 2032-04-18
Also published as: US8878288B2; US20120267709A1; JP2012235102A

Description

本明細書で開示する発明は、半導体素子を利用した半導体装置及びその作製方法に関する。

絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは、集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。また、トランジスタに適用可能な半導体薄膜として、酸化物半導体等のワイドギャップ半導体を用いる技術が注目されている。

例えば、特許文献１では、Ｉｎ−Ｇａ−Ｚｎ系酸化物で構成される酸化物半導体が、薄膜トランジスタのチャネル形成領域に適用可能であることが確認されている。

特開２００４−１０３９５７号公報

半導体装置に用いられるトランジスタは、劣化やバラツキを抑制して信頼性を向上させることが望まれる。信頼性の高いトランジスタを用いることで、信頼性の高い半導体装置とすることができる。

また、トランジスタの動作の高速化、トランジスタの低消費電力化、高集積化、低価格化、などを達成するためには、トランジスタの微細化は必須である。

トランジスタを微細化する場合には、短チャネル効果の問題が生じる。短チャネル効果とは、トランジスタの微細化（チャネル長（Ｌ）の縮小）に伴って顕在化する電気特性の劣化である。短チャネル効果は、ドレインの電界の効果がソースにまでおよぶことに起因するものである。短チャネル効果の具体例としては、しきい値電圧の低下、Ｓ値の増大、漏れ電流の増大などがある。

そこで、開示する発明の一態様は、信頼性の高い半導体装置を提供することを目的の一とする。また、不良を抑制しつつ微細化を達成した半導体装置を提供することを目的の一とする。

開示する発明の一態様は、トレンチを有する絶縁層に接して、ソース領域またはドレイン領域として機能する領域の膜厚が、チャネル形成領域として機能する領域の膜厚よりも厚い酸化物半導体層を形成する。該酸化物半導体層を用いたトランジスタは、ソース抵抗またはドレイン抵抗を低減することができると共に、しきい値のバラツキ、電気特性の劣化、ノーマリーオン化を抑制することができ、信頼性の高いトランジスタとすることができる。より具体的には、例えば以下の構成とすることができる。

本発明の一態様は、トレンチを有する絶縁層と、トレンチの内壁面及び底面、並びに絶縁層の最上面に接して設けられたワイドギャップ半導体層と、ワイドギャップ半導体層と電気的に接続するソース電極及びドレイン電極と、ワイドギャップ半導体層上に設けられたゲート絶縁層と、トレンチ内を充填するように、ゲート絶縁層上に設けられたゲート電極と、を有し、ワイドギャップ半導体層において、トレンチの内壁面に接する領域及びトレンチの底面に接する領域の膜厚は、絶縁層の最上面に接する領域の膜厚よりも薄い半導体装置である。

また、本発明の他の一態様は、トレンチを有する絶縁層と、トレンチの内壁面及び側面、並びに絶縁層の最上面に接して設けられたワイドギャップ半導体層と、ワイドギャップ半導体層と電気的に接続するソース電極及びドレイン電極と、ワイドギャップ半導体層上に設けられたゲート絶縁層と、トレンチ内を充填するように、ゲート絶縁層上に設けられたゲート電極と、を有し、トレンチのアスペクト比は、０．５以上５．０以下であり、ワイドギャップ半導体層において、トレンチの内壁面に接する領域及びトレンチの底面に接する領域の膜厚は、絶縁層の最上面に接する領域の膜厚よりも薄い半導体装置である。

上記の半導体装置のいずれか、または双方において、絶縁層の最上面に接するワイドギャップ半導体層の膜厚は、トレンチの内壁面及び底面に接するワイドギャップ半導体層の膜厚の１．５倍以上１０倍以下であるのが好ましい。

上記の半導体装置のいずれか一において、ワイドギャップ半導体層として、酸化物半導体層を有していてもよい。

なお、本明細書等において「上」という用語は、構成要素の位置関係が「直上」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、「下」という用語についても同様である。

また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。

なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。

例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。

開示する発明の一態様によって、不良を抑制しつつ、微細化を達成した半導体装置の作製方法を提供することができる。

また、開示する発明の一態様によって、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなり、半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、半導体装置が小型化されるため、同程度の大きさでさらに機能が高められた半導体装置を実現することができる。または、半導体装置の高集積化が可能となる。また、トランジスタの微細化による、動作の高速化、低消費電力化などの効果を得ることもできる。

本発明の一態様の半導体装置の平面図及び断面図。本発明の一態様の半導体装置の作製工程に係る断面図。本発明の一態様の半導体装置を示す断面図、平面図及び回路図。本発明の一態様の半導体装置を示す回路図及び斜視図。本発明の一態様の半導体装置を示す断面図及び平面図。本発明の一態様の半導体装置を示す回路図。本発明の一態様の半導体装置を示すブロック図。本発明の一態様の半導体装置を示すブロック図。本発明の一態様の半導体装置を示すブロック図。実施例で作製した試料の断面ＴＥＭ写真。

本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する実施の形態および実施例において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。

なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。

なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。

（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置及びその作製工程の例について、図１を参照して説明する。

なお、本実施の形態では、トランジスタに適用されるワイドギャップ半導体として、酸化物半導体を用いる例を示す。酸化物半導体としては、少なくともシリコンの１．１ｅＶよりも大きい禁制帯幅を持つ酸化物半導体を適用することができ、例えば、禁制帯幅が３．１５ｅＶであるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、禁制帯幅が約３．０ｅＶである酸化インジウム、禁制帯幅が約３．０ｅＶであるインジウム錫酸化物、禁制帯幅が約３．３ｅＶであるインジウムガリウム酸化物、禁制帯幅が約２．７ｅＶであるインジウム亜鉛酸化物、禁制帯幅が約３．３ｅＶである酸化錫、禁制帯幅が約３．３７ｅＶである酸化亜鉛などを好ましく用いることができる。ただし、本発明の半導体装置に適用可能なワイドギャップ半導体は、上述の酸化物半導体に限られず、窒化ガリウム、酸化窒化ガリウム、酸化窒化ガリウム亜鉛等を用いてもよい。このような材料を用いることにより、トランジスタのオフ電流を極めて低く保つことが可能である。

図１（Ａ）に本実施の形態のトランジスタ１６２の平面図を示す。また、図１（Ｂ）に、図１（Ａ）のＡ−Ｂ断面における断面図を示す。

図１に示すトランジスタ１６２は、トレンチ１３１が設けられた絶縁層１３０と、トレンチ１３１の内壁面及び底面、並びに絶縁層１３０の最上面（絶縁層１３０の被形成面と平行な面）に接して設けられた酸化物半導体層１４４と、酸化物半導体層１４４と電気的に接続するソース電極１４２ａ及びドレイン電極１４２ｂと、酸化物半導体層１４４上に設けられたゲート絶縁層１４６と、トレンチ１３１内を充填するようにゲート絶縁層１４６上に設けられたゲート電極１４８と、を有する。

図１に示すトランジスタ１６２に設けられた酸化物半導体層１４４において、トレンチ１３１の内壁面に接する領域の膜厚、及びトレンチ１３１の底面に接する領域の膜厚は、絶縁層１３０の最上面に接する領域（絶縁層１３０において、トレンチ１３１が形成された領域以外と接する領域）の膜厚よりも薄い。

酸化物半導体層１４４において、絶縁層１３０の最上面に接する領域は、ソース領域またはドレイン領域となる領域である。当該領域の膜厚を厚くすることで、ソース抵抗またはドレイン抵抗を低減することができる。一方、酸化物半導体層１４４において、トレンチ１３１の内壁面に接する領域、及びトレンチ１３１の底面に接する領域は、ゲート電極１４８と重畳して、チャネルを形成する領域である。当該領域の膜厚を薄くすることで、トランジスタ１６２において電流が流れるパスを小さくすることができるため、トランジスタ１６２のしきい値のバラツキや、電気特性の劣化、ノーマリーオン化を抑制することができる。よって、当該膜厚差を有する酸化物半導体層１４４を用いたトランジスタの信頼性を向上させることができる。

例えば、酸化物半導体層１４４において、絶縁層１３０の最上面に接する領域の膜厚を、トレンチ１３１の内壁面に接する領域の膜厚、及びトレンチ１３１の底面に接する領域の膜厚の１．５倍以上１０倍以下とするのが好ましく、２倍以上５倍以下とするのがより好ましい。絶縁層１３０の最上面に接する領域の膜厚を、トレンチ１３１の内壁面に接する領域の膜厚、及びトレンチ１３１の底面に接する領域の膜厚の１．５倍以上とすることで、上述の効果を十分に得ることができる。また、絶縁層１３０の最上面に接する領域の膜厚を、トレンチ１３１の内壁面に接する領域の膜厚、及びトレンチ１３１の底面に接する領域の膜厚の１０倍以下とすることで、酸化物半導体層１４４上に接して設けられる層を、被覆性よく形成することができる。

トランジスタ１６２に含まれる酸化物半導体層１４４は、水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、望ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より望ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。このように、水素濃度が十分に低減され、且つ十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減されて、高純度化された酸化物半導体層１４４では、キャリア濃度が１×１０^１２／ｃｍ^３未満、望ましくは、１×１０^１１／ｃｍ^３未満、より望ましくは１．４５×１０^１０／ｃｍ^３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０^−２１Ａ）以下、好ましくは１０ｚＡ以下、より好ましくは１ｚＡ以下、さらに好ましくは１００ｙＡ（１ｙＡ（ヨクトアンペア）は１×１０^−２４Ａ）以下レベルにまで低くすることができる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。

また、図１に示すトランジスタ１６２において、酸化物半導体層１４４のチャネル長方向（キャリアが流れる方向）の断面形状は、トレンチ１３１の断面形状に沿って湾曲した形状となっており、トレンチ１３１の深さが深くなればなるほどトランジスタ１６２の実効的なチャネル長を長くすることができる。

従って、ソース電極１４２ａとドレイン電極１４２ｂとの距離を短くしてもトレンチ１３１の深さを適宜設定することで実効的なチャネル長を維持することができるため、トランジスタ面積の縮小を達成しつつ短チャネル効果の発現を抑制することが可能である。なお、トレンチ１３１の上面形状は、トランジスタ１６２のチャネル幅方向（キャリアが流れる方向と直交する方向）に延在するストライプ形状であるのが好ましい。

以下、図２を用いてトランジスタ１６２の作製工程の一例を示す。

まず、半導体材料を含む基板（図示しない）上に、絶縁層１３０を形成する。

半導体材料を含む基板としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができ、当該基板上に半導体素子が形成されていてもよい。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含むものとする。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。

絶縁層１３０としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シリコン膜、または酸化窒化アルミニウム膜等を形成することができる。

次いで、絶縁層１３０にトレンチ１３１（溝とも呼ぶ）を形成する（図２（Ａ）参照）。トレンチ１３１は、例えば、絶縁層１３０上にフォトリソグラフィ工程によりレジストマスクを形成し、レジストマスクを用いた絶縁層１３０のエッチングによって形成することができる。

絶縁層１３０のエッチング工程としては、例えば、反応性イオンエッチング（ＲＩＥ：ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）法、ＩＣＰ（ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ）エッチング法、ＥＣＲ（ＥｌｅｃｔｒｏｎＣｙｃｌｏｔｒｏｎＲｅｓｏｎａｎｃｅ）エッチング法、平行平板型（容量結合型）エッチング法、マグネトロンプラズマエッチング法、２周波プラズマエッチング法またはヘリコン波プラズマエッチング法等のドライエッチング法を用いることができる。また、エッチングガスとしては、三フッ化メタン（ＣＨＦ_３）、四フッ化炭素（ＣＦ_４）、パーフルオロシクロブタン（Ｃ_４Ｆ_８）などのフロロカーボン系ガス、メタン（ＣＨ_４）、水素、ヘリウム、又はアルゴンなどの希ガスを、適宜混合して用いることができる。

また、トレンチ１３１は一回のエッチング工程、又は複数回のエッチング工程によって形成する。複数回のエッチング工程を行う場合、ドライエッチング工程とウェットエッチング工程を組み合わせてもよい。

ここで、トレンチ１３１のアスペクト比は、０．５以上５．０以下とするのが好ましい。なお、本明細書等において、トレンチのアスペクト比とは、トレンチの断面における内壁面の高さ（図１（Ｂ）におけるトレンチ１３１の深さｄ）を、底面の幅（図１（Ｂ）におけるトレンチ１３１の長さＬ）で除した値を指すものとする。

トレンチ１３１のアスペクト比を上述の範囲内とすることで、トレンチ１３１の内壁面及び底面上へは、絶縁層１３０の最上面と比較して成膜がされにくくなるため、後に絶縁層１３０上に成膜される酸化物半導体層を、フォトマスクを用いたエッチング等の処理を行うことなく膜厚差を有する構成とすることが可能である。また、トレンチのアスペクト比が大きければ、集積化され、かつ、短チャネル効果の発現の抑制されたトランジスタを得ることができる。

次いで、絶縁層１３０に設けられたトレンチ１３１の底面及び内壁面に接するように、酸化物半導体層１４４を形成する（図２（Ｂ）参照）。ここで、絶縁層１３０の最上面に接する酸化物半導体層１４４の膜厚は、１ｎｍ以上１００ｎｍ以下とするのが好ましい。また、上述のように、トレンチ１３１のアスペクト比が０．５以上５．０以下であると、トレンチ１３１の内壁面または底面に接する領域においては、絶縁層１３０の最上面に接する領域の１／１０以上２／３以下、好ましくは１／５以上１／２以下の膜厚を有する酸化物半導体層１４４を成膜することができる。なお、トレンチ１３１の内壁面に接する領域の酸化物半導体層１４４の膜厚と、トレンチ１３１の底面に接する領域の酸化物半導体層１４４の膜厚と、は同じである必要はなく、例えば、トレンチ１３１の内壁面に接する領域の酸化物半導体層１４４の膜厚は、トレンチ１３１の底面に接する領域の酸化物半導体層１４４の膜厚より薄い膜厚でもよい。

なお、酸化物半導体層１４４の成膜は、スパッタリング法、ＭＢＥ（ＭｏｌｅｃｕｌａｒＢｅａｍＥｐｉｔａｘｙ）法、パルスレーザ堆積法、ＡＬＤ（ＡｔｏｍｉｃＬａｙｅｒＤｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。

酸化物半導体層１４４の材料としては、少なくともシリコンよりも大きい禁制帯幅を持つ酸化物半導体を用いる。シリコンよりも大きい禁制帯幅を持つ酸化物半導体としては、例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｈｆ−Ｉｎ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や、Ｉｎ−Ｇａ−Ｏ系酸化物半導体、一元系金属の酸化物であるＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。本実施の形態では、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いる。

なお、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。

また、酸化物半導体層１４４は、化学式ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。

また、酸化物半導体としてＩｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体の材料を用いる場合、用いるターゲット中の金属元素の原子数比は、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１などとすればよい。

また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲット中の金属元素の原子数比は、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。

成膜の雰囲気は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層１４４への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。

また、酸化物半導体層は、単結晶、多結晶（ポリクリスタルともいう）又は非晶質などの状態をとる。

好ましくは、酸化物半導体層はＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。

ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体層である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃い、且つａｂ面に垂直な方向から見て三角形状又は六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状又は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体層の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状又は表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向はＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、又は成膜後に加熱処理などの結晶化処理を行うことにより形成される。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。

酸化物半導体層１４４をＣＡＡＣ−ＯＳ膜とする際には、基板を加熱しながら酸化物半導体層１４４を形成すればよく、基板を加熱する温度としては、１５０℃以上４５０℃以下とすればよく、好ましくは基板温度が２００℃以上３５０℃以下とする。なお、酸化物半導体層の形成時に、基板を加熱する温度を高くすることで、非晶質な部分に対して結晶部分の占める割合の多いＣＡＡＣ−ＯＳ膜とすることができる。

酸化物半導体層１４４成膜後、酸化物半導体層１４４に対して、熱処理（第１の熱処理）を行ってもよい。熱処理を行うことによって、酸化物半導体層１４４中に含まれる水素原子、又は水素原子を含む物質をさらに除去することができる。熱処理の温度は、不活性ガス雰囲気下、２５０℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。

なお、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工した後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行ってもよい。

次いで、酸化物半導体層１４４上に、導電層を形成し、該導電層を加工して酸化物半導体層１４４と電気的に接続するソース電極１４２ａ及びドレイン電極１４２ｂを形成する。

ソース電極１４２ａ及びドレイン電極１４２ｂは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。

次いで、酸化物半導体層１４４、ソース電極１４２ａ及びドレイン電極１４２ｂ上にゲート絶縁層１４６を形成する（図２（Ｃ）参照）。

ゲート絶縁層１４６の膜厚は、１ｎｍ以上１００ｎｍ以下とし、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。なお、酸化物半導体層１４４と接することを考慮すれば、水素等の不純物が十分に除去されていることが好ましいため、ゲート絶縁層１４６は、水素等の不純物が含まれにくいスパッタリング法を用いて形成することが好ましい。

ゲート絶縁層１４６の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜等を用いて形成することができる。さらに、ゲート絶縁層１４６は、作製するトランジスタのサイズやゲート絶縁層１４６の段差被覆性を考慮して形成することが好ましい。

本実施の形態では、ゲート絶縁層１４６として、ＳｉＯ_２＋α（ただし、α＞０）である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁層１４６として用いることで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体に酸素を供給することができ、特性を良好にすることができる。

また、ゲート絶縁層１４６の材料として酸化ハフニウム、酸化イットリウム、酸化ランタン、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート、窒素が添加されたハフニウムアルミネートなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁層１４６は、単層構造としてもよいし、積層構造としてもよい。

ゲート絶縁層１４６の成膜後に、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行ってもよい。熱処理の温度は、２００℃以上４５０℃以下とするのが好ましく、２５０℃以上３５０℃以下とするのがより好ましい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、酸化物半導体層１４４と接するゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。

なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ソース電極１４２ａ及びドレイン電極１４２ｂを形成した後に第２の熱処理を行ってもよい。また、第１の熱処理に続けて第２の熱処理を行ってもよい。

次いで、ゲート絶縁層１４６を介して酸化物半導体層１４４上にゲート電極１４８を形成する（図２（Ｄ）参照）。本実施の形態において、ゲート電極１４８は、トレンチ１３１内を充填するように設けられる。

ゲート電極１４８の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極１４８としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極１４８は、単層構造としてもよいし、積層構造としてもよい。

ゲート絶縁層１４６と接するゲート電極１４８の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜、窒素を含むＩｎ−Ｓｎ−Ｏ膜、窒素を含むＩｎ−Ｇａ−Ｏ膜、窒素を含むＩｎ−Ｚｎ−Ｏ膜、窒素を含むＳｎ−Ｏ膜、窒素を含むＩｎ−Ｏ膜、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いるのが好ましい。これらの膜は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、ゲート電極として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できるためである。

以上によって、本実施の形態のトランジスタ１６２を作製することができる。本実施の形態で示すトランジスタ１６２は、アスペクト比が０．５以上５．０以下のトレンチ１３１を有する絶縁層１３０に接して酸化物半導体層１４４が設けられることで、エッチング等の追加の処理を行うことなく、領域毎に膜厚差を有する酸化物半導体層１４４を得ることができる。酸化物半導体層１４４において、ソース領域またはドレイン領域として機能する領域は、チャネル形成領域として機能する領域よりも膜厚が厚いため、酸化物半導体層１４４を用いたトランジスタ１６２は、ソース抵抗またはドレイン抵抗を低減することができると共に、しきい値のバラツキ、電気特性の劣化、ノーマリーオン化を抑制することができ、信頼性の高いトランジスタとすることができる。

また、トランジスタ１６２において、酸化物半導体層１４４がトレンチ１３１の底面及び内壁面に接して設けられていることで、ソース電極１４２ａ及びドレイン電極１４２ｂ間の距離（トランジスタ１６２の見かけ上のチャネル長）よりも、トランジスタ１６２の実効的なチャネル長を長くすることが可能である。よって、トランジスタ面積の縮小を図りつつ、短チャネル効果の発現を抑制することが可能である。

また、トランジスタ１６２のチャネル形成領域に、禁制帯幅が広いワイドギャップ半導体を用いることで、トランジスタ１６２のオフ電流を低減することができる。本実施の形態においては、チャネル形成領域に高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタ１６２のオフ電流をより低減することが可能となる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態２）
本実施の形態では、実施の形態１に示すトランジスタ１６２を使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。

トランジスタ１６２は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。

図３は、半導体装置の構成の一例である。図３（Ａ）に、半導体装置の断面図を、図３（Ｂ）に半導体装置の平面図を、図３（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図３（Ａ）は、図３（Ｂ）のＣ１−Ｃ２及びＤ１−Ｄ２における断面に相当する。

図３（Ａ）及び図３（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。トランジスタ１６２は、実施の形態１で示した構成と同一であるため、図３（Ａ）、（Ｂ）において図１と同じ箇所は、同じ符号を用いて説明する。

ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。

なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、本実施の形態で開示する発明の技術的な本質は、情報を保持するためにワイドギャップ半導体をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。

図３（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４（半導体材料を金属材料と反応させて低抵抗化した領域）と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、を有する。

トランジスタ１６０の金属化合物領域１２４の一部には、電極１２６が接続されている。ここで、電極１２６は、トランジスタ１６０のソース電極やドレイン電極として機能する。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように絶縁層１３０が設けられている。なお、高集積化を実現するためには、図３（Ａ）に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１２０としてもよい。

図３（Ａ）に示すようにトランジスタ１６２は、ワイドギャップ半導体を有するトレンチ構造のトランジスタである。本実施の形態では、ワイドギャップ半導体として、酸化物半導体層１４４を有する。ここで、酸化物半導体層１４４は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。

ゲート絶縁層１４６を介して、トランジスタ１６２のソース電極１４２ａと重畳する領域には、導電層１５３が設けられており、ソース電極１４２ａと、ゲート絶縁層１４６と、導電層１５３とによって、容量素子１６４が構成される。すなわち、トランジスタ１６２のソース電極１４２ａは、容量素子１６４の一方の電極として機能し、導電層１５３は、容量素子１６４の他方の電極として機能する。導電層１５３は、ゲート電極１４８と同じ工程で作製することができる。

なお、容量が不要の場合には、容量素子１６４を設けない構成とすることもできる。また、容量素子１６４は、別途、トランジスタ１６２の上方に設けてもよい。例えば、トレンチ型のキャパシタやスタック型の容量素子を別途、トランジスタ１６２の上方、或いは、トランジスタ１６０の下方に形成し、３次元的に積み重ねることでより高集積化を図ってもよい。

トランジスタ１６２および容量素子１６４の上には絶縁層１５０が設けられている。そして、絶縁層１５０上にはトランジスタ１６２と、他のトランジスタを接続するための配線１５６が設けられている。配線１５６は、絶縁層１５０及びゲート絶縁層１４６などに形成された開口に形成された電極１５４を介してドレイン電極１４２ｂと電気的に接続されている。ここで、電極１５４は、少なくともトランジスタ１６２の酸化物半導体層１４４の一部と重畳するように設けられることが好ましい。

図３（Ａ）及び図３（Ｂ）において、トランジスタ１６０と、トランジスタ１６２とは、少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース領域またはドレイン領域と酸化物半導体層１４４の一部が重畳するように設けられているのが好ましい。また、トランジスタ１６２及び容量素子１６４が、トランジスタ１６０の少なくとも一部と重畳するように設けられている。例えば、容量素子１６４の導電層１５３は、トランジスタ１６０のゲート電極１１０と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。

なお、図３（Ａ）では電極１２６及び電極１５４を用いて、金属化合物領域１２４、ドレイン電極１４２ｂ及び配線１５６を接続しているが、開示する発明はこれに限定されない。例えば、ドレイン電極１４２ｂを直接、金属化合物領域１２４に接触させてもよい。または、配線１５６を直接、ドレイン電極１４２ｂに接触させてもよい。

図３（Ａ）及び図３（Ｂ）に対応する回路構成の一例を図３（Ｃ）に示す。

図３（Ｃ）において、第１の配線（１ｓｔＬｉｎｅ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄＬｉｎｅ）とトランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄＬｉｎｅ）とトランジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続され、第４の配線（４ｔｈＬｉｎｅ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の他方は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈＬｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。

図３（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。

情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。

トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。

次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの間の電位Ｖ_０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。

なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。

本実施の形態に示す半導体装置では、チャネル形成領域にワイドギャップ半導体（例えば酸化物半導体）を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。

また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。

また、トランジスタ１６２にトレンチ構造を採用することで、トランジスタ１６２の平面面積を縮小できるため、高集積化が可能である。さらに、トランジスタ１６２は、信頼性の高いトランジスタであるため、該トランジスタを用いた半導体装置を信頼性の高い半導体装置とすることができる。

（実施の形態３）
本実施の形態においては、実施の形態１に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態２に示した構成と異なる構成について、図４及び図５を用いて説明を行う。

図４（Ａ）は、半導体装置の回路構成の一例を示し、図４（Ｂ）は半導体装置の一例を示す概念図である。まず、図４（Ａ）に示す半導体装置について説明を行い、続けて図４（Ｂ）に示す半導体装置について、以下説明を行う。

図４（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ２６２のソース電極又はドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ２６２のゲート電極とは電気的に接続され、トランジスタ２６２のソース電極又はドレイン電極と容量素子２５４の第１の端子とは電気的に接続されている。

本実施の形態において、トランジスタ２６２として実施の形態１に示すワイドギャップ半導体を用いたトランジスタを適用する。ワイドギャップ半導体を用いたトランジスタ２６２は、オフ電流が小さいという特徴を有している。特に、ワイドギャップ半導体として、高純度化された酸化物半導体を用いることで、オフ電流を極めて小さくすることができる。このため、トランジスタ２６２をオフ状態とすることで、容量素子２５４の第１の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。また、トランジスタ２６２では、短チャネル効果が現れにくいというメリットもある。

次に、図４（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込みおよび保持を行う場合について説明する。

まず、ワード線ＷＬの電位を、トランジスタ２６２がオン状態となる電位として、トランジスタ２６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ２６２がオフ状態となる電位として、トランジスタ２６２をオフ状態とすることにより、容量素子２５４の第１の端子の電位が保持される（保持）。

トランジスタ２６２のオフ電流は極めて小さいから、容量素子２５４の第１の端子の電位（あるいは容量素子に蓄積された電荷）は長時間にわたって保持することができる。

次に、情報の読み出しについて説明する。トランジスタ２６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積された電荷）によって、異なる値をとる。

例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態として、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。

そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。

このように、図４（Ａ）に示す半導体装置は、トランジスタ２６２のオフ電流が極めて小さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。

次に、図４（Ｂ）に示す半導体装置について、説明を行う。

図４（Ｂ）に示す半導体装置は、上部に記憶回路として図４（Ａ）に示したメモリセル２５０を複数有するメモリセルアレイ２５１ａ及び２５１ｂを有し、下部に、メモリセルアレイ２５１（メモリセルアレイ２５１ａ及び２５１ｂ）を動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メモリセルアレイ２５１と電気的に接続されている。

図４（Ｂ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１（メモリセルアレイ２５１ａ及び２５１ｂ）の直下に設けることができるため半導体装置の小型化を図ることができる。

周辺回路２５３に設けられるトランジスタは、トランジスタ２６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。

なお、図４（Ｂ）に示した半導体装置では、２つのメモリセルアレイ２５１（メモリセルアレイ２５１ａと、メモリセルアレイ２５１ｂ）が積層された構成を例示したが、積層するメモリセルの数はこれに限定されない。３つ以上のメモリセルを積層する構成としてもよい。

次に、図４（Ａ）に示したメモリセル２５０の具体的な構成について図５を用いて説明を行う。

図５は、メモリセル２５０の構成の一例である。図５（Ａ）に、メモリセル２５０の断面図を、図５（Ｂ）にメモリセル２５０の平面図をそれぞれ示す。ここで、図５（Ａ）は、図５（Ｂ）のＦ１−Ｆ２、及びＧ１−Ｇ２における断面に相当する。

図５（Ａ）及び図５（Ｂ）に示すトランジスタ２６２は、実施の形態１で示した構成と同一であるため、図５（Ａ）、（Ｂ）において図１と同じ箇所は、同じ符号を用いて説明する。

ゲート絶縁層１４６を介して、トランジスタ２６２のソース電極１４２ａと重畳する領域には、導電層２６４が設けられており、ソース電極１４２ａと、ゲート絶縁層１４６と、導電層２６４とによって、容量素子２５４が構成される。すなわち、トランジスタ２６２のソース電極１４２ａは、容量素子２５４の一方の電極として機能し、導電層２６４は、容量素子２５４の他方の電極として機能する。

トランジスタ２６２および容量素子２５４の上には絶縁層２５８が設けられている。そして、絶縁層２５８上にはメモリセル２５０と、隣接するメモリセル２５０を接続するための配線２６０が設けられている。配線２６０は、ゲート絶縁層１４６及び絶縁層２５８などに形成された開口を介してトランジスタ２６２のドレイン電極１４２ｂと電気的に接続されている。但し、開口に他の導電層を設け、該他の導電層を介して、配線２６０とドレイン電極１４２ｂとを電気的に接続してもよい。なお、配線２６０は、図４（Ａ）の回路図におけるビット線ＢＬに相当する。

図５（Ａ）及び図５（Ｂ）において、トランジスタ２６２のドレイン電極１４２ｂは、隣接するメモリセルに含まれるトランジスタのソース電極としても機能している。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。

以上のように、上部に多層に形成された複数のメモリセルは、ワイドギャップ半導体層として酸化物半導体を用いたトランジスタにより形成されている。ワイドギャップ半導体層として酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。

このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態４）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図６乃至図９を用いて説明する。

携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭは使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合以下の特徴がある。

通常のＳＲＡＭは、図６（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００〜１５０Ｆ^２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。

それに対して、ＤＲＡＭはメモリセルが図６（Ｂ）に示すようにトランジスタ８１１、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ^２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。

しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ^２前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。

図７に携帯機器のブロック図を示す。図７に示す携帯機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス９０９（ＩＦ９０９）を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。

図８に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図８に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。また、メモリ回路９５０は、信号線から入力された画像データ（入力画像データ）、メモリ９５２、及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。

まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。

入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６により読み出される。

次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。

このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。

図９に電子書籍のブロック図を示す。図９はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。

ここでは、図９のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路１００７の役割は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ１００４にコピーしてもよい。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。

以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

本実施例では、実施の形態１に示した作製方法を用いて、トレンチを有する絶縁層に接して酸化物半導体層を成膜する例を示す。

本実施例で用いた試料の作製方法を以下に示す。

基板としてはシリコン基板を用い、該シリコン基板上に絶縁層として酸化シリコン膜をスパッタリング法で５００ｎｍの膜厚で成膜した。

酸化シリコン膜の成膜条件としては、ターゲットとして酸化シリコン（ＳｉＯ_２）ターゲットを用い、シリコン基板とターゲットの間との距離を６０ｍｍ、圧力０．４Ｐａ、高周波（ＲＦ）電源２ｋＷ、アルゴン及び酸素（アルゴン流量２５ｓｃｃｍ：酸素流量２５ｓｃｃｍ）雰囲気下、基板温度１００℃とした。

次いで、酸化シリコン膜上にフォトリソグラフィ工程によりレジストマスクを形成し、レジストマスクを用いて酸化シリコン膜をエッチングしトレンチを形成した。エッチング工程としては、ＩＣＰ（ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ：誘導結合型プラズマ）エッチング法により、エッチングガスとして三フッ化メタン（ＣＨＦ_３）、ヘリウム（Ｈｅ）、及びメタン（ＣＨ_４）（ＣＨＦ_３：Ｈｅ：ＣＨ_４＝２２．５ｓｃｃｍ：１２７．５ｓｃｃｍ：５ｓｃｃｍ）を用い、電源電力４７５Ｗ、バイアス電力３００Ｗ、圧力３．５Ｐａで、９６秒間行った。なお、エッチング工程の後に、酸素によるアッシング（電源電力２００Ｗ、圧力６７Ｐａ（０．５Ｔｏｒｒ）、３００秒間）を行った。トレンチの断面における内壁面の長さ（図１（Ｂ）におけるトレンチの深さｄ）は、３１０ｎｍとし、底面の幅（図１（Ｂ）におけるトレンチの長さＬ）は３３０ｎｍとした。すなわち、作製したトレンチにおけるアスペクト比は、０．９４であった。

酸化シリコン膜上から剥離液を用いてレジストマスクを除去し、トレンチの内壁面、トレンチの底面、及び絶縁層の最上面に接する酸化物半導体層として、スパッタリング法によりＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜した。

本実施例においては、基板を４００℃に加熱しながら酸化物半導体層の成膜を行った。なお、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜の成膜条件は、組成比としてＩｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］の酸化物ターゲットを用い、シリコン基板とターゲットとの間の距離を６０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、アルゴン及び酸素（アルゴン流量３０ｓｃｃｍ：酸素流量１５ｓｃｃｍ）雰囲気下とした。酸化物半導体層の膜厚は４０ｎｍを狙って成膜した。なお、酸化物半導体層の成膜に用いるアルゴン及び酸素は、水、水素などが含まれないことが好ましい。例えば、アルゴンの純度を９Ｎ、露点−１２１℃、水０．１ｐｐｂ、水素０．５ｐｐｂ、酸素の純度を８Ｎ、露点−１１２℃、水１ｐｐｂ、水素１ｐｐｂレベルが好ましい。

以上の工程で得られた本実施例の試料の、断面ＴＥＭ（ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｙ（透過型電子顕微鏡））写真を、図１０に示す。

図１０より、トレンチを有する絶縁層３１０上に設けられた酸化物半導体層３２０は、領域によって膜厚差を有しており、トレンチの内壁面に接する領域３２０ｂの膜厚、及びトレンチの底面に接する領域３２０ａの膜厚は、絶縁層３１０の最上面に接する領域３２０ｃの膜厚よりも薄いことが確認できる。酸化物半導体層３２０において、トレンチの内壁面に接する領域３２０ｂの膜厚は１６ｎｍであり、トレンチの底面に接する領域３２０ａの膜厚は２１ｎｍであり、絶縁層３１０の最上面に接する領域３２０ｃの膜厚は４０ｎｍであった。

以上示したように、本実施例において、トレンチを有する絶縁層３１０に接して酸化物半導体層３２０を設けることで、エッチング等の追加の処理を行うことなく、領域毎に膜厚差を有する酸化物半導体層３２０を得ることができる。該酸化物半導体層３２０をトランジスタに用いることで、ソース抵抗またはドレイン抵抗を低減することができると共に、しきい値のバラツキ、電気特性の劣化、ノーマリーオン化を抑制することができ、信頼性の高いトランジスタとすることができる。

１００基板
１０６素子分離絶縁層
１０８ゲート絶縁層
１１０ゲート電極
１１６チャネル形成領域
１２０不純物領域
１２４金属化合物領域
１２６電極
１３０絶縁層
１３１トレンチ
１４４酸化物半導体層
１４６ゲート絶縁層
１４８ゲート電極
１５０絶縁層
１５３導電層
１５４電極
１５６配線
１６０トランジスタ
１６２トランジスタ
１６４容量素子
２５０メモリセル
２５１メモリセルアレイ
２５３周辺回路
２５４容量素子
２５８絶縁層
２６０配線
２６２トランジスタ
２６４導電層
３１０絶縁層
３２０酸化物半導体層
８０１トランジスタ
８０３トランジスタ
８０４トランジスタ
８０５トランジスタ
８０６トランジスタ
８０７Ｘデコーダー
８０８Ｙデコーダー
８１１トランジスタ
８１２保持容量
８１３Ｘデコーダー
８１４Ｙデコーダー
９０１ＲＦ回路
９０２アナログベースバンド回路
９０３デジタルベースバンド回路
９０４バッテリー
９０５電源回路
９０６アプリケーションプロセッサ
９０７ＣＰＵ
９０８ＤＳＰ
９０９インターフェイス
９１０フラッシュメモリ
９１１ディスプレイコントローラ
９１２メモリ回路
９１３ディスプレイ
９１４表示部
９１５ソースドライバ
９１６ゲートドライバ
９１７音声回路
９１８キーボード
９１９タッチセンサ
９５０メモリ回路
９５１メモリコントローラ
９５２メモリ
９５３メモリ
９５４スイッチ
９５５スイッチ
９５６ディスプレイコントローラ
９５７ディスプレイ
１００１バッテリー
１００２電源回路
１００３マイクロプロセッサ
１００４フラッシュメモリ
１００５音声回路
１００６キーボード
１００７メモリ回路
１００８タッチパネル
１００９ディスプレイ
１０１０ディスプレイコントローラ
１４２ａソース電極
１４２ｂドレイン電極
２５１ａメモリセルアレイ
２５１ｂメモリセルアレイ
３２０ａ領域
３２０ｂ領域
３２０ｃ領域

Claims

シリコン基板に設けられた第１のトランジスタと
前記第１のトランジスタ上のトレンチを有する絶縁層と、
前記トレンチを有する絶縁層上の第２のトランジスタとキャパシタと、を有し、
前記第２のトランジスタは、
前記トレンチの内壁面及び底面、並びに前記絶縁層の最上面に接して設けられたワイドギャップ半導体層と、
前記ワイドギャップ半導体層と電気的に接続するソース電極及びドレイン電極と、
前記ワイドギャップ半導体層上に設けられたゲート絶縁層と、
前記トレンチ内を充填するように、前記ゲート絶縁層上に設けられたゲート電極と、を有し、
前記キャパシタは、
前記ソース電極を一方の電極とし、
前記ゲート絶縁層を介して前記ゲート電極と同層の導電層を他方の電極とし、
前記ソース電極は、前記第１のトランジスタのゲートと電気的に接続され、
前記ワイドギャップ半導体層において、前記トレンチの内壁面に接する領域及び前記トレンチの底面に接する領域の膜厚は、前記絶縁層の最上面に接する領域の膜厚よりも薄い半導体装置。
シリコン基板に設けられた第１のトランジスタと
前記第１のトランジスタ上のトレンチを有する絶縁層と、
前記トレンチを有する絶縁層上の第２のトランジスタとキャパシタと、を有し、
前記第２のトランジスタは、
前記トレンチの内壁面及び底面、並びに前記絶縁層の最上面に接して設けられたワイドギャップ半導体層と、
前記ワイドギャップ半導体層と電気的に接続するソース電極及びドレイン電極と、
前記ワイドギャップ半導体層上に設けられたゲート絶縁層と、
前記トレンチ内を充填するように、前記ゲート絶縁層上に設けられたゲート電極と、を有し、
前記キャパシタは、
前記ソース電極を一方の電極とし、
前記ゲート絶縁層を介して、前記ゲート電極と同層の導電層を他方の電極とし、
前記ソース電極は、前記第１のトランジスタのゲートと電気的に接続され、
前記トレンチのアスペクト比は、０．５以上５．０以下であり、
前記ワイドギャップ半導体層において、前記トレンチの内壁面に接する領域及び前記トレンチの底面に接する領域の膜厚は、前記絶縁層の最上面に接する領域の膜厚よりも薄い半導体装置。
請求項１または２において、
前記絶縁層の最上面に接するワイドギャップ半導体層の膜厚は、前記トレンチの内壁面及び底面に接するワイドギャップ半導体層の膜厚の１．５倍以上１０倍以下である半導体装置。
請求項１乃至３のいずれか一において、
前記ワイドギャップ半導体層として、酸化物半導体層を有する半導体装置。