JP6014357B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に関し、たとえば、多結晶シリコン抵抗を備える半導体装置に関する。

半導体装置に搭載されるオンチップオシレータは、あらかじめ定められた動作条件（電源電圧、動作温度）において所望の発振周波数精度を確保することが求められている。このオンチップオシレータの発振周波数を変動させる要因の一つとして、抵抗素子の変動が挙げられる。半導体装置に搭載される抵抗等の回路素子の電気的特性は半導体装置の製造条件のばらつきの影響を受け、発振周波数もウエハ毎、チップ毎に変動する。要求される発振周波数精度を確保するため、ウエハ状態にある半導体装置に対して、チップ毎に抵抗の値を調整するトリミングが一般的に行われている。

一方、半導体装置に搭載される拡散抵抗の値は、チップを樹脂封止するモールドパッケージプロセス後に変動することが知られている。特開平１０−１８９８７５号公報（特許文献１）には、シリコン基板内に不純物を導入して形成した拡散抵抗の抵抗値がピエゾ抵抗効果により変動することを抑えるため、チップ本体の外縁から中心部に向かって１／３までの領域に配置することが開示されている。特開平６−９７３６８号公報（特許文献２）には、半導体チップをモールド封入する場合に発生する応力による素子特性の変動を防ぐため、抵抗群およびトランジスタ群を周辺部から中心に向かって同方向に配置することが開示されている。

特開平１０−１８９８７５号公報 特開平６−９７３６８号公報

機能回路の特性を調整するトリミング抵抗を多結晶シリコン抵抗で形成した場合、ウエハ段階で調整した機能回路の特性がモールドパッケージプロセス後に変動し、要求される特性を備えた半導体装置の提供が困難であった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、複数の多結晶シリコン抵抗で構成される抵抗を有する機能回路を備える半導体装置であって、機能回路の特性は抵抗のトリミングで調整可能であり、複数の多結晶シリコン抵抗は直列または並列に接続されるとともに、半導体装置の１辺と直交する向きに配置される、半導体装置である。

前記一実施の形態によれば、抵抗のトリミングで調整した機能回路の特性を、モールドパッケージプロセス後も維持可能な半導体装置の提供が可能となる。

実施の形態１に係る半導体装置の構成図である。 実施の形態１に係るオンチップオシレータの回路図である。 実施の形態１に係る電流発生回路および抵抗の回路図である。 実施の形態１に係る抵抗のレイアウト図である。 実施の形態１に係る多結晶シリコン抵抗の配置領域を示すレイアウト図である。 実施の形態１に係る多結晶シリコンの配置領域の具体例を示す図である。 実施の形態１に係る多結晶シリコン抵抗の配置方向を変えた場合の抵抗値変動率を説明するグラフである。 実施の形態１に係る多結晶シリコン抵抗の配置場所を変えた場合の抵抗値変動率を説明するグラフである。 実施の形態１に係る半導体装置のコーナー部と中心部に配置した多結晶シリコン抵抗の抵抗値変動率を説明する図である。 実施の形態１に係る多結晶シリコン抵抗の長さを変えた場合の抵抗値変動率の変化を説明するグラフである。 実施の形態１の変形例１に係る半導体装置の構成を説明する図である。 実施の形態１の変形例２に係る半導体装置の構成を説明する図である。 実施の形態１の変形例３に係る半導体装置の構成を説明する図である。

以下、図面を参照しつつ、実施の形態について説明する。実施の形態の説明において、個数、量などに言及する場合、特に記載ある場合を除き、必ずしもその個数、量などに限定されない。実施の形態の図面において、同一の参照符号や参照番号は、同一部分または相当部分を表わすものとする。また、実施の形態の説明において、同一の参照符号等を付した部分等に対しては、重複する説明は繰り返さない場合がある。

＜実施の形態１＞
図１を参照して、実施の形態１に係る半導体装置ＬＳＩの構成を説明する。

半導体装置ＬＳＩは、ＣＰＵ（中央処理装置）１、ＲＡＭ（ランダムアクセスメモリ）２、フラッシュメモリ３、レジスタ４、バス制御回路４Ｂ、ＡＤ変換器５Ｂ、リアルタイムクロック８、クロック発生回路ＣＰＧ、およびバス９を備える。クロック発生回路ＣＰＧは、オンチップオシレータＯＣＯ、ＰＬＬ回路５、発振回路ＯＳＣ、および３２ｋＨｚ発振回路７を有する。３２ｋＨｚ発振回路７に水晶振動子（図示せず）を外付けすると、リアルタイムクロック８を機能させることが可能となる。

オンチップオシレータＯＣＯは、抵抗Ｒｏｃｏを有する。トリミングによりこの抵抗Ｒｏｃｏの値を調整することで、ウエハに形成されている個別のチップ（半導体装置ＬＳＩ）毎にオンチップオシレータＯＣＯの発振周波数を所望の値に設定する。このトリミングに必要なデータはフラッシュメモリ３に書込まれ、レジスタ４を経由して読み出されたデータに基づき電気的に抵抗Ｒｏｃｏの構成（抵抗値）が変更される。

図２を参照して、実施の形態１に係るオンチップオシレータＯＣＯの回路構成を説明する。

オンチップオシレータＯＣＯは、弛張型発振器２０、電流発生回路２１、および基準電圧発生回路２２を有する。基準電圧発生回路２２は、リファレンス電圧ＶＬおよびリファレンス電圧ＶＨを弛張型発振器２０へ、リファレンス電圧ＶＲＥＦ２を電流発生回路２１へ各々出力する。電流発生回路２１は、出力Ｎ１から弛張型発振器２０へ電流を供給し、出力Ｎ２から弛張型発振器２０の電流を引き抜く。

弛張型発振器２０は、コンパレータ２３およびコンパレータ２４を有する。コンパレータ２３の反転入力端子にはリファレンス電圧ＶＨが印加され、非反転入力端子には容量Ｃｏｃｏの一端が接続される。コンパレータ２４の非反転入力端子にはリファレンス電圧ＶＬが印加され、反転入力端子には容量Ｃｏｃｏの一端が接続される。容量Ｃｏｃｏの他端は電源電圧ＶＳＳが印加される。コンパレータ２３の出力はＲＳ型フリップフロップ２５のセット入力と接続され、コンパレータ２４の出力はＲＳ型フリップフロップ２５のリセット入力と接続される。

ノードＮＣには容量Ｃｏｃｏの一端と、スイッチＳＷ１の一端およびスイッチＳＷ２の一端が接続される。スイッチＳＷ１の他端はノードＮ１と接続され、スイッチＳＷ２の他端はノードＮ２と接続される。スイッチＳＷ１およびＳＷ２はＲＳ型フリップフロップ２５の出力により相補的に開閉し、電流発生回路２１により容量Ｃｏｃｏの充放電が行われる。この電流発生回路２１の出力Ｎ１およびＮ２に流れる電流、容量Ｃｏｃｏ、リファレンス電圧ＶＨ、およびリファレンス電圧ＶＬにより弛張型発振器２３の発振周波数が決定される。

図３を参照して、実施の形態１に係る電流発生回路２１および抵抗Ｒｏｃｏの回路構成を説明する。

図３（ａ）に示す電流発生回路２１は、差動アンプ３０、抵抗Ｒｏｃｏ、ｐ型トランジスタ３１、３２、３３、ｎ型トランジスタ３４、および３５を有する。差動アンプ３０の反転入力端子にはリファレンス電圧ＶＲＥＦ２が印加され、非反転入力端子にはノードＮＦの電圧が印加される。ｐ型トランジスタ３１、３２、および３３のゲートには差動アンプ３０の出力が印加され、各ソースには電源電圧ＶＤＤが印加される。ｐ型トランジスタ３１のドレインは抵抗Ｒｏｃｏの一端と接続され、抵抗Ｒｏｃｏの他端には電源電圧ＶＳＳが印加される。

ｐ型トランジスタ３１と抵抗ＲｏｃｏはノードＮＦを介して電源配線ＶＤＤ（記号ＶＤＤは電源電圧および電源配線をも意味する。以下、同様。）と電源配線ＶＳＳ（記号ＶＳＳは電源電圧および電源配線をも意味する。以下、同様。）間に直列接続される。抵抗Ｒｏｃｏには、リファレンス電圧ＶＲＥＦ２および抵抗Ｒｏｃｏの値で決定される定電流Ｉｒｅｆが流れる。ｎ型トランジスタ３４のゲートはドレインと接続され、ソースには電源電圧ＶＳＳが印加される。ｎ型トランジスタ３５のゲートはｎ型トランジスタ３４のゲートと接続され、そのソースには電源電圧ＶＳＳが印加される。即ち、ｐ型トランジスタ３２および３３とｎ型トランジスタ３４および３５は、カレントミラー回路を形成する。

カレントミラー回路の出力Ｎ１およびＮ２には、抵抗Ｒｏｃｏに流れる定電流Ｉｒｅｆと比例した電流が流れる。この出力Ｎ１から流出する電流は図２の容量Ｃｏｃｏを充電し、出力Ｎ２に流入する電流は容量Ｃｏｃｏを放電させ、所望の周波数でオンチップオシレータＯＣＯを発振させる。

図３（ｂ）に示す抵抗Ｒｏｃｏは、抵抗Ｒ、抵抗２Ｒ・・・、抵抗２５６Ｒを直列接続した構成を有する。抵抗２Ｒは抵抗Ｒの２倍の値を有し、抵抗Ｒと他の抵抗も同様の関係を有する。各抵抗はその両端でスイッチが並列に接続される。例えば、抵抗８Ｒと並列にスイッチＳＷ８Ｒが接続され、スイッチＳＷ８Ｒの開閉は信号Ｓ８で制御される。この信号Ｓ８および他の抵抗と各々並列に接続されるスイッチ（図示せず）の開閉を制御する信号は、図１に示すレジスタ４に格納されているデータに基づき制御される。抵抗Ｒｏｃｏはこのデータに基づきトリミングされ、オンチップオシレータＯＣＯが所望の発振周波数を有するクロックを出力するように抵抗Ｒｏｃｏの値が調整される。

オンチップオシレータＯＣＯで生成されるクロックは幅広いアプリケーションに適用されるため、電源および温度に対して変動しないことが求められる。例えば、１６０ｎｍプロセスのマイクロコンピュータに搭載されるオンチップオシレータＯＣＯは、電源電圧１．８Ｖ〜５．５Ｖ、動作温度−４０℃〜１２５℃の広い範囲にわたり発振周波数の変動を±３％程度以内にすることが要求されている。特に高精度の発振周波数が要求されるオンチップオシレータＯＣＯの場合、発振周波数の変動は±１％以内とすることが要求されている。

図２に示すオンチップオシレータＯＣＯの発振周波数Ｆを回路素子の値や電圧で示すと以下の通りとなる。
Ｆ＝ＶＲＥＦ２／（ＶＨ−ＶＬ）＊１／ＣＲ …… 式１
ここで、Ｃは容量Ｃｏｃｏの値、Ｒは抵抗Ｒｏｃｏの値、記号”／”は除算、および記号”＊”は積算を各々意味する。式１に示される通り、発振周波数Ｆは容量Ｃｏｃｏおよび抵抗Ｒｏｃｏの積算値に反比例する。従って、抵抗Ｒｏｃｏの値をトリミングにより調整することにより、目的とする発振周波数Ｆを実現することが可能となる。

図４を参照して、抵抗Ｒｏｃｏのレイアウトを説明する。抵抗Ｒｏｃｏは、基本となる抵抗パタン４０を直列または並列させて構成される。抵抗パタン４０は矩形状に形成された多結晶シリコンを示し、その両端にはコンタクト４１が形成される。このコンタクト４１を介して、１つの抵抗パタン４０と他の抵抗パタン４０は配線層により接続される。図４において、右下の抵抗Ｒを構成する８本の抵抗パタン４０は並列接続され、その一端は電源配線ＶＳＳと接続される。左上の抵抗パタン４０の一端はノードＮＦと接続される。トリミングでは抵抗Ｒｏｃｏの値を増加または減少させる必要があるため、抵抗６４Ｒの予備の抵抗パタンがいくつか挿入される。

抵抗Ｒｏｃｏを多結晶シリコンで形成する代わりに、窒化チタン（ＴｉＮ）やタングステン（Ｗ）等のヤング率の高い金属抵抗を使用することで高精度な発振周波数を実現することが可能となる。しかしながら、その金属抵抗を形成するために必要なウエハ露光用マスクや製造工程の追加が必要となり、さらに低い抵抗率のため金属抵抗のパタン面線が増大する欠点があった。これに対し、実施の形態１に係るオンチップオシレータＯＣＯは、トランジスタ等他の回路素子を形成する際に使用される多結晶シリコンで抵抗Ｒｏｃｏを形成するため、ウエハの製造工程を複雑化させることがない。さらに、多結晶シリコンの抵抗率は高く、抵抗Ｒｏｃｏのパタン面積を金属抵抗に比べて低減することが可能となる。多結晶シリコン抵抗の抵抗率を調整するため、ウエハに形成された多結晶シリコンにはＰ型またはＮ型の不純物がイオン注入される。

ウエハに形成した回路の特性を所望の値に調整するトリミング抵抗として、出願人は上述の多結晶シリコン抵抗の採用を検討してきた。多結晶シリコン抵抗はトランジスタ等の素子形成プロセスとの整合性も良く、またチップ面積の縮小にも寄与する。しかしながら、多結晶シリコン抵抗で形成した抵抗Ｒｏｃｏをトリミングし、オンチップオシレータＯＣＯの発振周波数を所望の値に調整したチップを樹脂封止すると、オンチップオシレータＯＣＯの発振周波数が変動する。この発振周波数の変動は、抵抗Ｒｏｃｏや容量Ｃｏｃｏの特性がモールドパッケージプロセス（樹脂封止からリフローまでの一連の工程）で変動することが原因である。特に、抵抗Ｒｏｃｏを構成する多結晶シリコン抵抗は、モールドパッケージプロセス前後で抵抗の絶対値や温度係数が変動する。この変動は、モールドパッケージプロセスの際にチップに加わる応力が要因の一つと考えられている。

オンチップオシレータＯＣＯ等の回路特性を調整するトリミング抵抗を多結晶シリコンで実現するには、このモールドパッケージプロセスによる多結晶シリコン抵抗の特性変動を抑制することが必須である。出願人は、種々のチップサイズや多結晶シリコンの形状および配置の組み合わせに対し、モールドパッケージプロセスの各工程における多結晶シリコンの抵抗値の変動を測定し、以下の知見を得た。即ち、多結晶シリコンの配置領域、向き、および形状等を適切に設定することにより、多結晶シリコンをトリミング抵抗として採用できる条件を得た。

図５を参照して、実施の形態１に係る多結晶シリコン抵抗の配置領域を説明する。
図５（ａ)は、半導体装置ＬＳＩのレイアウトを模式的に示す。半導体装置ＬＳＩは矩形状を有し、より好ましくは正方形を有する。以降において、半導体装置ＬＳＩとして示す矩形の４辺は、ウエハに形成されている複数のチップをダイシングにより個別に切り出すことで形成された切断辺を意味する。この切断辺を”チップ辺”と記載する場合もある。

半導体装置ＬＳＩは、多結晶シリコン抵抗の配置領域５１、５２、５３、および５４と、配置禁止領域５５、５６、５７、５８、５９ａ、および５９ｂとを有する。各配置領域のうち、チップ辺と平行な境界線は半導体装置ＬＳＩのチップ辺から内側に距離Ａ以上かつ距離Ｂ以下の範囲に規定される。以下、距離Ａおよび距離Ｂにある各境界線を、各々、”外側配置境界線Ａ”および”内側配置境界線Ｂ”とも記載する。各配置領域において、対応するチップ辺と垂直な境界線は配置禁止領域との境界線で規定されるが、両垂直な境界線は、チップ辺のより中央部に近く設定することが望ましい。配置禁止領域５９ａおよび５９ｂは半導体装置ＬＳＩの対角線上に設定される。配置禁止領域５５〜５８は半導体装置ＬＳＩの４隅に設けられ、一辺が距離Ｃの正方形領域と規定される。距離Ａ、Ｂ、およびＣの詳細は後述する。

図５（ｂ）を参照して、実施の形態１における多結晶シリコン抵抗の向きを説明する。多結晶シリコン抵抗Ｒｖは、幅がＷ、長さがＬの矩形状を有し、電流は半導体装置ＬＳＩのチップ辺に対して垂直方向に流れるとする。同様に、多結晶シリコン抵抗Ｒｈを流れる電流はチップ辺と並行に流れるとする。この場合、多結晶シリコン抵抗Ｒｖ、および多結晶シリコン抵抗Ｒｈは、各々、チップ辺に対して垂直および水平に配置されている、と定義する。

図５（ａ）の配置領域は、配置された多結晶シリコン抵抗の値が、モールドパッケージプロセスの前後でほとんど変化しない領域を示す。この配置領域に配置する多結晶シリコン抵抗の方向は、チップ辺に対して垂直方向に設定する。配置禁止領域は、そこに配置された多結晶シリコン抵抗の値が、モールドパッケージプロセスの前後で大きく変動する領域を示す。オンチップオシレータＯＣＯの定電流Ｉｒｅｆ（図３（ａ））を決定する抵抗Ｒｏｃｏのような高精度の値が要求される多結晶シリコン抵抗は配置禁止領域に配置すべきでない。

図６を参照して、多結晶シリコン抵抗の配置領域の具体例を説明する。
図６（ａ）に、出願人が行った実験結果を示す。横軸は正方形の形状を有する半導体装置ＬＳＩの一辺の長さ（チップサイズ）であり、縦軸は外側配置境界線Ａおよび内側配置境界線Ｂの値である。チップサイズが４．１５ｍｍ、４．９３２ｍｍ、および５．７０ｍｍの各場合における外側配置境界線Ａの値は、チップサイズによらず１００μｍとすることが望ましいことが判明した。内側配置境界線Ｂの値は、チップサイズの増加とともに大きくなり、７５０μｍ、８００μｍ、および９００μｍとすることが好ましいことが判明した。

図６（ｂ）に、オンチップオシレータＯＣＯの配置例を示す。半導体装置ＬＳＩの１つのチップ辺近傍には、パッケージのリード配線とボンディングワイヤ等の金属配線で接続されるパッド６２を含むＩ／Ｏセル（入出力バッファ）６１が配置される。オンチップオシレータＯＣＯに含まれる抵抗Ｒｏｃｏはトリミング用の多結晶シリコン抵抗であり、外側配置境界線Ａと内側配置境界線Ｂとの間に、チップ辺に対して垂直方向に配置される。

図７を参照して、多結晶シリコン抵抗の配置方向を変えた場合の抵抗値変動率を説明する。

横軸は多結晶シリコン抵抗の抵抗値を測定した工程を示す。ウエハとは、モールドパッケージプロセス前のウエハ状態での測定を意味する。樹脂封止、ベーク、およびリフローとはモールドパッケージプロセスにおいて一般的な各工程を意味する。縦軸はウエハ状態での多結晶シリコンの抵抗値を基準とし、モールドパッケージプロセスの各工程で測定した抵抗値変動率（以下、単に”変動率”、と記載する場合もある。）を示す。水平、垂直とは、多結晶シリコン抵抗のチップ辺に対する配置方向である。Ｎ＋Ｐｏｌｙ抵抗、およびＰ＋Ｐｏｌｙ抵抗とは、各々、高濃度のＮ型不純物、および高濃度のＰ型不純物がドープされた多結晶シリコン抵抗を意味する。なお、測定対象の多結晶シリコン抵抗はチップ辺の中央から３００μｍ内側に配置されている。

多結晶シリコン抵抗の抵抗値変動率の配置方向依存性を検討する。グラフ７ｎｖは垂直方向に配置したＮ＋Ｐｏｌｙ抵抗の値の変動率を示す。樹脂封入工程で抵抗値は０．２〜０．３％増加し、リフロー工程終了後には０．１％程度の増加に収まる。グラフ７ｎｈは水平方向に配置したＮ＋Ｐｏｌｙ抵抗の値の変動率を示す。樹脂封入工程で抵抗値は１％近くまで上昇し、最終的には１．３％程度まで上昇する。グラフ７ｐｖは垂直方向に配置したＰ＋Ｐｏｌｙ抵抗の値の変動率を示す。リフロー工程終了後には０．４％程度減少する。グラフ７ｐｈは水平方向に配置したＰ＋Ｐｏｌｙ抵抗の値の変動率を示す。リフロー工程終了後には１．７〜１．８％程度まで減少する。

変動率の正負は多結晶シリコンにドープする不純物の導電型（Ｎ型／Ｐ型）に依存し、ともに、多結晶シリコン抵抗の配置方向で変動率に大きな相違があることが分かった。多結晶シリコン抵抗をチップ辺に対して垂直に配置することで、リフロー後の変動率を０．１％（Ｎ型不純物をドープ）から０．４％（Ｐ型不純物をドープ）の範囲に抑制可能なことが判明した。従って、多結晶シリコン抵抗はチップ辺に対して垂直方向に配置することが好ましい。

図８を参照して、多結晶シリコン抵抗の配置場所を変えた場合の抵抗値変動率を説明する。

横軸はチップ辺を基準にした多結晶シリコン抵抗の配置距離である。縦軸はウエハ状態での多結晶シリコン抵抗の値を基準とし、リフロー工程後に測定した抵抗値変動率を示す。多結晶シリコン抵抗の形状は、幅０．３６μｍ、長さ５μｍの矩形パタンであり、その多結晶シリコン抵抗を形成した半導体装置ＬＳＩは、一辺の長さが４．９３２ｍｍの正方形である。

グラフ８ｎｖおよび８ｐｖは、垂直方向に配置した多結晶シリコン抵抗の抵抗値変動率を示す。オンチップオシレータＯＣＯの発振周波数の変動幅の要求が±１％以内であることを考慮すると、Ｎ型不純物をドープした多結晶シリコン抵抗の場合、配置距離を１００μｍから８００μｍに設定し、ウエハ状態（即ち、トリミング完了状態）からモールドパッケージプロセス終了後の多結晶シリコン抵抗の抵抗値変動率を概ね±０．５％以内に抑えることが必要となる。従って、チップ辺に対して垂直方向に配置した多結晶シリコン抵抗を、チップ辺から１００μｍから８００μｍ前後の範囲に配置することが好ましい。さらに、多結晶シリコン抵抗はチップ辺の中央部近傍に配置することが好ましい。

図９を参照して、半導体装置ＬＳＩのコーナー部と中心部に配置した多結晶シリコン抵抗の抵抗値変動率を説明する。

図９（ａ）は、半導体装置ＬＳＩの左上コーナー部に配置した多結晶シリコン抵抗Ｒ２と中心部に配置した多結晶シリコン抵抗Ｒ３の位置を示す。半導体装置ＬＳＩは一辺の長さがＬｃの正方形である。半導体装置ＬＳＩの左上の角を基準に、距離ｄ２の位置に多結晶シリコン抵抗Ｒ２が、距離ｄ３の位置に多結晶シリコン抵抗Ｒ３が配置されている。半導体装置ＬＳＩの左辺中央部から距離ｄ１の位置に配置されている多結晶シリコン抵抗Ｒ１は比較用として配置されている。いずれの多結晶シリコン抵抗Ｒ１〜Ｒ３とも、半導体装置ＬＳＩの左辺のチップ辺に対して垂直方向に配置される。

図９（ｂ）は、一辺の長さＬｃが４．１５ｍｍ、４．９３２ｍｍ、および５．７０ｍｍである各半導体装置ＬＳＩに配置した上記抵抗Ｒ１〜Ｒ３の抵抗値変動率を示す。抵抗Ｒ１〜Ｒ３の抵抗値は樹脂封止後に測定し、抵抗値変動率の基準は、ウエハ状態での上記抵抗Ｒ１〜Ｒ３の抵抗値である。抵抗Ｒ１は抵抗配置領域に配置されており、抵抗Ｒ２および抵抗Ｒ３の測定結果との対比のために測定している。抵抗Ｒ１の値はチップサイズＬｃの値にほとんど依存せず、変動率は０．２％〜０・３％程度である（Ｎ＋Ｐｏｌｙ抵抗の場合）。

距離ｄ２＝０．４ｍｍの半導体装置ＬＳＩのコーナー部に配置された抵抗Ｒ２の値はチップサイズＬｃの値にほとんど依存しないが、変動率は０．５％〜０．６％と抵抗Ｒ１の変動率と比較すると２倍近く大きい（Ｎ＋Ｐｏｌｙ抵抗の場合）。この領域にオンチップオシレータＯＣＯの抵抗Ｒｏｃｏを配置することは、発振周波数の精度劣化を招く要因となる。従って、コーナー部は、多結晶シリコン抵抗の配置を禁止する配置禁止領域に設定することが好ましい。

半導体装置ＬＳＩの中心部に配置された抵抗Ｒ３の値はチップサイズＬｃの値にほとんど依存せず、変動率は０．７％前後の値である（Ｎ＋Ｐｏｌｙ抵抗の場合）。従って、コーナー部と同様に、半導体装置ＬＳＩの中央部および対角線上も多結晶シリコン抵抗の配置禁止領域に設定することが好ましい。

図１０を参照して、多結晶シリコン抵抗の長さを変えた場合の抵抗値変動率の変化を説明する。

横軸は多結晶シリコン抵抗の長さＬを示し、縦軸はウエハ状態での測定値を基準に、樹脂封止後に測定した抵抗値の変動率を示す。測定した多結晶シリコン抵抗は、チップ辺の中央から内側に３００μｍの位置で垂直に配置されている。多結晶シリコン抵抗の長さＬが短くなるほど変動率は減少する。さらに、多結晶シリコン抵抗の幅Ｗが細くなるほど変動率は減少する傾向にある。これは、多結晶シリコン抵抗の形状が細く、短くなるほどモールドパッケージプロセスに起因する応力の影響を受けにくいためである。一方、Ｎ＋Ｐｏｌｙ抵抗はＰ＋Ｐｏｌｙ抵抗より抵抗値の変動率の変化は小さい。これは、Ｎ＋Ｐｏｌｙ抵抗の不純物濃度はＰ＋Ｐｏｌｙ抵抗のそれより高いため、Ｎ＋Ｐｏｌｙ抵抗のピエゾ抵抗係数がより小さいことに起因する。

オンチップオシレータＯＣＯの抵抗Ｒｏｃｏは、トリミングによりその抵抗値が調整可能となるように、基本となる多結晶シリコン抵抗を直列・並列に複数配置して形成する。例えば、幅Ｗが０．３６μｍで長さＬが５．０μｍの多結晶シリコン抵抗とすることで、上記応力に起因する抵抗値の変化に起因する発振周波数の精度劣化を抑えることが可能となる。この抵抗の面積は、一般的なアナログ回路で使用される抵抗素子の面積（例えば、幅が１μｍで長さが１０μｍ、または幅が０．５６μｍで長さが２８μｍ）よりも小さい。

実施の形態１に係る半導体装置ＬＳＩの効果を説明する。
オンチップオシレータＯＣＯ等の機能単位にまとめられた機能回路の特性を調整するトリミング抵抗を複数の多結晶シリコン抵抗で構成し、各多結晶シリコン抵抗をチップ辺と直交する向きに配置する。トリミング用の多結晶シリコン抵抗の向きをこのように規定することにより、ウエハ段階でトリミングにより調整した機能回路の特性（発振周波数）をその後のモールドパッケージプロセス後も実用上問題無い範囲で維持することが可能となる。

トリミング用の多結晶シリコン抵抗を、１つのチップ辺と垂直で、かつ、そのチップ辺から所定の距離に各々設定された外側配置境界線と内側配置境界線との間に配置する。より好ましくは、そのチップ辺の中央部近傍に配置する。これにより、さらに、トリミングにより調整した機能回路の特性の変動が抑制可能となる。トリミング用の多結晶シリコン抵抗を半導体装置ＬＳＩの各コーナー部（４隅）、さらには、対角線上に配置しない。これにより、モールドパッケージプロセス後にトリミングにより調整した機能回路の特性が要求される仕様から外れることを防止できる。

＜実施の形態１の変形例１＞
図１１を参照して、実施の形態１の変形例１に係る半導体装置ＬＳＩの構成を説明する。

図１１は、オンチップオシレータ１１１をＩ／Ｏセル６１を配置する領域（以下、Ｉ／Ｏセル領域と記載。）に配置した例である。半導体装置ＬＳＩが１６０ｎｍノードで設計されたマイクロコンピュータの場合、Ｉ／Ｏセル６１の高さは、約１６０μｍである。この領域は外側配置境界線Ａの１００μｍに近い領域であり、複数の多結晶シリコン抵抗からなるトリミング抵抗Ｒ１１１の応力に起因する発振周波数精度の劣化を抑えられる。

＜実施の形態１の変形例２＞
図１２を参照して、実施の形態１の変形例２に係る半導体装置ＬＳＩの構成を説明する。

図１２は、Ｉ／Ｏセルを内蔵したオンチップオシレータ１２１をＩ／Ｏセル領域に配置した例である。オンチップオシレータ１２１はＩ／Ｏセル（図示せず）およびそのパッド６２を内蔵し、オンチップオシレータとＩ／Ｏセルの両機能を有する。この構成により、トリミング抵抗Ｒ１２１の応力に起因する抵抗値変化が抑制されるとともに、オンチップオシレータ１２１への電源ノイズ対策を考慮した電源配線のレイアウト設計が容易となる。また、Ｉ／Ｏセルとオンチップオシレータの両機能を１つの機能回路にまとめることで、素子配置のフロアプランや配線レイアウトの設計に起因するデッドスペースが発生しにくくなり、半導体装置ＬＳＩの面積削減効果がある。さらに、オンチップオシレータをＩ／Ｏセル領域へ配置することで、オンチップオシレータ用静電保護素子の削減も可能となり、面積縮小の相乗効果がある。

＜実施の形態１の変形例３＞
図１３を参照して、実施の形態１の変形例３に係る半導体装置ＬＳＩの構成を説明する。

図１３は、オンチップオシレータを構成する回路素子のうち、応力による特性変動の影響を受けやすい抵抗や容量をＩ／Ｏセル領域に設けた領域１３２に配置し、その他の回路素子を内側配置境界線Ｂよりも、さらに内側（チップ中心方向）の領域１３１に配置した例である。オンチップオシレータをこのように分離して配置することにより、配置の柔軟性を確保しつつ、発振周波数の精度劣化を抑えることが可能となる。

実施の形態１およびその変形例はオンチップオシレータＯＣＯに限定されず、多結晶シリコン抵抗をウエハ状態でトリミングすることにより、その回路特性が調整可能な機能回路に適用可能である。その機能回路として、フラッシュ型ＡＤ変換回路、サブレンジング型ＡＤ変換回路、Ｒ−２Ｒ型ＤＡ変換回路、または電源回路等が例示される。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

９ バス、２０ 弛張型発振器、２３，２４ コンパレータ、３０ 差動アンプ、４０ 抵抗パタン、４１ コンタクト、５１，５２，５３，５４ 配置領域、５５，５６，５７，５８，５９ａ，５９ｂ 配置禁止領域、６１ Ｉ／Ｏセル、６２ パッド、２５６Ｒ 抵抗、１１１，１２１ オンチップオシレータ、１３１，１３２ 領域、Ａ 外側配置境界線、Ｂ 内側配置境界線、Ｃｏｃｏ 容量、ＣＰＧ クロック発生回路、Ｃ，ｄ１，ｄ２，ｄ３ 距離、Ｉｒｅｆ 定電流、ＬＳＩ 半導体装置、Ｌｃ チップサイズ、ＬＳＩ 半導体装置、ＯＣＯ オンチップオシレータ、ＯＳＣ 発振回路、Ｒ 抵抗、Ｒ１，Ｒ２，Ｒ３，Ｒｈ，Ｒｖ 多結晶シリコン抵抗、Ｒ１１１，Ｒ１２１ トリミング抵抗、Ｒｏｃｏ 抵抗、Ｓ８ 信号、ＳＷ８Ｒ，ＳＷ１，ＳＷ２ スイッチ、ＶＨ，ＶＬ，ＶＲＥＦ２ リファレンス電圧。

Claims (13)

1. 複数の多結晶シリコン抵抗で構成される抵抗を有するオンチップオシレータを含む機能回路を備え、樹脂により封止された半導体装置であって、
   前記半導体装置は４つのチップ辺を備え、
   前記オンチップオシレータは、
   容量と、前記抵抗の抵抗値に応じた電流を前記容量に供給する電流発生回路とを有し、
   前記オンチップオシレータの発振周波数は、前記抵抗の抵抗値をトリミングすることで調整可能であり、
   前記複数の多結晶シリコン抵抗の各々は、直列または並列に接続されるとともに、前記４つのチップ辺のうちの１辺と直交する向きに配置され、
   前記抵抗と前記１辺との距離は、前記抵抗と前記４つのチップ辺のうちの他の３辺との距離よりも小さい、半導体装置。
2. 前記複数の多結晶シリコン抵抗は、前記半導体装置の１つのチップ辺と平行で、かつ前記１つのチップ辺から各々所定の距離に設定された外側配置境界線および内側配置境界線との間に配置される、請求項１記載の半導体装置。
3. 前記複数の多結晶シリコン抵抗は、前記１つのチップ辺の中央部に沿って配置される、請求項２記載の半導体装置。
4. 前記複数の多結晶シリコン抵抗は、前記４つのチップ辺の４隅に設けられ、１辺が所定の距離に設定された正方形領域には配置されない、請求項２記載の半導体装置。
5. 前記複数の多結晶シリコン抵抗は、さらに、前記４つのチップ辺の対角線上には配置されない、請求項４記載の半導体装置。
6. 前記機能回路はアナログ回路を有し、
   前記多結晶シリコン抵抗の面積は、前記アナログ回路が有するいずれの抵抗の面積より小さい、請求項２記載の半導体装置。
7. 前記半導体装置は、さらに入出力回路を有し、
   前記複数の多結晶シリコン抵抗は、前記入出力回路が配置される領域に配置される、請求項２記載の半導体装置。
8. 前記抵抗がトリミングされた後に、前記半導体装置は樹脂により封止される、請求項１記載の半導体装置。
9. 前記半導体装置の動作条件において、前記オンチップオシレータの発振周波数変動は±１％以内である、請求項１記載の半導体装置。
10. 樹脂封止されたチップと
    前記チップ上に形成された、複数の多結晶シリコン抵抗で構成される抵抗を有するオンチップオシレータを備える半導体装置であって、
    前記チップは第１から第４のチップ辺を備え、
    前記第１と前記第３のチップ辺とは平行に配置され、
    前記第２と前記第４のチップ辺とは平行に配置され、
    前記第１のチップ辺と、前記第２および前記第４のチップ辺とは垂直に配置され、
    前記オンチップオシレータは、
    容量と、前記抵抗の抵抗値に応じた電流を前記容量に供給する電流発生回路とを有し、
    前記オンチップオシレータの発振周波数機能回路の特性は前記抵抗の抵抗値をトリミングすることで調整可能であり、
    前記複数の多結晶シリコン抵抗の各々は直列または並列に接続されるとともに、前記４つのチップ辺のうちの半導体装置の１辺と直交する向きに配置され、
    前記抵抗は、
    前記第１のチップ辺と前記第２のチップ辺とが交差する第１の角と、前記第３のチップ辺と前記第４のチップ辺が交差する第３の角とを結ぶ第１の対角線と、
    前記第２のチップ辺と前記第３のチップ辺とが交差する第２の角と、前記第４のチップ辺と前記第１のチップ辺が交差する第４の角とを結ぶ第２の対角線と、
    前記第１のチップ辺と、に囲われた領域に配置される半導体装置。
11. 前記半導体装置は、さらに入出力回路を有し、
    前記複数の多結晶シリコン抵抗は、前記入出力回路が配置される領域に配置される、請求項１０記載の半導体装置。
12. 前記抵抗がトリミングされた後に、前記半導体装置は樹脂により封止される、請求項１０記載の半導体装置。
13. 前記半導体装置の動作条件において、前記オンチップオシレータの発振周波数変動は±１％以内である、請求項１０記載の半導体装置。

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