JP6028366B2 - スイッチング整流回路 - Google Patents

Description

本発明は、スイッチング整流回路に関する。

特許文献１には、３相整流器において、３相交流電源から全波整流回路への各相の入力をＯＮ／ＯＦＦする双方向スイッチ回路を所定のスイッチング周期のスイッチングパターンに基づいてスイッチング制御することが記載されている。これにより、特許文献１によれば、入力される交流電流を高調波が低減された正弦波にでき、出力される直流電圧を一定にできるとされている。

特許第４６８７８２４号公報

特許文献１には、双方向スイッチ回路及び全波整流回路を含む回路（３相スイッチング整流回路）の動作をどのように高速化するのかについて一切記載がない。

本発明は、上記に鑑みてなされたものであって、３相スイッチング整流回路の動作を高速化できるスイッチング整流回路を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明の１つの側面にかかるスイッチング整流回路は、交流電力を直流電力に変換するスイッチング整流回路であって、前記交流電力を直流電力に整流する全波整流回路と、前記交流電力の前記全波整流回路への入力をＯＮ／ＯＦＦする双方向スイッチ回路とを備え、前記双方向スイッチ回路は、交流電力が入力される交流電力入力側に並列接続された複数のダイオードと、前記複数のダイオードを短絡又は開放するスイッチング素子とを有し、前記複数のダイオードは、整流させる機能と前記スイッチング素子を保護する機能とを有するように構成され、それぞれの逆回復時間が、前記全波整流回路における複数のダイオードのそれぞれの逆回復時間より短いことを特徴とする。

本発明の他の側面にかかるスイッチング整流回路は、上記のスイッチング整流回路において、前記スイッチング整流回路は、３相交流電力を直流電力に変換し、前記全波整流回路は、３相交流電力を直流電力に整流し、前記双方向スイッチ回路は、各相毎に前記スイッチング素子を有し、３相交流電力の前記全波整流回路への入力をＯＮ／ＯＦＦするものであって、前記双方向スイッチ回路は、所定のスイッチング周期で生成されたスイッチングパターンに基づいてスイッチング制御されると共に、前記スイッチングパターンは前記スイッチング周期を３つの区間に分けて各区間毎に直流電圧を発生するように生成されることを特徴とする。

本発明の他の側面にかかるスイッチング整流回路は、上記のスイッチング整流回路において、前記全波整流回路と前記双方向スイッチ回路とを一体的に収容する絶縁パッケージをさらに備えたことを特徴とする。

本発明の他の側面にかかるスイッチング整流回路は、上記のスイッチング整流回路において、前記双方向スイッチ回路における前記複数のダイオードは、それぞれが高速スイッチングダイオードであり、アノードが前記スイッチング素子のエミッタ側と接続され、カソードが前記スイッチング素子のコレクタ側と接続されることにより、整流させる機能と前記スイッチング素子を保護する機能とを有するように構成されていることを特徴とする。

本発明にかかるスイッチング整流回路は、スイッチング整流回路の動作を高速化できるという効果を奏する。

図１は、実施の形態１にかかる３相スイッチング整流回路の回路構成を示す図である。 図２は、実施の形態１にかかる３相スイッチング整流回路の外観構成を示す図である。 図３は、実施の形態１にかかる３相スイッチング整流回路の断面構成を示す図である。 図４は、実施の形態２にかかる３相スイッチング整流回路の回路構成を示す図である。 図５は、実施の形態２にかかる３相スイッチング整流回路の外観構成を示す図である。 図６は、実施の形態３にかかる３相スイッチング整流回路の回路構成を示す図である。 図７は、実施の形態３にかかる３相スイッチング整流回路の外観構成を示す図である。 図８は、基本の形態にかかる３相スイッチング整流回路の構成を示す図である。 図９は、３相スイッチング整流回路における１つの相のスイッチの構成例を示す回路図である。 図１０は、スイッチングパターン発生器の構成例を示すブロック図である。 図１１は、スイッチングパターン発生器でスイッチングパターンを生成する場合に使用される鋸歯状波１、２の波形例を示す図である。 図１２は、図１０のパターン信号発生器の構成例を示す回路図である。 図１３は、図１０の相電圧判別器の構成例を示す図である。 図１４は、Ｒ相電圧、Ｓ相電圧、Ｔ相電圧の各区間を説明するための図である。 図１５は、Ｒ，Ｓ，Ｔ相制御電圧ｋａ、ｋｂ、ｋｃと、鋸歯状波Ｗ１、Ｗ２と、Ｒ，Ｓ，Ｔ相パルスの一例を示す図である。 図１６は、図８の回路の直流電圧および直流電流のシミュレーション結果を示す図である。 図１７は、３相スイッチング整流回路の他の構成例を示す回路図である。 図１８は、基本の形態にかかる３相スイッチング整流回路を単純にパッケージ化した場合の構成を示す図である。 図１９は、基本の形態にかかる３相スイッチング整流回路を単純にパッケージ化した場合の構成を示す図である。

以下に、本発明にかかる３相スイッチング整流回路の実施の形態を図面に基づいて詳細に説明する。なお、これらの実施の形態によりこの発明が限定されるものではない。

（実施の形態１）
実施の形態１にかかる３相スイッチング整流回路１６０ｊは、基本の形態にかかる３相スイッチング整流回路１６０をモジュール化したものである。そこで、実施の形態１にかかるパワーモジュールＰＭについて説明する前に、基本の形態にかかる３相スイッチング整流回路１６０を含む３相整流器１００について図８を用いて説明する。図８は、３相整流器１００の構成を示す図である。

３相整流器１００は、３相交流電源ＰＳから入力端子ＩＴ−ｒ〜ＩＴ−ｔを介して入力される３相交流電力を直流電力に変換して出力端子ＯＴ−ｐ、ＯＴ−ｎから機器ＭＣに出力する。３相交流電力は、例えば、Ｒ相の交流電力、Ｓ相の交流電力、及びＴ相の交流電力を含む。

具体的には、３相整流器１００は、３相リアクトル８、入力コンデンサ９、３相スイッチング整流回路１６０、制御部７、直流リアクトル２、及びコンデンサ１０を備える。３相スイッチング整流回路１６０は、全波整流回路４、及び双方向スイッチ回路３を有する。

３相リアクトル８は、入力端子ＩＴ−ｒ〜ＩＴ−ｔと双方向スイッチ回路３との間に接続されている。入力コンデンサ９は、入力端子ＩＴ−ｒ〜ＩＴ−ｔと双方向スイッチ回路３との間に接続されている。

全波整流回路４は、双方向スイッチ回路３と出力端子ＯＴ−ｐ、ＯＴ−ｎとの間に接続されている。全波整流回路４は、例えば、ブリッジ接続された６つのダイオードを有し、６つのダイオードを用いて、双方向スイッチ回路３を介して供給された３相交流電力を全波整流して直流電力を生成する。６つのダイオードのそれぞれは、整流素子として機能するものであり、例えば、いわゆる整流ダイオードが用いられている。

双方向スイッチ回路３は、入力端子ＩＴ−ｒ〜ＩＴ−ｔ側と全波整流回路４の各相の入力ノードとの接続をＯＮ／ＯＦＦする。すなわち、双方向スイッチ回路３は、３相交流電源ＰＳから全波整流回路４への各相の交流電力の供給をＯＮ／ＯＦＦする複数のスイッチング素子ＩＧＢＴ（図９参照）を有する。

すなわち、３相スイッチング整流回路１６０は、双方向スイッチ回路３及び全波整流回路４を用いて、３相交流電力を直流電力に変換して出力する。

制御部７は、３相交流電源ＰＳの各相の電圧を検出して、各相の検出電圧に基づいて、双方向スイッチ回路３をスイッチング制御する。

具体的には、制御部７は、スイッチングパターン発生器５及び駆動回路６を有する。スイッチングパターン発生器５は、３相交流電源ＰＳの各相の電圧を検出して、各相の検出電圧に基づいて、双方向スイッチ回路３をＯＮ／ＯＦＦさせるための各相のスイッチングパターンを生成し、生成されたスイッチングパターンを駆動回路６へ供給する。駆動回路６は、生成されたスイッチングパターンに従って、双方向スイッチ回路３の各相のスイッチング素子ＩＧＢＴ（図９参照）をスイッチング制御する。

直流リアクトル２は、全波整流回路４と出力端子ＯＴ−ｐとの間に接続されている。直流リアクトル２は、例えば、全波整流回路４と出力端子ＯＴ−ｐとの間のＰラインに直列に挿入されている。

コンデンサ１０は、全波整流回路４と出力端子ＯＴ−ｐ、ＯＴ−ｎとの間に接続されている。コンデンサ１０は、例えば、一端の電極１０ｐが全波整流回路４と出力端子ＯＴ−ｐとの間のＰラインに接続され、他端の電極１０ｎが全波整流回路４と出力端子ＯＴ−ｎとの間のＮラインとに接続されている。

次に、３相スイッチング整流回路１６０の構成について図９を用いて説明する。図９は、３相スイッチング整流回路１６０における双方向スイッチ回路３の１つの相のスイッチの構成例を示す回路図である。

双方向スイッチ回路３は、図９に示すように、複数のダイオードＤ１〜Ｄ５とスイッチング素子ＩＧＢＴとで構成される。スイッチング素子ＩＧＢＴは、例えば、絶縁ゲートバイポーラトランジスタである。双方向スイッチ回路３では、スイッチング素子ＩＧＢＴがオンした際に複数のダイオードＤ１〜Ｄ４を介して左右の双方向に電流が流れ得る。

図９に示す回路構成において、複数のダイオードＤ１〜Ｄ４のそれぞれは、整流素子として機能するものであり、例えば、いわゆる整流ダイオードが用いられている。ダイオードＤ５は、スイッチング素子ＩＧＢＴを保護するための還流ダイオードとして機能する。すなわち、ダイオードＤ５は、スイッチング素子ＩＧＢＴのコレクタがエミッタより高電圧になるような逆電圧がスイッチング素子ＩＧＢＴのエミッタ・コレクタ間にかかることを抑制するための逆電圧抑制素子として機能するものであり、例えば、いわゆる整流ダイオードよりも逆回復時間が短いいわゆる高速スイッチングダイオード（ＦＲＤ：Ｆａｓｔ Ｒｅｃｏｖｅｒｙ Ｄｉｏｄｅ）が用いられる。なお、逆回復時間とは、ダイオードに逆電圧がかかったときにダイオードに電流が流れなくなるまでの時間を示す。

３相スイッチング整流回路１６０では、この構成を３相分設けて双方向スイッチ回路３を構成するとともにその後段に図８に示すように全波整流回路４を接続する。例えば、双方向スイッチ回路３は、３相に対応した複数のスイッチング素子ＩＧＢＴ−ｒ〜ＩＧＢＴ−ｔを含む。すなわち、双方向スイッチ回路３は、各相ごとにスイッチング素子ＩＧＢＴ−ｒ〜ＩＧＢＴ−ｔを含む。

なお、３相スイッチング整流回路１６０は、図９に示す回路構成を３相分設けることで双方向スイッチ回路３を構成してその後段に全波整流回路４を接続した回路構成とする代わりに、双方向スイッチ回路３と全波整流回路４とを組み合わせて図１７に示すような回路構成としてもよい。すなわち、図１７に示すような回路構成において、１点鎖線で示すダイオードＤ１〜Ｄ１５及びスイッチング素子ＩＧＢＴ−ｒ〜ＩＧＢＴ−ｔを含む部分が双方向スイッチ回路３として機能する部分であり、破線で示すダイオードＤ３、Ｄ４、Ｄ７、Ｄ８、Ｄ１１、Ｄ１２を含む部分が全波整流回路４として機能する部分である。

図１７に示すような回路構成において、ダイオードＤ１〜Ｄ１２は、例えば、いわゆる整流ダイオードが用いられており、ダイオードＤ１３〜Ｄ１５は、いわゆる高速スイッチングダイオード（ＦＲＤ）が用いられている。
図１７に示すような回路構成を、図８のイ〜チに接続することにより、同様に機能させることが可能である。

図１７に示すような回路構成を図８のイ〜チに接続した場合、スイッチング素子ＩＧＢＴ−ｒは、Ｒ相に対応したスイッチング動作を行う。スイッチング素子ＩＧＢＴ−ｓは、Ｓ相に対応したスイッチング動作を行う。スイッチング素子ＩＧＢＴ−ｔは、Ｔ相に対応したスイッチング動作を行う。すなわち、双方向スイッチ回路３は、各相毎にスイッチング素子ＩＧＢＴ−ｒ〜ＩＧＢＴ−ｔを含む。

図１７に示す双方向スイッチ回路３では、交流電力が入力される交流電力入力側「イ」に複数のダイオードＤ１、Ｄ２が、互いに逆極性で並列接続されている。複数のダイオードＤ１、Ｄ２は、スイッチング素子ＩＧＢＴ−ｒがオンすることにより互いに短絡され、スイッチング素子ＩＧＢＴ−ｒがオフすることにより互いに開放される。

ダイオードＤ１は、カソードが入力端子ＩＴ−ｒに電気的に接続され、アノードがスイッチング素子ＩＧＢＴ−ｒのエミッタに電気的に接続されている。

ダイオードＤ２は、カソードがスイッチング素子ＩＧＢＴ−ｒのコレクタに電気的に接続され、アノードが入力端子ＩＴ−ｒに電気的に接続されている。

ダイオードＤ３は、カソードが出力端子ＯＴ−ｐに電気的に接続され、アノードがスイッチング素子ＩＧＢＴ−ｒのエミッタに電気的に接続されている。

ダイオードＤ４は、カソードがスイッチング素子ＩＧＢＴ−ｒのコレクタに電気的に接続され、アノードが出力端子ＯＴ−ｎに電気的に接続されている。

図１７に示す双方向スイッチ回路３では、交流電力が入力される交流電力入力側「ロ」に複数のダイオードＤ５、Ｄ６が、互いに逆極性で並列接続されている。複数のダイオードＤ５、Ｄ６は、スイッチング素子ＩＧＢＴ−ｓがオンすることにより互いに短絡され、スイッチング素子ＩＧＢＴ−ｓがオフすることにより互いに開放される。

ダイオードＤ５は、カソードが入力端子ＩＴ−ｓに電気的に接続され、アノードがスイッチング素子ＩＧＢＴ−ｓのエミッタに電気的に接続されている。

ダイオードＤ６は、カソードがスイッチング素子ＩＧＢＴ−ｓのコレクタに電気的に接続され、アノードが入力端子ＩＴ−ｓに電気的に接続されている。

ダイオードＤ７は、カソードが出力端子ＯＴ−ｐに電気的に接続され、アノードがスイッチング素子ＩＧＢＴ−ｓのエミッタに電気的に接続されている。

ダイオードＤ８は、カソードがスイッチング素子ＩＧＢＴ−ｓのコレクタに電気的に接続され、アノードが出力端子ＯＴ−ｎに電気的に接続されている。

図１７に示す双方向スイッチ回路３では、交流電力が入力される交流電力入力側「ハ」に複数のダイオードＤ９、Ｄ１０が、互いに逆極性で並列接続されている。複数のダイオードＤ９、Ｄ１０は、スイッチング素子ＩＧＢＴ−ｔがオンすることにより互いに短絡され、スイッチング素子ＩＧＢＴ−ｔがオフすることにより互いに開放される。

ダイオードＤ９は、カソードが入力端子ＩＴ−ｔに電気的に接続され、アノードがスイッチング素子ＩＧＢＴ−ｔのエミッタに電気的に接続されている。

ダイオードＤ１０は、カソードがスイッチング素子ＩＧＢＴ−ｔのコレクタに電気的に接続され、アノードが入力端子ＩＴ−ｔに電気的に接続されている。

ダイオードＤ１１は、カソードが出力端子ＯＴ−ｐに電気的に接続され、アノードがスイッチング素子ＩＧＢＴ−ｔのエミッタに電気的に接続されている。

ダイオードＤ１２は、カソードがスイッチング素子ＩＧＢＴ−ｔのコレクタに電気的に接続され、アノードが出力端子ＯＴ−ｎに電気的に接続されている。

ダイオードＤ１３は、カソードがスイッチング素子ＩＧＢＴ−ｒのコレクタに電気的に接続され、アノードがスイッチング素子ＩＧＢＴ−ｒのエミッタに電気的に接続されている。

ダイオードＤ１４は、カソードがスイッチング素子ＩＧＢＴ−ｓのコレクタに電気的に接続され、アノードがスイッチング素子ＩＧＢＴ−ｓのエミッタに電気的に接続されている。

ダイオードＤ１５は、カソードがスイッチング素子ＩＧＢＴ−ｔのコレクタに電気的に接続され、アノードがスイッチング素子ＩＧＢＴ−ｔのエミッタに電気的に接続されている。

次に、スイッチングパターン発生器５の構成について図１０〜図１３を用いて説明する。図１０は、スイッチングパターン発生器５の一例を示すブロック図である。図１１は、スイッチングパターン発生器５でスイッチングパターンを生成する場合に使用される鋸歯状波Ｗ１、Ｗ２の波形例を示す図である。図１２は、スイッチングパターン発生器５のパターン信号発生器１１の構成例を示す回路図である。図１３は、スイッチングパターン発生器５の相電圧判別器１３の構成例を示す図である。

スイッチングパターン発生器５は、直流電圧の脈動と入力電流の高調波を抑制するために、以下に説明するような、双方向スイッチ回路３のスイッチングパターン（Ｒ相パルス、Ｓ相パルス、Ｔ相パルス）を生成する。スイッチングパターン発生器５は、スイッチング周期の立ち上がり等の所定のタイミングで、３相交流電源ＰＳの各相の電圧の最大電位相、中間電位相、および最小電位相をそれぞれ検出し、最大電位相および最小電位相の場合は、それぞれの電位に比例する時間がＯＮとなり、かつ、スイッチング周期Ｔ内で少なくとも一方がＯＮとなるスイッチングパターンを生成し、また、中間電位相の場合は、常にＯＮとなるスイッチングパターンを生成する（図１５参照）。なお、スイッチング周期Ｔは、電源周波数（例えば、５０Ｈｚ）に対して十分短い周期（例えば、１／１００ｋＨｚ＝１０μsec）に決定する。

スイッチングパターン発生器５は、図１０に示すように、パターン信号発生器１１、電圧設定器１２、相電圧判別器１３、コンパレータ１４Ｒ〜１４Ｔ、コンパレータ１５Ｒ〜１５Ｔ、ＡＮＤ回路１６Ｒ〜１６Ｔ、ＡＮＤ回路１７Ｒ〜１７Ｔ、ＡＮＤ回路１８Ｒ〜１８Ｔ、及びＯＲ回路１９Ｒ〜１９Ｔを備えている。

電圧設定器１２は、パターン信号発生器１１に、直流電圧設定値（降圧したい目標の電圧）に応じて決定した直流電圧設定ゲインｋ（但し、ｋ＝０．５〜１）を設定する。

パターン信号発生器１１は、Ｒ相電圧ａ、Ｓ相電圧ｂ、Ｔ相電圧ｃを−１〜＋１にそれぞれ規格化した後、電圧設定器１２から入力される直流電圧設定ゲインｋ（０．５〜１）との積を演算して、Ｒ相制御電圧ｋａ、Ｓ相制御電圧ｋｂ、Ｔ相制御電圧ｋｃとして出力する。

相電圧判別器１３は、Ｒ相電圧ａ、Ｓ相電圧ｂ、Ｔ相電圧ｃを比較して、いずれの相電圧が最大、最小、中間かを判別し、Ｒ相、Ｓ相、Ｔ相の最大判定信号（最大の場合「１」、最大でない場合「０」）、最小判定信号（最小の場合「１」、最小でない場合「０」）、中間判定信号（中間の場合「１」、中間でない場合「０」）をそれぞれ出力する。

コンパレータ１４Ｒ〜１４Ｔは、Ｒ相制御電圧ｋａ、Ｓ相制御電圧ｋｂ、Ｔ相制御電圧ｋｃと鋸歯状波Ｗ１（図１１参照）とをそれぞれ比較して、比較信号を出力する。コンパレータ１５Ｒ〜１５Ｔは、Ｒ相制御電圧ｋａ、Ｓ相制御電圧ｋｂ、Ｔ相制御電圧ｋｃと鋸歯状波Ｗ２（図１１参照）とをそれぞれ比較して、比較信号を出力する。ＡＮＤ回路１６Ｒ〜１６Ｔは、コンパレータ１４Ｒ〜１４Ｔの比較信号とＲ、Ｓ、Ｔ相最大判定信号とのＡＮＤ演算をそれぞれ行う。ＡＮＤ回路１７Ｒ〜１７Ｔは、コンパレータ１５Ｒ〜１５Ｔの比較信号とＲ、Ｓ、Ｔ相最小判定信号とのＡＮＤ演算をそれぞれ行う。ＡＮＤ回路１８Ｒ〜１８Ｔは、固定値「１」とＲ、Ｓ、Ｔ相中間判定信号とのＡＮＤ演算をそれぞれ行う。ＯＲ回路１９Ｒ〜１９Ｔは、ＡＮＤ回路１６Ｒ〜１８Ｒの出力、ＡＮＤ回路１６Ｓ〜１８Ｓの出力、ＡＮＤ回路１６Ｔ〜１８Ｔの出力をそれぞれＯＲ演算して最終のＲ、Ｓ、Ｔ相パルス（スイッチングパターン）として駆動回路６に出力する。

Ｒ相に関する動作を説明する。コンパレータ１４Ｒは、パターン信号発生器１１から入力されるＲ相制御電圧ｋａと鋸歯状波Ｗ１とを比較し、比較信号（Ｒ相制御電圧ｋａ＞鋸歯状波Ｗ１の場合に「１」、Ｒ相制御電圧ｋａ≦鋸歯状波Ｗ１の場合に「０」）をＡＮＤ回路１６Ｒに出力する。ＡＮＤ回路１６Ｒは、コンパレータ１４Ｒから入力される比較信号と、Ｒ相最大判定信号とのＡＮＤ演算を行って、ＯＲ回路１９Ｒに出力する。

コンパレータ１５Ｒは、鋸歯状波Ｗ２とパターン信号発生器１１から入力されるＲ相制御電圧ｋａとを比較し、比較信号（鋸歯状波Ｗ２＞Ｒ相制御電圧ｋａの場合に「１」、鋸歯状波Ｗ２≦Ｒ相制御電圧ｋａの場合に「０」）をＡＮＤ回路１７Ｒに出力する。ＡＮＤ回路１７Ｒは、コンパレータ１５Ｒから入力される比較信号と、Ｒ相最小判定信号とのＡＮＤ演算を行って、ＯＲ回路１９Ｒに出力する。

ＡＮＤ回路１８Ｒは、固定信号「１」とＲ相中間判別信号とのＡＮＤ演算を行って、ＯＲ回路１９Ｒに出力する。ＯＲ回路１９Ｒは、ＡＮＤ回路１６Ｒ〜１８Ｒの出力をＯＲ演算して最終のＲ相パルスとして出力する。

Ｓ相に関する動作を説明する。コンパレータ１４Ｓは、パターン信号発生器１１から入力されるＳ相制御電圧ｋｂと鋸歯状波Ｗ１とを比較し、比較信号（Ｓ相制御電圧ｋｂ＞鋸歯状波Ｗ１の場合に「１」、Ｓ相制御電圧ｋａ≦鋸歯状波Ｗ１の場合に「０」）をＡＮＤ回路１６Ｓに出力する。ＡＮＤ回路１６Ｓは、コンパレータ１４Ｓから入力される比較信号と、Ｓ相最大判定信号とのＡＮＤ演算を行って、ＯＲ回路１９Ｓに出力する。

コンパレータ１５Ｓは、鋸歯状波Ｗ２とパターン信号発生器１１から入力されるＳ相制御電圧ｋｂとを比較し、比較信号（鋸歯状波Ｗ２＞Ｓ相制御電圧ｋｂの場合に「１」、鋸歯状波Ｗ２≦Ｓ相制御電圧ｋｂの場合に「０」）をＡＮＤ回路１７Ｓに出力する。ＡＮＤ回路１７Ｓは、コンパレータ１５Ｓから入力される比較信号と、Ｓ相最小判定信号とのＡＮＤ演算を行って、ＯＲ回路１９Ｓに出力する。

ＡＮＤ回路１８Ｓは、固定信号「１」とＳ相中間判別信号とのＡＮＤ演算を行って、ＯＲ回路１９Ｓに出力する。ＯＲ回路１９Ｓは、ＡＮＤ回路１６Ｓ〜１８Ｓの出力をＯＲ演算して最終のＳ相パルスとして出力する。

Ｔ相に関する動作を説明する。コンパレータ１４Ｔは、パターン信号発生器１１から入力されるＴ相制御電圧ｋｃと鋸歯状波Ｗ１とを比較し、比較信号（Ｔ相制御電圧ｋｃ＞鋸歯状波Ｗ１の場合に「１」、Ｔ相制御電圧ｋｃ≦鋸歯状波Ｗ１の場合に「０」）をＡＮＤ回路１６Ｔに出力する。ＡＮＤ回路１６Ｔは、コンパレータ１４Ｔから入力される比較信号と、Ｔ相最大判定信号とのＡＮＤ演算を行って、ＯＲ回路１９Ｔに出力する。

コンパレータ１５Ｔは、鋸歯状波Ｗ２とパターン信号発生器１１から入力されるＴ相制御電圧ｋｃとを比較し、比較信号（鋸歯状波Ｗ２＞Ｓ相制御電圧ｋｃの場合に「１」、鋸歯状波Ｗ２≦Ｔ相制御電圧ｋｃの場合に「０」）をＡＮＤ回路１７Ｔに出力する。ＡＮＤ回路１７Ｔは、コンパレータ１５Ｔから入力される比較信号と、Ｔ相最小判定信号とのＡＮＤ演算を行って、ＯＲ回路１９Ｔに出力する。

ＡＮＤ回路１８Ｔは、固定信号「１」とＴ相中間判別信号とのＡＮＤ演算を行って、ＯＲ回路１９Ｔに出力する。ＯＲ回路１９Ｔは、ＡＮＤ回路１６Ｔ〜１８Ｔの出力をＯＲ演算して最終のＴ相パルスとして出力する。

パターン信号発生器１１は、図１２に示すように、Ｒ、Ｓ、Ｔ相電圧ａ、ｂ、ｃと電圧設定器１２から出力される直流電圧制御ゲインｋとをそれぞれ乗算して、Ｒ相、Ｓ相、Ｔ相制御パターンｋａ、ｋｂ、ｋｃをそれぞれ出力する乗算器３０Ｒ、３０Ｓ、３０Ｔを備えている。

相電圧判別器１３は、図１３に示すように、コンパレータ４０Ｒ、４０Ｓ、４０Ｔと、ＡＮＤ回路４１Ｒ、４１Ｓ、４１Ｔと、ＡＮＤ回路４２Ｒ、４２Ｓ、４２Ｔと、ＮＯＲ回路４３Ｒ、４３Ｓ、４３Ｔとを備えている。

コンパレータ４０Ｒは、Ｒ相電圧ａとＳ相電圧ｂとを比較して、比較信号（Ｒ相電圧ａ＞Ｓ相電圧ｂの場合に「１」、Ｒ相電圧ａ≦Ｓ相電圧ｂの場合に「０」）をＡＮＤ回路４１Ｒ、４２Ｓ、４１Ｔ、４２Ｔに出力する。コンパレータ４０Ｓは、Ｓ相電圧ｂとＴ相電圧ｃとを比較して、比較信号（Ｓ相電圧ｂ＞Ｔ相電圧ｃの場合に「１」、Ｒ相電圧ａ≦Ｔ相電圧ｃの場合に「０」）をＡＮＤ回路４１Ｒ、４２Ｒ、４１Ｓ、４２Ｔに出力する。コンパレータ４０Ｔは、Ｔ相電圧ｃとＲ相電圧ａとを比較して、比較信号（Ｔ相電圧ｃ＞Ｒ相電圧ａの場合に「１」、Ｔ相電圧ｃ≦Ｒ相電圧ａの場合に「０」）をＡＮＤ回路４２Ｒ、４１Ｓ、４２Ｓ、４１Ｔに出力する。

ＡＮＤ回路４１Ｒは、コンパレータ４０Ｒの比較信号とコンパレータ４０Ｓの比較信号とのＡＮＤ演算結果をＲ相最大判定信号として出力する。ＡＮＤ回路４２Ｒは、コンパレータ４０Ｓの比較信号とコンパレータ４０Ｔの比較信号とのＡＮＤ演算結果をＲ相最小判定信号として出力する。ＡＮＤ回路４１Ｓは、コンパレータ４０Ｓの比較信号とコンパレータ４０Ｔの比較信号とのＡＮＤ演算結果をＳ相最大判定信号として出力する。ＡＮＤ回路４２Ｓは、コンパレータ４０Ｔの比較信号とコンパレータ４０Ｒの比較信号とのＡＮＤ演算結果をＳ相最小判定信号として出力する。ＡＮＤ回路４１Ｔは、コンパレータ４０Ｔの比較信号とコンパレータ４０Ｒの比較信号とのＡＮＤ演算結果をＴ相最大判定信号として出力する。ＡＮＤ回路４２Ｔは、コンパレータ４０Ｒの比較信号とコンパレータ４０Ｓの比較信号とのＡＮＤ演算結果をＴ相最小判定信号として出力する。

ＮＯＲ回路４３Ｒは、Ｒ相最大判定信号とＲ相最小判定信号とのＮＯＲ演算結果をＲ相中間判定信号として出力する。ＮＯＲ回路４３Ｓは、Ｓ相最大判定信号とＳ相最小判定信号とのＮＯＲ演算結果をＳ相中間判定信号として出力する。ＮＯＲ回路４３Ｔは、Ｔ相最大判定信号とＴ相最小判定信号とのＮＯＲ演算結果をＴ相中間判定信号として出力する。

つぎに、基本の形態における直流電圧の脈動と入力電流の高調波を低減する原理を説明する。基本の形態では、スイッチングパターン発生器５および駆動回路６によって、双方向スイッチ回路３を以下のようにスイッチングすることで、直流電圧の脈動と入力電流の高調波との低減を図る。図１４は、Ｒ相電圧、Ｓ相電圧、Ｔ相電圧の各区間を説明するための図である。図１５は、Ｒ、Ｓ、Ｔ相制御電圧ｋａ、ｋｂ、ｋｃと、鋸歯状波Ｗ１、Ｗ２と、Ｒ、Ｓ、Ｔ相パルス（スイッチングパターン）の一例を示す図である。

まず、直流電圧について説明する。図１４において、３相交流電圧は、Ｒ相電圧、Ｓ相電圧、Ｔ相電圧の大小関係により、モード（区間）Ｉ〜ＶＩの６つに区分する。Ｒ＞Ｔ＞ＳをモードＩ、Ｒ＞Ｓ＞ＴをモードＩＩ、Ｓ＞Ｒ＞ＴをモードＩＩＩ、Ｓ＞Ｔ＞ＲをモードＩＶ、Ｔ＞Ｓ＞ＲをモードＶ、Ｔ＞Ｒ＞ＳをモードＶＩに区分する。

ここでは、区間ＩＩのＲ相最大、Ｓ相中間、Ｔ相最小の場合について説明する。Ｒ相電圧ａ、Ｓ相電圧ｂ、Ｔ相電圧ｃは、上述したように、相電圧を「−１」と「１」の間で規格化したものである。直流電圧設定ゲインｋは、上述したように、電圧設定器１２において直流電圧設定値に応じて決定されるゲインで、０．５〜１の間の定数となる。直流電圧設定ゲインｋは、パターン信号発生器１１において、Ｒ相電圧ａ、Ｓ相電圧ｂ、Ｔ相電圧ｃに乗算され、乗算されたＲ相制御電圧ｋａ、Ｓ相制御電圧ｋｂ、Ｔ相制御電圧ｋｃは、鋸歯状波Ｗ１、Ｗ２と切り合いする波形となる（図１５参照）。

図１５において、Ｔはスイッチング周期、ｘはＲ相パルス幅、ｙはＳ相パルス幅、ｚはＴ相パルス幅を示している。区間１、２、３の直流電圧は、それぞれ、区間１電圧＝ＳＴ間電圧＝ｂ−ｃ、区間２電圧＝ＲＴ間電圧＝ａ−ｃ、区間３電圧＝ＲＳ間電圧＝ａ−ｂとなる。区間１の幅は、Ｔ−ｘ、区間２の幅は、ｘ−（Ｔ−ｚ）＝ｘ＋ｚ−Ｔ、区間３の幅は、Ｔ−ｚである。一方、Ｒ相パルス幅ｘは、Ｔ：ｘ＝１：ｋａよりｘ＝ｋａＴ、Ｔ相パルス幅ｚは、Ｔ：ｚ＝１：−ｋｃよりｚ＝−ｋｃＴである。よって、区間１の幅は、Ｔ−ｘ＝Ｔ−ｋａＴ＝Ｔ（１−ｋａ）、区間３の幅は、Ｔ−ｚ＝Ｔ−（−ｋｃＴ）＝Ｔ（１＋ｋｃ）、区間２の幅は、ｘ＋ｚ−Ｔ＝ｋａＴ＋（−ｋｃＴ）−Ｔ＝Ｔ（ｋａ−ｋｃ−１）となる。

スイッチング周期Ｔの直流電圧の平均は、それぞれの区間ごとに直流電圧を積算しそれぞれを加算してスイッチング周期Ｔで除して、以下のように表すことができる。
スイッチング周期Ｔの電圧の平均＝｛（ｂ−ｃ）×Ｔ×（１−ｋａ）＋（ａ−ｃ）×Ｔ×（ｋａ−ｋｃ−１）＋（ａ−ｂ）×Ｔ×（１＋ｋｃ）｝／Ｔ
＝ｋ（ａ^２＋ｃ^２）−ｋｂ（ａ＋ｃ）
ここで、ａ＋ｂ＋ｃ＝０（３相条件）を考慮すると、
＝ｋ（ａ^２＋ｂ^２＋ｃ^２）
さらに、交流理論から、ａ^２＋ｂ^２＋ｃ^２＝３／２より
＝ｋ×３／２
なお、上記スイッチング周期Ｔの電圧の平均は、相電圧に基づいて表されている。

従って、直流電圧のスイッチング区間の平均値は一定となり、直流電圧設定ゲインｋ×３／２となり、鋸歯状波Ｗ１、Ｗ２と比較する直流電圧設定ゲインｋに比例する。このため、直流電圧設定ゲインｋを選定することで、降圧して得られる直流電圧の大きさを制御できる。ここで、Ｒ相パルスとＴ相パルスがスイッチング周期Ｔの中で両方ＯＮするために、直流電圧設定ゲインｋの最小値は０．５であり、Ｒ相制御電圧ｋａ、Ｓ相制御電圧ｋｂ、Ｔ相制御電圧ｋｃが鋸歯状波Ｗ１、Ｗ２を越えないために、直流電圧設定ゲインｋの最大値は、１となる。したがって、ｋの設定可能範囲は、０．５〜１の範囲内である。

つぎに、入力電流について説明する。Ｒ相の入力電流は、Ｒ相制御電圧ｋａの時間に比例する正の電流が流れる。Ｔ相の入力電流は、Ｔ相制御電圧ｋｃの絶対値｜ｋｃ｜に比例する負の電流、すなわち、Ｔ相制御電圧ｋｃに比例する電流が流れる。Ｓ相の入力電流は、区間１＝Ｔ×（１−ｋａ）で正の電流が流れ、区間３＝Ｔ×（１＋ｋｃ）で負の電流が流れる。従って、流れる正の電流は、Ｔ×（１−ｋａ）−Ｔ×（１＋ｋｃ）＝Ｔ×（−ｋａ−ｋｃ）＝Ｔ×ｋ×（−ａ−ｃ）＝Ｔ×ｋ×ｂとなり、スイッチング周期Ｔの平均をＴで除するとＳ相制御電圧ｋｂとなる。このように、Ｒ相、Ｓ相、Ｔ相の電流は、Ｒ相制御電圧ｋａ、Ｓ相制御電圧ｋｂ、Ｔ相制御電圧ｋｃに比例する電流が流れることになり、入力の電圧に比例する電流が平均的に流れることになる。

本スイッチングによる直流電圧と入力電流をまとめると次のようになる。
（１）スイッチング周期Ｔにおける直流電圧の平均値は、降圧された一定の電圧値となる。
（２）スイッチング周期Ｔにおける入力電流の平均値は、入力の電圧比に分配される。

つぎに、入力電流が正弦波になることを説明する。３相交流電圧のＲ相電圧をＶｓｉｎ（ωｔ）、Ｓ相電圧をＶｓｉｎ（ωｔ＋１２０）、Ｔ相電圧をＶｓｉｎ（ωｔ＋２４０）とする。上記（２）より、入力電流は、Ｒ相電流をＩ（ｔ）ｓｉｎ（ωｔ）、Ｓ相電流をＩ（ｔ）ｓｉｎ（ωｔ＋１２０）、Ｔ相電流をＩ（ｔ）ｓｉｎ（ωｔ＋２４０）と一般化して書くことができる。但し、Ｉ（ｔ）は入力電流の振幅である。
この時の入力電力Ｐは、以下のように表すことができる。

Ｐ＝Ｖｓｉｎ（ωｔ）×Ｉ（ｔ）ｓｉｎ（ωｔ）＋Ｖｓｉｎ（ωｔ＋１２０）×Ｉ（ｔ）ｓｉｎ（ωｔ＋１２０）Ｖｓｉｎ（ωｔ＋２４０）＋Ｉ（ｔ）ｓｉｎ（ωｔ＋２４０）
＝Ｖ×Ｉ（ｔ）ｓｉｎ^２（ωｔ）＋Ｖ×Ｉ（ｔ）ｓｉｎ^２（ωｔ＋１２０）＋Ｖ×Ｉ（ｔ）ｓｉｎ^２（ωｔ＋２４０）
＝Ｖ×Ｉ（ｔ）｛ｓｉｎ^２（ωｔ）＋ｓｉｎ^２（ωｔ＋１２０）＋ｓｉｎ^２（ωｔ＋２４０）｝

｛ ｝内を計算すると、｛ ｝内は、定数３／２であるので、
Ｐ＝Ｖ×Ｉ（ｔ）×３／２を変形して、Ｉ（ｔ）＝Ｐ／Ｖ×２／３
ここで、Ｐが一定の場合、Ｖは一定であるので、Ｉ（ｔ）は、時間に依存しない一定値となる。即ち、入力電流は、正弦波である。
（３）上記（２）の条件の下で、電力が一定である場合、入力電流は正弦波となる。

３相整流器１００（図８参照）において、スイッチングパターン発生器５および駆動回路６で上記のスイッチングを行い、スイッチング周期Ｔ内での直流電圧の変動を除去する直流リアクトル２を全波整流回路４の出力側に接続したため、直流電圧は、上記（１）より一定となる。基本の形態では、機械ＭＣの負荷が、短時間（１００ｍｓｅｃ程度）において、一定電力とみなす。スイッチング周期Ｔ内での入力電流変動を除去する入力コンデンサ９を双方向スイッチ回路３の入力側に接続することで、上記（３）より、入力電流は、正弦波となる。

なお、上記では、スイッチングパターンを生成するために、鋸歯状波を使用した場合を説明したが、これに限られるものではなく、最大電圧相と最小電圧相に対する制約を満足させるものであればよく、例えば、三角波等のキャリア波形を用いることにしてもよい。

次に、基本の形態における直流電圧および直流電流のシミュレーション結果について図１６を用いて説明する。図１６は、３相整流器１００の入力交流電力（図１６（ａ））、出力直流電圧（図１６（ｂ））、及び出力直流電流（図１６（ｃ））のシミュレーション結果を示している。３相整流器１００（図８参照）において、直流入力電圧３相＝２００Ｖ（線間電圧）、機器ＭＣの負荷として負荷抵抗＝２０Ω、入力の３相リアクトル８として系統のリアクタンスを考慮して１００μＨ、入力コンデンサ９＝３μＦ／相、コンデンサ１０＝２μＦ、直流リアクトル２＝２ｍＨ、スイッチング周波数５０ｋＨｚ、直流電圧設定ゲインｋ＝０．９の条件でシミュレーションを行った。３相電圧の全波整流のリップルの下限の電圧（直流電圧として取り出せる最大の電圧）は２００×２^１／２×（３^１／２／２）＝２４５Ｖであるのに対し、図１６（ｂ）に示すように、基本の形態では、直流電圧は、約ＤＣ２２０Ｖで一定でほぼ理論通りであり、降圧されており、また、直流電流も一定となっており、入力電流もスイッチングに伴う変動はあるものの正弦波状になっている。なお、上記シミュレーションは、線間電圧に基づいており、直流電圧と直流電流はそれぞれ機器（負荷）ＭＣの両端の電圧と機器（負荷）ＭＣに流入する電流である。

このように、基本の形態にかかる３相スイッチング整流回路１６０を含む３相整流器１００では、機器ＭＣが負荷を有する場合に、各相のスイッチングパターンをＰＷＭ変調しながら双方向スイッチ回路３における複数のスイッチング素子ＩＧＢＴ−ｒ〜ＩＧＢＴ−ｔを所定のタイミングでＯＮ／ＯＦＦさせることで、入力電流をその高調波を低減した正弦波とすることができ、直流電圧を略一定に安定させることができる。

ここで、仮に、３相スイッチング整流回路１６０における複数のスイッチング素子ＩＧＢＴ−ｒ〜ＩＧＢＴ−ｔ及び複数のダイオードＤ１〜Ｄ１６を互いに別々の部品として基板ＰＣＢ（図３参照）上に実装する場合を考える。この場合、絶縁性を確保するための空間距離や沿面距離の規格を満たすために、複数のスイッチング素子ＩＧＢＴ−ｒ〜ＩＧＢＴ−ｔ及び複数のダイオードＤ１〜Ｄ１６を互いに所定距離以上離間させて基板ＰＣＢ上に実装する必要がある。これにより、３相スイッチング整流回路１６０が全体として大型化しやすく、全体にヒートシンクを設けることが困難なため、３相スイッチング整流回路１６０の放熱を効率的に行うことが困難な傾向にある。この傾向は、３相交流電源ＰＳから入力される交流電圧を高電圧化（例えば、ＡＣ４００Ｖに）した場合に顕著になる。

そこで、本発明者は、図１７に示すような３相スイッチング整流回路１６０における複数のスイッチング素子ＩＧＢＴ−ｒ〜ＩＧＢＴ−ｔ及び複数のダイオードＤ１〜Ｄ１６の間を絶縁物（例えば、図３に示すシリコンジェルＳＧ）で満たして絶縁パッケージで機械的に一体化すれば、空間距離や沿面距離の制約をなくすことができると考えた。そして、本発明者は、図１８に示すような絶縁パッケージＰＣＫ９００を含むパワーモジュールＰＭ９００を試作した。

具体的には、絶縁パッケージＰＣＫ９００は、図１７に示すような３相スイッチング整流回路１６０と同様な図１８に示す３相スイッチング整流回路１６０ｉを機械的に一体化する。３相スイッチング整流回路１６０ｉは、双方向スイッチ回路３及び全波整流回路４ｉを有する。双方向スイッチ回路３は、基本の形態における双方向スイッチ回路３（図１７参照）と同様である。全波整流回路４ｉは、ＰラインとＮラインとを接続するダイオードＤ１６がさらに追加されている以外は基本の形態における全波整流回路４（図１７参照）と同様であり、基本の形態における全波整流回路４と同様に機能する。ダイオードＤ１６は、カソードが出力端子ＯＴ−ｐに接続され、アノードが出力端子ＯＴ−ｎに接続されている。

すなわち、絶縁パッケージＰＣＫ９００は、スイッチング素子ＩＧＢＴ−ｒ〜ＩＧＢＴ−ｔ及びダイオードＤ１〜Ｄ１６を機械的に一体的に収容する（図１９参照）。

例えば、図３に示すように、スイッチング素子ＩＧＢＴ−ｒ〜ＩＧＢＴ−ｔ及びダイオードＤ１〜Ｄ１６としての複数のチップＣＨＩＰ及び複数の端子ピンＰＩＮを、樹脂ケースＣＳの内側で、絶縁シートＳＨを介してアルミニウムなどの金属基板ＳＢの上に固定し、複数のチップＣＨＩＰ及び複数の端子ピンＰＩＮの間のアルミニウムなどのボンディングワイヤＢＷで接続する。そして、複数のチップＣＨＩＰの間を絶縁物（例えば、シリコンジェル）ＳＧで満たし、上から蓋ＬＤをかぶせる。これにより、絶縁物ＳＧ及び樹脂ケースＣＳを含む絶縁パッケージＰＣＫ９００は、スイッチング素子ＩＧＢＴ−ｒ〜ＩＧＢＴ−ｔ及びダイオードＤ１〜Ｄ１６を機械的に一体的に収容する（図１９参照）。

また、図１８に示す絶縁パッケージＰＣＫ９００は、入力端子ＭＩＴ−ｒ〜ＭＩＴ−ｔ、出力端子ＭＯＴ−ｐ、ＭＯＴ−ｎ、グランド端子ＧＮＤ−ｒ〜ＧＮＤ−ｔ、及び制御端子ＣＮＴ−ｒ〜ＣＮＴ−ｔを外部に引き出す。すなわち、絶縁パッケージＰＣＫ９００には、図１９に示すように、端子ピンＰＩＮ１〜ＰＩＮ１１が設けられている。

端子ピンＰＩＮ１〜ＰＩＮ３は、入力端子ＭＩＴ−ｒ〜ＭＩＴ−ｔに電気的に接続されている。入力端子ＭＩＴ−ｒには、Ｒ相の交流電力が入力される。入力端子ＭＩＴ−ｓには、Ｓ相の交流電力が入力される。入力端子ＭＩＴ−ｔには、Ｔ相の交流電力が入力される。

端子ピンＰＩＮ４〜ＰＩＮ６は、グランド端子ＧＮＤ−ｒ〜ＧＮＤ−ｔに電気的に接続されている。グランド端子ＧＮＤ−ｒは、スイッチング素子ＩＧＢＴ−ｒのエミッタに接続されている。グランド端子ＧＮＤ−ｓは、スイッチング素子ＩＧＢＴ−ｓのエミッタに接続されている。グランド端子ＧＮＤ−ｔは、スイッチング素子ＩＧＢＴ−ｔのエミッタに接続されている。

端子ピンＰＩＮ７、ＰＩＮ８は、出力端子ＭＯＴ−ｐ、ＭＯＴ−ｎに電気的に接続されている。出力端子ＭＯＴ−ｐは、Ｐ側の直流電力を出力する。出力端子ＭＯＴ−ｎは、Ｎ側の直流電力を出力する。

端子ピンＰＩＮ９〜ＰＩＮ１１は、制御端子ＣＮＴ−ｒ〜ＣＮＴ−ｔに電気的に接続されている。制御端子ＣＮＴ−ｒは、スイッチング素子ＩＧＢＴ−ｒのベースに接続されている。制御端子ＣＮＴ−ｓは、スイッチング素子ＩＧＢＴ−ｓのベースに接続されている。制御端子ＣＮＴ−ｔは、スイッチング素子ＩＧＢＴ−ｔのベースに接続されている。

そして、本発明者は、図１８及び図１９に示すようなパワーモジュールＰＭ９００として実装された３相スイッチング整流回路１６０ｉの性能について評価を行ったところ、３相スイッチング整流回路１６０ｉをさらに高速化する必要があることが分かった。

本発明者は、図１８に示す３相スイッチング整流回路１６０ｉの回路構成について高速化のためにどのような変更が必要か詳細に検討を行った。その結果、スイッチング素子ＩＧＢＴ−ｒ〜ＩＧＢＴ−ｔのエミッタ・コレクタ間に逆電圧が印加された際に、ダイオードＤ１、Ｄ２、Ｄ５、Ｄ６、Ｄ９、Ｄ１０が還流ダイオードとしても機能しており、ダイオードＤ１３〜Ｄ１５が高速に動作してもダイオードＤ１、Ｄ２、Ｄ５、Ｄ６、Ｄ９、Ｄ１０の動作速度が遅いために、３相スイッチング整流回路１６０ｉの動作速度が要求レベルに達していないことを見出した。

さらに、本発明者は、ダイオードＤ１、Ｄ２、Ｄ５、Ｄ６、Ｄ９、Ｄ１０が還流ダイオードとしても機能しているのならば、３相スイッチング整流回路１６０ｉからダイオードＤ１３〜Ｄ１５を除去しても３相スイッチング整流回路１６０ｉを動作させることができるのではないかと考えた。

そこで、本発明者は、図１に示すように、３相スイッチング整流回路１６０ｊにおける双方向スイッチ回路３ｊとして機能する部分において、ダイオードＤ１３〜Ｄ１５（図１８参照）を除去し、ダイオードＤ１ｊ、Ｄ２ｊ、Ｄ５ｊ、Ｄ６ｊ、Ｄ９ｊ、Ｄ１０ｊを、整流ダイオードから高速スイッチングダイオード（ＦＲＤ）に変更した。

すなわち、図１に示す３相スイッチング整流回路１６０ｊにおいて、各ダイオードＤ１ｊ、Ｄ２ｊ、Ｄ５ｊ、Ｄ６ｊ、Ｄ９ｊ、Ｄ１０ｊの逆回復時間は、各ダイオードＤ３、Ｄ４、Ｄ７、Ｄ８、Ｄ１１、Ｄ１２の逆回復時間より短い。

また、図１に示す３相スイッチング整流回路１６０ｊにおいて、ダイオードＤ１ｊ及びダイオードＤ２ｊは、高速スイッチングダイオード（ＦＲＤ）が用いられており、整流素子として機能しながら、スイッチング素子ＩＧＢＴ−ｒの還流ダイオードとしても機能するように構成されている。すなわち、ダイオードＤ１ｊ及びダイオードＤ２ｊは、整流させる機能とスイッチング素子ＩＧＢＴ−ｒを保護する機能とを有するように構成されている。

ダイオードＤ５ｊ及びダイオードＤ６ｊは、高速スイッチングダイオード（ＦＲＤ）が用いられており、整流素子として機能しながら、スイッチング素子ＩＧＢＴ−ｓの還流ダイオードとしても機能するように構成されている。すなわち、ダイオードＤ５ｊ及びダイオードＤ６ｊは、整流させる機能とスイッチング素子ＩＧＢＴ−ｓを保護する機能とを有するように構成されている。

ダイオードＤ９ｊ及びダイオードＤ１０ｊは、高速スイッチングダイオード（ＦＲＤ）が用いられており、整流素子として機能しながら、スイッチング素子ＩＧＢＴ−ｔの還流ダイオードとしても機能する。すなわち、ダイオードＤ９ｊ及びダイオードＤ１０ｊは、整流させる機能とスイッチング素子ＩＧＢＴ−ｔを保護する機能とを有するように構成されている。

そして、本発明者は、図１に示す３相スイッチング整流回路１６０ｊの動作速度について評価を行った。その結果、３相スイッチング整流回路１６０ｊの動作速度が要求レベルに達していることを確認した。

また、本発明者は、図１８及び図１９に示すようなパワーモジュールＰＭ９００のノイズに関する性能について評価を行った。その結果、スイッチング素子ＩＧＢＴ−ｒ〜ＩＧＢＴ−ｔのスイッチング動作に伴うスイッチングノイズを低減する必要があることが分かった。

さらに、本発明者は、スイッチングノイズを低減するため、端子ピンＰＩＮ７、ＰＩＮ８にノイズ除去用の雑防回路ＮＲＣ９００を接続してパワーモジュールＰＭ９００の性能について評価を行った。雑防回路ＮＲＣ９００は、フィルムコンデンサＣ９０１を含む。フィルムコンデンサＣ９０１の一方の電極が端子ピンＰＩＮ７を介して出力端子ＭＯＴ−ｐに接続され、他方の電極が端子ピンＰＩＮ８を介して出力端子ＭＯＴ−ｎに接続された。

しかし、スイッチング素子ＩＧＢＴ−ｒ〜ＩＧＢＴ−ｔのスイッチング動作に伴うスイッチングノイズを要求されるノイズレベルまで低減することが困難であることが分かった。すなわち、スイッチング素子ＩＧＢＴ−ｒ〜ＩＧＢＴ−ｔのエミッタ−コレクタ間電圧には、線間の寄生容量（Ｃ分）と寄生誘導（Ｌ分）とに起因した共振周波数で振動するノイズが混入しやすい。このノイズを雑防回路ＮＲＣ９００で消費させてノイズを抑える必要があるが、端子ピンＰＩＮ７、ＰＩＮ８に雑防回路ＮＲＣ９００を接続した場合、雑防回路ＮＲＣ９００によるノイズを消費する動作が、雑防回路ＮＲＣ９００とスイッチング素子ＩＧＢＴ−ｒ〜ＩＧＢＴ−ｔとの間に整流用のダイオードＤ３、Ｄ７、Ｄ１１により妨げられるため、スイッチング素子ＩＧＢＴ−ｒ〜ＩＧＢＴ−ｔのエミッタ−コレクタ間電圧におけるノイズを低減することが困難な傾向にある。

また、上記のノイズは寄生容量（Ｃ分）と寄生誘導（Ｌ分）とを小さくすることで小さくできると考えられるが、端子ピンＰＩＮ７、ＰＩＮ８に雑防回路ＮＲＣ９００を接続した場合、スイッチング素子ＩＧＢＴ−ｒから端子ピンＰＩＮ７、ＰＩＮ８までの線路長が長くなりやすく、寄生誘導（Ｌ分）が大きくなりやすい。さらに、図１８に斜線で示すスイッチング素子ＩＧＢＴ−ｒのエミッタコレクタ間とフィルムコンデンサＣ９０１とで形成される領域ＡＲ１の面積が大きくなりやすく、寄生容量（Ｃ分）が大きくなりやすい。これにより、抑制すべきノイズの値が非常に大きなものになる可能性がある。そのように非常に大きなノイズを低減するためには、フィルムコンデンサＣ９０１の容量を、図１８に斜線で示すスイッチング素子ＩＧＢＴ−ｒのエミッタコレクタ間とフィルムコンデンサＣ９０１とで形成される領域ＡＲ１の面積に応じた大きな容量値にする必要があるが、フィルムコンデンサＣ９０１の容量をそのように大きくすることは困難な傾向にある。

そこで、本発明者は、図１に示すように、絶縁パッケージＰＣＫにおけるスイッチング素子ＩＧＢＴ−ｒ〜ＩＧＢＴ−ｔから距離が近い位置に雑防専用端子ＮＲ−ｒ〜ＮＲ−ｔを設けるとともに、３相スイッチング整流回路１６０ｊに雑防補助回路１６１ｊ−ｒ〜１６１ｊ−ｔを追加した。

すなわち、絶縁パッケージＰＣＫは、絶縁パッケージＰＣＫ９００（図１８、図１９参照）に比べて、雑防専用端子ＮＲ−ｒ〜ＮＲ−ｔをさらに外部に引き出す。すなわち、パワーモジュールＰＭは、図２に示すように、端子ピンＰＩＮ１２ｊ〜ＰＩＮ１４ｊをさらに備える。
端子ピンＰＩＮ１２ｊ〜ＰＩＮ１４ｊは、雑防専用端子ＮＲ−ｒ〜ＮＲ−ｔに電気的に接続されている。

雑防専用端子ＮＲ−ｒは、端子ピンＰＩＮ１２ｊに接続され、雑防補助回路１６１ｊ−ｒを介してスイッチング素子ＩＧＢＴ−ｒのコレクタに接続されている。すなわち、雑防専用端子ＮＲ−ｒは、ダイオードＤ１ｊ及びダイオードＤ２ｊとスイッチング素子ＩＧＢＴ−ｒのコレクタとの間に接続されている。すなわち、雑防専用端子ＮＲ−ｒは、複数のダイオードＤ１、Ｄ２とスイッチング素子ＩＧＢＴ−ｒとの間から引き出されている。雑防補助回路１６１ｊ−ｒは、雑防専用端子ＮＲ−ｒとスイッチング素子ＩＧＢＴ−ｒのコレクタとを接続するライン１６２ｊ−ｒを有する。

グランド端子ＧＮＤ−ｒは、端子ピンＰＩＮ４に接続され、スイッチング素子ＩＧＢＴ−ｒのエミッタに接続されている。すなわち、グランド端子ＧＮＤ−ｒは、複数のダイオードＤ１、Ｄ２とスイッチング素子ＩＧＢＴ−ｒとの間から引き出されている。

雑防専用端子ＮＲ−ｒに接続された端子ピンＰＩＮ１２ｊは、グランド端子ＧＮＤ−ｒに接続された端子ピンＰＩＮ４に隣接して配されている。すなわち、グランド端子ＧＮＤ−ｒと雑防専用端子ＮＲ−ｒとは、互いに隣接して絶縁パッケージＰＣＫから引き出されている。

雑防専用端子ＮＲ−ｓは、端子ピンＰＩＮ１３ｊに接続され、雑防補助回路１６１ｊ−ｓを介してスイッチング素子ＩＧＢＴ−ｓのコレクタに接続されている。すなわち、雑防専用端子ＮＲ−ｓは、ダイオードＤ５ｊ及びダイオードＤ６ｊとスイッチング素子ＩＧＢＴ−ｓのコレクタとの間に接続されている。すなわち、雑防専用端子ＮＲ−ｓは、複数のダイオードＤ５、Ｄ６とスイッチング素子ＩＧＢＴ−ｓとの間から引き出されている。雑防補助回路１６１ｊ−ｓは、雑防専用端子ＮＲ−ｓとスイッチング素子ＩＧＢＴ−ｒのコレクタとを接続するライン１６２ｊ−ｒを有する。

グランド端子ＧＮＤ−ｓは、端子ピンＰＩＮ５に接続され、スイッチング素子ＩＧＢＴ−ｓのエミッタに接続されている。すなわち、グランド端子ＧＮＤ−ｓは、複数のダイオードＤ５、Ｄ６とスイッチング素子ＩＧＢＴ−ｓとの間から引き出されている。

雑防専用端子ＮＲ−ｓに接続された端子ピンＰＩＮ１３ｊは、グランド端子ＧＮＤ−ｓに接続された端子ピンＰＩＮ５に隣接して配されている。すなわち、グランド端子ＧＮＤ−ｓと雑防専用端子ＮＲ−ｓとは、互いに隣接して絶縁パッケージＰＣＫから引き出されている。

雑防専用端子ＮＲ−ｔは、端子ピンＰＩＮ１４ｊに接続され、雑防補助回路１６１ｊ−ｔを介してスイッチング素子ＩＧＢＴ−ｔのコレクタに接続されている。すなわち、雑防専用端子ＮＲ−ｔは、ダイオードＤ９ｊ及びダイオードＤ１０ｊとスイッチング素子ＩＧＢＴ−ｔのコレクタとの間に接続されている。すなわち、雑防専用端子ＮＲ−ｔは、複数のダイオードＤ９、Ｄ１０とスイッチング素子ＩＧＢＴ−ｔとの間から引き出されている。雑防補助回路１６１ｊ−ｔは、雑防専用端子ＮＲ−ｔとスイッチング素子ＩＧＢＴ−ｔのコレクタとを接続するライン１６２ｊ−ｔを有する。

グランド端子ＧＮＤ−ｔは、端子ピンＰＩＮ６に接続され、スイッチング素子ＩＧＢＴ−ｔのエミッタに接続されている。すなわち、グランド端子ＧＮＤ−ｔは、複数のダイオードＤ９、Ｄ１０とスイッチング素子ＩＧＢＴ−ｔとの間から引き出されている。

雑防専用端子ＮＲ−ｔに接続された端子ピンＰＩＮ１４ｊは、グランド端子ＧＮＤ−ｔに接続された端子ピンＰＩＮ６に隣接して配されている。すなわち、グランド端子ＧＮＤ−ｔと雑防専用端子ＮＲ−ｔとは、互いに隣接して絶縁パッケージＰＣＫから引き出されている。

そして、本発明者は、スイッチングノイズを低減するため、端子ピンＰＩＮ１２ｊ〜ＰＩＮ１４ｊにノイズ除去用の雑防回路ＮＲＣ−ｒ〜ＮＲＣ−ｔを接続してパワーモジュールＰＭの性能について評価を行った。

雑防回路ＮＲＣ−ｒは、互いに直列接続された抵抗Ｒ１１及びフィルムコンデンサＣ１１を含む。雑防回路ＮＲＣ−ｒの一端が端子ピンＰＩＮ１２ｊを介して雑防専用端子ＮＲ−ｒに接続され、雑防回路ＮＲＣ−ｒの他端がグランド端子ＧＮＤ−ｒ及びグランド電位に接続されている。すなわち、グランド端子ＧＮＤ−ｒは、雑防回路ＮＲＣ−ｒ用のグランド端子になっている。

雑防回路ＮＲＣ−ｓは、互いに直列接続された抵抗Ｒ１２及びフィルムコンデンサＣ１２を含む。雑防回路ＮＲＣ−ｓの一端が端子ピンＰＩＮ１３ｊを介して雑防専用端子ＮＲ−ｓに接続され、雑防回路ＮＲＣ−ｓの他端がグランド端子ＧＮＤ−ｓ及びグランド電位に接続されている。すなわち、グランド端子ＧＮＤ−ｓは、雑防回路ＮＲＣ−ｓ用のグランド端子になっている。

雑防回路ＮＲＣ−ｔは、互いに直列接続された抵抗Ｒ１３及びフィルムコンデンサＣ１３を含む。雑防回路ＮＲＣ−ｔの一端が端子ピンＰＩＮ１４ｊを介して雑防専用端子ＮＲ−ｔに接続され、雑防回路ＮＲＣ−ｔの他端がグランド端子ＧＮＤ−ｔ及びグランド電位に接続されている。すなわち、グランド端子ＧＮＤ−ｔは、雑防回路ＮＲＣ−ｔ用のグランド端子になっている。

その結果、スイッチング素子ＩＧＢＴ−ｒ〜ＩＧＢＴ−ｔのスイッチング動作に伴うスイッチングノイズを要求されるノイズレベルまで容易に低減できることを確認した。すなわち、例えば、スイッチング素子ＩＧＢＴ−ｒからフィルムコンデンサＣ１１までの距離が近いため、スイッチング素子ＩＧＢＴ−ｒのエミッタコレクタ間とフィルムコンデンサＣ１１とで形成される領域ＡＲ２の面積を図１８に示す領域ＡＲ１に比べて小さくでき、フィルムコンデンサＣ１１の容量を図１に斜線で示す領域ＡＲ２の面積に応じた小さな容量値に低減することが可能になる。これにより、フィルムコンデンサＣ１１の容量を低減しながら、スイッチング素子ＩＧＢＴ−ｒのスイッチング動作に伴うスイッチングノイズを要求されるノイズレベルまで容易に低減できることを確認した。

以上のように、実施の形態１では、３相スイッチング整流回路１６０ｊにおいて、ダイオードＤ１ｊ及びダイオードＤ２ｊは、高速スイッチングダイオード（ＦＲＤ）が用いられており、整流させる機能とスイッチング素子ＩＧＢＴ−ｒを保護する機能とを有するように構成されている。ダイオードＤ５ｊ及びダイオードＤ６ｊは、高速スイッチングダイオード（ＦＲＤ）が用いられており、整流させる機能とスイッチング素子ＩＧＢＴ−ｓを保護する機能とを有するように構成されている。ダイオードＤ９ｊ及びダイオードＤ１０ｊは、高速スイッチングダイオード（ＦＲＤ）が用いられており、整流させる機能とスイッチング素子ＩＧＢＴ−ｔを保護する機能とを有するように構成されている。これにより、３相スイッチング整流回路１６０ｊの動作を高速化できる。

具体的には、３相スイッチング整流回路１６０ｊにおいて、各ダイオードＤ１ｊ、Ｄ２ｊ、Ｄ５ｊ、Ｄ６ｊ、Ｄ９ｊ、Ｄ１０ｊの逆回復時間が、各ダイオードＤ３、Ｄ４、Ｄ７、Ｄ８、Ｄ１１、Ｄ１２の逆回復時間より短い。これにより、例えば、スイッチング素子ＩＧＢＴ−ｒ〜ＩＧＢＴ−ｔのエミッタ・コレクタ間に逆電圧が印加された際の動作速度を高速化でき、３相スイッチング整流回路１６０ｊの動作を高速化できる。

また、実施の形態１では、ダイオードＤ１ｊ及びダイオードＤ２ｊが、整流素子として機能しながら、スイッチング素子ＩＧＢＴ−ｒの還流ダイオードとしても機能する。ダイオードＤ５ｊ及びダイオードＤ６ｊが、整流素子として機能しながら、スイッチング素子ＩＧＢＴ−ｓの還流ダイオードとしても機能する。ダイオードＤ９ｊ及びダイオードＤ１０ｊが、整流素子として機能しながら、スイッチング素子ＩＧＢＴ−ｔの還流ダイオードとしても機能する。これにより、ダイオードＤ１３〜Ｄ１５（図１８参照）を除去しても３相スイッチング整流回路１６０ｊを動作させることができ、基本の形態にかかる３相スイッチング整流回路１６０に比べて素子数を低減できるので、回路構成を簡略化でき、３相スイッチング整流回路１６０ｊの実装面積を低減できる。

また、実施の形態１では、絶縁パッケージＰＣＫが、全波整流回路４ｉと双方向スイッチ回路３ｊとを機械的に一体的に収容する。すなわち、絶縁パッケージＰＣＫは、スイッチング素子ＩＧＢＴ−ｒ〜ＩＧＢＴ−ｔ及びダイオードＤ１ｊ〜Ｄ１６を機械的に一体的に収容する。これにより、空間距離や沿面距離の制約をなくすことができ、この観点からも、３相スイッチング整流回路１６０ｊにおけるスイッチング素子ＩＧＢＴ−ｒ〜ＩＧＢＴ−ｔ及びダイオードＤ１ｊ〜Ｄ１６の実装密度を向上できる。この結果、３相スイッチング整流回路１６０ｊを小型化できる。

したがって、図３に示すように、パワーモジュールＰＭを小型のヒートシンクＨＳに接触させることで放熱することが可能になり、効率的に放熱することができる。

また、実施の形態１では、絶縁パッケージＰＣＫが、雑防専用端子ＮＲ−ｒ〜ＮＲ−ｔを外部に引き出す。すなわち、パワーモジュールＰＭは、他の端子とは別に、雑防回路を外部接続するための専用端子である雑防専用端子ＮＲ−ｒ〜ＮＲ−ｔを備える。。例えば、雑防専用端子ＮＲ−ｒは、ダイオードＤ１ｊ及びダイオードＤ２ｊとスイッチング素子ＩＧＢＴ−ｒとの間に接続される。例えば、雑防専用端子ＮＲ−ｓは、ダイオードＤ５ｊ及びダイオードＤ６ｊとスイッチング素子ＩＧＢＴ−ｓとの間に接続される。例えば、雑防専用端子ＮＲ−ｔは、ダイオードＤ９ｊ及びダイオードＤ１０ｊとスイッチング素子ＩＧＢＴ−ｔとの間に接続される。これにより、雑防回路を外部接続した場合に雑防回路によるノイズを消費する動作が整流用のダイオードＤ３、Ｄ７、Ｄ１１により妨げられにくい位置に雑防専用端子ＮＲ−ｒ〜ＮＲ−ｔを設けることができ、スイッチング素子ＩＧＢＴ−ｒ〜ＩＧＢＴ−ｔのスイッチング動作に伴うスイッチングノイズを要求されるノイズレベルまで容易に低減できる。

また、実施の形態１では、グランド端子ＧＮＤ−ｒと雑防専用端子ＮＲ−ｒとが、互いに隣接して絶縁パッケージＰＣＫから引き出されており、グランド端子ＧＮＤ−ｓと雑防専用端子ＮＲ−ｓとが、互いに隣接して絶縁パッケージＰＣＫから引き出されており、グランド端子ＧＮＤ−ｔと雑防専用端子ＮＲ−ｔとが、互いに隣接して絶縁パッケージＰＣＫから引き出されている。これにより、フィルムコンデンサを含む雑防回路を雑防専用端子ＮＲ−ｒ〜ＮＲ−ｔに接続した際に、スイッチング素子ＩＧＢＴ−ｒ、ＩＧＢＴ−ｓ、ＩＧＢＴ−ｔから端子ピンＰＩＮ１２ｊ、ＰＩＮ１３ｊ、ＰＩＮ１４ｊまでの線路長を低減でき、寄生誘導（Ｌ分）を低減できるとともに、スイッチング素子ＩＧＢＴ−ｒ〜ＩＧＢＴ−ｔのエミッタコレクタ間とフィルムコンデンサとで形成される領域ＡＲ２の面積（図１参照）を小さくでき、寄生容量（Ｃ分）を低減できるので、抑制すべきノイズの値自体を低減できる。これにより、フィルムコンデンサの容量を小さくしながら、スイッチング素子ＩＧＢＴ−ｒ〜ＩＧＢＴ−ｔのスイッチング動作に伴うスイッチングノイズを要求されるノイズレベルまで低減できる。言い換えると、接続されるべき雑防回路を小型化できるように雑防専用端子を構成できる。

なお、図１に示す３相リアクトル８ｉは、例えば、各相のラインに対して直列に挿入されたリアクトルＬ１〜Ｌ３と抵抗Ｒ１〜Ｒ３との並列接続を有し、基本の形態における３相リアクトル８（図８参照）と同様に機能する。

図１に示す入力コンデンサ９ｉは、例えば、各相のライン間を接続するコンデンサＣ１〜Ｃ３を有し、基本の形態における入力コンデンサ９（図８参照）と同様に機能する。
図１に示す直流リアクトル２及びコンデンサ１０は、基本の形態における直流リアクトル２及びコンデンサ１０（図８参照）と同様に機能する。

なお、ダイオードＤ１６は、絶縁パッケージＰＣＫの外部に設けられていてもよい。

（実施の形態２）
次に、実施の形態２にかかる３相スイッチング整流回路１６０ｊについて説明する。以下では、実施の形態１と異なる部分を中心に説明する。

実施の形態１では、３相スイッチング整流回路１６０ｊを１つの絶縁パッケージＰＣＫで実装しているが、実施の形態２では、３相スイッチング整流回路１６０ｊを２つの絶縁パッケージＰＣＫ１０１、１０２で実装する。

具体的には、図４及び図５に示すように、に示す３相スイッチング整流回路１６０ｊは、パワーモジュールＰＭ１００として実装される。パワーモジュールＰＭ１００において、絶縁パッケージＰＣＫ１０１は、全波整流回路４ｉ（図１参照）におけるＲ相及びＳ相に対応した部分と双方向スイッチ回路３ｊ（図１参照）におけるＲ相及びＳ相に対応した部分とを機械的に一体的に収容する。絶縁パッケージＰＣＫ１０１は、例えば、スイッチング素子ＩＧＢＴ−ｒ、ＩＧＢＴ−ｓ及びダイオードＤ１ｊ〜Ｄ８を機械的に一体的に収容する。

また、絶縁パッケージＰＣＫ１０１は、入力端子ＭＩＴ−ｒ、ＭＩＴ−ｓ、出力端子ＭＯＴ−ｐ１、ＭＯＴ−ｎ１、グランド端子ＧＮＤ−ｒ、ＧＮＤ−ｓ、及び雑防専用端子ＮＲ−ｒ、ＮＲ−ｓを外部に引き出す。すなわち、絶縁パッケージＰＣＫ１０１には、図５に示すように、端子ピンＰＩＮ１、ＰＩＮ２、ＰＩＮ４、ＰＩＮ５、ＰＩＮ９、ＰＩＮ１０、ＰＩＮ１２ｊ、ＰＩＮ１３ｊ、ＰＩＮ７１、ＰＩＮ８１が設けられている。端子ピンＰＩＮ７１は、出力端子ＭＯＴ−ｐ１に電気的に接続されている。端子ピンＰＩＮ８１は、出力端子ＭＯＴ−ｎ１に電気的に接続されている。

絶縁パッケージＰＣＫ１０２は、全波整流回路４ｉ（図１参照）におけるＴ相に対応した部分と双方向スイッチ回路３ｊ（図１参照）におけるＴ相に対応した部分とを機械的に一体的に収容する。絶縁パッケージＰＣＫ１０２は、例えば、スイッチング素子ＩＧＢＴ−ｔ及びダイオードＤ９ｊ〜Ｄ１２、Ｄ１６を機械的に一体的に収容する。

また、絶縁パッケージＰＣＫ１０２は、入力端子ＭＩＴ−ｔ、出力端子ＭＯＴ−ｐ２、ＭＯＴ−ｎ２、グランド端子ＧＮＤ−ｔ、及び雑防専用端子ＮＲ−ｔを外部に引き出す。すなわち、絶縁パッケージＰＣＫ１０２には、図５に示すように、端子ピンＰＩＮ３、ＰＩＮ６、ＰＩＮ１１、ＰＩＮ１４ｊ、ＰＩＮ７２、ＰＩＮ８２が設けられている。端子ピンＰＩＮ７２は、出力端子ＭＯＴ−ｐ２に電気的に接続されている。端子ピンＰＩＮ８２は、出力端子ＭＯＴ−ｎ２に電気的に接続されている。

このように、実施の形態２では、３相スイッチング整流回路１６０ｊを２つの絶縁パッケージＰＣＫ１０１、１０２で実装する。これにより、３相スイッチング整流回路１６０ｊを１つの絶縁パッケージＰＣＫで実装する場合に比べて、実装に要するコストを低減でき、３相スイッチング整流回路１６０ｊの製造コストを低減できる。

なお、実施の形態２では、Ｒ相及びＳ相に対応した構成を絶縁パッケージＰＣＫ１０１に収容しＴ相に対応した構成を絶縁パッケージＰＣＫ１０２に収容する場合を例示しているが、Ｓ相及びＴ相に対応した構成を絶縁パッケージＰＣＫ１０１に収容しＲ相に対応した構成を絶縁パッケージＰＣＫ１０２に収容してもよいし、Ｒ相及びＴ相に対応した構成を絶縁パッケージＰＣＫ１０１に収容しＴ相に対応した構成を絶縁パッケージＰＣＫ１０２に収容してもよい。

また、ダイオードＤ１６は、絶縁パッケージＰＣＫ１０２の代わりに絶縁パッケージＰＣＫ１０１に収容されていてもよい。あるいは、ダイオードＤ１６は、絶縁パッケージＰＣＫ１０１、ＰＣＫ１０２のそれぞれに収容されていてもよい。あるいは、ダイオードＤ１６は、各絶縁パッケージＰＣＫ１０１、ＰＣＫ１０２の外部に設けられていてもよい。

（実施の形態３）
次に、実施の形態３にかかる３相スイッチング整流回路１６０ｊについて説明する。以下では、実施の形態１と異なる部分を中心に説明する。

実施の形態１では、３相スイッチング整流回路１６０ｊを１つの絶縁パッケージＰＣＫで実装しているが、実施の形態３では、３相スイッチング整流回路１６０ｊを３つの絶縁パッケージＰＣＫ２０１〜ＰＣＫ２０３で実装する。

具体的には、図６及び図７に示すように、３相スイッチング整流回路１６０ｊは、パワーモジュールＰＭ２００として実装される。パワーモジュールＰＭ２００において、絶縁パッケージＰＣＫ２０１は、全波整流回路４ｉ（図１参照）におけるＲ相に対応した部分と双方向スイッチ回路３ｊ（図１参照）におけるＲ相に対応した部分とを機械的に一体的に収容する。絶縁パッケージＰＣＫ２０１は、例えば、スイッチング素子ＩＧＢＴ−ｒ及びダイオードＤ１ｊ〜Ｄ４を機械的に一体的に収容する。

また、絶縁パッケージＰＣＫ２０１は、入力端子ＭＩＴ−ｒ、出力端子ＭＯＴ−ｐ３、ＭＯＴ−ｎ３、グランド端子ＧＮＤ−ｒ、及び雑防専用端子ＮＲ−ｒを外部に引き出す。すなわち、絶縁パッケージＰＣＫ２０１には、図７に示すように、端子ピンＰＩＮ１、ＰＩＮ４、ＰＩＮ９、、ＰＩＮ１２ｊ、ＰＩＮ７３、ＰＩＮ８３が設けられている。端子ピンＰＩＮ７３は、出力端子ＭＯＴ−ｐ３に電気的に接続されている。端子ピンＰＩＮ８３は、出力端子ＭＯＴ−ｎ３に電気的に接続されている。

絶縁パッケージＰＣＫ２０２は、全波整流回路４ｉ（図１参照）におけるＳ相に対応した部分と双方向スイッチ回路３ｊ（図１参照）におけるＳ相に対応した部分とを機械的に一体的に収容する。絶縁パッケージＰＣＫ２０２は、例えば、スイッチング素子ＩＧＢＴ−ｓ及びダイオードＤ５ｊ〜Ｄ８を機械的に一体的に収容する。

また、絶縁パッケージＰＣＫ２０２は、入力端子ＭＩＴ−ｓ、出力端子ＭＯＴ−ｐ１、ＭＯＴ−ｎ１、グランド端子ＧＮＤ−ｓ、及び雑防専用端子ＮＲ−ｓを外部に引き出す。すなわち、絶縁パッケージＰＣＫ２０２には、図７に示すように、端子ピンＰＩＮ２、ＰＩＮ５、ＰＩＮ１０、ＰＩＮ１３ｊ、ＰＩＮ７１、ＰＩＮ８１が設けられている。端子ピンＰＩＮ７１は、出力端子ＭＯＴ−ｐ１に電気的に接続されている。端子ピンＰＩＮ８１は、出力端子ＭＯＴ−ｎ１に電気的に接続されている。

絶縁パッケージＰＣＫ２０３は、全波整流回路４ｉ（図１参照）におけるＴ相に対応した部分と双方向スイッチ回路３ｊ（図１参照）におけるＴ相に対応した部分とを機械的に一体的に収容する。絶縁パッケージＰＣＫ２０３は、例えば、スイッチング素子ＩＧＢＴ−ｔ及びダイオードＤ９ｊ〜Ｄ１２、Ｄ１６を機械的に一体的に収容する。

また、絶縁パッケージＰＣＫ２０３は、入力端子ＭＩＴ−ｔ、出力端子ＭＯＴ−ｐ２、ＭＯＴ−ｎ２、グランド端子ＧＮＤ−ｔ、及び雑防専用端子ＮＲ−ｔを外部に引き出す。すなわち、絶縁パッケージＰＣＫ２０３には、図７に示すように、端子ピンＰＩＮ３、ＰＩＮ６、ＰＩＮ１１、ＰＩＮ１４ｊ、ＰＩＮ７２、ＰＩＮ８２が設けられている。端子ピンＰＩＮ７２は、出力端子ＭＯＴ−ｐ２に電気的に接続されている。端子ピンＰＩＮ８２は、出力端子ＭＯＴ−ｎ２に電気的に接続されている。

このように、実施の形態３では、３相スイッチング整流回路１６０ｊを３つの絶縁パッケージＰＣＫ２０１〜ＰＣＫ２０３で実装する。これにより、３相スイッチング整流回路１６０ｊを１つの絶縁パッケージＰＣＫで実装する場合に比べて、実装に要するコストを低減でき、３相スイッチング整流回路１６０ｊの製造コストを低減できる。

なお、ダイオードＤ１６は、絶縁パッケージＰＣＫ２０３の代わりに絶縁パッケージＰＣＫ２０１又は絶縁パッケージＰＣＫ２０２に収容されていてもよい。あるいは、ダイオードＤ１６は、絶縁パッケージＰＣＫ２０１〜ＰＣＫ２０３のそれぞれに収容されていてもよい。あるいは、ダイオードＤ１６は、各絶縁パッケージＰＣＫ２０１〜ＰＣＫ２０３の外部に設けられていてもよい。

上記の実施の形態１〜実施の形態３では、各スイッチング素子ＩＧＢＴ−ｒ〜ＩＧＢＴ−ｔがＮＰＮ型の絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）である場合について例示的に説明しているが、各スイッチング素子ＩＧＢＴ−ｒ〜ＩＧＢＴ−ｔは、ＮＰＮ型の絶縁ゲートバイポーラトランジスタに限定されない。

例えば、上記の説明でコレクタとエミッタとを入れ替えれば、本願発明の考え方は、各スイッチング素子ＩＧＢＴ−ｒ〜ＩＧＢＴ−ｔがＰＮＰ型の絶縁ゲートバイポーラトランジスタである場合についても同様に適用できる。この場合、例えば、各グランド端子ＧＮＤ−ｒ〜ＧＮＤ−ｔは、対応するスイッチング素子ＩＧＢＴ−ｒ〜ＩＧＢＴ−ｔのコレクタに接続されている。例えば、各雑防専用端子ＮＲ−ｒ〜ＮＲ−ｔは、対応するスイッチング素子ＩＧＢＴ−ｒ〜ＩＧＢＴ−ｔのエミッタに接続されている。

あるいは、例えば、上記の説明でコレクタをドレインに置き換え、エミッタをソースに置き換えれば、本願発明の考え方は、各スイッチング素子ＩＧＢＴ−ｒ〜ＩＧＢＴ−ｔがＮ型の電界効果トランジスタ（ＦＥＴ）である場合についても同様に適用できる。この場合、例えば、各グランド端子ＧＮＤ−ｒ〜ＧＮＤ−ｔは、対応するスイッチング素子ＩＧＢＴ−ｒ〜ＩＧＢＴ−ｔのソースに接続されている。例えば、各雑防専用端子ＮＲ−ｒ〜ＮＲ−ｔは、対応するスイッチング素子ＩＧＢＴ−ｒ〜ＩＧＢＴ−ｔのドレインに接続されている。

あるいは、例えば、上記の説明でコレクタをソースに置き換え、エミッタをドレインに置き換えれば、本願発明の考え方は、各スイッチング素子ＩＧＢＴ−ｒ〜ＩＧＢＴ−ｔがＰ型の電界効果トランジスタである場合についても同様に適用できる。この場合、例えば、各グランド端子ＧＮＤ−ｒ〜ＧＮＤ−ｔは、対応するスイッチング素子ＩＧＢＴ−ｒ〜ＩＧＢＴ−ｔのドレインに接続されている。例えば、各雑防専用端子ＮＲ−ｒ〜ＮＲ−ｔは、対応するスイッチング素子ＩＧＢＴ−ｒ〜ＩＧＢＴ−ｔのソースに接続されている。

以上のように、本発明にかかる３相スイッチング整流回路は、電力変換に有用である。

２ 直流リアクトル
３、３ｊ 双方向スイッチ回路
４、４ｉ 全波整流回路
５ スイッチングパターン発生器
６ 駆動回路
７ 制御部
８、８ｉ ３相リアクトル
９、９ｉ 入力コンデンサ
１０ コンデンサ
１１ パターン信号発生器
１２ 電圧設定器
１３ 相電圧判別器
１４Ｒ〜１４Ｔ コンパレータ
１５Ｒ〜１５Ｔ コンパレータ
１６Ｒ〜１６Ｔ ＡＮＤ回路
１７Ｒ〜１７Ｔ ＡＮＤ回路
１８Ｒ〜１８Ｔ ＡＮＤ回路
１９Ｒ〜１９Ｔ ＯＲ回路
４０Ｒ、４０Ｓ、４０Ｔ コンパレータ
４１Ｒ、４１Ｓ、４１Ｔ ＡＮＤ回路
４２Ｒ、４２Ｓ、４２Ｔ ＡＮＤ回路
４３Ｒ、４３Ｓ、４３Ｔ ＮＯＲ回路
１００ ３相整流器
１６０、１６０ｉ、１６０ｊ ３相スイッチング整流回路
１６１ｊ−ｒ〜１６１ｊ−ｔ 雑防補助回路
１６２ｊ−ｒ〜１６２ｊ−ｔ ライン
Ｄ１〜Ｄ１６、Ｄ１ｊ〜Ｄ１０ｊ ダイオード
ＧＮＤ−ｒ〜ＧＮＤ−ｔ グランド端子
ＩＧＢＴ−ｒ〜ＩＧＢＴ−ｔ トランジスタ
ＭＩＴ−ｒ〜ＭＩＴ−ｔ 入力端子
ＮＲ−ｒ〜ＮＲ−ｔ 雑防専用端子
ＮＲＣ−ｒ〜ＮＲＣ−ｔ 雑防回路
ＮＲＣ９００ 雑防回路
ＭＯＴ−ｐ〜ＭＯＴ−ｎ３ 出力端子
ＰＣＫ、ＰＣＫ１０１、ＰＣＫ１０２、ＰＣＫ２０１〜ＰＣＫ２０３ 絶縁パッケージ
ＰＣＫ９００ 絶縁パッケージ
ＰＭ、ＰＭ１００、ＰＭ２００ パワーモジュール
ＰＭ９００ パワーモジュール

Claims (4)

1. 交流電力を直流電力に変換するスイッチング整流回路であって、
   前記交流電力を直流電力に整流する全波整流回路と、
   前記交流電力の前記全波整流回路への入力をＯＮ／ＯＦＦする双方向スイッチ回路と、
   を備え、
   前記双方向スイッチ回路は、
   交流電力が入力される交流電力入力側に並列接続された複数のダイオードと、
   前記複数のダイオードを短絡又は開放するスイッチング素子と、
   を有し、
   前記複数のダイオードは、整流させる機能と前記スイッチング素子を保護する機能とを有するように構成され、それぞれの逆回復時間が、前記全波整流回路における複数のダイオードのそれぞれの逆回復時間より短い
   ことを特徴とするスイッチング整流回路。
2. 前記スイッチング整流回路は、３相交流電力を直流電力に変換し、
   前記全波整流回路は、３相交流電力を直流電力に整流し、
   前記双方向スイッチ回路は、各相毎に前記スイッチング素子を有し、３相交流電力の前記全波整流回路への入力をＯＮ／ＯＦＦするものであって、
   前記双方向スイッチ回路は、所定のスイッチング周期で生成されたスイッチングパターンに基づいてスイッチング制御されると共に、前記スイッチングパターンは前記スイッチング周期を３つの区間に分けて各区間毎に直流電圧を発生するように生成される
   ことを特徴とする請求項１に記載のスイッチング整流回路。
3. 前記全波整流回路と前記双方向スイッチ回路とを一体的に収容する絶縁パッケージをさらに備えた
   ことを特徴とする請求項１又は２に記載のスイッチング整流回路。
4. 前記双方向スイッチ回路における前記複数のダイオードは、それぞれが高速スイッチングダイオードであり、アノードが前記スイッチング素子のエミッタ側と接続され、カソードが前記スイッチング素子のコレクタ側と接続されることにより、整流させる機能と前記スイッチング素子を保護する機能とを有するように構成されている
   ことを特徴とする請求項１、２又は３に記載のスイッチング整流回路。

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