JP6040966B2 - 信号処理装置 - Google Patents

Description

本発明は、プログラム可能な半導体装置を用いて信号処理を行う技術に関する。

従来、構成データによって回路構成が規定されるプログラム可能な半導体装置を用いて、種々の機能を実現する信号処理を行う技術が知られている。このプログラム可能な半導体装置では、宇宙線等に起因したソフトエラー等により、プログラム可能な半導体装置が備えるメモリ素子に記録されているデータの論理が反転する現象、すなわち「１」から「０」に、又は「０」から「１」に変化する現象が生じ得る。これにより、エラーを含んだデータがプログラム可能な半導体装置から出力されることが有り得る。

エラーを含んだデータがプログラム可能な半導体装置から出力されることを抑制するためには、プログラム可能な半導体装置が冗長性のある構成を有していることが望ましい。特許文献１には、プログラム可能な半導体装置の内部に、それぞれ独立に同一のデータ処理を行う２つのロジックブロックを備え、各ロジックブロックにより生成されたデータを比較し、誤りが無いと判定したデータを出力する技術が提案されている。

特開２０１３−２１９４７３号公報

しかしながら、上記のように、プログラム可能な半導体装置又はこれを用いた装置を冗長性のある構成とすることは、スペース、重量、及びコストの増加に繋がるという問題があった。また、冗長性のある構成とすることは、消費電力の増加、装置内部の温度上昇による最高作動温度の低下に繋がるという問題があった。かといって、冗長性のない構成とした場合、ソフトエラー等によりエラーを含んだデータがプログラム可能な半導体装置又はこれを用いた装置から出力されるおそれがあった。

本発明は、上記問題を解決するために、冗長性を有する構成とすることなく、プログラム可能な半導体装置を用いた装置から誤ったデータが出力されることを抑制する技術を提供することを目的としている。

本発明の一側面は、信号処理装置であって、演算手段と、処理手段と、異常検出手段とを備える。演算手段は、記録手段に記録されている構成データにより回路構成が規定されるよう構成され、回路構成に基づく演算の結果として演算信号を出力する。処理手段は、演算信号に基づく処理信号を出力する。異常検出手段は、演算手段における回路構成に異常が生じていることを検出する。

ここで特に、処理手段は、演算信号を取得してから、異常検出手段の検出結果を取得した後に、検出結果に応じて処理信号を出力する。
このような構成によれば、異常検出手段の検出結果に応じて処理信号が出力されるため、当該信号処理装置の後段に接続される装置等に、回路構成に異常が生じた状態における処理信号がそのまま出力されることが抑制される。すなわち、冗長性を有する構成とすることなく、エラーを含んだデータが当該信号処理装置から後段の装置等へ出力されることを抑制することができる。

なお、特許請求の範囲に記載した括弧内の符号は、一つの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、本発明の技術的範囲を限定するものではない。

実施形態の信号処理システム及び信号処理装置の構成を示すブロック図。 信号処理装置の処理部が実行する信号出力処理のフローチャート。 実施形態の信号処理装置の効果を説明する図。 従来装置の問題点を説明する図。 他の実施形態の車両制御システム及び信号処理装置の構成を示すブロック図。

以下、本発明が適用された実施形態について、図面を用いて説明する。
［１．全体構成］
図１に示す信号処理システム１において、信号処理装置２０は、入力装置１０及び対象装置３０と通信可能に接続されており、入力装置１０から入力された入力信号に基づく出力信号を対象装置３０へ出力する装置である。信号処理装置２０としては、例えば、車両のブレーキ機構の制御を行うブレーキ制御装置として機能するものの様に、車両に搭載される制御装置が挙げられる。信号処理装置２０がブレーキ制御装置として機能するものである場合、信号処理システム１はブレーキ機構を制御するブレーキ制御システムであり、入力装置１０の一例として車両前方を撮像するカメラが挙げられ、対象装置３０の一例として車両のブレーキ機構が挙げられる。

信号処理装置２０は、演算部４０と外部記録部５０と処理部６０とを備える。一例として、演算部４０、外部記録部５０及び処理部６０は、同一のプリント回路基板（ＰＣＢ）上に構成されている。なお、例えば演算部４０、外部記録部５０及び処理部６０は、全部又は一部を同一のチップ内に構成されていてもよい。

演算部４０は、フィールドプログラマブルゲートアレー（ＦＰＧＡ）４１を備える。ＦＰＧＡ４１は、構成データ（コンフィグレーションデータともいう）に従って回路構成が規定されるプログラマブルロジックデバイス（ＰＬＤ）の一種である。ＦＰＧＡ４１は、構成記録部４１１、異常検出部４１２及び回路構成部４１３等を備える。

構成記録部４１１は、構成データを記録する記録装置である。回路構成部４１３は、複数の論理セルで構成され、構成記録部４１１に記録されている構成データに従ってこれら論理セルを組み合わせることで、各種回路機能を実現できるように構成されている。異常検出部４１２は、構成記録部４１１に記録されている構成データに、ソフトエラー等によるエラーが生じているか否かを検出する機能を有する回路である。異常検出部４１２は、構成データに従って回路構成が規定される回路構成部４１３とは別個に、ＦＰＧＡ４１に備えられている。

ＦＰＧＡ４１は、入力信号に対して回路構成部４１３による演算を実行した結果として得られる演算信号を、処理部６０へ出力する。また、ＦＰＧＡ４１は、異常検出部４１２による、構成データにおけるエラーの検出結果であるエラー検出信号を、処理部６０へ出力する。

外部記録部５０は、構成データが予め記録されている記録装置であり、例えば、フラッシュメモリやＥＥＰＲＯＭ等の不揮発性メモリを備える。
ここで、ＦＰＧＡ４１が備える機能について説明する。

ＦＰＧＡ４１は、処理部６０からのダウンロード指示に従って、外部記録部５０に記録されている構成データを読み出して、ＦＰＧＡ４１内部の構成記録部４１１に記録させる機能を備える。一例として、ＦＰＧＡ４１は、所定の単位長（ｎビット）のデータをひと纏まりとして（以下、この纏まりをフレームという）、フレーム毎に、すなわちフレーム単位で構成データの読み出しを行う。ＦＰＧＡ４１は、読み出したフレーム単位の構成データに、誤り訂正符号（ＥＣＣ）によるＥＣＣデータ（ｋビット）を付加し、ＥＣＣデータを付加したデータ（ｎ＋ｋビット）を、構成記録部４１１に順番に記録する。誤り訂正符号（ＥＣＣ）としては、ハミング符号や巡回符号等が適用される。

また、ＦＰＧＡ４１は、異常検出部４１２により実現されるエラー検出機能を備える。エラー検出機能は、構成記録部４１１に記録されている構成データにおけるエラーを検出する機能である。異常検出部４１２は、所定の周期で、構成記録部４１１に記録されているフレーム単位の構成データと、この構成データに対するＥＣＣデータとを入力として、所定の演算を行うことにより、入力としたフレーム単位の構成データにエラーが生じていることを演算結果が示す場合に、エラー検出信号として論理値「１」を出力するよう構成されている。

異常検出部４１２は、構成記録部４１１に記録されている構成データ全てに対して、フレーム単位で順番に、前述の所定の演算を繰り返し実行するため、構成データの全てに対して前述の演算を実行し終える迄には、時間を要する。以下では、異常検出部４１２によって、構成データの全てに対してエラーを検出するための演算を実行するのに要する時間を、最大検出所要時間というものとする。

処理部６０は、ＣＰＵ６１、ＲＯＭ６２、及びＲＡＭ６３を備える周知のマイクロコンピュータを構成要素として備え、ＲＯＭ６２に予め記録されたプログラムに従って、各種機能を実現する処理を実行する。処理部６０は、例えばダウンロード指示を演算部４０へ出力し、演算部４０に構成データを読み込ませる処理を実行する。また、処理部６０は、対象装置３０へ出力信号を出力する信号出力処理を実行する。

［２．処理］
処理部６０（ＣＰＵ６１）が実行する信号出力処理について、図２のフローチャートを用いて説明する。なお、図２に示す処理は、例えば信号処理システム１が起動している間、繰り返し実行される。

まず、処理部６０は、演算部４０（ＦＰＧＡ４１）から演算信号が出力されたか否かを判断する（Ｓ１０）。ここで、処理部６０は、演算信号が出力されていないと判断した場合、演算部４０から演算信号が出力されるまで待機する。一方、処理部６０は、演算信号が出力されたと判断した場合、処理をＳ２０へ移行させる。

次に、処理部６０は、演算部４０から出力された演算信号を取得する（Ｓ２０）。
続いて、処理部６０は、Ｓ２０で演算信号を取得してからの経過時間が所定の待機時間以上であるか否かを判断する（Ｓ３０）。ここで、処理部６０は、経過時間が待機時間未満であった場合、経過時間が待機時間以上となるまで待機する。一方、処理部６０は、経過時間が待機時間以上であった場合、Ｓ４０へ処理を移行させる。待機時間は、構成データにエラーが生じてから該エラーについてのエラー検出信号が異常検出部４１２によって出力されるまでの時間に応じた時間に設定される。ここでは、待機時間は、最大検出所要時間以上の所定の値に設定されている。

次に、処理部６０は、構成データにエラーが生じているか否かを判断する（Ｓ４０）。ここでは、エラー検出信号を取得し、エラー検出信号が論理値「１」である場合に、構成データにエラーが生じたことを表していると判断する。すなわち、処理部６０は、エラー検出信号が論理値「１」である場合にＳ７０へ処理を移行させ、論理値「０」である場合にＳ５０へ処理を移行させる。

構成データにエラーが生じていない場合（Ｓ４０：ＮＯ）に移行するＳ５０では、処理部６０は、演算部４０から出力された演算信号に基づいて対象処理信号を生成する（Ｓ５０）。ここでは一例として、処理部６０は、演算信号に基づいて所定の演算を実行して対象処理信号を生成するものとする。次に、処理部６０は、生成した対象処理信号を出力信号として対象装置３０へ出力し（Ｓ６０）、処理をＳ１０へ移行させ、以降の処理を繰り返し実行する。

構成データにエラーが生じていた場合（Ｓ４０：ＹＥＳ）に移行するＳ７０では、処理部６０は、演算部４０から出力された演算信号が誤っているものとして、構成データにエラーが検出されなかった場合にＳ４０で生成される対象処理信号とは異なる、エラー対応信号を生成する。ここでは、処理部６０は、当該信号処理装置２０が処理信号の出力を停止する状態に相当するように、エラー対応信号を生成する。つまり、当該信号処理装置２０からの出力信号が出力されていない状態を示す所定の信号、例えば論理値「０」が所定期間継続するような信号、をエラー対応信号として生成する。次に処理部６０は、生成したエラー対応信号を出力信号として対象装置３０へ出力する（Ｓ７０）。そして、Ｓ１０へ処理を移行させ、以降の処理を繰り返す。

［３．作動］
本実施形態の信号処理装置２０の作動を図３を用いて説明する。信号処理装置２０では、信号処理システム１の作動中に構成データにエラーが生じると（時刻ｔ１）、検出所要時間Ｔｋ後に、異常検出部４１２によってエラー検出信号が処理部６０へ出力される。

前述のように、構成データはフレーム単位で構成記録部４１１に記録されており、異常検出部４１２は、フレーム単位で順番にエラー検出を行うため、構成データどの箇所にエラーが生じたかによって、又、エラーが生じた時に異常検出部４１２が構成データのどのフレームを対象としてエラー検出を行っていたかによって、検出所要時間Ｔｋは、異なる値となる。

処理部６０は、所定の待機時間（ここでは、最大検出所要時間以上に定められている）Ｔｗ経過後に、エラー検出信号の検出結果に応じて、対象処理信号又はエラー対応信号のいずれかを出力信号として出力する。すなわち、仮に構成データにエラーが生じたとしても、誤った結果ではなく、例えば出力信号が出力されていないことを示すような補完した結果を出力し、信号処理システム１としての動作が継続される。

［４．効果］
以上詳述した第１実施形態によれば、以下の効果が得られる。
［４Ａ］異常検出部４１２の検出結果を取得した後に、具体的には待機時間の経過後に、異常検出部４１２の検出結果に応じて出力信号が出力されるため、信号処理装置２０の後段に接続される対象装置３０等に、演算部４０（ＦＰＧＡ４１）の回路構成に異常が生じた状態における出力信号がそのまま出力されることが抑制される。待機時間とは、演算部４０の回路構成に異常が生じてから該異常が異常検出部４１２によって検出されるまでの時間に応じた時間をいう。これにより、信号処理装置２０を冗長性を有する構成とすることなく、エラーを含んだデータが後段の装置等へ出力されることを抑制することができる。

これに対し、本実施形態と異なり、異常検出部４１２の検出結果を取得した後（すなわち待機時間の経過後）に異常検出部４１２の検出結果に応じた出力信号を出力せず、構成データにエラーが生じたことを表すエラー検出信号を異常検出部４１２より受信してから出力停止を行うような比較例では、図４に示すように、異常検出部４１２の検出結果を受信して出力停止を行う前に誤った結果が出力されるおそれがある。構成データにエラーが生じてからエラー検出信号が検出されるまでには、処理部６０（ＣＰＵ６１）での処理時間以上に時間を要する場合が有り得るからである。

［４Ｂ］構成データは複数のフレームから構成され、該フレーム毎に構成記録部４１１に記録されている。異常検出部４１２は、構成記録部４１１に記録されている構成データについてフレーム毎に該フレームに異常が生じているか否かを検出するエラー検出を行い、異常が生じているフレームが検出されたことを演算部４０における回路構成に異常が生じていることとする。処理部６０は、構成記録部４１１に記録されている所定のフレームの全て、本実施形態では構成データにおけるフレームの全てに対して異常検出部４１２によるエラー検出が行われるために要する時間を最大検出所要時間として、待機時間が最大検出所要時間以上の所定の値に設定されている。すなわち、本実施形態によれば、構成データにおけるフレームの全てに対してエラー検出が行われた後に、この検出結果に応じて出力信号が出力されるため、誤った出力信号の出力をより抑制することができる。

［４Ｃ］異常検出部４１２によって異常が検出された場合、異常が検出されなかった場合に出力する対象処理信号とは異なるエラー対応信号を出力信号として出力する。これにより、信号処理装置２０が対象装置３０の制御を行うものである場合、例えば前述のように、信号処理装置２０がブレーキ機構制御装置であり、信号処理システム１が前述のようにブレーキ機構制御システムであるような場合に、異常検出部４１２によりエラーが検出された場合と検出されなかった場合とで、より安全性に配慮した制御を行うことができる。

［４Ｄ］処理部６０は、構成データにエラーが検出された場合に、信号処理装置２０から出力信号が出力されていないことを示す信号をエラー対応信号として、対象装置３０へ出力する。従って、信号処理装置２０の後段の対象装置３０へ、エラーを含んだ出力信号が出力されることが抑制される。

［４Ｅ］ＦＰＧＡ４１は、構成データを記録させる構成記録部４１１を備え、構成記録部４１１に記録された構成データを書き換え可能に構成されている。これにより、演算部４０（ＦＰＧＡ４１）は、異なる種々の機能を実現することができる。

なお、第１実施形態では、演算部４０（ＦＰＧＡ４１）が演算手段の一例に相当し、外部記録部５０が記録手段の一例に相当し、処理部６０が処理手段の一例に相当し、ＦＰＧＡ４１が備える異常検出部４１２が異常検出手段の一例に相当し、構成記録部４１１が構成記録手段の一例に相当する。また、Ｓ３０、Ｓ４０、Ｓ７０が、処理手段としての処理の一例に相当する。また、出力信号が処理信号の一例に相当し、エラー対応信号が異常検出時信号に対応する。また、構成記録部４１１に記録されている構成データにおけるフレームの全てが、構成記録手段に記録されている所定の複数の構成単位（構成記録手段に記録されている構成単位の全て）、の一例に相当し、最大検出所要時間が判定所要時間の一例に相当する。また、異常検出部４１２により実現されるエラー検出が構成単位異常検出の一例に相当する。

［５．他の実施形態］
以上、本発明の実施形態について説明したが、本発明は、上記実施形態に限定されることなく、種々の形態を採り得ることは言うまでもない。

［５Ａ］上記実施形態では、処理部６０は、演算信号に基づいて所定の演算を実行して生成した対象処理信号を出力信号として対象装置３０へ出力したが、これに限るものではない。例えば、処理部６０は、演算信号と同一の信号を出力信号として対象装置３０へ出力してもよい。また例えば、処理部６０は、出力信号の出力を停止してもよい。この場合、処理部６０は、図２に示す信号出力処理におけるＳ７０及びＳ８０に代えて、出力信号の出力を停止する処理を実行する。

［５Ｂ］上記実施形態では、処理部６０は、演算信号に基づいて所定の演算を実行して生成した対象処理信号を出力信号として対象装置３０へ出力した（Ｓ６０）が、これに限るものではない。例えば、前述のように信号処理装置２０がブレーキ制御装置として機能するものである場合、出力信号は、異常検出部４１２によって異常が検出された場合の演算の結果が真の結果であることの尤度に基づいて生成されるものであってもよい。すなわち、例えば演算部４０が、カメラから入力された車両前方を撮像した画像を表す画像データを入力信号とし、撮像された画像の範囲内に歩行者が存在することを表す信号を演算信号として出力するよう構成されているような場合、処理部６０は、エラー検出信号が構成データのエラーを表す信号ではない場合（Ｓ４０：ＮＯ）、演算信号の尤度が大きいものとして、ブレーキを作動させる信号を対象処理信号として、該対象処理信号を出力信号として対象装置３０であるブレーキ機構に出力してもよい。また、処理部６０は、エラー検出信号が構成データのエラーを表す信号である場合（Ｓ４０：ＹＥＳ）、演算信号の尤度が小さいものとして、ブレーキをいつでも作動可能なようにブレーキの油圧を高める信号をエラー対応信号として、該エラー対応信号を出力信号として対象装置３０であるブレーキ機構に出力してもよい。これにより、対象装置３０を、演算結果の確からしさに応じて制御することができる。

［５Ｃ］上記実施形態では、演算部４０にＦＰＧＡ４１が用いられていたが、これに限らず、ＦＰＧＡ以外のプログラマブルロジックデバイスを用いても良い。例えば、再構成可能な回路要素として、アナログのオペアンプ、抵抗、コンデンサなどで構成され、指定するデータに応じてアナログ回路を再構成可能な集積回路である、フィールドプログラマブルアナログアレイ（ＦＰＡＡ）等を用いてもよい。また、演算部４０に用いられるプログラマブルロジックデバイスは、動作中に構成内容を変更できないデバイスだけでなく、動作中に構成内容を変更可能なデバイス（Dynamic Reconfigurable Device）であってもよい。また、演算部４０に用いられるプログラマブルロジックデバイスは、ルックアップテーブル（LUT:Look Up Table）ごとに構成内容を変更可能とするものであってもよく、演算器（ＡＬＵ）や演算処理装置（PE:Processing Element）ごとに構成内容を変更可能とするものであってもよい。

［５Ｄ］上記実施形態では、待機時間が最大検出所要時間以上の所定の値に設定されていたが、待機時間の値はこれに限るものではない。例えば、外部記録部５０に記録されている構成データにおけるフレームのうち、所定の複数のフレーム（例えば所定の回路構成を規定するフレーム）についてのみエラー検出を行うようにし、このエラー検出の所要時間以上の所定の値に待機時間を設定してもよい。

［５Ｅ］上記実施形態では、信号処理装置２０の一例として、車両のブレーキ制御装置として機能する例を挙げたが、信号処理装置２０は、これに限るものではなく、種々の機能を実現するものであってよい。

一例として、信号処理装置２０を、図５に示すような車両制御システム２に適用してもよい。車両制御システム２は、入力装置１１と対象装置３１と信号処理装置２０とを備え、入力装置１１を利用して車両の周囲に存在する各種対象物を検出し、その検出結果から取得する各種情報に基づき、対象装置３１を利用して各種車両制御を実行するシステムである。

対象装置３１は、車両におけるボディ系、パワートレイン系、シャーシ系の制御対象の挙動を制御する複数の装置を備えるものである。その制御対象には、操舵装置（電動パワーステアリング等）３１１、スピーカ３１２、ディスプレイ３１３、制動装置（ブレーキ等）３１４、駆動装置（アクセル等）３１５、灯火類３１６、エンジン３１７が少なくとも含まれていてよい。また、対象装置３１を構成する各装置は、車両の走行状態に応じて制御対象の挙動を制御する他、信号処理装置２０からの指令（出力信号）によって制御対象の挙動を制御することにより、操舵制御、エンジン制御、車両灯火制御、車線逸脱警報（ＬＤＷ：Lane Departure Warning）制御、衝突回避制御、及び、速度警報、追突警報、車間警報等の各種警報制御、等の周知の車両制御を実行するものであってよい。

入力装置１１は、車両の周囲に存在する各種対象物を検出する装置であり、例えば、画像センサ１１１及びレーダセンサ１１２を備えていてもよい。レーダセンサ１１２としては、ミリ波レーダ１１３及びレーザレーダ１１４を備えていてもよい。

ここで、信号処理装置は、図示していないが、演算部を入力装置毎に備える構成であってもよい。すなわち、例えば信号処理装置は、画像センサ１１１から出力される撮像画像を表す画像データを入力信号として撮像画像内の所定の対象物の検出結果を演算信号として出力するような画像センサ１１１用の演算部と、レーダセンサ１１２から取得した情報を入力信号として例えば車両前方の対象物の検出結果を演算信号として出力するようなレーダセンサ１１２用の演算部と、をそれぞれ備えていても良い。画像センサ１１１による対象物の検出結果の一例としては、対象物の位置、高さ、横幅等が挙げられる。また、レーダセンサ１１２による検出結果の一例としては、車両からの距離、車両との相対速度等が挙げられる。なお、対象物の一例としては、先行車両、先行歩行者、先行物、静止車両、静止歩行者、静止物、対向車両、対向歩行者、対向物、車線、道路標識、交通信号等が挙げられる。

また、例えば、画像センサ１１１と前述の画像センサ１１１用の演算部とが一体に構成されていてもよく、レーダセンサ１１２と前述のレーダセンサ１１２用の演算部とが一体に構成されていてもよい。

また、このように一体に構成された入力装置と演算部とが、車両において高温となる環境に設置されていてもよい。例えば、一体に構成された画像センサ１１１と画像センサ１１１用の演算部とが、車室内のフロントガラスのルームミラー付近に設置されていてもよい。また例えば、一体に構成されたレーダセンサ１１２とレーダセンサ１１２用の演算部とが、エンジン３１７が収容されているエンジンルーム前方に設置されていてもよい。本実施形態の信号処理装置では、演算部が冗長系を有する構成となっていないため、すなわち画像センサ１１１用の演算部、レーダセンサ１１２用の演算部が冗長系を有する構成となっていないため、冗長系を有する従来構成と比べて消費電力を低減させることができる。言い換えれば、これらの演算部の作動による温度上昇は、冗長系を有する従来構成と比べて抑制されている。つまり、本実施形態の信号処理装置は、高温環境における装置内部の温度上昇による最高作動温度の低下を、抑制することができる。

［５Ｆ］上記実施形態における１つの構成要素が有する機能を複数の構成要素として分散させたり、複数の構成要素が有する機能を１つの構成要素に統合したりしてもよい。また、上記実施形態の構成の少なくとも一部を、同様の機能を有する公知の構成に置き換えてもよい。また、上記実施形態の構成の一部を、課題を解決できる限りにおいて省略してもよい。また、上記実施形態の構成の少なくとも一部を、他の上記実施形態の構成に対して付加、置換等してもよい。なお、特許請求の範囲に記載の文言から特定される技術思想に含まれるあらゆる態様が本発明の実施形態である。

［５Ｇ］本発明は、前述した信号処理装置２０、及び信号処理システム１、車両制御システム２の他、当該信号処理装置２０を機能させるためのプログラム、このプログラムを記録した媒体、制御方法など、種々の形態で実現することができる。

１…信号処理システム１ ２０…信号処理装置 ４０…演算部 ４１…ＦＰＧＡ ４１１…構成記録部 ４１２…異常検出部 ４１３…回路構成部 ５０…外部記録部 ６０…処理部 ６１…ＣＰＵ ６２…ＲＯＭ ６３…ＲＡＭ。

Claims (11)

1. 記録手段（５０）に記録されている構成データにより回路構成が規定されるよう構成され、前記回路構成に基づく演算の結果として演算信号を出力する演算手段（４０）と、
   前記演算信号に基づく処理信号を出力する処理手段（６０）と、
   前記演算手段における回路構成に異常が生じていることを検出する異常検出手段（４１２）と、
   を備え、
   前記処理手段は、前記演算信号を取得してから、前記異常検出手段の検出結果を取得した後に、前記検出結果に応じて前記処理信号を出力する
   ことを特徴とする信号処理装置（２０）。
2. 請求項１に記載の信号処理装置であって、
   前記処理手段は、前記演算信号を取得してから、前記回路構成に異常が生じている場合に該異常が生じてから前記異常検出手段によって前記異常が検出されるまでの時間に応じた待機時間の経過後に、前記検出結果に応じて前記処理信号を出力する
   ことを特徴とする信号処理装置。
3. 請求項２に記載の信号処理装置であって、
   前記構成データは複数の構成単位を備え、
   前記演算手段は、前記記録手段に記録されている前記構成データを前記構成単位毎に記録する構成記録手段（４１１）を備え、
   前記異常検出手段は、前記構成記録手段に記録されている前記構成データについて前記構成単位毎に該構成単位に異常が生じているか否かを検出する構成単位異常検出を行い、異常が生じている前記構成単位が検出されたことを前記回路構成に異常が生じていることとし、
   前記処理手段は、前記構成記録手段に記録されている所定の複数の前記構成単位に対して前記異常検出手段による前記構成単位異常検出が行われるために要する時間を判定所要時間として、前記待機時間を前記判定所要時間以上とする
   ことを特徴とする信号処理装置。
4. 請求項３に記載の信号処理装置であって、
   前記判定所要時間は、前記構成記録手段に記録されている前記構成単位の全てに対して前記異常検出手段による前記構成単位異常検出が行われるために要する時間である
   ことを特徴とする信号処理装置。
5. 請求項１から請求項４のいずれか一項に記載の信号処理装置であって、
   前記処理手段は、前記異常検出手段によって異常が検出された場合、前記処理信号の出力を停止する
   ことを特徴とする信号処理装置。
6. 請求項１から請求項４のいずれか一項に記載の信号処理装置であって、
   前記処理信号を出力することによって制御の対象となる対象装置の制御を行い、
   前記処理手段は、前記異常検出手段によって異常が検出された場合、異常が検出されなかった場合に出力する信号とは異なる異常検出時信号を前記処理信号として出力する
   ことを特徴とする信号処理装置。
7. 請求項６に記載の信号処理装置であって、
   前記異常検出時信号は、前記異常検出手段によって異常が検出された場合の演算の結果が真の結果であることの尤度に基づいて生成される
   ことを特徴とする信号処理装置。
8. 請求項１から請求項７のいずれか一項に記載の信号処理装置であって、
   前記演算手段は、前記構成データを記録させる構成記録部を備え、前記構成記録部に記録された前記構成データを書き換え可能なプログラマブルロジックデバイス（ＰＬＤ）である
   ことを特徴とする信号処理装置。
9. 請求項１から請求項８のいずれか一項に記載の信号処理装置であって、
   前記演算手段は、前記異常検出手段を備える
   ことを特徴とする信号処理装置。
10. 請求項９に記載の信号処理装置であって、
    前記演算手段、前記処理手段、及び前記記録手段のうち、少なくとも２つは、同一のチップ内に構成されていることを特徴とする信号処理装置。
11. 請求項１０に記載の信号処理装置であって、
    前記演算手段、前記処理手段、及び前記記録手段は、全てが同一のチップ内に構成されていることを特徴とする信号処理装置。

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