Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP6053250B2 - 半導体装置 - Google Patents
[go: Go Back, main page]

JP6053250B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6053250B2
JP6053250B2 JP2008154374A JP2008154374A JP6053250B2 JP 6053250 B2 JP6053250 B2 JP 6053250B2 JP 2008154374 A JP2008154374 A JP 2008154374A JP 2008154374 A JP2008154374 A JP 2008154374A JP 6053250 B2 JP6053250 B2 JP 6053250B2
Authority
JP
Japan
Prior art keywords
random access
access memory
semiconductor
source
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2008154374A
Other languages
English (en)
Other versions
JP2009302249A (ja
JP2009302249A5 (ja
Inventor
政良 齊藤
政良 齊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
PS4 Luxco SARL
Original Assignee
PS4 Luxco SARL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by PS4 Luxco SARL filed Critical PS4 Luxco SARL
Priority to JP2008154374A priority Critical patent/JP6053250B2/ja
Priority to US12/483,447 priority patent/US7923766B2/en
Publication of JP2009302249A publication Critical patent/JP2009302249A/ja
Publication of JP2009302249A5 publication Critical patent/JP2009302249A5/ja
Application granted granted Critical
Publication of JP6053250B2 publication Critical patent/JP6053250B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/711—Insulated-gate field-effect transistors [IGFET] having floating bodies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/005—Transfer gates, i.e. gates coupling the sense amplifier output to data lines, I/O lines or global bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/4016—Memory devices with silicon-on-insulator cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/067—Single-ended amplifiers

Landscapes

  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Description

本発明は、半導体装置及びその製造方法に関し、詳しくは、絶縁材料で基板と電気的に絶縁されたフローテイングボデイセル（Floating Body Cell；以下、ＦＢＣ）型のキャパシタレスＲＡＭ（Random Access Memory）及びその製造方法に関する。
従来のＤＲＡＭはキャパシタに電荷を蓄えて情報を記憶させていた。高集積化を行なうために個々のキャパシタは占有領域（フットプリント）が微細化されて極めて小さく、必要とする容量を得るには高アスペクト比の形状となり、その製造が難しくなってきている。これを克服するために、キャパシタを用いずにトランジスタのフローテイングボデイ効果を用いて情報を記憶するセル（ＦＢＣ）が提案されている。例えば、ＦＢＣ型ＲＡＭについては特許文献１〜４などがある。
ＦＢＣ型ＲＡＭは、ＳＯＩ（Silicon On Insulator）基板上に形成した電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）のフローテイングボデイに多数のキャリアを蓄積して、データを記憶する。例えば、ｎ型ＦＥＴセルのデータの書き込み及び読み出しでは、ｐ型半導体のフローテイングボデイにより多くの正孔（ホール）が蓄えられた状態を「１」、より少ない状態を「０」と便宜上定義すると、セルトランジスタを飽和状態にバイアスし、インパクトイオン化で発生した正孔をｐ型ボデイ内に蓄えることで「１」の書き込みが行われる。一方、「０」の書き込みは、ｐ型ボデイとｎ型ソース・ドレイン間にあるｐｎ接合を順方向にバイアスし、ｐ型ボデイ内に蓄えられていた正孔を追い出すことで行われる。さらに読み出しは、ｐ型ボデイ内に蓄えられた正孔の数の違いによって、トランジスタの閾値電圧が異なるフローテイングボデイ効果により、「１」セルの電流が「０」セルの電流よりも多く流れることを利用して、記憶データを区別する。
しかし、フローテイングボデイ効果を所望の一定時間にわたって保持することがいまだ不十分な状況にある。すなわち、キャパシタを用いるＤＲＡＭをＦＢＣ型ＲＡＭに置き換えるには、キャリアをボデイに蓄えて保持する時間が短い、すなわちリフレッシュ時間が短すぎるという課題があった。例えば、非特許文献１（応用物理、第７５巻、第９号、ｐｐ．１１３１−１１３５（２００６））の図６（ｂ）ではワーストビットの故障が１０ｍｓｅｃで起きているが、消費電力を抑える視点などから数百ｍｓｅｃ程度以上まで長くする必要があった。
米国特許第６，９６９，６６２号明細書 特表２００４−５３５６６９号公報 特開２０００−３４０６７９号公報 ＥＰ１１８０７９９（特開２００３−６８８７７） 応用物理、第７５巻、第９号、ｐｐ．１１３１−１１３５（２００６）
本発明の目的は、上記課題に鑑み、リテンションタイム(情報保持時間)を大きくすることで、リフレッシュサイクルを長くでき、消費電力を大幅に低減できるキャパシタレスＲＡＭを提供することにある。
また、本発明の目的は、このようなキャパシタレスＲＡＭを論理装置（Logic Device）に混載した半導体システム、例えば、メモリセルアレイ等を提供することにある。さらに本発明の目的は、このようなキャパシタレスＲＡＭ又はメモリセルアレイを用いたメモリ装置、例えば、メモリカード、パッケージ装置、メモリモジュール等を提供することにある。
本発明の半導体装置は、
キャパシタレスランダムアクセスメモリ（以下、キャパシタレスＲＡＭ）を含む半導体装置であって、
フローテイングボデイ構造を有する電界効果トランジスタを含み、
前記電界効果トランジスタは所定のバンドギャップを有する第１の半導体からなる領域と前記第１の半導体よりもバンドギャップが大きい第２の半導体からなる領域を含み、
前記電界効果トランジスタのチャネルボデイ部が前記第１の半導体からなる領域に形成されていることを特徴とする。
上記の半導体装置は、前記電界効果トランジスタは前記チャネルボデイ部とソース／ドレイン部を含み、前記チャネルボデイ部と前記ソース／ドレイン部に接触するコンタクト部との間に前記第２の半導体の領域を設けたことを特徴とする。
また、本発明の半導体装置は、絶縁材料で基板と電気的に絶縁され、フローテイングボデイ構造を有する電界効果トランジスタを含むキャパシタレスＲＡＭを含む半導体装置であって、前記電界効果トランジスタのチャネルボデイ部が、所定のバンドギャップを有する第１の半導体で構成され、該電界効果トランジスタのソース・ドレイン部に接触するコンタクト部と前記第１の半導体との間に、少なくとも前記第１の半導体よりもバンドギャップの大きい第２の半導体を設けたことを特徴とする。
前記第１の半導体、第２の半導体としては、それぞれ、ＳｉＧｅとＳｉの組み合わせを選択することができる。
また、上記半導体装置は、
（Ａ）素子分離絶縁膜で区画された領域内に前記第１の半導体からなる層と第２の半導体からなる層とが積層されており、前記第２の半導体からなる層の一部を除去して前記第１の半導体からなる層が露出する領域に、ゲート絶縁膜を介してゲート電極が形成されている半導体装置、
（Ｂ）素子分離絶縁膜で区画された領域内に前記第１の半導体からなる層が形成されており、前記第１の半導体からなる層に設けられた、前記電界効果トランジスタのソース・ドレイン部の一部に前記第２の半導体が埋め込み形成されている半導体装置、
（Ｃ）素子分離絶縁膜で区画された領域内に前記第２の半導体からなる層が形成されており、前記第２の半導体からなる層に前記第２の半導体を構成する元素とは異なる元素を導入することにより前記第１の半導体からなるチャネルボデイ部が形成されている半導体装置、及び
（Ｄ）素子分離絶縁膜で区画された領域内に前記第１の半導体からなる層が形成されており、該第１の半導体からなる層に設けられた、前記電界効果トランジスタのソース・ドレイン部上に前記第２の半導体の積み上げ構造を有する半導体装置である。
なお、「素子分離絶縁膜で区画された領域」とは、基板上面から見た素子分離絶縁膜で区画された２次元の領域ではなく、その高さを含む素子分離絶縁膜で区画された３次元の領域を意味する。
さらに上記（Ｄ）の半導体装置では、
前記第２の半導体の積み上げ構造が、（Ｄ−１）コンタクト部の下部構造として、あるいは、（Ｄ−２）ソース及びドレイン部上の全面に形成されていることが好ましい。
上記半導体装置においては、ゲート電極が少なくとも前記第１の半導体に達する溝内に形成したリセスゲートである態様が提供される。また、ゲート電極は多結晶シリコン上に、任意にシリサイド層又はバリア層を介して高融点金属層が積層されたポリメタル構造であることが好ましい。
また上記各半導体装置は、複数のワード線と複数のビット線の各交点に前記フローテイングボデイセル構造を有する電界効果トランジスタが配置され、各電界効果トランジスタのソース・ドレイン部の一方が前記コンタクトプラグを介してビット線に接続され、各電界効果トランジスタのソース・ドレイン部の他方が前記コンタクトプラグを介してソース線に接続され、前記複数のビット線が選択スイッチを介してセンスアンプに繋がり、該センスアンプは、前記電界効果トランジスタのオン電流とオフ電流の間の値を持つ電流を検出時に与える信号線に繋がっていることを特徴とする。
加えて、本発明では、上記半導体装置を用いたメモリ装置に関し、詳しくは、前記半導体装置を含むチップを内蔵したメモリカード、前記チップをパッケージに実装したメモリ装置、又は前記チップを内蔵したメモリモジュールが提供される。さらに、本発明では、上記各半導体装置あるいは上記メモリ装置を含むデータ処理システムが提供される。
上記（Ａ）の半導体装置は、
（ａ１）ＳＯＩ基板上に第１の半導体からなる層、第２の半導体からなる層を形成する工程、
（ａ２）ＳＯＩ基板の埋め込み絶縁膜に到達する溝を形成し、該溝内に絶縁膜を形成し、素子分離絶縁膜とする工程、
（ａ３）前記第２の半導体からなる層を一部を除去して前記第１の半導体からなる層を露出する開口を形成する工程、
（ａ４）前記第１及び第２の半導体からなる層表面にゲート絶縁膜を形成し、前記開口内にゲート電極を形成する工程、
（ａ５）前記ゲート電極をマスクに、前記第１の半導体からなる層とは異なる導電型を与える不純物イオンを注入し、ソース及びドレイン領域を形成する工程
とを有する製造方法により提供される。
上記（Ｂ）の半導体装置は、
（ｂ１）ＳＯＩ基板上に第１の半導体からなる層を形成する工程、
（ｂ２）ＳＯＩ基板の埋め込み絶縁膜に到達する溝を形成し、該溝内に絶縁膜を形成し、素子分離絶縁膜とする工程、
（ｂ３）前記第１の半導体からなる層上にゲート絶縁膜を介してゲート電極を形成する工程、
（ｂ４）前記ゲート電極をマスクに、前記第１の半導体からなる層とは異なる導電型を与える不純物イオンを注入し、ソース及びドレイン領域を形成する工程、
（ｂ５）ゲート電極側面にサイドウオールスペーサを形成する工程、
（ｂ６）前記サイドウオールスペーサと素子分離絶縁膜間の前記第１の半導体層の一部を掘り下げ、溝を形成する工程、
（ｂ７）前記溝に第２の半導体をエピタキシャル成長させる工程、
（ｂ８）前記サイドウオールスペーサの形成されたゲート電極をマスクに不純物をイオン注入して、前記第２の半導体を含む領域に高濃度不純物領域を形成する工程
とを有する製造方法により提供される。
上記（Ｃ）の半導体装置は、
（ｃ１）ＳＯＩ基板上に第２の半導体からなる層を形成する工程、
（ｃ２）ＳＯＩ基板の埋め込み絶縁膜に到達する溝を形成し、該溝内に絶縁膜を形成し、素子分離絶縁膜とする工程、
（ｃ３）第２の半導体からなる層上にダミーゲートと該ダミーゲートの側面にサイドウオールスペーサを形成する工程、
（ｃ４）全面に層間絶縁膜を成膜し、前記ダミーゲートが露出するまで平坦化する工程、
（ｃ５）前記ダミーゲートを除去し、開口を形成する工程、
（ｃ６）前記開口を介して、前記第２の半導体からなる層に前記第２の半導体を構成する元素とは異なる元素を導入し、第１の半導体からなる領域を形成する工程、
（ｃ７）前記開口内にゲート絶縁膜を介してゲート電極を形成する工程
とを有する製造方法により提供される。
上記（Ｄ−１）の半導体装置は、
（ｄ−１−１）ＳＯＩ基板上に第１の半導体からなる層を形成する工程、
（ｄ−１−２）ＳＯＩ基板の埋め込み絶縁膜に到達する溝を形成し、該溝内に絶縁膜を形成し、素子分離絶縁膜とする工程、
（ｄ−１−３）前記第１の半導体からなる層上にゲート絶縁膜を介してゲート電極を形成する工程、
（ｄ−１−４）前記ゲート電極をマスクに、前記第１の半導体からなる層とは異なる導電型を与える不純物イオンを注入し、ソース及びドレイン領域を形成する工程、
（ｄ−１−５）ゲート電極側面にサイドウオールスペーサを形成する工程、
（ｄ−１−６）全面に層間絶縁膜を形成する工程、
（ｄ−１−７）前記ソース及びドレイン領域に到達するコンタクトホールを形成する工程、
（ｄ−１−８）前記コンタクトホールの下部に第２の半導体からなる層を形成する工程、
（ｄ−１−９）前記コンタクトホールの残りの部分にコンタクトプラグを形成する工程
とを有する製造方法により提供される。
上記（Ｄ−２）の半導体装置は、
（ｄ−２−１）ＳＯＩ基板上に第１の半導体からなる層を形成する工程、
（ｄ−２−２）ＳＯＩ基板の埋め込み絶縁膜に到達する溝を形成し、該溝内に絶縁膜を形成し、素子分離絶縁膜とする工程、
（ｄ−２−３）前記第１の半導体からなる層上にゲート絶縁膜を介してゲート電極を形成する工程、
（ｄ−２−４）前記ゲート電極をマスクに、前記第１の半導体からなる層とは異なる導電型を与える不純物イオンをイオン注入し、ソース及びドレイン領域を形成する工程、
（ｄ−２−５）ゲート電極側面にサイドウオールスペーサを形成する工程、
（ｄ−２−６）少なくとも露出するソース及びドレイン領域全面に第２の半導体からなる層を形成する工程
とを有する製造方法により提供される。
上記の製造方法においては、少なくとも前記第１の半導体に達する溝を形成し、該溝内にリセスゲートを形成する工程を有していてもよく、その場合、前記溝の上端部にカラー絶縁膜を形成する工程を有することが好ましい。さらに、前記ゲート電極が、多結晶シリコン上に少なくとも高融点金属層を積層したポリメタル構造を形成する工程により形成されることが好ましい。
（１） 本発明に係るＦＢＣ型キャパシタレスＲＡＭ（以下、ＦＢＣ型ＲＡＭ）では、フローテイングボデイとなるチャネルボデイ部を所定のバンドギャップを有する第１の半導体で構成し、ＦＥＴのソース・ドレイン部に接続されるコンタクトプラグと前記第１の半導体との間に、少なくとも前記第１の半導体よりもバンドギャップの大きい第２の半導体を設けたことで、チャネルボデイ部にあるホールから見たソース・ドレイン側のエネルギー障壁が高くなる。これにより電荷（ホール）の蓄積量が大きくなり、このホールの蓄積時とホールの引き抜き時との閾値電圧差を大きくすることができる。その結果、リテンションタイム（情報保持時間）を大きくできる。従って、リフレッシュサイクルを長くでき、消費電力を大幅に低減できる効果がある。
（２） 本発明では、キャパシタ製造を行う必要が無いので、シリコン半導体製造プロセスに大きな変更を加えることなく、既存の材料とプロセスを導入することにより、コスト上昇を抑制した安価なデバイスを製造できる。
（３） 記憶データの読み出しが非破壊であり、容量記憶型の従来のＤＲＡＭと比較して、リフレッシュ動作時間を短くできるので、高速化できる。
（４） 本発明に係るＦＢＣ型ＲＡＭでは、ＳＲＡＭよりもセルトランジスタの数が少なくて済むことから、高集積化ができる。また、ｌｏｇｉｃデバイスと互換プロセスで製造が可能で、混載デバイスへの組み込みが容易である。
以下、本発明について、具体例を挙げて説明するが、本発明はこれらのみに限定されるものではない。
本発明に係るＦＢＣ型ＲＡＭでは、電荷をボデイと呼ばれる半導体領域に蓄えて情報を記憶する。そして蓄えた電荷量によってトランジスタの閾値電圧が変化するので、この特性を利用し、電流値を検出することによりトランジスタがオン状態であるかオフ状態であるかを判定する。そして、これらの状態を「１」もしくは「０」に対応させて情報として読み出す。
本発明では、半導体領域に電荷を蓄える書き込み動作において電荷を蓄える効率を高めて、その結果、オン状態とオフ状態の特性をより明確にして読み出し動作のマージンを広くし、情報の保持時間を大きくすることができる。
〔第１の実施形態〕
図１に本発明の第１の実施例である絶縁膜で囲まれたｎ型ＭＯＳのフローテイングボデイセル（ＦＢＣ）の要部構造を示す。半導体基板１上に埋め込み絶縁膜２、ボデイ領域３、素子分離絶縁膜４、ゲート絶縁膜５、ゲート電極７（ゲート多結晶シリコン７−１、ゲート金属層７−５）、キャップ絶縁膜８、サイドウオールスペーサー９、ソース・ドレイン領域１０、絶縁膜（１） １１、コンタクトプラグ１２、配線（Ｍ１） １３、絶縁膜（２） １４、ビア・プラグ（１） １５、ビット線１６、絶縁膜（２） １７、配線（Ｍ３） １９、保護絶縁膜２０より構成されている。ここでボデイ領域３は第１の半導体であるｐ型のＳｉＧｅであり、ソース・ドレイン領域１０を構成する第２の半導体であるｎ型Ｓｉよりバンドギャップが小さい。
また、このボデイ領域３は埋め込み絶縁膜２によって半導体基板１と分離されている。また、素子分離絶縁膜４によって隣接する素子と電気的に分離されている。
本構造はボデイ領域３を構成する第１の半導体のバンドギャップよりも、ソース・ドレイン領域１０を構成する第２の半導体のバンドギャップを大きくするように差を設けたことに特徴がある。この構造は例えば、次の構成で実現できる。
通常のＳｉ（Ｅｇ＝１．１２ｅＶ）をソース・ドレイン領域１０とし、ＧｅをドープしたＳｉＧｅをボデイ領域３に用いる。ＳｉにＧｅを１５atomic％ドーピングするとＥｇは約１．００ｅＶで、Ｓｉのそれより小さくできる。
この特徴により電荷（ホール）をボデイ領域３に蓄える際、ボデイ領域３にあるホールから見たソース・ドレイン領域１０のエネルギー障壁が大きいので、蓄えられるホール（正電荷）数を多くすることができる。
図２Ａ〜図２Ｅは図１の構造を形成する製造工程の要部断面図である。埋め込み絶縁膜構造のＳＯＩ基板を用いる。ＳＯＩ基板は市販されており、容易に入手可能である。埋め込み絶縁膜２の上の半導体層（ボデイ領域３）はｐ型ＳｉＧｅとし、さらに表面にｎ型Ｓｉ層３−２を形成してから素子分離絶縁膜４を形成して、レジストパターン４−４を形成する。この段階の断面を図２Ａに示す。
ｐ型ＳｉＧｅ層は、例えば、ジクロロシラン（ＳｉＨ２Ｃｌ２）とゲルマニウムハイドライド（ＧｅＨ４）とｐ型不純物ガス（例えば、ジボラン（Ｂ２Ｈ６））を原料とし、化学蒸着法（ＣＶＤ）等にて形成することができる。あるいはゲルマニウム原料を用いず、ｐ型Ｓｉ層を形成した後、ゲルマニウムイオンを注入することで、ｐ型ＳｉＧｅ層を形成することもできる。その際、Ｇｅのドープ量を制御して、所望のＥｇとする。また、ｎ型Ｓｉ層は、例えば、ジクロロシラン（ＳｉＨ２Ｃｌ２）とｎ型不純物ガス（例えば、ホスフィン（ＰＨ３））を原料として、同様にＣＶＤ法等で形成することができる。
次に、レジストパターン４−４をマスクにしてｎ型Ｓｉ層３−２をエッチングし、ボデイ領域３（第１の半導体であるｐ型ＳｉＧｅ層）の一部が露出するように加工する（図２Ｂ）。つづいて、レジストパターンを除去した後、必要に応じてｎ型Ｓｉ層３−２の角を丸める処理を施し、表面を清浄にしてからゲート絶縁膜５を形成する（図２Ｃ）。このゲート絶縁膜５にはシリコン酸化膜、あるいはシリコン酸窒化膜を適用出来る。シリコン酸窒化膜はドーパントの浸み出しを抑制して所望のFETの閾電圧を形成するのに適している。更に、ゲート多結晶シリコン７−１、ゲート金属層７−５、キャップ絶縁膜８を順次形成してから加工してゲート電極７を形成する。ゲート金属層７−５として低抵抗のタングステンシリサイド、チタンシリサイド、コバルトシリサイドなどの金属シリサイドを用いるといわゆるポリサイド構造の低抵抗であるゲート電極が形成できる。更に、ゲート金属層７−５としてタングステン、モリブデンなどの金属層と導電性バリア層を含む積層構造を適用することも出来る。ここで導電性バリア層にはＴｉＮやＷＮなどの金属窒化物を含む膜を適用する事が出来る。この構造にするとポリサイド構造よりも更に低抵抗になり、回路の高速化が出来る。そして、このゲート電極７をマスクとして自己整合的にｎ型不純物イオンの注入を行って、ｎ型のソース・ドレイン領域１０を形成する（図２Ｄ）。なお、残存していたｎ型Ｓｉ層３−２はｎ型Ｓｉソース・ドレイン１０−２となる。更に、ゲート電極７の側面にサイドウオールスペーサー９を形成してから第１の層間絶縁膜１１を形成して平坦化する（図２Ｅ）。
つづいてコンタクトホールを形成してから導電材を埋め込み形成して、コンタクトプラグ１２を形成する。次に、第１の層間絶縁膜１１の上部の不要な導電材をＣＭＰ法等で除去し、配線（Ｍ１） １３、ビア・プラグ１５、ビット線１６、絶縁膜１７、配線（Ｍ３）１９、保護絶縁膜２０を形成して、フローテイングボデイ構造のセルを形成し、図１に示す構造を得る。
〔第２の実施形態〕
次に、図３Ａ〜図３Ｅに変形例（第２の実施例）を示す。
基板１上に埋め込み絶縁膜２の形成されたＳＯＩ基板を用い、埋め込み絶縁膜２上の半導体層（ボデイ領域３）はｐ型ＳｉＧｅとし、素子分離絶縁膜４、ゲート絶縁膜５、多結晶シリコン７−１、金属層７−５、キャップ絶縁膜８を順次形成してから加工してゲート電極７を形成する。
ここでゲート絶縁膜５はシリコン酸化膜や窒素を含むシリコン酸窒化膜を用いることができる。シリコン酸窒化膜は多結晶シリコンの中に含まれるドーパントの浸透に優れた耐性を示すので好ましい。
ここで金属層７−５はタングステンシリサイド、チタンシリサイド、コバルトシリサイドなどの金属シリサイドとすることも可能である。あるいは金属層７−５をタングステンなどの金属とＴｉＮあるいはＷＮなどの金属窒化物を含むバリアメタルとの積層膜で構成するとさらに低抵抗のゲート電極が得られる。ゲート電極を低抵抗とすることにより動作速度が速い回路が実現できる。そして、このゲート電極７をマスクとして自己整合的にｎ型不純物イオンの注入を行ってｎ型のソース・ドレイン領域１０を形成する。さらにサイドウオールスペーサー９を形成して、図３Ａの構造を形成する。
つづいてソース・ドレイン１０の一部を除去し、溝１０−５を形成する。この時、素子分離絶縁膜４とゲート電極及びサイドウオールスペーサー９に対して自己整合加工を適用でき、図３Ｂの構造を得る。つづいて、Ｓｉ層１０−７を選択エピタキシャル法で前記溝１０−５を埋めて形成する（図３Ｃ）。さらにゲート電極及びサイドウオールスペーサー９をマスクとして自己整合的にイオン注入を行って高濃度ソース・ドレイン１０−３を形成後、第１の層間絶縁膜１１、コンタクトプラグ１２を形成して図３Ｄの構造を得る。この構造においても、ボデイ領域３のホールに対して、ソース・ドレイン１０の一部に形成したＳｉ層１０−７のエネルギー障壁が高くなるので、ホールの蓄積効率が高まる。さらに、絶縁膜１４、配線（Ｍ１） １３、ビア・プラグ１５、ビット線１６、絶縁膜１７、配線（Ｍ３）１９、保護絶縁膜２０を形成し、フローテイングボデイ構造のセルを形成し、図３Ｅに示す構造を得る。
〔第３の実施形態〕
更に、別の変形例（第３の実施例）を示す。図４（ａ）は多結晶シリコン６−１を形成したフローテイング構造のトランジスタの断面構造である。この多結晶シリコン６−１はダミーゲートであり、半導体層３−１はｐ型Ｓｉであり、その他の符号は前記と同じである。次に、平坦化絶縁膜１１を形成し（図４（ｂ））、ダミーゲートである多結晶シリコンゲート６−１をエッチングして除去する。
続いてダミーゲートを除去した部分（６−２）からｐ型Ｓｉ半導体層（３−１）にＧｅをドープしてＧｅドープｐ型Ｓｉ領域（３−５）を形成する（図４（ｃ））。このドーピングにはイオン注入やプラズマドーピング法が適用できる。損傷を受けた酸化膜を除去して基板の表面を清浄にしてからゲート絶縁膜５を形成し、ゲート電極部材を埋め込んでＣＭＰ法を適用してゲート電極を形成する。平坦化絶縁膜を形成してから、コンタクトプラグを形成して図４（ｄ）の構造を得る。
〔第４の実施形態〕
次に、さらに別の実施例（第４の実施例）を示す。図５にリセス（溝）ゲート型ＦＢＣの構造及びその作製手順を示す。まず、図５Ａに示すように、埋め込み絶縁膜２とボデイ領域３のｐ型ＳｉＧｅとｎ型Ｓｉ層３−７を備えたＳｉ基板１（ＳＯＩ基板）を準備する。次に、図５Ｂに示すように素子分離絶縁膜４を形成し、図５Ｃに示すように埋め込みゲート用溝４−７を形成してからゲート絶縁膜５（図５Ｄに示す）を形成する。図中に示すようにカラー絶縁膜４−２を形成すると、基板１とゲートの間の容量を小さくすることができる。その後、図５Ｄのようにゲート電極（ワード線）となる多結晶シリコン６−１を埋め込んでから加工する。その後、前記同様に、通常の製造工程を進めて図５Ｅに示す構造を得る。ここでゲート絶縁膜としてシリコン酸化膜を形成する。またシリコン酸窒化膜を形成することも出来る。特に、多結晶シリコン中にボロンがドープされている場合にはＦＥＴの閾値を安定化させてバラツキを小さくすることができるのでシリコン酸窒化膜が好ましい。
上記のリセスゲート型ＦＢＣでは、第１の実施形態に示したボデイ構造を有するＦＢＣをリセスゲート型に変更した例を示したが、これに限定されるものではなく、第２又は第３の実施形態で説明したボデイ構造に対しても適用可能である。
〔第５，第６の実施形態〕
次に、別の変形例（第５，第６の実施例）を示す。図６Ａ、図６Ｂはコンタクト部の下部に積み上げ型シリコン領域１２−５を形成したものである。ボデイ領域３とソース・ドレイン領域１０はバンドギャップが小さい第１の半導体（ｐ型ＳｉＧｅ等）で形成し、ソース・ドレイン領域に接する領域にバンドギャップが大きい第２の半導体を積み上げて配置する。
図６Ａでは、コンタクト部の下部構造として積み上げ型シリコン領域１２−５を形成しており、図６Ｂでは、ソース・ドレイン領域全面を覆うように積み上げ型シリコン領域１２−５を形成している。例えば、図６Ａの構造を得るには、第１の層間絶縁膜１１にソース及びドレイン領域に到達するコンタクトホールを形成した後、コンタクトホール内にエピタキシャル成長により積み上げ型シリコン領域１２−５を形成し、さらにその上にコンタクトプラグ１２を形成すればよい。図６Ｂの構造を得るには、第１の層間絶縁膜１１を形成する前にエピタキシャル成長により積み上げ型シリコン領域１２−５を形成し、さらに保護絶縁膜１２−６を形成し、その後、常法に従って、上部の構造を形成する。なお、ゲート電極の構造については、図６Ａに示すようにリセスゲート、図６Ｂに示すプレーナゲートのいずれでも良い。なお、ゲート電極とサイドウオールスペーサー９との間に側壁保護膜（１）９−１、側壁保護膜（２）９−２を形成した例を示しているが、これに限定されるものではない。また、ゲート電極７として、ゲート多結晶シリコン７−１と金属層７−５との間にバリア層（７−２，７−３）を形成した例を示している。バリア層としては、導電性の金属の窒化膜を含む膜を用いることができる。公知のＴｉＮ、ＷＮ、ＴｉＮ／Ｔｉ、ＴｉＮ／ＴｉＳｉ、ＷＮ／Ｓｉ積層構造などが挙げられる。
また、後述する変形例で説明するようにドレイン側に複数のバンドギャップの異なる材料を使用する場合に、第１〜第３の実施形態で説明したボデイ構造の上にさらにバンドギャップの大きな積み上げ半導体層を設けることもできる。また、第２の実施形態で説明した埋め込み半導体層と積み上げ半導体層の組み合わせ、例えば、ソース領域を埋め込み半導体層とし、ドレイン領域上に積み上げ半導体層を形成することも可能である。
この他、構成部材はバンドギャップの違う部材であればＳｉやＳｉＧｅに限らず、他の化合物半導体を用いても良い。バンド構造でいうと、ボデイ領域に蓄えられるホールから見たエネルギー障壁が高くなるバンド構造であればよい。バンドギャップ差（ΔＥｇ）としては、０．０５ｅＶ以上であることが好ましく、０．１ｅＶ以上であることがより好ましい。
〔第７の実施形態〕
次に別の実施例（第７の実施例）を示す。図７Ａ〜７Ｅは本発明の一実施形態に係るメモリアレイの製造工程を示す平面図である。まず、図７ＡはＳＯＩ基板を用いて素子分離絶縁膜４で島状の半導体活性領域３−３を分離した状態の平面図を示す。図中の各活性領域３−３は二つのトランジスタを形成する大きさを持っており、上述するようなボデイ構造を有する。つづいて、図７Ｂに示すように、ゲート電極７（ワード線）を形成する。引き続いてソース・ドレイン領域を形成するための不純物をドーピングし、ゲート電極のサイドウオールスペーサー９を形成する。つづいて層間絶縁膜を形成し、コンタクトプラグを形成する（図７Ｃ）。ここでは層間絶縁膜下の活性領域も位置関係を把握するために表示している。続いて図７Ｄに示すように、ソース電位線１３を形成し、層間絶縁膜を形成し、ビット線コンタクトを形成してからビット線１６を形成する。この平面図を図７Ｅに示した。ここでも層間絶縁膜下の部位の位置を把握しやすくするため、下層配線等が表示してある。
次に、図７ＥのＡ−Ａ’断面を図８（ａ）に、Ｂ−Ｂ’断面を図８（ｂ）に示す。各符号は、前述のとおりである。なお、第１の半導体及び第２の半導体については明示していないが、ボデイ３に第１の半導体が、ソース及びドレイン領域１０に第２の半導体が適用される上記第１又は第２の実施形態が適用できる。上記例には各活性領域に二つのトランジスタを形成する場合について説明したが、各活性領域に一つのトランジスタを形成する配置としても良い。この場合には隣接するトランジスタ同士の干渉を排除して動作マージンを大きくすることができる。また、その他の変形例についても適用可能であることは、当業者に容易に理解されよう。
図９は、本発明に係るＦＢＣ−ＦＥＴをセルトランジスタに適用したメモリアレイの回路配置説明図である。各セルトランジスタは、Ｒｏｗ ｎ等で示したワード線とＣｎ等で示したビット線の交点部分に配置する。セルトランジスタのソース・ドレインの一方はビット線に、他方はＶｓ ｎ等で示したソース線に接続されている。また、ビット線が切り替えが可能なスイッチ（φｎ＿ｓｅｔ等）を介してセンスアンプＳＡにつながっている。センスアンプＳＡの参照電流（Ｉ＿ｒｅｆ）には、セルトランジスタのオン電流とオフ電流の間の値を持つ電流を検出時に与えることができる。
＜＜回路動作の説明＞＞
次に本発明のＦＢＣ型ＲＡＭの回路動作について説明する。
１）待機状態：
図１０Ａ〜図１０Ｄを用いて書き込みのオペレーションを説明する。これらの図では、半導体内部のソース／ボデイ／ドレインの接続部分を示している。Ｃ．Ｂ．はコンダクションバンド（伝導帯）の下端、Ｆ．Ｌ．はフェルミ準位、Ｖ．Ｂ．はバレンスバンド（価電子帯）の上端を示す。模式的に電子はハッチングを付した丸（●）で、ホールは白抜きの丸（○）で示す。
電源を切ってしばらく経過した平衡状態のバンド図を図１０Ａに示す。熱平衡状態であるのでｎ型半導体であるソース領域とドレイン領域ではコンダクションバンドにキャリアである電子があり、ボデイ領域はｐ型半導体であるのでバレンスバンドの上部にホールが分布している。
この状態からゲートに第１の電圧（図中の例では−２Ｖ）を印加するとボデイの領域のバンドは図１０Ｂのように変化する。この図１０Ｂの状態を待機状態とする。
２）「１」の書き込み（ボデイ領域にホールを蓄える）動作：
次に、図１０Ｃに示すように”なだれ降伏”を生じさせて、ボデイ部に正電荷をためる書き込み動作をおこなう。ソース電圧は０Ｖのままとし、ドレイン電圧を−２Ｖ、ゲート電圧を−１．５Ｖとする。これらの電圧はこの値に限定されるものではなく、ゲート下のボデイ領域とソース領域との接合部で“なだれ降伏”を生じさせるための逆バイアス状態を形成できればよい。ドレイン電圧は、電子を注入するため、ゲート電圧に対して０．５Ｖ程度負の電位としてドレイン側のコンダクションバンドに分布する電子をボデイ領域経由でボデイ領域とソース領域との接合部に供給する。この時、ボデイ領域の半導体のバンドギャップに対してソース・ドレイン領域の半導体のバンドギャップを大きくする構成としておく。こうすることにより、ドレイン領域のコンダクションバンドに分布する電子の一部がボデイ領域のコンダクションバンドを経由してボデイ／ソース接合部に到達し、この接合部では電界によって加速された電子によって電子−ホールペア（対）が形成され、更にこれらのキャリアによって“なだれ降伏“が起き、多数の電子とホールが生成される。ここで生成した電子はソース領域のコンダクションバンドに流れる。一方、ホールはボデイ領域のバレンスバンドの上側に集まる。ここでホールから見たバンドの障壁（ΔＥｇ）を越えられないホールがボデイ領域にとどまる。ドレイン領域のバンドギャップを大きくしておくとこのバンドの障壁（ΔＥｇ）を大きくすることができ、蓄えられるホールの数を多くすることができる。このホールの蓄積はボデイをプラスにバイアスすることと等価である。この時、ｎＭＯＳのＦＢＣは正の基板バイアスと等価の効果により閾値電圧（Ｖｔ）が低下し、ソース領域から電子の供給が起き易くなり、ｎＭＯＳのＦＢＣには電流が多く流れる。すなわち、ホールをボデイ領域に多く蓄えるということで情報量「１」が記憶される。
つづいて、図１０Ｄにホール蓄積後の待機状態のバンド図を示す。同図に示すようにドレイン電圧を０Ｖ、ゲート電圧を−２Ｖとする。こうすることにより、ホールに対するポテンシャルが深くなり、ホールをボデイ領域にながく保持できる。
３）「０」の書き込み（ボデイ領域からホールを引き抜く）動作：
図１０Ａに示す待機状態（ゲート電圧が−２Ｖ、ソースとドレイン電圧が０Ｖ）から、図１１Ａに示すようにゲート電圧を＋１Ｖ、ドレイン電圧を−２Ｖとする。この時、ボデイ領域のホールは、ホールにとってエネルギーの低いソース、ドレイン領域に移る。ドレインはボデイとのエネルギー差が大きく設定してあるので、ドレイン端では電界によって加速されてホールが引き抜かれる。
つづいて、図１１Ｂに示すようにゲート電圧を−２Ｖ、Ｄｒａｉｎを０Ｖとすると、ボデイ領域のコンダクションバンドにあった電子はソースあるいはドレイン領域のコンダクションバンドに移り、ボデイ領域のバレンスバンドではホールが引き抜かれて少ない状態で保持される。これによってボデイを負バイアスに引いているのと等価の状態が実現される。この時は適度のゲート電圧（読み出しゲート電圧）を設定することにより、ソースから電子がチャネル部に供給されにくく、閾値電圧（Ｖｔ）が大きいのでｎＭＯＳのＦＢＣには極めて僅かの電流しか流れない（ｎＭＯＳのＦＢＣはオフとなる）。すなわち、ホールをボデイ領域にから引き抜くことで情報量「０」が記憶される。
４）読み出し動作：
読み出し動作を説明する。図１０Ｄ及び図１１Ｂに示した待機状態から、情報量「１」を書き込んだトランジスタの閾値電圧と、情報量「０」を書き込んだトランジスタの閾値電圧の中間の値に読み出しのゲート電圧を設定する。ソースとドレインの間には０．５Ｖ以下程度の適度の電位勾配を設け、ゲート電圧は「１」と「０」状態を識別することができる０．８から１．０Ｖ程度のゲート電圧（ソースに対するゲートの電圧）Ｖｇを設定する。例えば、ゲート電圧を＋１Ｖ、ドレイン電圧を０．３Ｖと設定する。こうすると、ボデイ領域にホールが多数蓄えられた「１」状態（図１２Ａ）では、ボデイ(基板)を正バイアスしたのと等価になる。ソースから見たボデイ領域の障壁が低く、電子は容易にその障壁を越えることができる。結果として閾値電圧は小さくなり、ｎＭＯＳのＦＢＣに電流が流れ、ｎＭＯＳはオンする。一方、ボデイ領域からホールが抜きとられた「０」状態（図１２Ｂ）では、ボデイ(基板)を負バイアスで引いたのと等価になる。ソースから見たボデイ領域の障壁が高く、電子はその障壁を越えることができない。閾値電圧は大きくなり、ｎＭＯＳのＦＢＣに電流が殆ど流れず、ｎＭＯＳはオンしない。こうしてＦＢＣに電流が流れる（Ｏｎ）か、流れない（Ｏｆｆ）かで記録した情報が読み出される。
５）リフレッシュ動作：
ボデイ領域に蓄えた電荷の状態は、熱的励起あるいは界面準位を介した再結合などにより図１２Ａに示す熱平衡状態に近づく。そのため記憶させた情報を保持するためのリフレッシュを行なう必要がある。リフレッシュ動作は、ソースとドレインとの間に電位差を与えて、且つゲートにトランジスタの導通、非導通を識別できるゲート電圧を印加する。この動作は前述した読み出し動作と同じでよい。この状態からボデイ−ソース間の電位差が１．５Ｖ程度の逆バイアスとし、電流が流れる場合にはボデイ／ソース接合部で“なだれ降伏”を起こさせ、電子―ホール対の内のホールをボデイ部に蓄積する。ボデイにホールが蓄積されている場合には“なだれ降伏”が起きて、ボデイには再びホールが蓄積される。この後、ソース及びドレインを０Ｖ、ゲートを−２Ｖにバイアスして待機状態とし、リフレッシュされる。上記の各設定電圧は例示であり、これらの値に限定されることなくアレンジは可能である。
〔その他の変形例〕
図１３〜１５にドレイン領域のバンド構造の変形例を、図１６にボデイ領域のバンド構造の変形例を示す。これらの図は、図１０Ｃに示した情報量「１」の書き込み動作を示すもので、図１３では、ドレイン領域のバンドギャップをさらに大きくした例を、図１４では、ドレイン領域を２つの異なるバンドギャップを有する半導体層で構成した例を、図１５では、ドレイン領域を三層構造とし、中間に最もバンドギャップの大きな半導体層を設けた例を示す。一方、図１６では、ボデイ領域にさらにバンドギャップの小さな半導体層を追加して設けた例を示す。いずれも、ホールから見たバンドの障壁（ΔＥｇ）が図１０Ｃの場合よりも大きくなることで、より低いしきい値電圧での書き込みが可能となる。
前記したＳｉとＳｉＧｅとのバンドギャップ差（ΔＥｇ）は約０．１ｅＶであったが、上記のような変形例では、ΔＥｇをさらに大きくすることができる。例えば、ドレイン領域のバンドギャップをさらに大きくするには、バンドギャップの大きな化合物半導体（例えば、ＧａＰＮ）を配置する方法が挙げられる。Ｓｉと格子定数が極めて近くになるように調整したＧａＰ０．９７８Ｎ０．０１３のバンドギャップは、２．０ｅＶ以上と大きいのでキャリアに対する障壁を大きくできる。
こうしたヘテロ接合を形成する際には、格子定数（Lattice constant）の近いものを選択する事が望ましい。格子定数が不整合であるとミスフィット転移などが発生し、リーク電流の増加が起きる。格子定数の整合が可能でバンドギャップが異なるものの組み合わせとしては上記のＳｉとＧａＰＮ、ＳｉＧｅとＧａＡｓＰ、ＧａＰ、およびＧａＡｓＮ等も可能である。
また、ボデイ領域のバンドギャップをさらに小さくするには、ゲルマニウムのドープ量をさらに増やすことなどが挙げられる。特に図１３に示すように、一度にバンドギャップ差を大きくするよりも、図１４〜１６に示すように段階的にバンドギャップ差を大きくする方が、格子不整合などによるリーク電流発生を防止できることからより好ましい。
バンドギャップが異なる半導体の組み合わせとして、化合物半導体を用いることも可能である。例えばＧａＮｘＰ１−ｘは、ｘを調整することによって格子定数をＳｉとほぼ同じにすることができ、また、Ｓｉに対するＧａＮｘＰ１−ｘのバンドギャップを１ｅＶ程度大きくすることが可能である。また、ＳｉＧｅに対してはＧａＰやＧａＮｙＰ１−ｙやＡｌＰやＡｌＰｚＡｓ１−ｚなどの組み合わせも可能である。更に、ＧａαＩｎ１−αＡｓとＧａβＩｎ１−βＰなど複数の組み合わせが可能である。
以上、実施例を参照して本発明を説明したが、本発明は上記び実施例に限定されものではない。本発明の構成や詳細には、本発明の範囲内で当業者が理解し得る様々な変更をすることができる。
本発明に係るＦＢＣ型ＲＡＭは、公知の様々なメモリ装置に適用することができる。例えば、本発明に係るＦＢＣ型ＲＡＭチップ１１０を内蔵したメモリカード１２０（図１７（ａ）参照）、また、本発明に係るＦＢＣ型ＲＡＭチップ１１０を搭載したメモリ基板２１０にボールグリッドアレイ（ＢＧＡ）２３０とカバー２２０を用いてパッケージに実装したメモリ装置（図１７（ｂ）参照）、あるいは本発明に係るＦＢＣ型ＲＡＭチップ１１０を、端子２６０を有する基板２５０にインターフェースチップ２４０と共に搭載したメモリモジュール（図１７（ｃ）参照）などが挙げられる。
図１８に、本発明に係るＦＢＣ型ＲＡＭを搭載したＤＲＡＭ（上記メモリ装置を含む）を含むデータ処理システム４００の例を示す。データ処理システム４００は、例えばコンピュータシステムを含むが、これに限定されない。このシステム４００は、データプロセッサ４２０および本発明に係るＦＢＣ型ＲＡＭを搭載したＤＲＡＭ４６０を含む。データプロセッサ４２０は、例えば、マイクロプロセッサ（ＭＰＵ）、デジタルシグナルプロセッサ（ＤＰＳ）などを含むが、これらに限定されない。図１８においては簡単のため、データプロセッサ４２０は、システムバス４１０を介して既に記述した本発明に係るＦＢＣ型ＲＡＭを搭載したＤＲＡＭ４６０に接続されているが、システムバス４１０を介さずにローカルなバスによって接続される場合もある。
また、システムバス４１０は、ここでは簡便のため１本しか描かれていないが、必要に応じてコネクタなどを介しシリアルないしパラレルに接続される。また、必要に応じ、このシステムでは、ストレージデバイス４３０、Ｉ／Ｏデバイス４４０、ＲＯＭ４５０がシステムバス４１０に接続されるが、必ずしも必須の構成要素ではない。ここでＩ／Ｏデバイス４４０には、入力デバイスもしくは出力デバイスのいずれか一方のみの場合も含まれる。さらに、各構成要素の個数は、図では簡単のため１つにとどめているが、それに限定されるものではなく、少なくともいずれかが複数個の場合も含まれる。本発明に係るＦＢＣ型ＲＡＭを搭載したＤＲＡＭ４６０は、従来のキャパシタを有するＤＲＡＭに比べて低消費電力化が可能となるので、上記データ処理システムも低消費電力が要求される携帯用電子機器への搭載に寄与できる。
本発明の第１の実施形態に係るＦＢＣ型ＲＡＭの構成を示す断面図である。 図１に示すＦＢＣ型ＲＡＭの製造工程を説明する工程断面図である。 図１に示すＦＢＣ型ＲＡＭの製造工程を説明する工程断面図である。 図１に示すＦＢＣ型ＲＡＭの製造工程を説明する工程断面図である。 図１に示すＦＢＣ型ＲＡＭの製造工程を説明する工程断面図である。 図１に示すＦＢＣ型ＲＡＭの製造工程を説明する工程断面図である。 本発明の第２の実施形態に係るＦＢＣ型ＲＡＭの製造工程を説明する工程断面図である。 本発明の第２の実施形態に係るＦＢＣ型ＲＡＭの製造工程を説明する工程断面図である。 本発明の第２の実施形態に係るＦＢＣ型ＲＡＭの製造工程を説明する工程断面図である。 本発明の第２の実施形態に係るＦＢＣ型ＲＡＭの製造工程を説明する工程断面図である。 本発明の第２の実施形態に係るＦＢＣ型ＲＡＭの構成を説明する断面図である。 本発明の第３の実施形態に係るＦＢＣ型ＲＡＭの製造工程を説明する工程断面図である。 本発明の第４の実施形態に係るＦＢＣ型ＲＡＭの製造工程を説明する工程断面図である。 本発明の第４の実施形態に係るＦＢＣ型ＲＡＭの製造工程を説明する工程断面図である。 本発明の第４の実施形態に係るＦＢＣ型ＲＡＭの製造工程を説明する工程断面図である。 本発明の第４の実施形態に係るＦＢＣ型ＲＡＭの製造工程を説明する工程断面図である。 本発明の第４の実施形態に係るＦＢＣ型ＲＡＭの構成を説明する断面図である。 本発明の第５の実施形態に係るＦＢＣ型ＲＡＭの構成を説明する断面図である。 本発明の第６の実施形態に係るＦＢＣ型ＲＡＭの構成を説明する断面図である。 本発明の一実施形態に係るメモリアレイの製造工程を示す平面図である。 本発明の一実施形態に係るメモリアレイの製造工程を示す平面図である。 本発明の一実施形態に係るメモリアレイの製造工程を示す平面図である。 本発明の一実施形態に係るメモリアレイの製造工程を示す平面図である。 本発明の一実施形態に係るメモリアレイの製造工程を示す平面図である。 （ａ）は図７ＥのＡ−Ａ’断面図、（ｂ）はＢ−Ｂ’断面図である。 本発明に係るＦＢＣ−ＦＥＴをセルトランジスタに適用したメモリアレイの回路配置説明図である。 本発明に係るＦＢＣ型ＲＡＭの動作原理を説明するバンド図であり、バイアスを全て０Ｖとした平衡状態のバンド図である。 正電荷を保持するようにボデイの電位を負に保った待機状態のバンド図である。 情報量「１」の書き込み（ホール蓄積）状態のバンド図である。 情報量「１」の書き込み後（ホール蓄積後）の待機状態のバンド図である。 情報量「０」の書き込み（ホール抜き取り）状態のバンド図である。 情報量「０」の書き込み後の待機状態のバンド図である。 情報量「１」を書き込んだ状態からのデータの読み出しを説明するゲート絶縁膜近傍のバンド図である。 情報量「０」を書き込んだ状態からのデータの読み出しを説明するゲート絶縁膜近傍のバンド図である。 ドレイン領域のバンド構造の変形例を説明する図である。 ドレイン領域のバンド構造の他の変形例を説明する図である。 ドレイン領域のバンド構造のさらに他の変形例を説明する図である。 ボデイ領域のバンド構造の変形例を説明する図である。 本発明に係るＦＢＣ型ＲＡＭの使用例を説明する図である。 本発明に係るＦＢＣ型ＲＡＭを搭載したＤＲＡＭを含むデータ処理システムの例を示す図である。
符号の説明
１ 半導体基板
２ 埋込み絶縁膜
３ ボデイ（ｐ型ＳｉＧｅ）
３−１ ボデイ（ｐ型Ｓｉ）
３−２ ｎ型Ｓｉ
３−３ 半導体活性領域
３−５ Ｇｅドープｐ型Ｓｉ（ｂｏｄｙ）
３−７ ｎ型Ｓｉ
４ 素子分離絶縁膜
４−２ カラー絶縁膜
４−４ レジスト
４−５ ｐ型Ｓｉ露出領域
４−７ リセスゲート用の溝
５ ゲート絶縁膜
６−１ 多結晶シリコン（ダミーゲート）
６−２ ダミーゲートを除去した部分
７ ゲート電極
７−１ ゲート多結晶シリコン
７−２ バリア膜（１）
７−３ バリア膜（２）
７−５ ゲート金属層
８ キャップ絶縁膜
９ サイドウオールスペーサー
９−１側壁保護膜（１）
９−２側壁保護膜（２）
１０ ソース・ドレイン
１０−２ ｎ型Ｓｉソース・ドレイン
１０−３ 高濃度ソース・ドレイン
１０−５ ＳｉＧｅの溝
１０−７ Ｓｉ層
１１ 第１の層間絶縁膜
１２ コンタクトプラグ
１２−２ バリア層（１）
１２−４ バリア層（２）
１２−５ 積み上げシリコン領域
１２−６ 絶縁膜
１３ 配線（Ｍ１）
１４ 絶縁膜（２）
１５ ビア・プラグ（１）
１６ ビット線（Ｍ２）
１７ 絶縁膜（２）
１８ ビア・プラグ（２）
１９ 配線（Ｍ３）
１９−１金属層（１）
１９−２金属層（２）
２０ 保護絶縁膜
１１０ ＲＡＭチップ
１２０ メモリカード
２１０ 基板
２２０ カバー
２３０ ＢＧＡ
２４０ インターフェース・チップ
２５０ 基板
２６０ 端子
４００ データ処理システム
４１０ システムバス
４２０ データプロセッサ
４３０ ストレージデバイス
４４０ Ｉ／Ｏデバイス
４５０ ＲＯＭ
４６０ ＤＲＡＭ

Claims (14)

  1. 絶縁材料で基板と電気的に絶縁され、フローティングボデイとなるチャネルボデイ部にホールを蓄積して情報を記憶する電界効果トランジスタからなるキャパシタレスランダムアクセスメモリであって、
    前記電界効果トランジスタのｐ型のチャネルボデイ部を含み、第１の半導体材料で構成される第１の半導体層と、
    前記電界効果トランジスタのｎ型のソース及びドレイン並びにそのコンタクト部の少なくとも一方を含む第２の半導体材料で構成される第２の半導体層と、
    前記チャネルボデイ部上にゲート絶縁膜を介して形成されるゲート電極と、を備え、
    前記第２の半導体材料のバンドギャップが前記第１の半導体バンドギャップより大きく、
    前記第１の半導体層と前記第２の半導体層が接して設けられていることを特徴とするキャパシタレスランダムアクセスメモリ。
  2. 前記第１の半導体層がＳｉＧｅであり、前記第２の半導体層がＳｉである請求項１に記載のキャパシタレスランダムアクセスメモリ。
  3. 素子分離絶縁膜で区画された領域内に前記第１の半導体層からなる第１の層が形成されており、前記第１の層に設けられた、前記電界効果トランジスタのソース及びドレインの一部に前記第２の半導体層が埋め込み形成されていることを特徴とする請求項１又は２に記載のキャパシタレスランダムアクセスメモリ。
  4. 素子分離絶縁膜で区画された領域内に前記第１の半導体層からなる第１の層が形成されており、前記第１の層に設けられた、前記電界効果トランジスタのソース及びドレイン上に前記第２の半導体層の積み上げ構造を有する請求項１又は２に記載のキャパシタレスランダムアクセスメモリ。
  5. 前記第２の半導体層の積み上げ構造が、前記コンタクト部の下部構造として形成されていることを特徴とする請求項４に記載のキャパシタレスランダムアクセスメモリ。
  6. 前記ソースとドレインの各々が高濃度不純物領域と低濃度不純物領域を有し、
    前記低濃度不純物領域の各々が少なくとも前記チャネルボデイ部と前記ソースとドレインの前記高濃度不純物領域との間に配置されることを特徴とする請求項１乃至５のいずれか一項に記載のキャパシタレスランダムアクセスメモリ。
  7. 前記ゲート電極が、少なくとも前記第１の半導体層に達する溝内に形成したリセスゲートであることを特徴とする請求項１乃至６のいずれか１項に記載のキャパシタレスランダムアクセスメモリ。
  8. 前記ゲート電極が、多結晶シリコンと高融点金属を含むことを特徴とする請求項１乃至７のいずれか１項に記載のキャパシタレスランダムアクセスメモリ。
  9. 前記ゲート電極、前記ソース及び前記ドレインの上にシリサイド層が配置されることを特徴とする請求項１乃至８のいずれか１項に記載のキャパシタレスランダムアクセスメモリ。
  10. 前記シリサイド層はコバルトシリサイド層である請求項９に記載のキャパシタレスランダムアクセスメモリ。
  11. 複数のワード線と複数のビット線の各交点に前記フローティングボデイ構造を有する電界効果トランジスタが配置され、各電界効果トランジスタの前記ソース及びドレインの一方がビット線に接続され、各電界効果トランジスタの前記ソース及びドレインの他方がソース線に接続され、前記複数のビット線が選択スイッチを介してセンスアンプに繋がり、該センスアンプは、前記電界効果トランジスタのオン電流とオフ電流の間の値を持つ電流を検出時に与える信号線に繋がっていることを特徴とする請求項１乃至１０のいずれか１項記載のキャパシタレスランダムアクセスメモリ。
  12. 前記キャパシタレスランダムアクセスメモリは、前記キャパシタレスランダムアクセスメモリを含むチップを搭載したメモリカードである請求項１乃至１１のいずれか一項に記載のキャパシタレスランダムアクセスメモリ。
  13. 前記キャパシタレスランダムアクセスメモリは、前記キャパシタレスランダムアクセスメモリを含むチップをパッケージに実装したキャパシタレスランダムアクセスメモリである請求項１乃至１１のいずれか一項に記載のキャパシタレスランダムアクセスメモリ。
  14. 前記キャパシタレスランダムアクセスメモリは、前記キャパシタレスランダムアクセスメモリを含むチップを内蔵したメモリモジュールである請求項１乃至１１のいずれか一項に記載のキャパシタレスランダムアクセスメモリ。
JP2008154374A 2008-06-12 2008-06-12 半導体装置 Active JP6053250B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008154374A JP6053250B2 (ja) 2008-06-12 2008-06-12 半導体装置
US12/483,447 US7923766B2 (en) 2008-06-12 2009-06-12 Semiconductor device including capacitorless RAM

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008154374A JP6053250B2 (ja) 2008-06-12 2008-06-12 半導体装置

Publications (3)

Publication Number Publication Date
JP2009302249A JP2009302249A (ja) 2009-12-24
JP2009302249A5 JP2009302249A5 (ja) 2013-08-15
JP6053250B2 true JP6053250B2 (ja) 2016-12-27

Family

ID=41414643

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008154374A Active JP6053250B2 (ja) 2008-06-12 2008-06-12 半導体装置

Country Status (2)

Country Link
US (1) US7923766B2 (ja)
JP (1) JP6053250B2 (ja)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9230651B2 (en) 2012-04-08 2016-01-05 Zeno Semiconductor, Inc. Memory device having electrically floating body transitor
EP2320454A1 (en) * 2009-11-05 2011-05-11 S.O.I.Tec Silicon on Insulator Technologies Substrate holder and clipping device
FR2953641B1 (fr) * 2009-12-08 2012-02-10 S O I Tec Silicon On Insulator Tech Circuit de transistors homogenes sur seoi avec grille de controle arriere enterree sous la couche isolante
US8508289B2 (en) * 2009-12-08 2013-08-13 Soitec Data-path cell on an SeOI substrate with a back control gate beneath the insulating layer
FR2953636B1 (fr) * 2009-12-08 2012-02-10 Soitec Silicon On Insulator Procede de commande d'une cellule memoire dram sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante
FR2953643B1 (fr) * 2009-12-08 2012-07-27 Soitec Silicon On Insulator Cellule memoire flash sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante
FR2957193B1 (fr) 2010-03-03 2012-04-20 Soitec Silicon On Insulator Cellule a chemin de donnees sur substrat seoi avec grille de controle arriere enterree sous la couche isolante
FR2955203B1 (fr) * 2010-01-14 2012-03-23 Soitec Silicon On Insulator Cellule memoire dont le canal traverse une couche dielectrique enterree
FR2955204B1 (fr) * 2010-01-14 2012-07-20 Soitec Silicon On Insulator Cellule memoire dram disposant d'un injecteur bipolaire vertical
FR2955195B1 (fr) * 2010-01-14 2012-03-09 Soitec Silicon On Insulator Dispositif de comparaison de donnees dans une memoire adressable par contenu sur seoi
FR2955200B1 (fr) 2010-01-14 2012-07-20 Soitec Silicon On Insulator Dispositif, et son procede de fabrication, disposant d'un contact entre regions semi-conductrices a travers une couche isolante enterree
KR101116361B1 (ko) * 2010-02-26 2012-03-09 주식회사 하이닉스반도체 반도체 장치 제조 방법
FR2957186B1 (fr) * 2010-03-08 2012-09-28 Soitec Silicon On Insulator Cellule memoire de type sram
FR2957449B1 (fr) 2010-03-11 2022-07-15 S O I Tec Silicon On Insulator Tech Micro-amplificateur de lecture pour memoire
FR2958441B1 (fr) 2010-04-02 2012-07-13 Soitec Silicon On Insulator Circuit pseudo-inverseur sur seoi
EP2378549A1 (en) 2010-04-06 2011-10-19 S.O.I.Tec Silicon on Insulator Technologies Method for manufacturing a semiconductor substrate
EP2381470B1 (en) 2010-04-22 2012-08-22 Soitec Semiconductor device comprising a field-effect transistor in a silicon-on-insulator structure
CN101924138B (zh) * 2010-06-25 2013-02-06 中国科学院上海微系统与信息技术研究所 防止浮体及自加热效应的mos器件结构及其制备方法
US8431961B2 (en) 2011-02-03 2013-04-30 Micron Technology, Inc. Memory devices with a connecting region having a band gap lower than a band gap of a body region
FR2985089B1 (fr) * 2011-12-27 2015-12-04 Commissariat Energie Atomique Transistor et procede de fabrication d'un transistor
US9698229B2 (en) * 2012-01-17 2017-07-04 United Microelectronics Corp. Semiconductor structure and process thereof
US20150372100A1 (en) * 2014-06-19 2015-12-24 GlobalFoundries, Inc. Integrated circuits having improved contacts and methods for fabricating same
US9793403B2 (en) * 2015-04-14 2017-10-17 Samsung Electronics Co., Ltd. Multi-layer fin field effect transistor devices and methods of forming the same
US10923493B2 (en) 2018-09-06 2021-02-16 Micron Technology, Inc. Microelectronic devices, electronic systems, and related methods
US11430951B2 (en) * 2020-04-24 2022-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive memory cell with switching layer comprising one or more dopants
CN121040234A (zh) * 2024-03-28 2025-11-28 京东方科技集团股份有限公司 晶体管、驱动背板及制备方法和显示装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3144032B2 (ja) * 1992-03-30 2001-03-07 ソニー株式会社 薄膜トランジスタ及びその製造方法
JP3361922B2 (ja) * 1994-09-13 2003-01-07 株式会社東芝 半導体装置
JP3759648B2 (ja) * 1996-03-04 2006-03-29 株式会社ルネサステクノロジ 半導体記憶装置
JPH1092952A (ja) * 1996-09-18 1998-04-10 Toshiba Corp 半導体記憶装置
US6061267A (en) * 1998-09-28 2000-05-09 Texas Instruments Incorporated Memory circuits, systems, and methods with cells using back bias to control the threshold voltage of one or more corresponding cell transistors
JP2000243854A (ja) * 1999-02-22 2000-09-08 Toshiba Corp 半導体装置及びその製造方法
US6111778A (en) 1999-05-10 2000-08-29 International Business Machines Corporation Body contacted dynamic memory
US6621725B2 (en) 2000-08-17 2003-09-16 Kabushiki Kaisha Toshiba Semiconductor memory device with floating storage bulk region and method of manufacturing the same
TWI230392B (en) * 2001-06-18 2005-04-01 Innovative Silicon Sa Semiconductor device
JP3647777B2 (ja) * 2001-07-06 2005-05-18 株式会社東芝 電界効果トランジスタの製造方法及び集積回路素子
JP3597831B2 (ja) * 2002-07-01 2004-12-08 株式会社東芝 電界効果トランジスタ及びその製造方法
US7042052B2 (en) * 2003-02-10 2006-05-09 Micron Technology, Inc. Transistor constructions and electronic devices
US6912150B2 (en) * 2003-05-13 2005-06-28 Lionel Portman Reference current generator, and method of programming, adjusting and/or operating same

Also Published As

Publication number Publication date
JP2009302249A (ja) 2009-12-24
US7923766B2 (en) 2011-04-12
US20090310431A1 (en) 2009-12-17

Similar Documents

Publication Publication Date Title
JP6053250B2 (ja) 半導体装置
US20240224496A1 (en) Memory Device Comprising Electrically Floating Body Transistor
CN101207155B (zh) 具有有利于不同导电率类型区域的栅的浮体存储单元
KR101073643B1 (ko) 고성능 단일 트랜지스터 플로팅 바디 ｄｒａｍ 소자 및 그 제조 방법
US7986006B2 (en) Single transistor memory cell with reduced recombination rates
US11476251B2 (en) Channel integration in a three-node access device for vertical three dimensional (3D) memory
US7238555B2 (en) Single transistor memory cell with reduced programming voltages
US8143656B2 (en) High performance one-transistor DRAM cell device and manufacturing method thereof
US8575604B2 (en) Semiconductor memory device
US20180197868A1 (en) Semiconductor device and manufacturing method thereof
KR20180134519A (ko) 반도체 장치
US7132751B2 (en) Memory cell using silicon carbide
US20220045069A1 (en) Source/drain integration in a three-node access device for vertical three dimensional (3d) memory
CN101604693A (zh) 存储器元件
US20230269923A1 (en) Semiconductor memory device
KR20170055031A (ko) 터널링 전계효과 트랜지스터를 이용한 1t 디램 셀 소자와 그 제조방법 및 이를 이용한 메모리 어레이
US8525248B2 (en) Memory cell comprising a floating body, a channel region, and a diode
US8072022B2 (en) Apparatus and methods for improved flash cell characteristics
US20190371942A1 (en) Semiconductor device structure and method of forming such a semiconductor device structure
TWI879251B (zh) 具有記憶元件的半導體裝置
US20250169054A1 (en) Memory device using semiconductor element
EP4318561A2 (en) 3d stacked field-effect transistor device with pn junction structure
US8437184B1 (en) Method of controlling a vertical dual-gate dynamic random access memory
CN117525064A (zh) 具有pn结结构的3d堆叠场效应晶体管器件
WO2021242721A1 (en) A memory device comprising an electrically floating body transistor

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110408

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130702

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20130730

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131212

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140107

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20140407

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20140410

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20140410

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140707

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150127

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20150327

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20150401

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150527

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20150714

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20150821

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20160601

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160830

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161129

R150 Certificate of patent or registration of utility model

Ref document number: 6053250

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250