JP6064552B2 - 光センサ及び光センサの駆動方法 - Google Patents

Description

本発明は、光センサ及び光センサの駆動方法に関する。

従来、光検出素子がアレイ状に配置された光センサが用いられている。光センサは、各光検出素子が入射した赤外線等の光を電気信号に変換して、画像信号を生成する。

光センサにより生成される画像の解像度は、光検出素子の数に対応しており、光センサの解像度を向上させるために、アレイ内の光検出素子の数を増加させることが行われている。

特開２００２−２６２１３２号公報

Ｉｎｆｒａｒｅｄ Ｐｈｙｓｉｃｓ ＆ Ｔｅｃｈｎｏｌｏｇｙ ５２ （２００９） ３６４-３７０

アレイを形成する光検出素子の数が増えると、結晶起因又はプロセス起因による画素間の検出感度のバラつきにより、アレイ内に感度ムラが生じることがある。

また、アレイを形成する光検出素子が増加するのと共に、１つの画素の寸法が低減するので、不良画素となる光検出素子が生じ易くなる。不良画素では、例えば、光吸収層を挟む２つの電極同士が短絡する。

本明細書では、不良画素を有効に利用してアレイ内の感度ムラを低減する光センサを提供することを目的とする。

また、本明細書では、不良画素を有効に利用してアレイ内の感度ムラを低減した光センサの駆動方法を提供することを目的とする。

本明細書に開示する光センサによれば、複数の光検出素子を有する光検出アレイであって、各上記光検出素子は、光吸収層と、上記光吸収層の一方の側に配置された第１電極層と、上記光吸収層の他方の側に配置された第２電極層とを有し、上記光検出アレイは少なくとも２つの上記光検出素子を有する複数の領域に分割され、各上記領域内に配置される上記光検出素子の上記第２電極層同士が電気的に接続されており、上記光検出アレイの外周に面していない各上記領域には、上記第１電極層と上記第２電極層とが短絡している少なくとも１つの上記光検出素子が配置されている、光検出アレイと、上記第１電極層と上記第２電極層とが短絡している上記光検出素子の上記第１電極層に対して、電圧を印加する電圧印加部と、を備える。

また、本明細書に開示する光センサの駆動方法によれば、光センサの駆動方法であって、
上記光センサは、複数の光検出素子を有する光検出アレイであって、各上記光検出素子は、光吸収層と、上記光吸収層の一方の側に配置された第１電極層と、上記光吸収層の他方の側に配置された第２電極層とを有し、上記光検出アレイは少なくとも２つの上記光検出素子を有する複数の領域に分割され、各上記領域内に配置される上記光検出素子の上記第２電極層同士が電気的に接続されており、上記光検出アレイの外周に面していない上記領域には、上記第１電極層と上記第２電極層とが短絡している少なくとも１つの上記光検出素子が配置されている、光検出アレイと、上記第１電極層と上記第２電極層とが短絡している上記光検出素子の上記第１電極層に対して、電圧を印加する電圧印加部と、を備えており、上記光検出アレイの外周に面していない上記領域では、上記領域それぞれに配置された上記第１電極層と上記第２電極層とが短絡している上記光検出素子の上記第１電極層に対して、電圧を印加し、上記第１電極層と上記第２電極層とが短絡していない上記光検出素子の上記第１電極層から流れる電流に基づいて、上記第１電極層と上記第２電極層とが短絡していない上記光検出素子の受光量を検出する。

上述した本明細書に開示する光センサによれば、不良画素を有効に利用してアレイ内の感度ムラを低減できる。

また、上述した本明細書に開示する光センサの駆動方法によれば、不良画素を有効に利用してアレイ内の感度ムラを低減できる。

前述の一般的な説明及び後述の詳細な説明の両方は、例示的及び説明的なものであり、特許請求の範囲に記載されている本発明を制限するものではない。

本明細書に開示する光センサの一実施形態を示す図である。 光センサの構成を説明する図である。 光検出アレイを示す断面図である。 光センサの一の領域を駆動する領域駆動回路を示す図である。 素子駆動回路を示す図である。 本明細書に開示する光検出アレイの製造方法の一実施形態の工程（その１）を示す図である。 本明細書に開示する光検出アレイの製造方法の一実施形態の工程（その２）を示す図である。 本明細書に開示する光検出アレイの製造方法の一実施形態の工程（その３）を示す図である。 本明細書に開示する光検出アレイの製造方法の一実施形態の工程（その４）を示す図である。 本明細書に開示する光検出アレイの製造方法の一実施形態の工程（その５）を示す図である。 光センサのバイアス電圧を設定する方法の一実施形態を説明するフローチャートである。 光センサの駆動方法の一実施形態を説明するフローチャートである。

以下、本明細書で開示する光センサの好ましい一実施形態を、図を参照して説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。

図１は、本明細書に開示する光センサの一実施形態を示す図である。図２は、光センサの構成を説明する図である。図３は、光検出アレイを示す断面図である。図４は、光センサの一の領域を駆動する領域駆動回路を示す図である。図５は、光検出素子を駆動する素子駆動回路を示す図である。

本実施形態の光センサ１は、２次元に配置された複数の光検出素子Ｄを有する光検出アレイ１０と、各光検出素子Ｄの受光量を検出する読み出し回路を有する駆動回路基板２０とを備える。光検出アレイ１０の各光検出素子Ｄは、バンプ１９を介して、駆動回路基板２０と電気的に接続する。

光センサ１では、光検出素子Ｄは光の入射量に応じて光電流を発生する。光検出素子Ｄが検出する光の波長は、光センサの用途に応じて適宜設定されるが、例えば、赤外線の領域に設定することができる。

光検出アレイ１０は、光検出アレイ１０の外周Ｗに面していない複数の領域Ｒ１と、光検出アレイの外周Ｗに面している複数の領域Ｒ２に分割されている。領域Ｒ１及び領域Ｒ２それぞれは、少なくとも２つの光検出素子Ｄを有する。

光検出アレイ１０の外周Ｗは、複数の光検出素子Ｄが２次元状に配置された領域を規定する。図２に示すように、光検出アレイ１０の外周Ｗに面して、複数の領域Ｒ２が配置される。また、領域Ｒ２の内側には、光検出アレイ１０の外周Ｗに面していない複数の領域Ｒ１が配置される。

図３に示すように、光検出アレイ１０の各領域Ｒ１、Ｒ２は、共通の基板１１を有する。図３に示す断面の例では、光検出アレイ１０の外周Ｗに面していない領域Ｒ１には、２つの光検出素子Ｄ１，Ｄ２が示されており、光検出アレイ１０の外周Ｗに面している領域Ｒ２には、２つの光検出素子Ｄ３，Ｄ４が示されている。

光検出アレイ１０の外周Ｗに面していない領域Ｒ１では、２つの光検出素子Ｄ１，Ｄ２は、基板１１上に配置された共通の下部電極層１２を有する。

更に、光検出素子Ｄ１，Ｄ２は、下部電極層１２上に配置された光吸収層１３と、光吸収層１３上に配置された上部電極層１４と、上部電極層１４上に配置された光結合層１５と、光結合層１５上に配置された反射層１７とを有する。反射層１７と上部電極層１４との間には、両層の間の導電性を向上するオーミック電極１６が配置される。反射層１７上には、バンプ電極１８を介して、バンプ１９が配置される。

領域Ｒ１では、光検出素子Ｄ２は不良画素であり、上部電極層１４と下部電極層１２とが短絡している。このような不良画素は、生成された画像では、黒い点として認識され得る。一方、光検出素子Ｄ１は不良画素ではない。

上部電極層１４と下部電極層１２とが短絡している光検出素子は、光検出アレイ１０内にランダムに分布するように、領域Ｒ１内に配置されることが、撮像される画素の見やすさの観点から好ましい。

また、領域Ｒ２では、２つの光検出素子Ｄ３，Ｄ４は、基板１１上に配置された共通の下部電極層１２を有している。光検出素子Ｄ３は不良画素であり、上部電極層１４と下部電極層１２とが短絡している。一方、光検出素子Ｄ４は不良画素ではない。

上部電極層１４と下部電極層１２とが短絡している光検出素子は、光検出アレイ１０内にランダムに分布するように、領域Ｒ２内に配置されることが、撮像される画素の見やすさの観点から好ましい。

光検出素子Ｄ３，Ｄ４は、上述した領域Ｒ１の光検出素子Ｄ１，Ｄ２と同様の構造を有しており、上述した光検出素子Ｄ１，Ｄ２の説明は、光検出素子Ｄ３，Ｄ４に対しても、適宜適用される。

光検出アレイ１０の外周Ｗに面している領域Ｒ２における光検出アレイ１０の外周Ｗ側の部分には、下部電極層１２と電気的に接続する下部電極端子Ｅが配置される。

光検出アレイ１０は、バンプ１９及び下部電極端子Ｅの部分を除いて、絶縁層Ｆにより覆われている。

図２に示すように、駆動回路基板２０は、対応する領域Ｒ１，Ｒ２に配置された光検出素子Ｄを駆動する領域駆動回路３０と、水平走査部２１と、垂直走査部２２と、垂直走査部２２に接続された行線２４と、水平走査部２１に接続された列線２５とを有する。図２では、駆動回路基板２０の領域駆動回路３０と、その領域駆動回路３０により駆動される光検出アレイ１０の領域Ｒ１，Ｒ２とは、重ね合わされて鎖線で示されている。

図４は、一の領域駆動回路３０の回路素子と、対応する領域Ｒ１，Ｒ２の光検出素子Ｄとの接続関係を示している。図４に示す例では、一の領域Ｒ１，Ｒ２は、４つの光検出素子Ｄを有している。

図４に示すように、行線２４と各光検出素子Ｄとは、行選択トランジスタ２６と、行選択トランジスタ２６のソースに接続されたソースフォロワトランジスタ３１と、素子駆動回路４０とを介して接続する。

行選択トランジスタ２６のゲートは、行線２４に接続する。行選択トランジスタ２６のドレインは、列線２５に接続する。

ソースフォロワトランジスタ３１のドレインは、行選択トランジスタ２６のソースに接続する。ソースフォロワトランジスタ３１のソースには、電源電圧ＶＤＡが供給される。ソースフォロワトランジスタ３１のゲートは、素子駆動回路４０に接続する。

列線２５は、列選択トランジスタ２７を介して、水平走査部２１に接続する。

列選択トランジスタ２７のゲートは、水平走査部２１に接続する。列選択トランジスタ２７のソースは、列線２５に接続する。列選択トランジスタ２７のドレインは、読み出し線Ｇに接続する。

読み出し線Ｇは、一方の端部が増幅器２９を介して、出力端子ＯＵＴに接続され、他方の端部が負荷トランジスタ２８を介してグランド電位に接続する。

垂直走査部２２は、各行線２４を順次駆動し、各行線２４に接続されている行選択トランジスタ２６のオン・オフ制御を行なう。また、水平走査部２１は、各列選択トランジスタ２７を順次駆動し、各列選択トランジスタ２７のオン・オフ制御を行なう。

垂直走査部２２によって行線２４が選択されると、選択された行線２４に接続された行選択トランジスタ２６はオン状態となる。行選択トランジスタ２６がオン状態となると、不良画素でない光検出素子Ｄからの出力信号が、素子駆動回路４０、ソースフォロワトランジスタ３１及び行選択トランジスタ２６を介して、列線２５に出力される。

一方、水平走査部２１によって列選択トランジスタ２７が選択されると、選択された列選択トランジスタ２７はオン状態となる。列選択トランジスタ２７がオン状態となると、上述のようにして各列線２５に出力されている出力信号が、列選択トランジスタ２７を介して読み出し線Ｇに出力される。読み出し線Ｇに出力された出力信号は増幅器２９を介して出力端子ＯＵＴに出力される。

図５に示すように、電圧生成部２３は、制御部２３ａ及び記憶部２３ｂを有する。記憶部２３ｂは、上部電極層１４と下部電極層１２とが短絡している光検出素子の画素番号と共に、短絡している光検出素子が配置される領域Ｒ１，Ｒ２と関連づけられたバイアス電圧を記憶する。バイアス電圧は、アレイ内の感度ムラを低減するように領域Ｒ１，Ｒ２毎に設定される。領域Ｒ１，Ｒ２毎のバイアス電圧は、光検出アレイ１０が受光している時に、信号線Ｂ（図４参照）を介して増幅器２０から電圧生成部２３にフィードバックされる信号に基づいて決定され得る。

制御部２３ａは、記憶部２３ｂが記憶している光検出素子の画素番号を読み出し、読み出した画素番号に対応する素子駆動回路４０の電圧印加部Ｃに対して、読み出した画素番号の光検出素子の上部電極層１４に個別のバイアス電圧を印加させる。

素子駆動回路４０は、各光検出素子Ｄに対応して配置される。素子駆動回路４０は、不良画素である光検出素子の上部電極層１４にバイアス電圧を印加する電圧印加部Ｃと、不良画素でない光検出素子の受光量を検出する読み出し回路の一部とを有する。

電圧印加部Ｃは、データ保持部４１と、スイッチ４２と、インバータ４３と、スイッチ４９とを有する。スイッチ４２及びスイッチ４９は、ｐ型トランジスタ及びｎ型トランジスタを有し、両トランジスタのソース同士及びドレイン同士が接続される。

制御部２３ａは、不良画素である光検出素子に対応する電圧印加部Ｃのデータ保持部４１に対して、信号線Ｌ１を介して、ローレベルの制御信号を出力する。一方、制御部２３ａは、不良画素でない光検出素子に対応するデータ保持部４１に対して、信号線Ｌ１を介して、ハイレベルの制御信号を出力する。

データ保持部４１は、制御部２３ａから入力した制御信号を保持し且つスイッチ４２のｐ型トランジスタのゲート及びスイッチ４９のｐ型トランジスタのゲート及びインバータ４３に対して、保持する制御信号を出力する。インバータ４３は、入力した制御信号のレベルを反転した反転信号を、スイッチ４２のｎ型トランジスタのゲート及びスイッチ４９のｎ型トランジスタのゲートに出力する。

このようにして、スイッチ４２及びスイッチ４９は、制御部２３ａがローレベルの制御信号を出力した場合にオン状態となる。一方、スイッチ４２及びスイッチ４９は、制御部２３ａがハイレベルの制御信号を出力した場合にオフ状態となる。

また、電圧生成部２３の制御部２３ａは、不良画素である光検出素子が配置される領域Ｒ１，Ｒ２と関連づけられたバイアス電圧を、記憶部２３ｂから読み出す。そして、制御部２３ａは、不良画素である光検出素子に対応するスイッチ４２に対して、信号線Ｌ２を介して、領域Ｒ１，Ｒ２に対応して個別のバイアス電圧を出力する。

オン状態のスイッチ４２は、制御部２３ａから入力したバイアス電圧を、バンプ１９を介して、上部電極層１４と下部電極層１２とが短絡している光検出素子Ｄの上部電極層１４に印加する。図３に示す例では、バイアス電圧は、不良画素である光検出素子Ｄ２、Ｄ３の上部電極層１４に対して印加される。

また、オン状態のスイッチ４９は、バンプ１９と、トランジスタ４４との間を導通させる。一方、オフ状態のスイッチ４９は、バンプ１９と、トランジスタ４４との間を遮断する。

バイアス電圧が印加された光検出素子Ｄでは、印加された電圧が、上部電極層１４と短絡している下部電極層１２にも印加される。下部電極層１２に印加されたバイアス電圧は、下部電極層１２を共通にする同じ領域に配置された他の光検出素子にも印加される。このように不良画素である光検出素子を利用して、各領域Ｒ１，Ｒ２に対して、個別のバイアス電圧が印加される。光検出アレイ１０内の各領域Ｒ１，Ｒ２に対して、個別のバイアス電圧が印加されることにより、各領域の光検出素子Ｄの感度が均一になる。

また、素子駆動回路４０は、不良画素でない光検出素子の受光量を検出する。素子駆動回路４０は、読み出し回路の一部として、トランジスタ４４と、トランジスタ４５と、スイッチ４６と、コンデンサ４７と、コンデンサ４８とを有する。

トランジスタ４４のゲートには、図示しないタイミングジェネレーターから制御信号が出力される。タイミングジェネレーターは、適切なタイミングで、ハイレベル又はローレベルの制御信号をトランジスタ４４のゲートに出力する。トランジスタ４４は、ｎ型トランジスタであり、ハイレベルの制御信号をゲートに入力するとオン状態となり、ローレベルの制御信号をゲートに入力するとオフ状態となる。即ち、光検出素子の読み出し時には、その光検出素子に対応するトランジスタ４４は、ハイレベルの制御信号を入力して、オン状態となる。一方、光検出素子の読み出しを行わない時には、その光検出素子に対応するトランジスタ４４は、ローレベルの制御信号を入力して、オフ状態となる。

トランジスタ４５のゲートには、図示しない上記タイミングジェネレーターから制御信号が出力される。タイミングジェネレーターは、適切なタイミングで、ハイレベル又はローレベルの制御信号をトランジスタ４５のゲートに出力する。トランジスタ４５は、ｎ型トランジスタであり、ハイレベルの制御信号をゲートに入力するとオン状態となり、ローレベルの制御信号をゲートに入力するとオフ状態となる。即ち、光検出素子の読み出し時には、その光検出素子に対応するトランジスタ４５は、ハイレベルの制御信号を入力して、オン状態となる。一方、光検出素子の読み出しを行わない時には、その光検出素子に対応するトランジスタ４５は、ローレベルの制御信号を入力して、オフ状態となる。

トランジスタ４５のソースには、電源電圧Ｖｇが供給される。オン状態のトランジスタ４５は、電源電圧Ｖｇを、トランジスタ４４及びバンプ１９を介して、光検出素子Ｄの上部電極層１４に印加する。この電源電圧Ｖｇは、各光検出素子Ｄに対して共通である。

コンデンサ４７は、光検出素子Ｄが生成した光電流を蓄積し、蓄積した電荷に応じて生じた電圧をスイッチ４６に出力する。

スイッチ４６には、図示しない上記タイミングジェネレーターから制御信号が出力される。タイミングジェネレーターは、適切なタイミングで、ハイレベル又はローレベルの制御信号をトランジスタ４６のゲートに出力する。光検出素子の読み出し時には、その光検出素子に対応するスイッチ４６は、オン状態となる制御信号が入力される。オン状態のスイッチ４６は、コンデンサ４７と、コンデンサ４８との間を導通させる。一方、光検出素子の読み出しを行わない時には、その光検出素子に対応するスイッチ４６は、オフ状態となる制御信号が入力される。オフ状態のスイッチ４６は、コンデンサ４７と、コンデンサ４８との間の接続を遮断する。

コンデンサ４８は、スイッチ４６がオン状態の時に、コンデンサ４７から電荷が蓄積されて、蓄積した電荷に応じて生じた電圧をソースフォロワトランジスタ３１のゲートに出力する。

上述した本実施形態の光センサ１によれば、不良画素を有効に利用して、各領域Ｒ１，Ｒ２毎に個別のバイアス電圧を印加することにより、領域毎の感度レベルを近づけることができる。このようにして、光センサ１によれば、面内の感度を均一にして、良好な画像を撮像することができる。

上述した実施形態では、光検出アレイ１０の外周Ｗに面している領域Ｒ２にも、上部電極層１４と下部電極層１２とが短絡している光検出素子が配置されていた。そして、電圧印加部Ｃは、光検出アレイ１０の外周Ｗに面している領域Ｒ２に配置された不良画素である光検出素子の上部電極層１４に対して、個別の電圧を印加していた。しかし、領域Ｒ２の下部電極層１２に対しては、下部電極端子Ｅを用いて、バイアス電圧を印加しても良い。

次に、上述した本明細書に開示する光センサの製造方法の一実施形態を、図面を参照して、以下に説明する。

まず、図６（Ａ）に示すように、基板１１上に、図示しないバッファ層と、下部電極層１２と、光吸収層１３と、上部電極層１４とが順番に形成される。各層は、例えば、分子線エピタキシー法又は有機金属気相成長法を用いて形成される。

基板１１の形成材料としては、例えば、電気絶縁性のＧａＡｓ又はＩｎＰを用いることができる。バッファ層の形成材料としては、例えば、ＧａＡｓ又はＡｌＧａＡｓを用いることができる。下部電極層１２及び上部電極層１４の形成材料としては、例えば、ドーパントであるＳｉが１Ｅ１８（１／ｃｍ^３）の濃度で添加されたｎ型ＧａＡｓを用いることができる。また、下部電極層１２及び上部電極層１４の厚さを０．５μｍとすることができる。バッファ層と下部電極層１２との間には、ｉ−ＧａＡｓ層を配置しても良い。

光吸収層１３としては、図６（Ｂ）に示すように、多重量子井戸層を用いることができる。多重量子井戸層は、例えば、Ａｌ組成比０．２５のＡｌＧａＡｓのバリア層５０と、ドーピング濃度２Ｅ１７（１／ｃｍ^３）のｎ型ＧａＡｓの井戸層５１とを有する。そして、多重量子井戸層は、バリア層５０の厚さを５００Ａとし、井戸層５１の厚さ５０Ａとして、これらの層が２０回繰り返す構造とすることができる。また、光吸収層１３としては、量子細線又は量子箱を用いても良い。更に、光吸収層１３として、量子井戸ではなく、バルク半導体層を用いても良い。

次に、図７に示すように、リソグラフィー技術及びエッチング技術を用いて、上部電極層１４の表面の部分が加工されて、回折格子の構造を有する光結合層１５が形成される。

次に、図８に示すように、リソグラフィー技術及びエッチング技術を用いて、光検出アレイの外周Ｗを規定するために、上部電極層１４及び光吸収層１３が除去されて、下部電極層１２が露出する。

次に、図９に示すように、リソグラフィー技術、金属蒸着及びリフトオフ技術を用いて、オーミック電極１６が上部電極層１４上に形成される。更に、オーミック電極１６及び上部電極層１４及び光結合層１５を覆うように、反射層１７が形成される。オーミック電極１６は、例えば、Ａｕ及びＧｅの積層構造とすることができる。反射層１７の形成材料としては、例えば、Ａｕを用いることができる。

次に、図１０に示すように、リソグラフィー技術及びエッチング技術を用いて、光検出素子を形成するための素子分離溝Ｈ，Ｈ’が形成される。素子分離溝Ｈは、同じ領域内に配置される光検出素子を形成する溝であり、素子分離溝Ｈ’は、領域同士を分離する溝である。

次に、図３に示すように、露出している各層等を覆うように電気絶縁性の絶縁層Ｆが形成される。絶縁層Ｆの形成材料としては、例えば、ＳｉＮを用いることができる。更に、リソグラフィー技術、金属蒸着及びリフトオフ技術を用いて、上部電極層１４上にバンプ電極１８及びバンプ１９が順番に形成される。バンプ電極１８は、例えば、Ｔｉ及びＰｔの積層構造とすることができる。バンプ１９の形成材料としては、例えば、Ｉｎを用いることができる。

次に、上述したように形成され光検出アレイを用いて、光センサの各領域の感度を均一にするために、各領域に印加されるバイアス電圧を設定する方法について、以下に説明する。

図１１は、光センサのバイアス電圧を設定する方法を説明するフローチャートである。

まず、ステップＳ１０において、半導体テスター等を用いて、不良画素である光検出素子Ｄを検出する。不良画素の検出方法としては、例えば、半導体テスターの第１プローバを、一の光検出素子Ｄのバンプに接触させ、第２プローバを他の光検出素子Ｄのバンプに接触させて、上部電極層１４と下部電極層１２とが短絡している光検出素子Ｄを調べることがある。一の領域内に複数の短絡した光検出素子Ｄを検出した場合には、光検出アレイ１０において不良画素間の平均距離が最も長くなるように、バイアス電圧を印加する光検出素子Ｄを選択する。そして、短絡した光検出素子Ｄの画素番号を、領域を識別する領域番号と関連付けて、電圧生成部２３の記憶部２３ｂに記憶する。また、ステップＳ１０において、短絡した光検出素子Ｄが検出されない領域の領域番号が得られる。

次に、ステップＳ１２において、短絡した光検出素子Ｄが検出されない領域が存在する場合には、この不良の光検出素子を有さない領域内の一の光検出素子Ｄを選択し、選択した光検出素子に対して、上部電極層１４と下部電極層１２とを短絡させる。短絡させる光検出素子を選択する方法としては、光検出アレイ１０において不良画素間の平均距離が最も長くなるように選択することが好ましい。このように短絡させる光検出素子を選択することにより、短絡している光検出素子Ｄは、光検出アレイ１０内にランダムに分布するように、領域Ｒ１，Ｒ２内に配置される。上部電極層１４と下部電極層１２とを短絡させる方法としては、例えば、集束イオンビームを用いて、上部電極層１４及び光吸収層１３を溶融させて、上部電極層１４と下部電極層１２とを短絡させることがある。そして、短絡させた光検出素子Ｄの画素番号を、領域番号と関連付けて、電圧生成部２３の記憶部２３ｂに記憶する。

このようにして、領域Ｒ１，Ｒ２それぞれに対して、上部電極層１４と下部電極層１２とが短絡している光検出素子Ｄが配置される。

次に、ステップＳ１４において、光検出アレイ１０と、駆動回路基板２０とをバンプ１９を介して接続する。

次に、ステップＳ１６において、各領域に印加する個別のバイアス電圧を決定して、決定したバイアス電圧を電圧生成部２３の記憶部２３ｂに記憶する。各領域に印加するバイアス電圧は、各領域の感度が均一になるように決定され得る。各領域に印加するバイアス電圧を決定する方法としては、例えば、特開２０１０−５６８７４号公報の明細書に記載の方法を用いることができる。

次に、上述したように各領域に印加されるバイアス電圧が設定された光センサを用いて、画像を検出する方法について、図面を参照して、以下に説明する。

図１２は、光センサの駆動方法を説明するフローチャートである。

まず、Ｓ２０に示すように、電圧生成部２３の制御部２３ａは、素子駆動部４０を介して、領域Ｒ１，Ｒ２それぞれに配置された上部電極層１４と下部電極層１２とが短絡している光検出素子Ｄの上部電極層１４に対して、領域毎に個別のバイアス電圧を印加する。各領域Ｒ１，Ｒ２の光検出素子Ｄには、下部電極層１２を介して、各領域に個別のバイアス電圧が印加される。

次に、ステップＳ２２とステップＳ２６との間で、全ての光検出素子Ｄに対して、受光量が検出される。

ステップＳ２４では、読み出し回路によって、上部電極層１４と下部電極層１２とが短絡していない光検出素子Ｄの上部電極層１４から流れる電流に基づいて、上部電極層１４と下部電極層１２とが短絡していない光検出素子Ｄの受光量が検出される。

上部電極層１４と下部電極層１２とが短絡している光検出素子Ｄでは、受光量が検出されないので、黒い画素として認識される。

このように、光センサ１では、各領域Ｒ１，Ｒ２の下部電極層１２に対して、個別のバイアス電圧を印加した状態で、全ての光検出素子Ｄに対して受光量が検出されるので、各領域の感度を近づけて、感度ムラの抑制された画像信号が生成される。

本発明では、上述した実施形態の光センサ及び光センサの駆動方法は、本発明の趣旨を逸脱しない限り適宜変更が可能である。

ここで述べられた全ての例及び条件付きの言葉は、読者が、発明者によって寄与された発明及び概念を技術を深めて理解することを助けるための教育的な目的を意図する。ここで述べられた全ての例及び条件付きの言葉は、そのような具体的に述べられた例及び条件に限定されることなく解釈されるべきである。また、明細書のそのような例示の機構は、本発明の優越性及び劣等性を示すこととは関係しない。本発明の実施形態は詳細に説明されているが、その様々な変更、置き換え又は修正が本発明の精神及び範囲を逸脱しない限り行われ得ることが理解されるべきである。

１ 光センサ
１０ 光検出アレイ
１１ 基板
１２ 下部電極層 （第２電極層）
１３ 光吸収層
１４ 上部電極層 （第１電極層）
１５ 光結合層
１６ オーミック電極
１７ 反射層
１８ バンプ電極
１９ バンプ
２０ 駆動回路基板
２１ 水平走査部
２２ 垂直走査部
２３ 電圧生成部
２３ａ 制御部
２３ｂ 記憶部
２４ 行線
２５ 列線
２６ 行選択トランジスタ
２７ 列選択トランジスタ
２８ 負荷トランジスタ
２９ 増幅器
３０ 領域駆動回路
３１ ソースフォロワトランジスタ
４０ 素子駆動回路
４１ データ保持部
４２ スイッチ
４３ インバータ
４４ トランジスタ
４５ トランジスタ
４６ スイッチ
４７ コンデンサ
４８ コンデンサ
４９ スイッチ
５０ バリア層
５１ 井戸層
Ｂ 信号線
Ｃ 電圧印加部
Ｄ 光検出素子
Ｅ 下部電極端子
Ｆ 絶縁層
Ｇ 読み出し線
Ｈ、Ｈ’ 素子分離溝
Ｌ１、Ｌ２ 信号線
Ｒ１ 外周に面していない領域
Ｒ２ 外周に面している領域

Claims (6)

1. 複数の光検出素子を有する光検出アレイであって、
   各前記光検出素子は、光吸収層と、前記光吸収層の一方の側に配置された第１電極層と、前記光吸収層の他方の側に配置された第２電極層とを有し、
   前記光検出アレイは少なくとも２つの前記光検出素子を有する複数の領域に分割され、各前記領域内に配置される前記光検出素子の前記第２電極層同士が電気的に接続されており、
   前記光検出アレイの外周に面していない各前記領域には、前記第１電極層と前記第２電極層とが短絡している少なくとも１つの前記光検出素子が配置されている、光検出アレイと、
   前記第１電極層と前記第２電極層とが短絡している前記光検出素子の前記第１電極層に対して、電圧を印加する電圧印加部と、
   を備える光センサ。
2. 前記電圧印加部は、外周に面していない前記領域それぞれに配置された前記第１電極層と前記第２電極層とが短絡している前記光検出素子の前記第１電極層に対して、個別の電圧を印加する請求項１に記載の光センサ。
3. 前記第１電極層と前記第２電極層とが短絡している前記光検出素子は、前記光検出アレイ内にランダムに分布するように、前記領域内に配置される請求項１又は２に記載の光センサ。
4. 前記光検出アレイの外周に面している前記領域にも、前記第１電極層と前記第２電極層とが短絡している前記光検出素子が配置されており、
   前記電圧印加部は、前記光検出アレイの外周に面している前記領域に配置された前記第１電極層と前記第２電極層とが短絡している前記光検出素子の前記第１電極層に対して、個別の電圧を印加する請求項１〜３の何れか一項に記載の光センサ。
5. 光センサの駆動方法であって、
   前記光センサは、
   複数の光検出素子を有する光検出アレイであって、
   各前記光検出素子は、光吸収層と、前記光吸収層の一方の側に配置された第１電極層と、前記光吸収層の他方の側に配置された第２電極層とを有し、
   前記光検出アレイは少なくとも２つの前記光検出素子を有する複数の領域に分割され、各前記領域内に配置される前記光検出素子の前記第２電極層同士が電気的に接続されており、
   前記光検出アレイの外周に面していない前記領域には、前記第１電極層と前記第２電極層とが短絡している少なくとも１つの前記光検出素子が配置されている、光検出アレイと、
   前記第１電極層と前記第２電極層とが短絡している前記光検出素子の前記第１電極層に対して、電圧を印加する電圧印加部と、
   を備えており、
   前記光検出アレイの外周に面していない前記領域では、
   前記領域それぞれに配置された前記第１電極層と前記第２電極層とが短絡している前記光検出素子の前記第１電極層に対して、電圧を印加し、
   前記第１電極層と前記第２電極層とが短絡していない前記光検出素子の前記第１電極層から流れる電流に基づいて、前記第１電極層と前記第２電極層とが短絡していない前記光検出素子の受光量を検出する、光センサの駆動方法。
6. 前記領域それぞれに配置された前記第１電極層と前記第２電極層とが短絡している前記光検出素子の前記第１電極層に対して、個別の電圧を印加する請求項５に記載の光センサの駆動方法。

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