JP6079162B2 - 液晶表示装置 - Google Patents

Description

本発明は、複数の液晶画素のそれぞれに対応した複数ビットの階調データに基づいて、液晶画素を駆動して階調表示する液晶表示装置に関する。

従来、この種の装置としては、例えば以下に示す特許文献１に記載された技術が知られている。この文献に記載された技術では、一水平ライン分の各画素データとカウンタの出力とが比較され、両者が一致したタイミングでアナログランプ波形をサンプリングする。サンプリングされたアナログランプ波形のアナログ電圧は対応する液晶画素に供給され、液晶画素は駆動され、各画素データに基づいて液晶画素が階調表示される。

特開平６−１７８２３８号公報

上記従来の技術では、１水平走査期間内で階調数を表す画素データとカウンタ出力とを比較してアナログランプ波形をサンプリングする必要がある。このため、階調数が多くなるほどカウンタ出力との比較回数が多くなり、１回の比較に要する時間が短くなる。すなわち、１水平走査期間内で１階調あたりのアナログランプ波形をサンプリングする時間が短くなる。

一方、サンプリングされたアナログ電圧は、スイッチ素子を介して選択的に対応する液晶画素に供給され、その後遮断される。サンプリングされたアナログ電圧が供給される液晶画素が多いと、供給後に遮断されるスイッチ素子も多くなる。多くのスイッチ素子が一斉に遮断されると、スイッチングノイズも大きくなり、このスイッチングノイズによりアナログランプ波形が乱れるおそれがある。

このようにアナログランプ波形が乱れ、かつ１階調あたりのアナログランプ波形をサンプリングする時間が短くなると、アナログランプ波形の乱れが収まる前に、次の階調のアナログランプ波形をサンプリングしなければならなくなる。すなわち、アナログランプ波形が乱れた状態で、アナログランプ波形をサンプリングすることになる。

このような場合には、正規の電圧値とは異なる電圧値のアナログ電圧がサンプリングされて液晶画素に供給される。これにより、階調数を表す画素データに基づく精細な階調表示が困難となり、階調表示が劣化するおそれがある。

本発明の目的は、階調表示の劣化を抑制して、階調表示の画質を向上した液晶表示装置を提供することである。

本発明は、複数本の列データ線（Ｄ）と複数本の行走査線（Ｇ）とが交差する複数の交差部のそれぞれに液晶画素（１１３）が配置され、各液晶画素（１１３）に対応した複数ビットの階調データ（ＤＬ）に基づいて、各液晶画素に階調駆動電圧を供給して各液晶画素を駆動し、１フレームの画像を階調表示する表示部（１１）と、１水平走査期間単位で複数本の列データ線に選択的に階調駆動電圧を出力する水平走査回路（１３）と、複数本の行走査線を１水平走査期間単位で１本ずつ順次選択する行選択信号を出力する垂直走査回路（１２）とを備え、水平走査回路は、１水平走査期間の各液晶画素に対応した階調データを順次格納するシフトレジスタ（１３１）と、シフトレジスタに格納された階調データを１水平走査期間保持するラッチ回路（１３２）と、１水平走査期間に、階調データで表示可能な階調数と同じカウント値をカウントアップするカウンタ回路（１３３）と、各液晶画素に対応した階調データ毎に、ラッチ回路に保持された階調データとカウンタ回路のカウント値とを比較し、カウント値と階調データとが一致したとき一致パルス信号を出力するコンパレータ回路（１３４）と、１水平走査期間の周期で前記液晶画素における黒表示の電圧レベルから白表示の電圧レベルに電圧が上昇する方向に変化する掃引信号である同一で複数のアナログ信号からアナログ信号を選択し、一致パルス信号に基づいて、選択したアナログ信号をサンプリングし、サンプリングしたアナログ信号の電圧を階調駆動電圧として前記列データ線を介して前記液晶画素に与える選択回路（１３６）とを備え、選択回路は、ｊ階調の階調データで選択するアナログ信号と、（ｊ＋１）階調の階調データで選択するアナログ信号とが異なることを特徴とする液晶表示装置を提供する。

本発明の液晶表示装置によれば、階調表示の劣化を抑制して、階調表示の画質を向上した液晶表示装置を提供することができる。

本発明の第１実施形態に係る液晶表示装置の構成を示す図である。 選択回路の一構成を示す図である。 アナログ信号発生回路の一構成を示す図である。 本発明の第１実施形態に係る液晶表示装置のタイミングチャートである。 ｊ階調と（ｊ＋１）階調表示とで選択するアナログ信号と、アナログ信号のスイッチングノイズの様子を示す図である。

以下、図面を用いて本発明を実施するための実施形態を説明する。

（第１実施形態）
図１を参照して、本発明の第１実施形態に係る液晶表示装置の構成を説明する。図１において、液晶表示装置は、表示部１１、垂直走査回路１２ならびに水平走査回路１３を備える。

表示部１１は、ｘ本の列データ線Ｄ（Ｄ１〜Ｄｘ）とｙ本の行走査線Ｇ（Ｇ１〜Ｇｙ）との各交差部にマトリクス状に配置された複数（ｘ×ｙ）個の画素回路１１１を備える。

各画素回路１１１はすべて同じ構成であるので、例えばｘ＝１、ｙ＝１の１行１列目の画素回路１１１を代表すると、画素回路１１１は、画素選択トランジスタ１１２と液晶画素１１３とを備える。

画素選択トランジスタ１１２は、例えば薄膜トランジスタで構成される。画素選択トランジスタ１１２は、ゲート端子が行走査線Ｇ１に接続され、行走査線Ｇ１に与えられる行選択信号に基づいてスイッチング制御される。画素選択トランジスタ１１２は、ドレイン端子が列データ線Ｄ１に接続され、列データ線Ｄ１に与えられるアナログ電圧の階調駆動電圧を液晶画素１１３に印加制御する。

液晶画素１１３は、画素選択トランジスタ１１２のソース端子に接続され、画素選択トランジスタ１１２を介して与えられる階調駆動電圧が印加される。液晶画素１１３は、印加される階調駆動電圧に基づいて駆動され、階調駆動電圧の電圧値に応じて階調表示される。

表示部１１は、それぞれの液晶画素１１３に対応した複数ビットの階調データに基づいて複数の液晶画素１１３が駆動され、１フレームの画像を階調表示する。

垂直走査回路１２は、複数の行走査線Ｇ１〜Ｇｙに接続されている。垂直走査回路１２は、行走査線Ｇに対して、水平同期信号ＨＤに基づいて例えば行走査線Ｇ１からＧｙに順次行選択信号を１水平走査期間単位で供給する。

水平走査回路１３は、複数の列データ線Ｄ１〜Ｄｘに接続されている。水平走査回路１３は、それぞれの液晶画素１１３に対応して液晶画素１１３を階調駆動する階調駆動電圧を、列データ線Ｄに選択的に１水平走査期間単位で出力する。階調駆動電圧は、アナログ信号ＶＲＥＦをサンプリングして得られるアナログ電圧である。

水平走査回路１３は、シフトレジスタ１３１、ラッチ回路１３２、カウンタ回路１３３、コンパレータ回路１３４（１３４−１〜１３４−ｘ）、レベルシフタ回路１３５ならびに選択回路１３６（１３６−１〜１３６−ｘ）を備える。

シフトレジスタ１３１は、シフトクロック信号ＳＣＬＫとｎビットの階調データＤＬ（ｉ（ｉ＝１〜ｘ））とを入力する。シフトレジスタ１３１は、シフトクロック信号ＳＣＬＫに基づいて、１水平走査期間単位で１本の行走査線Ｇに対応したｘ個の液晶画素１１３に対応したｎビットの階調データを順次入力する。

それぞれの液晶画素１１３に対応した階調データはｎビットで構成される。例えばｎ＝１２ビットとすると、１つの液晶画素１１３あたり２^ｎ の４０９６階調で階調表示することができる。シフトレジスタ１３１は、ｎビットの階調データを並列に順次入力してシフトする。例えば表示部１１が、フルハイビジョンに対応してｘ＝１９２０の場合には、シフトレジスタ１３１は、１水平走査期間に１９２０個分の液晶画素１１３のそれぞれに対応したｎビットの階調データを入力してシフトする。

ラッチ回路１３２は、１水平ブランキング期間内に発生するラッチ信号ＳＬと、１水平走査期間にシフトレジスタ１３１に入力してシフトされた階調データが入力される。ラッチ回路１３２は、ラッチ信号ＳＬに基づいて、１水平走査期間にシフトレジスタ１３１に入力してシフトされた階調データを取り込む。ラッチ回路１３２は、取り込んだｘ個の液晶画素１１３のそれぞれに対応したｎビットの階調データを次の１水平走査期間保持する。

カウンタ回路１３３は、ｎビットのカウンタ回路で構成され、カウンタクロック信号ＣＣＬＫに基づいてｎビットのカウント値ＱＤを順次カウントアップする。カウンタクロック信号ＣＣＬＫは、本液晶表示装置の外部からカウンタ回路１３３に与えられる。これにより、カウンタ回路１３３は、１水平走査期間毎に２^ｎ のカウント値ＱＤ（０〜（２^ｎ −１））を出力する。したがって、カウンタ回路１３３は、ｎビットの階調データと同じ階調数のカウント値を出力し、コンパレータ回路１３４に与える。

コンパレータ回路１３４（１３４−１〜１３４−ｘ）は、ｘ本の列データ線Ｄに対応したｘ個の液晶画素１１３にそれぞれ対応してｘ個設けられている。各コンパレータ回路１３４はすべて同様に構成され、ｎビットのデータを各ビット毎に比較し、ｎビットのデータがすべて一致したときに一致パルス信号ＡＰ（ｉ（ｉ＝１〜ｘ））を出力する。

例えば１列目の列データ線Ｄ１に対応したコンパレータ回路１３４−１を代表すると、コンパレータ回路１３４−１は、列データ線Ｄ１に対応した液晶画素１１３のｎビットの階調データと、カウンタ回路１３３から与えられたｎビットのカウント値を入力する。コンパレータ回路１３４−１は、ｎビットの階調データとｎビットのカウント値を比較し、両者が一致すると一致パルス信号ＡＰ（１）をレベルシフタ回路１３５に出力する。

レベルシフタ回路１３５は、ラッチ回路１３２にラッチされたｎビットの階調データのうち、下位ｋ（ｎ＞ｋ）ビットの階調データＤＬを入力する。レベルシフタ回路１３５は、入力した下位ｋビットの階調データの電圧レベルを昇圧して選択信号ＳＤＬ（ｉ（ｉ＝１〜ｘ））を生成する。ここで、下位ｋビットの階調データは、例えば上限が３．３Ｖ程度の電圧レベルである。一方、選択信号ＳＤＬは、例えば上限が１５Ｖ程度の電圧レベルである。昇圧された選択信号ＳＤＬは、対応する選択回路１３６に与えられる。

レベルシフタ回路１３５は、コンパレータ回路１３４から出力された一致パルス信号ＡＰを入力する。レベルシフタ回路１３５は、入力した一致パルス信号ＡＰの電圧レベルを昇圧する。ここで、一致パルス信号ＡＰは、昇圧前は例えば上限が３．３Ｖ程度の電圧レベルであり、昇圧後は例えば上限が１５Ｖ程度の電圧レベルである。昇圧された一致パルス信号ＡＰは、対応する選択回路１３６に与えられる。

選択回路１３６（１３６−１〜１３６−ｘ）は、ｘ本の列データ線Ｄにそれぞれ対応してｘ個設けられ、対応する列データ線Ｄに接続されている。選択回路１３６は、すべて同様に構成され、２^ｋ 個のアナログ信号ＶＲＥＦ（１〜２^ｋ ）を入力し、そのうちの１つのアナログ信号ＶＲＥＦを選択する。

２^ｋ 個のアナログ信号ＶＲＥＦは、本液晶表示装置の外部から与えられる。これにより、アナログ信号ＶＲＥＦを生成するための構成を本液晶表示装置に搭載する必要はなくなり、本液晶表示装置の構成を小型化することができる。また、アナログ信号ＶＲＥＦを生成するための構成を外部に設けた場合には、任意の波形のアナログ信号ＶＲＥＦを容易に生成して、本液晶表示装置に供給することができる。

選択回路１３６は、選択したアナログ信号ＶＲＥＦをサンプリングし、サンプリングしたアナログ信号ＶＲＥＦの電圧を階調駆動電圧ＶＩＤ（ｉ（ｉ＝１〜ｘ））として対応する列データ線Ｄに与える。例えば１列目の列データ線Ｄ１に対応した選択回路１３６−１を代表すると、選択回路１３６−１は、レベルシフタ回路１３５から与えられた選択信号ＳＤＬ（１）ならびに一致パルス信号ＡＰ（１）を入力する。選択回路１３６−１は、
２^ｋ 個のアナログ信号ＶＲＥＦを入力する。

ここで、ｋは、選択回路１３６−１に入力される選択信号ＳＤＬのビット数ｋと同一である。２^ｋ 個のアナログ信号ＶＲＥＦは、すべて同一波形の信号で構成される。アナログ信号ＶＲＥＦは、１水平走査期間の周期で液晶画素１１３における黒表示の電圧レベルから白表示の電圧レベルに電圧が上昇する方向に変化する周期的な掃引信号のランプ波形で構成される。

選択回路１３６−１は、選択信号ＳＤＬに基づいて、２^ｋ 個のアナログ信号ＶＲＥＦのうち１つのアナログ信号ＶＲＥＦを選択する。選択回路１３６−１は、一致パルス信号ＡＰ（１）に基づいて選択されたアナログ信号ＶＲＥＦをサンプリングし、サンプリングしたアナログ信号ＶＲＥＦを階調駆動電圧ＶＩＤ（１）として対応する列データ線Ｄ１に出力する。

選択回路１３６は、例えば図２に示すように構成される。図２において、選択回路１３６は、第１スイッチ回路２１、第２スイッチ回路２２ならびにデコーダ回路２３を備える。

第１スイッチ回路２１は、２^ｋ 個のアナログ信号ＶＲＥＦを入力する。第１スイッチ回路２１は、デコーダ回路２３から与えられるデコード選択信号に基づいて、入力された
２^ｋ 個のアナログ信号ＶＲＥＦのうち１つのアナログ信号ＶＲＥＦを選択する。第１スイッチ回路２１は、選択したアナログ信号ＶＲＥＦを第２スイッチ回路２２に与える。

第２スイッチ回路２２は、第１スイッチ回路２１と対応する列データ線Ｄとの間に接続されている。第２スイッチ回路２２は、一致パルス信号ＡＰに基づいて、第１スイッチ回路２１と列データ線Ｄとを導通制御する。第２スイッチ回路２２は、一致パルス信号ＡＰが与えられたときにのみ、第１スイッチ回路２１と列データ線Ｄとを導通状態とする。

第２スイッチ回路２２は、第１スイッチ回路２１で選択されたアナログ信号ＶＲＥＦを入力する。第２スイッチ回路２２は、一致パルス信号ＡＰが与えられているときにのみ入力されたアナログ信号ＶＲＥＦを列データ線Ｄに出力する。これにより、アナログ信号ＶＲＥＦは、一致パルス信号ＡＰに基づいてサンプリングされ、サンプリングされたアナログ信号ＶＲＥＦの電圧は階調駆動電圧ＶＩＤとして対応する列データ線Ｄに出力される。

第１スイッチ回路２１ならびに第２スイッチ回路２２は、例えばバイポーラトランジスタなどで構成される。

デコーダ回路２３は、レベルシフタ回路１３５から与えられるｋビットの選択信号ＳＤＬを入力する。デコーダ回路２３は、ｋビットの選択信号ＳＤＬをデコードし、２^ｋ 個のアナログ信号ＶＲＥＦのうちいずれか１つのアナログ信号ＶＲＥＦを選択するデコード選択信号を生成する。デコーダ回路２３は、生成したデコード選択信号を第１スイッチ回路２１に出力する。

図２に示すような構成を採用することで、小型で簡易な選択回路１３６を提供することが可能となる。

なお、図２に示す選択回路１３６の構成では、第１スイッチ回路２１と第２スイッチ回路２２との２つのスイッチ回路を用いている。一方、選択回路１３６は、これらの２つのスイッチ回路に代えて１つのスイッチ回路で構成することも可能である。このような場合には、論理積回路によりデコーダ回路２３の各デコード選択信号と一致パルス信号ＡＰとの論理積を算出する。論理積の算出結果に基づいて、１つのスイッチ回路でアナログ信号ＶＲＥＦを選択し、かつ選択したアナログ信号ＶＲＥＦをサンプリングする。

このような構成を採用することで、図２に示す構成に比べてより一層小型で簡易な選択回路１３６を提供することが可能となる。

２^ｋ 個のアナログ信号ＶＲＥＦは、本液晶表示装置の外部から各選択回路１３６に与えられるが、本液晶表示装置の外部に設けられた例えばアナログ信号発生部１４で発生することができる。なお、このアナログ信号発生部１４は、本液晶表示装置に含まれていてもかまわない。

アナログ信号発生部１４は、タイミング発生回路１４１とアナログ信号発生回路１４２とを備える。

タイミング発生回路１４１は、ｎビットの階調データＤＬに同期した水平同期信号ＨＤならびに垂直同期信号ＶＤが与えられる。タイミング発生回路１４１は、水平同期信号ＨＤならびに垂直同期信号ＶＤに基づいて、カウンタクロック信号ＣＣＬＫを発生する。タイミング発生回路１４１は、カウンタクロック信号ＣＣＬＫをカウンタ回路１３３ならびにアナログ信号発生回路１４２に与える。タイミング発生回路１４１は、水平同期信号ＨＤならびに垂直同期信号ＶＤを垂直走査回路１２に与える。

アナログ信号発生回路１４２は、カウンタクロック信号ＣＣＬＫに基づいて、ランプ波形の２^ｋ 個のアナログ信号ＶＲＥＦを発生する。

アナログ信号発生回路１４２は、例えば図３に示すように構成される。図３において、アナログ信号発生回路１４２は、アドレス生成部３１、アナログ信号発生部３２を備える。

アドレス生成部３１は、カウンタクロック信号ＣＣＬＫとカウンタリセット信号ＣＲとが与えられる。アドレス生成部３１は、カウンタリセット信号ＣＲでカウント値をリセットされる。カウント値のリセットは、１水平ブランキング期間内で行われる。アドレス生成部３１は、カウント値がリセットされた後、カウンタクロック信号ＣＣＬＫをカウントアップする。アドレス生成部３１は、カウントアップしたカウント値を順次ＬＵＴアドレスとしてアナログ信号発生部３２に与える。

アナログ信号発生部３２は、２^ｋ 個のルック・アップ・テーブル（ＬＵＴ）３２１（３２１−１〜３２１−２^ｋ）と、２^ｋ 個のＤＡ（デジタル／アナログ）変換器３２２（３２１−１〜３２１−２^ｋ）とを備える。
２^ｋ 個のＬＵＴ３２１は、すべて同一構成である。ＬＵＴ３２１は、ランプ波形を構成するアナログ信号ＶＲＥＦをデジタルデータに基づいて発生する際のデジタルデータを記憶する。ＬＵＴ３２１は、記憶装置で構成され、例えばＲＡＭで構成される。このＲＡＭは、アドレスポートとデータポートを２系統備えたデュアルポートで構成される。なお、ＬＵＴ３２１は、記憶するデジタルデータの書き換えが不要な場合には、ＲＯＭで構成してもよい。

ＬＵＴ３２１は、外部バスＥＢに接続されている。外部バスＥＢは、本液晶表示装置の外部に設けられたＭＰＵ（マイクロ・プロセッサ・ユニット）（図示せず）が、本液晶表示装置などの外部機器との間でやりとりする信号を転送する。

ＬＵＴ３２１は、外部バスＥＢを介してＭＰＵからすべてのＬＵＴ３２１に共通した書き込み用のアドレスならびにデジタルデータが与えられる。また、ＬＵＴ３２１は、外部バスＥＢを介してＭＰＵから各ＬＵＴ３２１のそれぞれに対応したライトイネーブル信号ＷＥ（１〜２^ｋ）が与えられる。このライトイネーブル信号ＷＥにより、ＬＵＴ３２１は書き込み可能状態となり、書き込み用のアドレス信号に対応したアドレスに順次デジタルデータを書き込んで記憶する。

なお、ＬＵＴ３２１は、各ＬＵＴ３２１に対応した個別のライトイネーブル信号ＷＥが与えられので、それぞれ独立して個別に書き込みが可能となる。これにより、各ＬＵＴ３２１は、任意のアドレスに任意のデジタルデータを書き込んで記憶することが可能となる。

ＬＵＴ３２１は、アドレス生成部３１で生成されたＬＵＴアドレスを入力し、このＬＵＴアドレスに基づいて記憶されたデジタルデータが読み出される。すなわち、各ＬＵＴ３２１では、それぞれのＬＵＴ３２１に共通のＬＵＴアドレスに基づいて同一のデジタルデータが読み出される。

２^ｋ 個のＤＡ変換器３２２は、すべて同一構成であり、デジタルデータをアナログ信号ＶＲＥＦに変換する。ＤＡ変換器３２２は、各ＬＵＴ３２１に一対一に対応して設けられている。ＤＡ変換器３２２は、ＬＵＴ３２１から読み出されたデジタルデータが与えられる。ＤＡ変換器３２２は、与えられたデジタルデータをランプ波形を構成するアナログ信号ＶＲＥＦに変換する。これにより、２^ｋ 個のＤＡ変換器３２２は、ランプ波形の２^ｋ 個のアナログ信号ＶＲＥＦを発生する。

なお、各ＤＡ変換器３２２は、その出力にオペアンプなどを用いたバッファ回路を接続し、ＤＡ変換器３２２と選択回路１３６ならびに列データ線Ｄとの間をバッファするよういしてもよい。

図３に示すような構成を採用することで、任意の波形のアナログ信号ＶＲＥＦを容易に発生することが可能なアナログ信号発生回路１４２を提供することが可能となる。

図３に示す構成のアナログ信号発生部１４は、デジタルデータに基づいてアナログ信号ＶＲＥＦを発生させる構成を採用しているが、１水平走査期間に任意の波形のアナログ信号ＶＲＥＦを発生できる構成であれば、図３に示す構成に限ることはない。

次に、図４のタイミングチャートを参照して、この第１実施形態の液晶表示装置の動作を説明する。

図４（ａ）に示す水平同期信号ＨＤに同期した、同図（ｂ）に示すｎビットの階調データＤＬが、並列にシフトレジスタ１３１に入力される。ｎビットの階調データＤＬは、図４（ｃ）に示すシフトクロック信号ＳＣＬＫに基づいてシフトされる。これにより、１水平ライン分、すなわちｘ本の列データ線Ｄに対応したｘ個の液晶画素１１３分のｎビットの階調データＤＬは、シフトレジスタ１３１に順次シフト入力されて格納される。

１水平ライン分の階調データＤＬがシフトレジスタ１３１に格納された後、ラッチ信号ＳＬがラッチ回路１３２に与えられる。これにより、シフトレジスタ１３１に格納された階調データＤＬは、ラッチ回路１３２にラッチされ、１水平走査期間の間保持される。図４（ｄ）は、１水平走査期間の間ラッチ回路１３２に保持される階調データＤＬを模式的に示したものである。

ラッチ回路１３２に保持されたそれぞれの液晶画素１１３に対応したｎビットの階調データは、それぞれの列データ線Ｄに対応したコンパレータ回路１３４に与えられる。例えば１行１列目の液晶画素１１３に対応するｎビットの階調データＤＬ（１）は、コンパレータ回路１３４−１に与えられる。

一方、水平同期信号ＨＤに同期した、図４（ｅ）に示すカウンタクロック信号ＣＣＬＫがカウンタ回路１３３に与えられる。これにより、カウンタクロック信号ＣＣＬＫは、ｎビットのカウンタ回路１３３でカウントアップされ、ｎビットのカウント値ＱＤがカウンタ回路１３３から順次出力される。すなわち、図４（ｆ）に示すように０〜（２^ｎ −１）のカウント値ＱＤがカウンタ回路１３３から順次出力される。カウンタ回路１３３から順次出力されたｎビットのカウント値ＱＤは、それぞれのコンパレータ回路１３４に共通に与えられる。

ｎビットのカウンタ値ＱＤとｎビットの階調データＤＬとは、コンパレータ回路１３４で比較される。すなわち、ｎビットのカウンタ値ＱＤと１水平ライン分のそれぞれの液晶画素１１３に対応したｎビットの階調データＤＬとが、１水平走査期間の間に比較される。比較の結果、両者が一致すると、図４（ｇ）に示すような一致パルス信号ＡＰがコンパレータ回路１３４から出力される。

１つの液晶画素１１３に対応した階調データＤＬはｎビットで構成され、カウンタ値ＱＤもｎビットである。これにより、カウンタ回路１３３の１周期、すなわち１水平走査期間内で、１水平ライン分のそれぞれの液晶画素１１３に対応したｎビットの階調データＤＬのすべてとカウント値ＱＤとを比較することができる。したがって、ｎビットの階調データＤＬのうち、いずれかの階調データＤＬに対応して、一致パルス信号ＡＰが出力される。

コンパレータ回路１３４から出力された一致パルス信号ＡＰは、レベルシフタ回路１３５に与えられて昇圧される。昇圧された一致パルス信号ＡＰは、対応する選択回路１３６に与えられる。

一方、ラッチ回路１３２にラッチされたｎビットの階調データＤＬのうち、下位ｋ（ｋ＜ｎ）ビットの階調データＤＬは、レベルシフタ回路１３５に与えられて昇圧される。昇圧された下位ｋビットの階調データＤＬは、対応する選択回路１３６に与えられる。

それぞれの選択回路１３６には共通に、水平同期信号ＨＤに同期して、例えば図４（ｈ）に示すようなランプ波形の２^ｋ 個のアナログ信号ＶＲＥＦが与えられる。２^ｋ 個のアナログ信号ＶＲＥＦは、下位ｋビットの階調データＤＬのデコード結果に応じて、いずれか１つのアナログ信号ＶＲＥＦが選択される。

ここで、例えばｎ＝４ビット、ｋ＝２ビットとして、階調データＤＬに基づくアナログ信号ＶＲＥＦの選択について説明する。ｎ＝４ビットであるので、１階調から１６階調の１６段階の階調表示が可能となる。ｋ＝２ビットであるので、２^ｋ＝４つのアナログ信号ＶＲＥＦ（１〜４）が用意される。

先ず、ｎ＝「００００」の１階調では、ｎの下位２ビットのｋ＝「００」に基づいてアナログ信号ＶＲＥＦ（１）が選択される。ｎ＝「０００１」の２階調では、ｎの下位２ビットのｋ＝「０１」に基づいてアナログ信号ＶＲＥＦ（２）が選択される。ｎ＝「００１０」の３階調では、ｎの下位２ビットのｋ＝「１０」に基づいてアナログ信号ＶＲＥＦ（３）が選択される。ｎ＝「００１１」の４階調では、ｎの下位２ビットのｋ＝「１１」に基づいてアナログ信号ＶＲＥＦ（４）が選択される。

そして、ｎ＝「０１００」の５階調では、ｎの下位２ビットのｋ＝「００」に基づいてアナログ信号ＶＲＥＦ（１）が選択される。すなわち、ｎ＝「０１００」の５階調では、ｎ＝「００００」の１階調で選択されたと同じアナログ信号ＶＲＥＦ（１）が選択される。

これらのことから、４つのアナログ信号ＶＲＥＦのうち、１階調に対応した階調データＤＬ（１）で選択されたアナログ信号ＶＲＥＦ（１）は、５階調に対応した階調データＤＬ（５）で選択される。同様に、アナログ信号ＶＲＥＦ（１）は、９階調に対応した階調データＤＬ（９）、１３階調に対応した階調データＤＬ（１３）でも選択される。

また、２階調に対応した階調データＤＬ（２）で選択されたアナログ信号ＶＲＥＦ（２）は、６階調に対応した階調データＤＬ（６）で選択される。同様に、アナログ信号ＶＲＥＦ（２）は、１０階調に対応した階調データＤＬ（１０）、１４階調に対応した階調データＤＬ（１４）でも選択される。

また、３階調に対応した階調データＤＬ（３）で選択されたアナログ信号ＶＲＥＦ（３）は、７階調に対応した階調データＤＬ（７）で選択される。同様に、アナログ信号ＶＲＥＦ（３）は、１１階調に対応した階調データＤＬ（１１）、１５階調に対応した階調データＤＬ（１５）でも選択される。

また、４階調に対応した階調データＤＬ（４）で選択されたアナログ信号ＶＲＥＦ（４）は、８階調に対応した階調データＤＬ（８）で選択される。同様に、アナログ信号ＶＲＥＦ（４）は、１２階調に対応した階調データＤＬ（１２）、１６階調に対応した階調データＤＬ（１６）でも選択される。

このように、４つのアナログ信号ＶＲＥＦ（１〜４）のうち、いずれか１つのアナログ信号ＶＲＥＦは、４階調おきに選択される。すなわち、ｊ（ｊ＝１〜２^ｎ−１）階調に対応する階調データＤＬ（ｊ）と、（ｊ＋１）階調に対応する階調データＤＬ（ｊ＋１）とで選択されるアナログ信号ＶＲＥＦとは、異なるアナログ信号ＶＲＥＦが選択されることになる。

このようにして選択されたアナログ信号ＶＲＥＦは、選択回路１３６に与えられる一致パルス信号ＡＰによってサンプリングされる。サンプリングされたアナログ信号ＶＲＥＦの電圧は、階調データＤＬに対応した階調駆動電圧となる。

一致パルス信号ＡＰがロウレベルからハイレベルに立ち上がってサンプリングが開始されると、階調駆動電圧を列データ線Ｄに出力する選択回路１３６の出力端子は、列データ線Ｄに接続される。これにより、選択回路１３６には、１本の列データ線Ｄの容量や列データ線Ｄに接続された画素選択トランジスタ１１２のドレイン容量などの容量負荷が接続される。この容量負荷は、行走査線の数が多くなるほど大きくなる。

このように、一致パルス信号ＡＰが立ち上がってサンプリングが開始されると、上述したような容量負荷が選択回路１３６に接続される。これにより、サンプリング開始時のアナログ信号ＶＲＥＦの電圧は、図４（ｈ）のランプ波形のアナログ信号ＶＲＥＦの拡大図に示すように、若干低下する。なお、拡大図において、本来のアナログ信号ＶＲＥＦの波形変化は、破線で示している。

その後、一致パルス信号ＡＰがハイレベルからロウレベルに立ち下がって、アナログ信号ＶＲＥＦのサンプリングが終了すると、選択回路１３６の出力端子と列データ線Ｄとが遮断される。これにより、アナログ信号ＶＲＥＦにスイッチングノイズが発生するおそれがある。スイッチングノイズが発生すると、ランプ波形のアナログ信号ＶＲＥＦは、図４（ｈ）の拡大図に破線で示すように、スイッチングノイズが発生していない本来の波形に比べて乱れることになる。

本発明は、このようなアナログ信号ＶＲＥＦの乱れの影響を回避するために、上述したようにｊ階調に対応する階調データＤＬ（ｊ）と、（ｊ＋１）階調に対応する階調データＤＬ（ｊ＋１）とで異なるアナログ信号ＶＲＥＦを選択するといった、技術的特徴を採用している。

すなわち、今回アナログ信号ＶＲＥＦのサンプリングが終了してスイッチングノイズが発生したとしても、スイッチングノイズが発生したアナログ信号ＶＲＥＦは、次回のサンプリングには使用されない。次回のサンプリングには、今回以前にサンプリングされてスイッチングノイズが発生していないアナログ信号ＶＲＥＦが選択される。

例えば、図５に示すように、ｊ階調の階調データＤＬ（ｊ）におけるサンプリングでは、スイッチングノイズが発生していないサンプリング期間Ｔｊでアナログ信号ＶＲＥＦをサンプリングする。サンプリングが終了すると、アナログ信号ＶＲＥＦは、スイッチングノイズにより乱れる。

続いて、（ｊ＋１）階調の階調データＤＬ（ｊ＋１）におけるサンプリングでは、ｊ階調の階調データＤＬ（ｊ）で使用してスイッチングノイズにより乱れたアナログ信号ＶＲＥＦをサンプリングしない。すなわち、ｊ階調の階調データＤＬ（ｊ）でサンプリングしたアナログ信号ＶＲＥＦとは別信号のスイッチングノイズにより乱れていないアナログ信号ＶＲＥＦが選択されてサンプリングされる。したがって、（ｊ＋１）階調の階調データＤＬ（ｊ＋１）におけるサンプリングでは、スイッチングノイズが発生していないサンプリング期間Ｔ（ｊ＋１）でアナログ信号ＶＲＥＦをサンプリングする。

このように、ｊ階調の階調データＤＬ（ｊ）と（ｊ＋１）階調の階調データＤＬ（ｊ＋１）とは、連続したサンプリング期間Ｔｊとサンプリング期間Ｔ（ｊ＋１）とでアナログ信号ＶＲＥＦをサンプリングする。しかしながら、ｊ階調の階調データＤＬ（ｊ）と（ｊ＋１）階調の階調データＤＬ（ｊ＋１）とでは、それぞれ異なるアナログ信号ＶＲＥＦをサンプリングする。

このため、ｊ階調の階調データＤＬ（ｊ）におけるサンプリング終了時にスイッチングノイズが発生したとしても、（ｊ＋１）階調の階調データＤＬ（ｊ＋１）では、スイッチングノイズが発生していない本来の波形のアナログ信号ＶＲＥＦをサンプリングすることが可能となる。これにより、アナログ信号ＶＲＥＦのサンプリング動作にともなうスイッチングノイズの影響を受けることなく、いずれの階調データＤＬにおいてもアナログ信号ＶＲＥＦをサンプリングすることが可能となる。

なお、後述するが、サンプリング時間や階調数などに応じて選択回路１３６に与えられるアナログ信号ＶＲＥＦの数を決定することで、スイッチングが生じていない本来のアナログ信号ＶＲＥＦを選択することが可能となる。

サンプリングされたアナログ信号ＶＲＥＦは、階調駆動電圧ＶＩＤとして選択回路１３６に対応した列データ線Ｄに与えられる。１水平ライン分のｎビットの階調データＤＬは、すべて１水平走査期間内にｎビットのカウント値ＱＤと比較される。これにより、１水平走査期間内に、ｘ本のすべての列データ線Ｄには、選択されたアナログ信号ＶＲＥＦをサンプリングして得られた階調駆動電圧ＶＩＤが与えられる。

列データ線Ｄに与えられた階調駆動電圧は、垂直走査回路１２から行選択信号が出力された行走査線Ｇに接続されて導通状態にある画素選択トランジスタ１１２を介して液晶画素１１３に与えられる。これにより、液晶画素１１３は、一致パルス信号ＡＰでサンプリングされたアナログ信号ＶＲＥＦの電圧が印加されて駆動され、印加された電圧値に応じて階調表示される。

このような１水平走査期間の動作が、ｙ本のそれぞれの行走査線Ｇに対して順次行われる。これにより、表示部１１のすべての液晶画素１１３が駆動され、１フレームの画像が、それぞれの液晶画素１１３に対応したｎビットの階調データにしたがって階調表示される。

ここで、例えばフレームレートが６０Ｈｚのプログレッシブフルハイビジョンにおける表示を一例として、アナログ信号ＶＲＥＦのサンプリング期間とスイッチングノイズについて説明する。

上記フルハイビジョンにおける１水平走査期間の映像有効期間ＴＨは、約１４．８μｓｅｃ程度である。階調数を１２ビットとして４０９６階調とした場合に、アナログ信号ＶＲＥＦのサンプリング期間は、次式（１）で表される。

１水平走査期間の映像有効期間ＴＨ／階調数
＝１４．８／４０９６＝約３．６ｎｓｅｃ …（１）
ここで、例えば１水平走査期間において、２０４８階調を表示する液晶画素１１３の数を９６０、２０４９階調を表示する液晶画素１１３の数を９６０とする。このような場合に、２０４８階調を表示する液晶画素１１３に対応したアナログ信号ＶＲＥＦのサンプリングが終了すると、９６０の画素選択トランジスタ１１２が一斉に導通状態から非導通状態となる。このときに、上述したようにアナログ信号ＶＲＥＦにスイッチングノイズが発生するおそれがある。

アナログ信号ＶＲＥＦを出力する出力回路として一般的に用いられる容量負荷を駆動可能な汎用駆動回路は、３％セトリングタイムが２０ｎｓｅｃ程度である。このため、すべての階調表示で１つのアナログ信号ＶＲＥＦをサンプリングする従来の場合には、今回のサンプリングが終了してから次回のサンプリングを開始するまでに、２０ｎｓｅｃ程度の期間を設ける必要がある。すなわち、今回の２０４８階調の表示と次回の２０４９階調の表示とのアナログ信号ＶＲＥＦのサンプリングとの間に、２０ｎｓｅｃ程度の期間を設ける必要がある。これにより、アナログ信号ＶＲＥＦのスイッチングノイズの影響を回避することが可能となる。

一方、フルハイビジョンにおけるアナログ信号ＶＲＥＦのサンプリング期間は、上述したように３．６ｎｓｅｃ程度である。すなわち、今回のアナログ信号ＶＲＥＦのサンプリングが終了した後、２０ｎｓｅｃ程度の期間をあけることなく次回のサンプリングが開始される。このため、２０４９階調の表示におけるアナログ信号ＶＲＥＦのサンプリングでは、２０４８階調の表示おけるアナログ信号ＶＲＥＦのサンプリングの終了時に発生したスイッチングノイズで乱れた状態のアナログ信号ＶＲＥＦをサンプリングすることになる。

これにより、正規の電圧値とは異なる電圧値のアナログ電圧がサンプリングされて、階調データに基づく精細な階調表示が困難となり、階調表示が劣化するおそれがある。

これに対して、この第１実施形態では、サンプリングするアナログ信号ＶＲＥＦを複数用意し、図５に示すように、ｊ階調の階調データＤＬ（ｊ）と（ｊ＋１）階調の階調データＤＬ（ｊ＋１）とでは、それぞれ異なるアナログ信号ＶＲＥＦをサンプリングする。これにより、上述したフルハイビジョンにおけるアナログ信号ＶＲＥＦのサンプリングでは、２０４８階調の表示におけるサンプリングと２０４９階調の表示におけるサンプリングとでは、異なるアナログ信号ＶＲＥＦがサンプリングされる。

すなわち、２０４９階調の表示におけるサンプリングでは、２０４８階調の表示でサンプリングしたアナログ信号ＶＲＥＦとは別信号の、スイッチングノイズの発生していない本来の波形のアナログ信号ＶＲＥＦをサンプリングすることができる。これにより、階調データに基づいた正規なアナログ電圧値を液晶画素１１３に与えることが可能となる。この結果、階調データに基づく精細な階調表示が可能となり、階調表示の画質を向上することができる。

なお、例えば上述したハイビジョン表示において、ｊ階調表示と（ｊ＋１）階調表示とで、スイッチングノイズが発生していないアナログ信号ＶＲＥＦを選択してサンプリングするには、少なくともｋ＝４として、２^ｋ ＝８つのアナログ信号ＶＲＥＦを用意すればよい。

１１…表示部
１２…垂直走査回路
１３…水平走査回路
１４…アナログ信号発生部
２１…第１スイッチ回路
２２…第２スイッチ回路
２３…デコーダ回路
３１…アドレス生成部
３２…アナログ信号発生部
１１１…画素回路
１１２…画素選択トランジスタ
１１３…液晶画素
１３１…シフトレジスタ
１３２…ラッチ回路
１３３…カウンタ回路
１３４…コンパレータ回路
１３５…レベルシフタ回路
１３６…選択回路
１４１…タイミング発生回路
１４２…アナログ信号発生回路
３２１…ＬＵＴ
３２２…ＤＡ変換器
Ｄ…列データ線
Ｇ…行走査線

Claims (4)

1. 複数本の列データ線と複数本の行走査線とが交差する複数の交差部のそれぞれに液晶画素が配置され、前記各液晶画素に対応した複数ビットの階調データに基づいて、前記各液晶画素に階調駆動電圧を供給して前記各液晶画素を駆動し、１フレームの画像を階調表示する表示部と、
   １水平走査期間単位で前記複数本の列データ線に選択的に階調駆動電圧を出力する水平走査回路と、
   前記複数本の行走査線を１水平走査期間単位で１本ずつ順次選択する行選択信号を出力する垂直走査回路とを備え、
   前記水平走査回路は、
   １水平走査期間の各液晶画素に対応した階調データを順次格納するシフトレジスタと、
   前記シフトレジスタに格納された階調データを１水平走査期間保持するラッチ回路と、
   １水平走査期間に、階調データで表示可能な階調数と同じカウント値をカウントアップするカウンタ回路と、
   前記各液晶画素に対応した階調データ毎に、前記ラッチ回路に保持された階調データと前記カウンタ回路のカウント値とを比較し、カウント値と階調データとが一致したとき一致パルス信号を出力するコンパレータ回路と、
   １水平走査期間の周期で前記液晶画素における黒表示の電圧レベルから白表示の電圧レベルに電圧が上昇する方向に変化する掃引信号である同一で複数のアナログ信号からアナログ信号を選択し、前記一致パルス信号に基づいて、選択した前記アナログ信号をサンプリングし、サンプリングしたアナログ信号の電圧を階調駆動電圧として前記列データ線を介して前記液晶画素に与える選択回路と
   を備え、
   前記選択回路は、ｊ階調の階調データで選択する前記アナログ信号と、（ｊ＋１）階調の階調データで選択する前記アナログ信号とが異なる
   ことを特徴とする液晶表示装置。
2. 前記アナログ信号は、前記液晶表示装置の外部から与えられる
   ことを特徴とする請求項１に記載の液晶表示装置。
3. 前記選択回路は、
   複数のアナログ信号のうち、デコード選択信号に基づいていずれか１つのアナログ信号を選択する第１スイッチ回路と、
   一致パルス信号に基づいて、前記第１スイッチ回路で選択されたアナログ信号をサンプリングし、サンプリングしたアナログ信号の電圧を階調駆動電圧として前記列データ線に出力する第２スイッチ回路と、
   複数ビットの階調データのうち、階調データの一部のビットをデコードしてアナログ信号を選択するデコード選択信号を生成し、生成したデコード選択信号を前記第１スイッチ回路に与えるデコーダ回路と
   を備えることを特徴とする請求項１または２に記載の液晶表示装置。
4. 前記アナログ信号は、アナログ信号発生部とアドレス生成部とを備えたアナログ信号発生回路で生成され、
   前記アナログ信号発生部は、複数のアナログ信号にそれぞれ対応した複数のルック・アップ・テーブルと、前記複数の各ルック・アップ・テーブルに対応した複数のＤＡ変換器とを備え、
   前記各ルック・アップ・テーブルは、デジタル／アナログ変換によりデジタルデータからアナログ信号を生成する際に、アナログ信号に対応したデジタルデータを記憶し、前記アドレス生成部から与えられるアドレスに基づいて記憶したデジタルデータが読み出され、
   前記各ＤＡ変換器は、前記ルック・アップ・テーブルから読み出されたデジタルデータをアナログ信号に変換して前記選択回路に与えるアナログ信号を生成し、
   前記アドレス生成部は、前記各ルック・アップ・テーブルから読み出すデジタルデータを指定するアドレスを生成して前記各ルック・アップ・テーブルに与える
   ことを特徴とする請求項１〜３のいずれか１項に記載の液晶表示装置。

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